CN103077946A - 在同一半导体衬底内形成电力和电路元件的半导体装置 - Google Patents

Abstract

本发明即便在半导体装置中流过负电流的情况下，也抑制半导体衬底（3）的电位相对于构成电路元件（2）的深半导体层的电位变低，不使寄生元件动作，防止半导体装置的误动作。本发明包括n型半导体衬底（3）、电力元件（1）、电路元件（2）和外部电路。外部电路具有电源、将一端与电源连接的电阻元件、和将阳极电极与电阻元件的另一端连接并且阴极电极GND接地的二极管，将半导体层（4）与电阻元件的另一端连接。

Description

在同一半导体衬底内形成电力和电路元件的半导体装置

技术领域

本发明涉及电力用半导体装置，尤其涉及在同一半导体衬底内形成电力元件与电路元件的半导体装置。

背景技术

近年来，在电力用半导体装置中，衬底将向所连接的负载供给电力的电力元件与控制电力元件的电路元件形成于同一半导体衬底的构造得到开发。在衬底将电力元件与电路元件形成于同一半导体衬底的半导体装置中，在通常动作中，半导体衬底的电位不会比构成电路元件的p型的深半导体层（GND接地）的电位低。因此，构成电路元件的NMOS（N-channel Metal-Oxide-Semiconductor：N沟道金属氧化物半导体）与半导体衬底之间形成的寄生元件（寄生NPN晶体管）不在通常动作中动作，半导体装置不会误动作。

但是，在半导体装置中流过负电流的情况下，半导体衬底的电位比构成电路元件的p型的深半导体层的电位低，从p型半导体层向半导体衬底流过寄生电流，寄生元件动作。当寄生元件动作时，半导体装置有可能误动作。

在日本特开2006－156959号公报和日本特开平06－350032号公报中，公开有不使形成于半导体装置的寄生元件动作、防止半导体装置误动作的构成。

在日本特开2006－156959号公报公开的半导体装置中，为了不使寄生元件动作，在电力元件的晶体管与电路元件之间形成有第1虚设区域，在晶体管与半导体衬底的端部之间形成有第2虚设区域。另外，第1及第2虚设区域是与半导体衬底不同的导电类型，第2虚设区域连接于位于晶体管与第1虚设区域之间的半导体衬底部分。

另外，在日本特开平06－350032号公报公开的半导体装置中，为了不使寄生元件动作，元件分离区域与内部电路的GND线从GND焊盘利用布线层经由电阻元件连接，而不直接连接。

在将电力元件与电路元件形成于同一半导体衬底的半导体装置中，在构成电路元件的NMOS与半导体衬底之间形成寄生元件。该半导体装置中流过负电流的情况下，半导体衬底的电位比构成电路元件的p型的深半导体层的电位低，寄生元件动作，发生半导体装置的误动作。

发明内容

本发明即便在半导体装置中流过负电流的情况下，也抑制半导体衬底的电位相对于构成电路元件的深半导体层的电位变低，不使寄生元件动作，防止半导体装置的误动作。

根据本发明某一方面，半导体装置包括第1导电类型的半导体衬底、电力元件、电路元件、第1半导体层和外部电路。电力元件形成于半导体衬底的一面，向所连接的负载供给电力。电路元件形成于形成电力元件的半导体衬底的一面中，至少包含1个具有第1导电类型的源极/漏极区域的MOS晶体管。第1半导体层为第2导电类型，在形成有电力元件的半导体衬底的一面形成，相对于电力元件和电路元件而独立配置。外部电路与半导体衬底和第1半导体层电连接。外部电路具有第1电源、将一端与第1电源连接的第1电阻元件、和将阳极电极与第1电阻元件的另一端连接并且阴极电极GND接地的第1二极管，将第1半导体层与第1电阻元件的另一端连接。

根据本发明涉及的半导体装置，即便在半导体装置中流过负电流的情况下，也抑制半导体衬底的电位相对于构成电路元件的深半导体层的电位变低，不使寄生元件动作，防止半导体装置的误动作。

本发明的上述和其他目的、特征、方面和优点，将从与附图关联而理解的本发明涉及的下面详细说明中变得清楚。

附图说明

图1是表示本发明实施方式1涉及的半导体装置的构成的示意图。

图2是表示本发明实施方式1涉及的半导体装置的电路构成的电路图。

图3是表示本发明实施方式2涉及的半导体装置的构成的示意图。

图4是表示本发明实施方式2涉及的半导体装置的电路构成的电路图。

图5A和图5B是表示本发明实施方式3涉及的半导体装置的电路构成的电路图。

图6是表示本发明实施方式4涉及的半导体装置的构成的示意图。

图7是表示本发明实施方式4涉及的半导体装置的电路构成的电路图。

图8是表示本发明实施方式5涉及的半导体装置的构成的示意图。

图9是表示本发明实施方式5涉及的半导体装置的电路构成的电路图。

图10是表示本发明实施方式6涉及的半导体装置的电路构成的电路图。

具体实施方式

下面，参照附图来说明本发明涉及的实施方式。

（实施方式1）

图1是表示本发明实施方式1涉及的半导体装置的构成的示意图。图1所示的半导体装置10为电力用，将向所连接的负载供给电力的电力元件1与控制电力元件1的电路元件2形成于同一半导体衬底3。并且，在半导体衬底3中形成电力元件1的一面，形成有相对于电力元件1和电路元件2而独立配置的p型半导体层4。

半导体衬底3为n型硅衬底，在一面形成有电力元件1和电路元件2。另外，半导体衬底3在形成电力元件1和电路元件2的一面的相反侧的面层叠有p型半导体层5、背面电极6。

电力元件1中，在p型半导体层1a内形成具有n型源极/漏极区域1b的MOS晶体管1c。

电路元件2中，在p型半导体层2a内形成具有n型源极/漏极区域2b的MOS晶体管2c。这里，p型半导体层2a形成得比p型半导体层1a深。并且，在半导体衬底3形成有在p型半导体层2a内形成n型半导体层2d、并在所形成的半导体层2d内具有p型源极/漏极区域2e的MOS晶体管2f。在p型源极/漏极区域2e之间，形成栅极电极2g。同样，在n型源极/漏极区域1b之间和n型源极/漏极区域2b之间也形成栅极电极1d、2h。

图1所示的电力元件1和电路元件2的构成是示例，不限于MOS晶体管1c、2c、2f，也可形成其他构成的元件。其中，设电路元件2中至少包含1个MOS晶体管2c。因此，在电路元件2中，在MOS晶体管2c与半导体衬底3之间形成寄生元件，具体地，在半导体衬底3形成由n型源极/漏极区域2b、p型半导体层2a和n型半导体衬底3构成的寄生NPN晶体管7。

p型半导体层4形成于n型半导体衬底3，所以构成pn结二极管8。

虽然图1中未图示，但半导体装置10中包括与半导体衬底3和半导体层4连接的外部电路。说明包含外部电路的半导体装置10的等效电路。图2是表示本发明实施方式1涉及的半导体装置10的电路构成的电路图。

图2所示的外部电路9具有电源9a、将一端与电源9a连接的电阻元件9b、将阳极电极与电阻元件9b的另一端连接并且阴极电极GND接地的二极管9c。另外，电阻元件9b的另一端与二极管8的阳极电极（半导体层4）电连接。

图2所示的半导体装置10中，通过将电阻元件9b和二极管9c与电源9a串联连接，二极管9c的阳极电极的电位例如变为与二极管9c的正向压降VF对应的0.7V左右（常温）。由此，将半导体层4的电位固定在0.7V左右，使半导体衬底3的电位为从半导体层4的电位下降0.7V左右的0V左右。

半导体装置10在电力元件1为通常动作的导通状态期间，半导体衬底3的电位为电力元件1的集电极－发射极间饱和电压VCE（饱和）。另外，因为半导体装置10在电力元件1为通常动作的截止状态期间，背面电极6的电位为比半导体衬底3的电位高的电位，所以半导体衬底3的电位不会为负电位。

但是，在半导体装置10中流过负电流的情况下，半导体衬底3的电位为负电位。在流过负电流、半导体衬底3的电位为负电位的情况下，在不具备外部电路9的现有半导体装置中，因为半导体衬底3的电位比半导体层2a的电位低，所以寄生NPN晶体管7变为导通状态，从半导体层2a向半导体衬底3流过寄生电流，寄生NPN晶体管7动作。

半导体装置10中，因为即便在流过负电流的情况下，也能由二极管9c将半导体层4的电位固定在0.7V左右，所以半导体衬底3的电位不会变为负电位，能维持在0V左右。由此，在半导体装置10中，能将半导体层2a的电位与半导体衬底3的电位设为基本相同电位，寄生NPN晶体管7不会成为导通状态，不从半导体层2a向半导体衬底3流过寄生电流，所以寄生NPN晶体管7不动作。

如上所述，在本发明实施方式1涉及的半导体装置10中，因为由二极管9c将半导体层4的电位固定在0.7V左右，所以即便在流过负电流的情况下，也抑制半导体衬底3的电位相对于构成电路元件的p型半导体层2a的电位变低，不使寄生NPN晶体管7动作，防止半导体装置10误动作。另外，半导体装置10通过防止误动作，能抑制误动作造成的特性恶化，能更长期间使用。

（实施方式2）

在实施方式1涉及的半导体装置10中，在流过负电流的情况下，电流沿在半导体层4构成的二极管8的正向导通，流过二极管8的电流増加。若流过二极管8的电流増加，则由于电阻元件9b造成的电压降，二极管9c的阳极电极的电位（半导体层4的电位）下降。

若由于电阻元件9b造成的电压降，二极管9c的阳极电极的电位为二极管9c的正向压降VF（例如0.7V）以下，则二极管9c变为截止状态，电流不导通。若沿二极管9c的正向电流不导通，则不能固定半导体层4的电位。

并且，若由于电阻元件9b造成的电压降变大，二极管9c的阳极电极的电位为0V以下，则因为半导体衬底3的电位比半导体层2a的电位低0.7V以上，所以寄生NPN晶体管7动作。即，因为电阻元件9b造成的电压降变大，担心半导体装置10误动作。

因此，在本发明实施方式2涉及的半导体装置中，代替在半导体层4构成的二极管8，在半导体层4构成晶体管。图3是表示本发明实施方式2涉及的半导体装置的构成的示意图。图3所示的半导体装置20为电力用，将向所连接的负载供给电力的电力元件1与控制电力元件1的电路元件2形成于同一半导体衬底3。并且，在半导体衬底3中形成电力元件1的一面，形成有相对于电力元件1和电路元件2而独立配置的p型半导体层4。另外，半导体装置20在半导体层4内形成有n型半导体层21。

此外，本发明实施方式2涉及的半导体装置20对与实施方式1涉及的半导体装置10相同的构成要素附加相同符号，不重复详细说明。

因为在p型半导体层4内形成n型半导体层21，所以形成由n型半导体层21、p型半导体层4和n型半导体衬底3构成的NPN晶体管22。

虽然图3中未图示，但半导体装置20中包括与半导体衬底3和半导体层4连接的外部电路。说明包含外部电路的半导体装置20的等效电路。图4是表示本发明实施方式2涉及的半导体装置20的电路构成的电路图。

图4所示的外部电路9具有电源9a、将一端与电源9a连接的电阻元件9b、和将阳极电极与电阻元件9b的另一端连接并且阴极电极GND接地的二极管9c。另外，电阻元件9b的一端与NPN晶体管22的集电极电极（半导体层21）电连接，电阻元件9b的另一端与NPN晶体管22的基极电极（半导体层4）电连接。

在图4所示的半导体装置20中，通过将电阻元件9b和二极管9c与电源9a串联连接，将二极管9c的阳极电极的电位例如设为0.7V左右（常温）。由此，将半导体层4的电位固定在0.7V左右，将半导体衬底3的电位设为从半导体层4的电位下降0.7V左右的0V左右。

半导体装置20在电力元件1为通常动作的导通状态期间，半导体衬底3的电位变为电力元件1的集电极－发射极间饱和电压VCE（饱和）。另外，半导体装置20在电力元件1为通常动作的截止状态期间，因为背面电极6的电位为比半导体衬底3的电位高的电位，所以半导体衬底3的电位不会为负电位。

在半导体装置20中，即便在流过负电流的情况下，也能利用二极管9c将半导体层4的电位固定在0.7V左右，所以半导体衬底3的电位不会为负电位，能维持在0V左右。由此，在半导体装置20中，半导体层2a的电位与半导体衬底3的电位为基本相同的电位，寄生NPN晶体管7不会成为导通状态，不从半导体层2a向半导体衬底3流过寄生电流，所以寄生NPN晶体管7不动作。

另外，在半导体装置20中，通过在p型半导体层4内形成n型半导体层21并构成NPN晶体管22，能降低流到电阻元件9b的电流，能抑制电阻元件9b上的电压降。因此，在半导体装置20中，即便流过负电流，与使用半导体装置10的二极管8时相比，也能在NPN晶体管22中流过至多直流电流放大率（hFE）倍的集电极电流，能抑制寄生NPN晶体管7的动作。

如上所述，在本发明实施方式2涉及的半导体装置20中，通过使用NPN晶体管22来代替半导体装置10的二极管8，能抑制电阻元件9b造成的电压降，不使寄生NPN晶体管7动作，进一步确实地防止半导体装置20的误动作。

（实施方式3）

说明在半导体衬底3内形成外部电路9的部分构成的情况。图5A和图5B是表示本发明实施方式3涉及的半导体装置的电路构成的电路图。图5A所示的半导体装置10a在半导体衬底3内形成图2所示的半导体装置10的外部电路9的部分构成。具体地，半导体装置10a在半导体衬底3形成电阻元件9b和二极管9c。电阻元件9b通过在半导体衬底3形成多晶硅膜来构成，二极管9c通过扩散注入半导体衬底3的杂质浓度来构成。

同样，图5B所示的半导体装置20a在半导体衬底3内形成图4所示的半导体装置20的外部电路9的部分构成。具体地，半导体装置20a在半导体衬底3形成电阻元件9b和二极管9c。

此外，本发明实施方式3涉及的半导体装置10a、20a，对与实施方式1涉及的半导体装置10和实施方式2涉及的半导体装置20相同的构成要素附加相同符号，不重复详细的说明。

如上所述，在本发明实施方式3涉及的半导体装置10a，20a中，通过在半导体衬底3内形成外部电路9的部分构成，能实现外部电路9的尺寸缩小化、短布线化、低成本化。

此外，在本发明实施方式3涉及的半导体装置10a、20a中，关于在半导体衬底3内形成电阻元件9b和二极管9c的情况进行了说明，但本发明不限于此，也可在半导体衬底3形成电阻元件9b和二极管9c中的至少一个。

（实施方式4）

图6是表示本发明实施方式4涉及的半导体装置的构成的示意图。图6所示的半导体装置40为电力用，将向所连接的负载供给电力的电力元件1与控制电力元件1的电路元件2形成于同一半导体衬底3。

此外，本发明实施方式4涉及的半导体装置40对与实施方式1涉及的半导体装置10相同的构成要素附加相同符号，不重复详细的说明。

在电力元件1形成有p型半导体层1f和形成于p型半导体层1f内的n型半导体层1e。因此，在电力元件1形成由n型半导体层1e、p型半导体层1f和n型半导体衬底3构成的NPN晶体管41。并且，在半导体衬底3中形成由p型半导体层1f、n型半导体衬底3和p型半导体层5构成的PNP晶体管42。同样，在电力元件1，在p型半导体层1g内形成有n型半导体层1h。因此，在电力元件1形成由n型半导体层1h、p型半导体层1g和n型半导体衬底3构成的NPN晶体管43。并且，在半导体衬底3形成由p型半导体层1g、n型半导体衬底3和p型半导体层5构成的PNP晶体管44。NPN晶体管41的集电极电极与NPN晶体管43的集电极电极经由p型半导体层5电连接。

此外，虽未图示，但在电力元件1中，如图1所示，形成有在p型半导体层1a内具有n型源极/漏极区域1b的MOS晶体管1c。

虽然图6中未图示，但在半导体装置40中包括与半导体衬底3和半导体层1f连接的外部电路。说明包含外部电路的半导体装置40的等效电路。图7是表示本发明实施方式4涉及的半导体装置40的电路构成的电路图。

图7所示的外部电路9具有电源9a、将一端与电源9a连接的电阻元件9b、将阳极电极与电阻元件9b的另一端连接的二极管9c、和将阳极电极与二极管9c的阴极电极连接并且阴极电极GND接地的二极管9d。另外，电阻元件9b的另一端与NPN晶体管41的基极电极（半导体层1f）电连接。

在图7所示的半导体装置40中，通过将电阻元件9b和二极管9c、9d与电源9a串联连接，二极管9c的阳极电极上的电位例如变为与二极管9c、9d的正向压降VF之和对应的1.4V左右（常温）。由此，NPN晶体管41基极电极被施加1.4V左右的电压，利用与发射极电极连接的电流源45，能够从半导体衬底3抽出电流。通过利用NPN晶体管41从半导体衬底3抽出电流，注入半导体衬底3的空穴电流的一部分流过NPN晶体管43的基极电极，使NPN晶体管43动作。

通过NPN晶体管43动作，从NPN晶体管43的发射极电极输出的电压变为无限接近NPN晶体管43的集电极电极电压的电压。因此，通过在NPN晶体管43的发射极电极例如设置检测输出端子电压的功能电路46，半导体装置40可设置取入与输出端子电压成比例的信号来控制过电压的过电压保护功能。NPN晶体管43的基极电极经由多个齐纳二极管47而GND接地。

半导体装置40在流过负电流的情况下，利用NPN晶体管41的基极电极（p型半导体层1f）与n型半导体衬底3构成的pn结，半导体衬底3的电位维持从NPN晶体管41的基极电极的电位（1.4V左右（常温））下降到0.7V左右（常温）的电位。因此，关于半导体装置40，p型半导体层2a与n型半导体衬底3变为逆偏压状态，寄生电流不从半导体层2a向半导体衬底3流动，所以寄生NPN晶体管7不动作。

如上所述，在本发明实施方式4涉及的半导体装置40中，通过在电力元件1设置NPN晶体管41和NPN晶体管43，即便在流过负电流的情况下，也抑制半导体衬底3的电位相对于构成电路元件的p型半导体层2a的电位变低，不使寄生NPN晶体管7动作，防止半导体装置40误动作。

此外，在本发明实施方式4涉及的半导体装置40中， 将NPN晶体管41和NPN晶体管43设在电力元件1，但本发明不限于此，也可设在电力元件1和电路元件2以外。

另外，NPN晶体管41和NPN晶体管43为了得到必要的性能，期望以与电力元件1和电路元件2不同的制造工序形成。但是，如果能得到充分的性能，则NPN晶体管41和NPN晶体管43也可由与电力元件1或电路元件2相同的制造工序形成。通过在电力元件1形成NPN晶体管41和NPN晶体管43，能以与构成电力元件1的其他元件相同的制造工序形成，能降低制造成本。

并且，NPN晶体管41利用与发射极电极连接的电流源45从半导体衬底3抽出电流，但也可代替电流源45，将电阻元件与发射极电极连接，从半导体衬底3抽出电流。此外，与将电阻元件与NPN晶体管41的发射极电极连接的情况相比，与电流源45连接能缩小电路构成的尺寸。

另外，多个齐纳二极管47也可作为多齐纳二极管(poly zener diode)形成于半导体衬底3上，同样，代替电流源45而与NPN晶体管41的发射极电极连接的电阻元件也可作为多晶硅电阻，形成于半导体衬底3上。

（实施方式5）

图8是表示本发明实施方式5涉及的半导体装置的构成的示意图。图8所示的半导体装置50为电力用，将向所连接的负载供给电力的电力元件1与控制电力元件1的电路元件2形成于同一半导体衬底3。并且，在半导体衬底3中形成电力元件1的一面，形成有相对于电力元件1和电路元件2而独立配置的p型半导体层4。半导体装置50在半导体层4内形成有n型半导体层21。

此外，本发明实施方式5涉及的半导体装置50对与实施方式2涉及的半导体装置20和实施方式4涉及的半导体装置40相同的构成要素附加相同符号，不重复详细的说明。

电力元件1中，与图6所示的半导体装置40一样，包含NPN晶体管41、43和PNP晶体管42、44。虽未图示，但电力元件1中如图1所示，形成有在p型半导体层1a内具有n型源极/漏极区域1b的MOS晶体管1c。

另外，与图3所示的半导体装置20一样，在p型半导体层4内形成有n型半导体层21，所以在半导体衬底3形成由n型半导体层21、p型半导体层4和n型半导体衬底3构成的NPN晶体管22。

虽然图8中未图示，但在半导体装置50中包括与半导体衬底3和半导体层1f、4连接的外部电路。说明包含外部电路的半导体装置50的等效电路。图9是表示本发明实施方式5涉及的半导体装置50的电路构成的电路图。

图9所示的外部电路9具有电源9a、将一端与电源9a连接的电阻元件9b、将阳极电极与电阻元件9b的另一端连接的二极管9c、和将阳极电极与二极管9c的阴极电极连接并且阴极电极GND接地的二极管9d。电阻元件9b的另一端与NPN晶体管41的基极电极（半导体层1f）电连接。并且，电阻元件9b的一端与NPN晶体管22的集电极电极（半导体层21）电连接，电阻元件9b的另一端与NPN晶体管22的基极电极（半导体层4）电连接。

在实施方式4涉及的半导体装置40中，在流过负电流的情况下，若流过电阻元件9b的电流变大，则由于电阻元件9b造成的电压降，二极管9c的阳极电极的电位、即NPN晶体管41的基极电极的电位下降。

若NPN晶体管41的基极电极的电位下降，则半导体衬底3的电位相对于半导体层2a的电位而降低，所以寄生NPN晶体管7动作。即，因为电阻元件9b造成的电压降变大，担心半导体装置40误动作。

因此，在半导体装置50中，通过在p型半导体层4内形成n型半导体层21并构成NPN晶体管22，能降低流向电阻元件9b的电流，抑制电阻元件9b上的电压降。因此，在半导体装置50中，即便在流过负电流的情况下，与使用实施方式4涉及的半导体装置40的构成的情况相比，能抑制电阻元件9b上的电压降，抑制寄生NPN晶体管7的动作。

如上所述，在本发明实施方式5涉及的半导体装置50中，通过在半导体装置40的构成之外还设置NPN晶体管22，从而抑制电阻元件9b造成的电压降，不使寄生NPN晶体管7动作，进一步确实防止半导体装置50误动作。

（实施方式6）

图10是表示本发明实施方式6涉及的半导体装置60的电路构成的电路图。图10所示的半导体装置60的外部电路9以外的构成与实施方式5涉及的半导体装置50相同，所以对与半导体装置50相同的构成要素附加相同符号，不重复详细的说明。

图10所示的外部电路9具有电源9a、将一端与电源9a连接的电阻元件9b、将阳极电极与电阻元件9b的另一端连接的二极管9c、和将阳极电极与二极管9c的阴极电极连接并且阴极电极GND接地的二极管9d。并且，外部电路9具有将一端与NPN晶体管43的发射极电极连接的电阻元件9e、和将阳极电极与电阻元件9e的另一端连接并且将阴极电极与电阻元件9b的一端连接的二极管9f。外部电路9具有与电源9a并联连接的电容元件9g、与电容元件9g并联连接的齐纳二极管9h、和连接在电源9a与齐纳二极管9h之间的电阻元件9i。

电阻元件9b的另一端与NPN晶体管41的基极电极（半导体层1f）电连接。并且，电阻元件9b的一端与NPN晶体管22的集电极电极（半导体层21）电连接，电阻元件9b的另一端与NPN晶体管22的基极电极（半导体层4）电连接。

在半导体装置60中，与NPN晶体管43的发射极电极连接的电阻元件9e限制流过二极管9f的电流。另外，相对于电源9a的电压（例如14V），齐纳二极管9h例如以7V左右箝位。

在NPN晶体管43的发射极电极的电位比电容元件9g的电容器电位高的情况下，向电容元件9g充电得以进行，能够将充电到电容元件9g的电荷用作包含控制电路等电路元件2的电源。另外，电容元件9g的电容器电压因为由齐纳二极管9h箝位，所以仅上升到最大7V左右，不会有电容元件9g的电容器电流向电源9a侧逆流。

如上所述，在半导体装置60中，因为利用充电到电容元件9g的电荷，所以能降低由最接近电源9a的电阻元件9i消耗的电力，能抑制电路全体的消耗电力。

此外，半导体装置60中，即便在流过负电流的情况下，也因为设置有二极管9f，所以电流不向NPN晶体管43的发射极电极流动，利用NPN晶体管22的动作，抑制电阻元件9b造成的电压降，不使寄生NPN晶体管7动作，防止半导体装置60误动作。

另外，电阻元件9b、9e、9i也可作为多晶硅电阻形成于半导体衬底3上。同样，二极管9c、9d、9f也可作为扩散二极管形成于半导体衬底3上。并且，电容元件9g也可作为利用硅衬底与多晶硅的电容，形成于半导体衬底3上。同样，齐纳二极管9h也可作为多齐纳二极管，形成于半导体衬底3上。

虽然详细说明示出了本发明，但这仅是为了示例，不成为限定，应该清楚地理解发明的范围由所附权利要求的范围解释。

Claims (8)

1. 一种半导体装置，包括：

第1导电类型的半导体衬底；

电力元件，形成于所述半导体衬底的一面，向所连接的负载供给电力；

电路元件，形成于形成有所述电力元件的所述半导体衬底的所述一面，至少包含1个具有第1导电类型的源极/漏极区域的MOS晶体管；

第2导电类型的第1半导体层，形成于形成有所述电力元件的所述半导体衬底的所述一面，相对于所述电力元件和所述电路元件而独立配置；和

外部电路，与所述半导体衬底和所述第1半导体层电连接，

所述外部电路具有第1电源、将一端与所述第1电源连接的第1电阻元件、和将阳极电极与所述第1电阻元件的另一端连接并且阴极电极GND接地的第1二极管，

将所述第1半导体层与所述第1电阻元件的所述另一端连接。

2. 根据权利要求1所述的半导体装置，其中，

还具备在所述第1半导体层内形成的第1导电类型的第2半导体层，

由所述第2半导体层、所述第1半导体层和所述半导体衬底构成第1晶体管，

将所述第2半导体层与所述第1电阻元件的所述一端连接，将所述第1半导体层与所述第1电阻元件的所述另一端连接。

3. 根据权利要求1所述的半导体装置，其中，

将所述外部电路的所述第1电阻元件和所述第1二极管中至少一个形成于所述半导体衬底内。

4. 根据权利要求2所述的半导体装置，其中，还具备：

第2导电类型的第3半导体层，形成于形成有所述电力元件的所述半导体衬底的所述一面，至少相对于所述电路元件和所述第1半导体层而独立配置；和

第1导电类型的第4半导体层，形成于所述第3半导体层内，

由所述第4半导体层、所述第3半导体层和所述半导体衬底构成第2晶体管，

所述第1晶体管和所述第2晶体管的集电极电极经由所述半导体衬底连接，

将所述第1晶体管的基极电极与所述第1电阻元件的所述另一端连接，将第2电源或第2电阻元件与所述第1晶体管的发射极电极连接。

5. 根据权利要求4所述的半导体装置，其中，还具备：

第2导电类型的第5半导体层，形成于形成有所述电力元件的所述半导体衬底的所述一面，至少相对于所述电路元件、所述第1半导体层和所述第3半导体层而独立配置；和

第1导电类型的第6半导体层，形成于所述第5半导体层内，

由所述第6半导体层、所述第5半导体层和所述半导体衬底构成第3晶体管，

将所述第3晶体管的集电极电极与所述第1电阻元件的所述一端连接，将所述第3晶体管的基极电极与所述第1电阻元件的所述另一端连接。

6. 根据权利要求5所述的半导体装置，其中，还具备：

第3电阻元件，将一端与所述第2晶体管的发射极电极连接；

第2二极管，将阳极电极与所述第3电阻元件的另一端连接，将阴极电极与所述第1电阻元件的所述一端连接；

电容元件，与所述第1电源并联连接；

第3二极管，与所述电容元件并联连接；和

第4电阻元件，连接在所述第3二极管与所述第1电源之间。

7. 根据权利要求4所述的半导体装置，其中，

所述第1晶体管和所述第2晶体管形成于所述电力元件。

8. 根据权利要求6所述的半导体装置，其中，

所述第2电阻元件、所述第3电阻元件、所述第2二极管、所述第3二极管和所述电容元件中至少1个形成于所述半导体衬底内。

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