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CN102983165B - 控制沟道厚度的FinFET设计 - Google Patents

控制沟道厚度的FinFET设计 Download PDF

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CN102983165B CN201210237611.9A CN201210237611A CN102983165B CN 102983165 B CN102983165 B CN 102983165B CN 201210237611 A CN201210237611 A CN 201210237611A CN 102983165 B CN102983165 B CN 102983165B
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Abstract

本发明公开了用于控制沟道厚度和阻止因小部件而产生变化的系统与方法。一种实施例包括在衬底上形成凸起的鳍状件和在所述鳍状件上方形成覆盖层。所述沟道载流子被重掺杂的鳍状件排斥，但是限制在所述覆盖层内。这形成允许对栅极更大静电控制的薄沟道。本发明还公开了一种控制沟道厚度的FinFET设计。

Description

控制沟道厚度的FinFET设计
本申请主张2011年9月6日提交的、名称为“Transistor Structure withImproved Electrical Characteristics and Reduced Variability”的美国临时专利申请61/531,488的权益，其通过法律允许的最大限度内的引用并入本申请中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种控制沟道厚度的FinFET设计。
背景技术
晶体管是现代集成电路的主要组成部分。为了满足速度日益增快的要求，需要日益增大晶体管的驱动电流。由于晶体管的驱动电流与晶体管的栅极宽度成比例，因此越大栅极宽度的晶体管越受欢迎。
然而，栅极宽度的增大与半导体器件尺寸的降低相冲突。因而开发了鳍式场效应电晶体管（FinFET）。
引入FinFET具有不占用更多的芯片面积而提高驱动电流的优势特点。然而，即使与占用相同芯片面积的平面型晶体管相比FinFET改善了短沟道效应（SCE），FinFET依然存在SCE问题。为了有助于控制FinFET中的SCE，FinFET的鳍宽通常是狭窄的。对于形成这样的小部件，这给加工及形成带来了困难。而且，在窄鳍设计中，鳍状件完全或几乎耗尽，这减小了通过衬底偏置对阈值电压的控制。
因此，目前技术中需要一种半导体器件，它能结合FinFET发挥优势使得在克服现有技术不足的同时提高驱动电流但不增加芯片面积的使用。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸起的鳍状件；所述鳍状件包括：内部部分，具有第一带隙和第一晶体取向；以及外部部分，在所述内部部分的顶面和侧壁上，所述外部部分具有第二带隙和第二晶体取向，所述第二带隙小于或等于所述第一带隙。
在可选实施方式中，所述第二晶体取向与所述第一晶体取向相同。
在可选实施方式中，所述鳍状件还包括在所述内部部分与所述外部部分之间的中间部分，所述中间部分具有第三带隙和第三晶体取向，所述第三带隙大于所述第一带隙。
在可选实施方式中，所述第三晶体取向与所述第二晶体取向相同。
根据本发明的另一个方面，还提供了一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸起的鳍状件；所述鳍状件包括：内部部分，具有第一晶体取向和第一浓度的掺杂物；以及外部部分，在所述内部部分的顶面和侧壁上，所述外部部分具有第二晶体取向和第二浓度的掺杂物。
在可选实施方式中，所述第二晶体取向与所述第一晶体取向相同。
在可选实施方式中，所述鳍状件还包括位于所述内部部分与所述外部部分之间的中间部分，所述中间部分具有第三晶体取向。
在可选实施方式中，所述第三晶体取向与所述第二晶体取向相同。
根据本发明的又一个方面，还提供了一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上的非平面型晶体管，所述非平面型晶体管包括：具有第一晶体取向的鳍状件，所述鳍状件包括第一导电型的杂质；在所述鳍状件内的源极区和漏极区，所述源极区包括第二导电型的杂质，所述第二导电型不同于所述第一导电型；以及
覆盖层，在所述鳍状件的顶面和侧壁上，所述覆盖层具有第二晶体取向和小于或等于所述鳍状件的带隙。
在可选实施方式中，所述第二晶体取向与所述第一晶体取向相同。
在可选实施方式中，所述半导体器件还包括扩散阻挡层，所述扩散阻挡层位于所述鳍状件和所述覆盖层之间并具有第三晶体取向。
在可选实施方式中，所述第二晶体取向与所述第一晶体取向相同，所述第三晶体取向与所述第二晶体取向相同。
在可选实施方式中，所述鳍状件还包括：内部部分，包含为所述第一导电型的杂质；以及外部部分，位于所述内部部分和所述扩散阻挡层之间，所述外部部分的杂质浓度比所述内部部分和所述扩散阻挡层中的杂质浓度低。
在可选实施方式中，所述覆盖层包含为所述第二导电型的杂质并且该杂质的浓度低于所述源极区和漏极区中所述第二导电型的杂质的浓度。
在可选实施方式中，所述覆盖层不包含为所述第一导电型的杂质。
在可选实施方式中，所述鳍状件还包括：内部部分，包含为所述第一导电型的第一浓度的杂质；以及外部部分，位于所述内部部分与所述覆盖层之间，所述外部部分的带隙大于所述覆盖层的带隙。
在可选实施方式中，所述覆盖层包含第二浓度的杂质，所述第二浓度低于所述第一浓度。
根据本发明的再一个方面，还提供了一种形成半导体结构的方法，所述方法包括：
提供衬底；
在所述衬底的顶面上形成半导体鳍状件；以及
在所述半导体鳍状件的顶面和侧壁上形成覆盖层，所述覆盖层的带隙小于或等于所述半导体鳍状件的带隙。
在可选实施方式中，形成所述覆盖层包括外延生长所述覆盖层。
在可选实施方式中，所述方法还包括在所述半导体鳍状件上外延生长扩散阻挡层，其中形成所述覆盖层包括在所述扩散阻挡层上外延生长所述覆盖层。
在可选实施方式中，形成所述半导体鳍状件还包括等离子体注入掺杂物到所述半导体鳍状件的内部部分中，使得注入的掺杂物浓度高于注入到所述半导体鳍状件的外部部分中的掺杂物浓度。
在可选实施方式中，形成所述半导体鳍状件还包括等离子体注入掺杂物到所述半导体鳍状件的内部部分中，其中所述内部部分的带隙小于所述半导体鳍状件的外部部分的带隙。
根据本发明的又一个方面，还提供了一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸出的鳍状件，所述鳍状件包括：内部部分，具有第一带隙和第一晶体取向；中间部分，在所述内部部分的顶面和侧壁上，所述中间部分具有第二带隙和第二晶体取向，所述第二带隙大于所述第一带隙；以及外部部分，在所述中间部分的顶面和侧壁上，所述外部部分具有第三带隙和第三晶体取向。
在可选实施方式中，所述第三带隙大于所述第一带隙。
在可选实施方式中，所述第三带隙与所述第一带隙相同。
在可选实施方式中，所述第二晶体取向与所述第一晶体取向相同，并且所述第三晶体取向与所述第二晶体取向相同
附图说明
为更完整地理解实施例及其优点，现将结合附图进行的以下描述作为参考，其中：
图1是根据一实施例的FinFET的透视图；
图2是根据一实施例的形成FinFET的方法流程图；
图3A到图11C是根据一实施例的在FinFET制造的各中间阶段的截面图；
图12A到图12B是根据一实施例的耗尽型FinFET的截面图；以及
图13A到图13D是根据一实施例的累积型FinFET的截面图。
具体实施方式
下面详细讨论本发明各实施例的制造和使用。然而，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
下面介绍了新颖的鳍式场效应晶体管（FinFET）及形成FinFET的方法，举例说明了制造本发明优选实施例的中间阶段，然后讨论了优选实施例的变化。对于本申请中的各视图及例示的实施例，相同的参考数字用于表示相同的元件。
图1示出了FinFET 50的透视图，其包括鳍状件150、第一覆盖层151、栅极180、源极区230和漏极区231。鳍状件150形成为在衬底（未示出）上方延伸的竖直硅鳍状件，并且用于形成源极区230、漏极区231和在源极区和漏极区之间的沟道区（未示出）。第一覆盖层151形成在鳍状件150的周边，随后为在沟道区中的栅极介电层（未示出）。然后栅极180围绕着鳍状件形成并包围在沟道区中的鳍状件。对源极区230和漏极区231掺杂以使鳍状件150的这些部分导电。在另一实施例中，可通过首先形成凹槽（参考图9A至9C中详细讨论的），然后采用选择性外延生长（SEG）来外延生长源极区和漏极区（在参考图10A至10C中详细讨论的），从而来形成源极区230和漏极区231。在另一实施例中，可采用非选择性外延生长。可通过下述讨论的注入方法或者通过材料生长时原位掺杂来对各个区域掺杂。
图2的流程图示出了形成鳍型多栅晶体管的方法20。图3A至10C示出了在图2中描述的各加工步骤期间的多栅晶体管的截面图。
步骤22是在衬底上形成半导体层，如图3A、3B和3C所示。图3A是沿图1中Y-Y线的Z平面的截面图，图3B是沿图1中X-X线的Z平面的截面图，及图3C是沿图1中X-X线的Y平面的截面图。
参考图3A、3B及3C，示出了在衬底110上的半导体层130。半导体层130可包括块状硅或由绝缘体上硅（SOI）衬底形成的有源层。通常，SOI衬底包括一层半导体材料，如硅、锗、锗硅、SOI、绝缘体上锗硅（SGOI），或者它们的组合。半导体层130可由元素半导体如硅，合金半导体如硅锗，或化合物半导体如砷化镓或磷化铟形成。在一实施例中，半导体层130是硅。然后，可通过注入工艺140掺杂半导体层130以将p型杂质或n型杂质引入半导体层130中。根据一实施例，硼或氟化硼离子可用来引入水平在1e17ions/cm3（离子/cm3）到5e19ions/cm3之间的p型杂质，砷或者磷离子可用来引入水平在1e17ions/cm3到5e19ions/cm3之间的n型杂质。
步骤24是将半导体层图案化成鳍状件，如图4A，4B，和4C所示。图4A是沿图1中Y-Y线的Z平面的截面图，图4B是沿图1中X-X线的Z平面的截面图，图4C是沿图1中X-X线的Y平面的截面图。
参考图4A、4B和4C，通过图案化半导体层130以形成鳍状件150。可通过在半导体层130上方沉积经常使用的掩模材料（未示出）如光刻胶或氧化硅来实现鳍状件图案化工艺。然后，图案化掩模材料，并根据该图案蚀刻半导体层。用这种方式，可形成具有覆盖在衬底上方的半导体鳍状件的半导体结构。如图4B和4C所示，鳍状件150沿图1中X-X线延伸。在一可选实施例中，鳍状件150可自衬底110的顶面外延生长，其中沟槽或开口形成在衬底110上的图案化层内。该工艺在现有技术中是已知的，因而在此不再赘述。在一实施例中，如图4A和4C所示，鳍状件150的宽度160可在大约2nm和20nm之间，以及如图4A和4B所示，鳍状件的高度161可在7nm和50nm之间。
步骤26是在鳍状件的顶面和侧壁上形成覆盖层，如图5A，5B和5C所示。图5A是沿图1中Y-Y线的Z平面的截面图，图5B是沿图1中X-X线的Z平面的截面图，及图5C是沿图1中X-X线的Y平面的截面图。
第一覆盖层151可用来帮助将沟道载流子保留在栅极下面的薄层中，从而提高栅极的静电控制。在NMOS耗尽型FinFET实施例中，这种薄沟道可通过重p型掺杂的鳍状件150结合未掺杂、轻p型掺杂或轻n型掺杂的覆盖层151以及重n型掺杂的源极区和漏极区来实现。相反，在PMOS耗尽型FinFET实施例中，薄沟道可通过重n型掺杂的鳍状件150结合未掺杂、轻n型掺杂或轻p型掺杂的覆盖层151以及重p型掺杂的源极区和漏极区来实现。在这些实施例中，形成覆盖层151的材料的带隙应该小于形成鳍状件150的材料的带隙。这使得沟道载流子保留在被第一覆盖层151限定的栅极下面的簿层中。此外，第一覆盖层151可用来帮助使纳米级鳍状件150稳定。
参考图5A，5B和5C，第一覆盖层151通过选择性外延生长（SEG）而外延生长在鳍状件150的暴露部分上。第一覆盖层151可由与鳍状件150相同的半导体材料形成，或由与鳍状件150不同的半导体材料形成。在一实施例中，第一覆盖层151大体上由纯硅形成。在可选实施例中，第一覆盖层151可包括锗硅（SiGe）、碳化硅（SiC）或类似物。第一覆盖层151的形成方法可包括原子层沉积（ALD）、化学气相沉积（CVD）（如减压化学气相沉积（RPCVD））、有机金属化学气相沉积（MOCVD）或其它可应用的方法。依据第一覆盖层151的期望成分，用于外延的前体可包括含硅的气体和含锗的气体，如SiH4和GeH4和/或类似物，调整含硅气体和含锗气体的分压力以改变锗硅的原子比。在期望用锗硅形成第一覆盖层151的实施例中，最终生成的第一覆盖层151包括原子百分率大于20的锗。第一覆盖层151的锗百分率也可在约20到约50的原子百分率之间。第一覆盖层151可通过上述讨论的方法进行掺杂，或在材料生长时原位掺杂。
在外延工艺期间，蚀刻气体，如HCI气体（作为蚀刻气体），可加入到工艺气体中，使得如图5A和5C所示第一覆盖层151是选择性地生长在鳍状件150上而不是在衬底110上。在可选实施例中，不添加蚀刻气体或者蚀刻气体的量很少使得在衬底110上形成一层薄的第一覆盖层151。在另一实施例中，可用牺牲层（未示出）覆盖衬底110以避免在衬底110上的外延生长。
步骤28是在鳍状件上方形成栅极介电层和栅电极层，如图6A、6B和6C所示。图6A是沿图1中Y-Y线的Z平面的截面图，图6B是沿图1中X-X线的Z平面的截面图，以及图6C是沿图1中X-X线的Y平面的截面图。
参考图6A、6B和6C，可用热氧化、CVD、溅射或其它任何现有已知及已用的形成栅极介电层的方法来形成栅极介电层170。在其它实施例中，栅极介电层170包含具有高介电常数（k值）的电介质材料，例如，介电常数大于3.9。该材料可包括氮化硅，氮氧化物，金属氧化物如HfO2、HfZrOx、HfSiOx，HfTiOx、HfAlOx和类似物，和它们的组合及多层。在另一实施例中，栅极介电层170可具有厚度为1nm到20nm的金属氮化物材料（如氮化钛，氮化钽或氮化钼）的覆盖层。
在栅极介电层170形成后，可形成栅极电极层180。栅极电极层180包括导电材料，并可从包括多晶硅（poly-Si）、多晶锗硅（poly-SiGe）、金属氮化物、金属硅化物、金属氧化物和金属的组中选择。金属氮化物的例子包括氮化钨、氮化钼、氮化钛和氮化钽，或者它们的组合。金属硅化物的例子包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或者它们的组合。金属氧化物的例子包括氧化钌、铟锡氧化物或者它们的组合。金属的例子包括钨、钛、铝、铜、钼、镍、铂等。
可用CVD、溅射沉积或其它现有技术中已知和已使用的用于沉积导电材料的技术来沉积栅极电极层180。栅极电极层180的厚度可在约200埃到约4000埃的范围内。栅电极层的顶面401通常是非平坦的顶面，可在图案化栅极电极层180或栅极蚀刻之前平坦化。可以在或不在此时将离子引入栅极电极层180。可使用例如离子注入技术来引入离子。
步骤30是形成栅极结构，如图7A，7B，和7C所示。图7A是沿图1中Y-Y线的Z平面的截面图，图7B是沿图1中X-X线的Z平面的截面图，及图7C是沿图1中X-X线的Y平面的截面图。
参考图7A，7B，和7C，图案化栅电极层180和栅极介电层170以形成栅极结构200，并限定鳍状件的第一部分230（见图7C）、鳍状件的第二部分231（见图7C）以及位于栅极介电层170之下鳍状件150上的沟道区205（见图7B）。可使用例如现有技术中已知的沉积和光刻技术在栅极电极层180上沉积和图案化栅极掩模（未示出）来形成栅极结构200。栅极掩模可包括常用的掩模材料，例如（但不限于）光刻胶材料、氧化硅、氮氧化硅和/或氮化硅。如图7B和7C所示，可使用等离子体蚀刻技术来蚀刻栅极电极180和栅极介电层170以形成图案化的栅极结构200。
可通过实施注入工艺220对鳍状件的第一部分230和鳍状件的第二部分231进行掺杂，以注入适当的掺杂物来补充鳍状件150中的掺杂物。例如，可注入p型掺杂物如硼、镓、铟或类似物。可选地，可注入n型掺杂物如磷、砷、锑或类似物。使用栅堆叠件作为掩模注入第一部分230和第二部分231。在一实施例中，可注入水平在1e18ions/cm3到1e20ions/cm3之间的掺杂物离子。
步骤32是形成栅极间隔件，如图8A、8B和8C所示。图8A是沿图1中Y-Y线的Z平面的截面图，图8B是沿图1中X-X线的Z平面的截面图及图8C是沿图1中X-X线的Y平面的截面图。
参考图8A、8B和8C，栅极间隔件240和241可形成在栅极结构200的相对侧上。通常通过在之前形成的结构上均厚沉积（blanket depositing）间隔件层（未示出）来形成栅极间隔件240和241。间隔件层可包括SiN、氮氧化物、SiC、SiON、氧化物及类似物，并且可利用形成相类似层的方法如化学气相沉积（CVD）、等离子体增强CVD、溅射和其它现有技术中已知的方法来形成间隔件层。然后对栅极间隔件240和241图案化（优选通过各向异性蚀刻）以从栅极结构的水平表面去除间隔件层。栅极间隔件240和241各自可具有同样的厚度250（见图8B和8C），该厚度250可在1.5nm到40nm范围内。
步骤34是在鳍状件中形成凹槽以用于形成源极结构和漏极结构，如图9A，9B和9C所示。图9A是沿图1中Y-Y线的Z平面的截面图，图9B是沿图1中X-X线的Z平面的截面图，及图9C是沿图1中X-X线的Y平面的截面图。
参考图9A，9B，和9C，去除鳍状件150的第一部分230和第二部分231或在鳍状件150的第一部分230和第二部分231开凹槽以形成源极凹槽270和漏极凹槽271。在实施例中，源极凹槽270和漏极凹槽271由各向同性定向相关蚀刻工艺而形成，其中四甲基氢氧化铵（TMAH）可用作蚀刻剂。源极凹槽270和漏极凹槽271形成为具有可在0nm到150nm范围内的深度280（见图9B）。
步骤36是形成源极结构和漏极结构，如图10A，10B，和10C所示。图10A是沿图1中Y-Y线的Z平面的截面图，图10B是沿图1中X-X线的Z平面的截面图，以及图10C是沿图1中X-X线的Y平面的截面图。
参考图10A、10B和10C，未掺杂的外延层290和291可相应地形成在源极凹槽270和漏极凹槽271内。未掺杂的外延层290和291用来防止重掺杂外延生长层300/301与鳍状件150之间的泄漏电流。可通过SEG以及上述参照图5A，5B和5C中的第一覆盖层151讨论的方法及材料来形成未掺杂的外延层290和291。
未掺杂的外延层290和291形成后，形成重掺杂的外延层300和301以完成源极结构400和漏极结构401。可通过SEG以及上述参照图5A、5B和5C中的第一覆盖层151讨论的方法及材料来形成重掺杂的外延层300和301。可根据FinFET器件的期望配置用p型掺杂物或n型掺杂物对重掺杂外延层300和301进行掺杂。在NMOS实施例中，可注入水平在3e18ions/cm3到5e20ions/cm3之间的n型离子。在PMOS实施例中，可注入水平在3e18ions/cm3到5e20ions/cm3之间的p型离子。
回到图9A，9B，9C，在另一实施例中，形成源极结构400和漏极结构401以传递应力给由第一覆盖层151形成的沟道层上。在该实施例中，可生长源极结构400和漏极结构401以形成应激源，该应激源可传递应力给位于栅极结构200之下的由第一覆盖层151形成的沟道层。在一实施例中，其中鳍状件150包括硅，然后可通过SEG工艺使用具有与硅不相同的晶格常数的材料（如硅锗、碳化硅或类似物）形成源极结构400和漏极结构401。源极结构400和漏极结构401中的应激源材料和由第一覆盖层151形成的沟道层之间晶格不匹配将传递应力至沟道层，这将提高载流子迁移率和器件的整体性能。可通过上述讨论的注入方法或者在材料生长时原位掺杂以对源极结构和漏极结构400和401进行掺杂。
图11A、11B和11C示出了另一实施例的截面图，在该实施例中，源极和漏极结构中包括轻掺杂区域和重掺杂区域，其中，图11A是沿图1中Y-Y线的Z平面的截面图，图11B是沿图1中X-X线的Z平面的截面图和图11C是沿图1中X-X线的Y平面的截面图。
在该实施例中，不是通过对部分鳍状件150开凹槽以及在凹槽内外延生长材料（见图9A到10C）来形成源极结构400和漏极结构401，而是由第一轻掺杂区域350和第一重掺杂区域360构成源极结构400，由第二轻掺杂区域351和第二重掺杂区域361构成漏极结构401。同样地，回到图7A、7B和7C，在栅极结构200形成后，通过注入工艺220对鳍状件的第一部分230和鳍状件的第二部分231进行轻掺杂以注入适当的掺杂物来补充鳍状件150中的掺杂物。注入水平在1e13ions/cm3到2e18ions/cm3之间的掺杂物离子。在实施注入工艺220后，形成栅极间隔件240和241（见图8A、8B和8C）。在栅极间隔件形成后，通过注入水平在5e19ions/cm3到2e21ions/cm3之间的掺杂物离子，来对鳍状件的第一部分230和鳍状件的第二部分231进行重掺杂。这形成了轻掺杂区域350和351及重掺杂区域360和361。轻掺杂区域基本在栅极间隔件的下面，而重掺杂区域在栅极间隔件之外并沿鳍状件150。
图12A示出了NMOS耗尽型FinFET的一实施例的截面图，其中图12A是沿Y-Y线的Z平面的截面图。为形成该实施例，对鳍状件150进行p型重掺杂（见上述参考图3A到3C），对源极结构和漏极结构400和401进行n型重掺杂（见上述参考图10A到10C）。对第一覆盖层151可进行n型或p型轻掺杂。这种具有n型功函数栅极金属的配置将用作为NMOS耗尽型FinFET。沟道载流子被重p型掺杂的鳍状件150排斥，停留在被第一覆盖层151限定的栅极下的薄层中。可选地，为了形成PMOS耗尽型FinFET的实施例，对鳍状件150进行n型重掺杂，对源极结构和漏极结构400和401进行p型重掺杂。对第一覆盖层151进行的掺杂可同NMOS配置中一样。这种具有p型功函数栅极金属的配置将用作PMOS耗尽型FinFET。沟道载流子被重n型掺杂的鳍状件150排斥，停留在被第一覆盖层151限定的栅极下的薄层中。在所述的两个实施例中，覆盖层可注入水平在1e15ions/cm3到2e18ions/cm3之间的n型离子或p型离子，或完全不注入任何离子。
图12B示出了NMOS耗尽型FinFET的另一实施例的截面图，其中图12B是沿Y-Y线的Z平面的截面图。此实施例与图12A中的实施例相似，但并不是只有一层覆盖层（见图12A），此实施例在鳍状件150和第一覆盖层151之间存在第二覆盖层152。第二覆盖层152提供了在鳍状件150和覆盖层151之间的扩散阻挡层（diffusion barrier）。在实施例中，形成覆盖层151的材料的带隙可小于、等于或大于形成鳍状件150的材料的带隙。扩散阻挡层允许鳍状件150正向偏压以调节FinFET的阈值电压。没有扩散阻挡层，鳍状件150可能只反向偏压。
第二覆盖层152以如上述参考图5A到5C讨论的外延工艺形成在鳍状件150的顶面和侧壁上。在第二覆盖层152形成后，在第二覆盖层152上方外延生长第一覆盖层151。第二覆盖层152或者用碳重掺杂，或者由载流子阻挡材料如用于n-Si的SiGe,用于n-GaAs的AlGaAs或类似物制成。如果用碳掺杂第二覆盖层152，可注入水平在1e20ions/cm3到1e21ions/cm3之间的碳离子。可选地，为形成这种PMOS耗尽型FinFET的实施例，对鳍状件150进行n型重掺杂，对源极结构和漏极结构400和401进行p型重掺杂。对第一覆盖层151和第二覆盖层152进行的掺杂可如上述它们在NMOS配置中的掺杂一样，并且当与p型功函数栅极金属配对时用作PMOS耗尽型FinFET。沟道载流子被重n型掺杂的鳍状件150排斥，因而停留在由第一覆盖层151限定的栅极下的薄层中。在上述两个实施例中，覆盖层可注入水平在1e15ions/cm3到2e18ions/cm3之间的n型离子或p型离子，或完全不注入任何离子。
图12A和12B中的实施例都实现了在栅极下的薄沟道。该薄沟道使得提高了对栅极的静电控制。鳍状件150还可通过衬底110偏压以允许调整FinFET的阈值电压。阈值电压的可调节性使鳍式场效应晶体管可用在超低、低和标准电压的设计中。
图13A示出了NMOS累积型FinFET的一实施例的截面图，其中图13A是沿Y-Y线的Z平面的截面图。在该实施例中，鳍状件150可注入水平在3e18ions/cm3到5e18ions/cm3之间的p型离子。如上述参考图5A到5C讨论的来形成第一覆盖层151。在该实施例中，覆盖层可注入水平在3e18ions/cm3到5e20ions/cm3之间的n型离子。这种具有p型功函数栅极金属栅极的配置将用作NMOS累积型FinFET。
图13B示出了NMOS累积型FinFET的另一实施例的截面图，其中图13B是沿Y-Y线的Z平面的截面图。不是仅具有一层覆盖层（见图13A），该实施例具有第二覆盖层152。第二覆盖层152形成在上述参考图12B讨论的鳍状件150和覆盖层151之间作为扩散阻挡层。第二覆盖层152或者用碳重掺杂，或者用载流子阻挡材料如用于n-Si的SiGe，用于n-GaAs的AlGaAs类似物来制成。如果第二覆盖层152用碳掺杂，它可注入水平在1e20ions/cm3到1e21ions/cm3之间的碳离子。如上述参考图5A到5C讨论的形成第一覆盖层151。在该实施例中，第一覆盖层151可注入水平在3e18ions/cm3到5e20ions/cm3的n型离子。这种具有p型功函栅极金属栅极的配置将用作NMOS累积型FinFET。
图13C示出了NMOS累积型FinFET的又一实施例的截面图，其中图13C是沿Y-Y线的Z平面的截面图。与具有均匀掺杂的鳍状件（见图13B）相比，在该实施例中，鳍状件150具有内部部分157和外部部分158。首先形成鳍状件150然后按与参考图3A到4C描述的相同方法对鳍状件150掺杂。为掺杂外部部分158，鳍状件150经受等离子体浸没离子注入（PIII）工艺以形成包括外部部分158的鳍状件的薄层。可对外部部分158进行水平在1e13ions/cm3到5e17ions/cm3之间的n型或p型轻掺杂。第二覆盖层152形成在上述参考图12B讨论的鳍状件150和覆盖层151之间以作为扩散阻挡层。第二覆盖层152或者用碳进行重掺杂，或者用载流子阻挡材料如用于n-Si的SiGe，用于n-GaAs的AlGaAs和类似物来制成。如果用碳掺杂第二覆盖层152，可注入水平在1e20ions/cm3到1e21ions/cm3之间的碳离子。按上述参考图5A到5C的讨论形成第一覆盖层151。在该实施例中，第一覆盖层151可注入水平在3e18ions/cm3到5e20ions/cm3之间的n型离子。轻掺杂的外部部分158与第二覆盖层152一同作为扩散阻挡层以帮助限制在第一覆盖层151中的沟道载流子。这种具有p型功函数栅极金属栅极的配置将用作NMOS累积型FinFET。
图13D示出了NMOS累积型FinFET的另一实施例的截面图，其中图13D是沿Y-Y线的Z平面的截面图。鳍状件不是具有被第一覆盖层和第二覆盖层包围的内部部分和外部部分（见图13C），此该实施例中，外部部分158用碳重掺杂，并只被第一覆盖层151包围。用碳重掺杂的外部部分158提供了扩散阻挡层（如参考图12B描述的），这样不再需要第二覆盖层。按上述参考图5A到5C所讨论的形成第一覆盖层151。在该实施例中，第一覆盖层151可注入水平在3e18ions/cm3到5e20ions/cm3之间的n型离子。这种具有p型功函数栅极金属栅极的配置将用作NMOS累积型FinFET。
尽管已经详细地描述了本发明及其优点，但应该理解为，在不背离所附权利要求限定的本发明主旨和范围的情况下，可以做各种不同的改变，替换和更改。例如，形成结构时有多种沉积材料的方法。根据本发明可利用任何一种基本实现与本发明所述相关实施例相同结果的沉积方法。
而且，本申请的范围并不旨在仅限于本说明书中描述的工艺、机器、制造，材料组分、器件、方法和步骤的特定实施例。作为本领域普通技术人员从说明书中应理解，根据本发明现有或今后开发的基本与在此描述的相应实施例相比实现相同的功能或者获得相同结果的工艺、机器、制造，材料组分、装置、方法或步骤也可以使用。因此，所附权利要求旨在将这样的工艺、机器、制造、材料组分、器件、方法或步骤包括在范围内。

Claims (22)

1.一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸起的鳍状件；所述鳍状件包括：
内部部分，具有第一带隙和第一晶体取向；以及
外部部分，在所述内部部分的顶面和侧壁上，所述外部部分具有第二带隙和第二晶体取向，所述第二带隙小于或等于所述第一带隙，
其中所述鳍状件还包括在所述内部部分与所述外部部分之间的中间部分，所述中间部分具有第三带隙和第三晶体取向，所述第三带隙大于所述第一带隙。
2.根据权利要求1所述的半导体器件，其中所述第二晶体取向与所述第一晶体取向相同。
3.根据权利要求1所述的半导体器件，其中所述第三晶体取向与所述第二晶体取向相同。
4.一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸起的鳍状件；所述鳍状件包括：
内部部分，具有第一晶体取向和第一浓度的掺杂物；以及
外部部分，在所述内部部分的顶面和侧壁上，所述外部部分具有第二晶体取向和第二浓度的掺杂物，
其中所述鳍状件还包括位于所述内部部分与所述外部部分之间的中间部分，所述中间部分具有第三晶体取向。
5.根据权利要求4所述的半导体器件，其中所述第二晶体取向与所述第一晶体取向相同。
6.根据权利要求4所述的半导体器件，其中所述第三晶体取向与所述第二晶体取向相同。
7.一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上的非平面型晶体管，所述非平面型晶体管包括：
具有第一晶体取向的鳍状件，所述鳍状件包括第一导电型的杂质；
在所述鳍状件内的源极区和漏极区，所述源极区包括第二导电型的杂质，所述第二导电型不同于所述第一导电型；以及
覆盖层，在所述鳍状件的顶面和侧壁上，所述覆盖层具有第二晶体取向和小于或等于所述鳍状件的带隙，
其中所述半导体器件还包括扩散阻挡层，所述扩散阻挡层位于所述鳍状件和所述覆盖层之间并具有第三晶体取向。
8.根据权利要求7所述的半导体器件，其中所述第二晶体取向与所述第一晶体取向相同。
9.根据权利要求7所述的半导体器件，其中所述第二晶体取向与所述第一晶体取向相同，所述第三晶体取向与所述第二晶体取向相同。
10.根据权利要求7所述的半导体器件，其中所述鳍状件还包括：
内部部分，包含为所述第一导电型的杂质；及
外部部分，位于所述内部部分和所述扩散阻挡层之间，所述外部部分的杂质浓度低于所述内部部分和所述扩散阻挡层中的杂质浓度。
11.根据权利要求7所述的半导体器件，其中所述覆盖层包含为所述第二导电型的杂质并且该杂质的浓度低于所述源极区和漏极区中所述第二导电型的杂质的浓度。
12.根据权利要求7所述的半导体器件，其中所述覆盖层不包含为所述第一导电型的杂质。
13.根据权利要求7所述的半导体器件，其中所述鳍状件还包括：
内部部分，包含为所述第一导电型的第一浓度的杂质；以及
外部部分，位于所述内部部分与所述覆盖层之间，所述外部部分的带隙大于所述覆盖层的带隙。
14.根据权利要求13所述的半导体器件，其中所述覆盖层包含第二浓度的杂质，所述第二浓度低于所述第一浓度。
15.一种形成半导体结构的方法，所述方法包括：
提供衬底；
在所述衬底的顶面上形成半导体鳍状件；以及
在所述半导体鳍状件的顶面和侧壁上形成覆盖层，所述覆盖层的带隙小于或等于所述半导体鳍状件的带隙，
其中在所述半导体鳍状件上外延生长扩散阻挡层，其中形成所述覆盖层包括在所述扩散阻挡层上外延生长所述覆盖层。
16.根据权利要求15所述的方法，其中形成所述覆盖层包括外延生长所述覆盖层。
17.根据权利要求15所述的方法，其中形成所述半导体鳍状件还包括等离子体注入掺杂物到所述半导体鳍状件的内部部分中，使得注入的掺杂物浓度高于注入到所述半导体鳍状件的外部部分中的掺杂物浓度。
18.根据权利要求15所述的方法，其中形成所述半导体鳍状件还包括等离子体注入掺杂物到所述半导体鳍状件的内部部分中，其中所述内部部分的带隙小于所述半导体鳍状件的外部部分的带隙。
19.一种半导体器件，所述半导体器件包括：
衬底；
在所述衬底上凸出的鳍状件，所述鳍状件包括：
内部部分，具有第一带隙和第一晶体取向；
中间部分，在所述内部部分的顶面和侧壁上，所述中间部分具有第二带隙和第二晶体取向，所述第二带隙大于所述第一带隙；以及
外部部分，在所述中间部分的顶面和侧壁上，所述外部部分具有第三带隙和第三晶体取向。
20.根据权利要求19所述的半导体器件，其中所述第三带隙大于所述第一带隙。
21.根据权利要求19所述的半导体器件，其中所述第三带隙与所述第一带隙相同。
22.根据权利要求19所述的半导体器件，其中所述第二晶体取向与所述第一晶体取向相同，并且所述第三晶体取向与所述第二晶体取向相同。
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