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CN102881787B - 发光器件及其制造方法和发光器件封装 - Google Patents

发光器件及其制造方法和发光器件封装 Download PDF

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CN102881787B CN201210148953.3A CN201210148953A CN102881787B CN 102881787 B CN102881787 B CN 102881787B CN 201210148953 A CN201210148953 A CN 201210148953A CN 102881787 B CN102881787 B CN 102881787B
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Abstract

提供一种发光器件及其制造方法和发光器件封装。发光器件包括：第一导电类型半导体层；第二导电类型半导体层，位于第一导电类型半导体层上；有源层，位于第一导电类型半导体层与第二导电类型半导体层之间，有源层包括多个阱层和多个势垒层。多个势垒层包括：第一势垒层，距离第二导电类型半导体层最近，第一势垒层具有第一带隙；第二势垒层，邻近第一势垒层；至少一个第三势垒层，位于第二势垒层与第一导电类型半导体层之间。多个阱层包括：第一阱层，位于第一势垒层与第二势垒层之间，第一阱层具有第三带隙；及第二阱层，位于第二势垒层与至少一个第三势垒层之间，第二阱层具有第二带隙。第一阱层的厚度比第二阱层薄，且第三带隙不同于第一带隙。

Description

发光器件及其制造方法和发光器件封装
技术领域
本发明实施例涉及一种发光器件及其制造方法和发光器件封装。
背景技术
发光二极管（LED）是将电流转换成光的发光器件。近来，随着LED的亮度逐步提高，LED正在被广泛地应用于显示器件、机动车辆和照明设备的光源。
近年来，已经开发出了产生例如蓝光或绿光等的短波长光来实现全彩色的高功率发光芯片。因而，可以在发光芯片上涂覆荧光剂，该荧光剂吸收从发光芯片发出的一部分光以发出波长与所吸收的光不同的光，以便将具有不同颜色的LED彼此结合并且实现发射白光的LED。
发明内容
实施例提供一种发光器件，该发光器件包括具有新结构的有源层。
实施例提供一种发光器件，其中，距离第二导电类型半导体层最近的阱层具有相对薄的厚度，以改善复合（recombination）能级。
实施例提供一种发光器件，其中，距离第二导电类型半导体层最近的阱层的带隙比其他阱层的带隙宽，以改善复合能级。
实施例提供一种发光器件，其中，第一和第二阱层中距离第二导电类型半导体层最近的第一阱层的带隙比第二阱层的带隙宽，并且设置在第一和第二阱层之间的势垒层的厚度被调节。
实施例提供一种发光器件，其中，第一阱层和第二阱层中距离第二导电类型半导体层最近的第一阱层以及设置在第一和第二阱层之间的势垒层分别具有相对薄的厚度。
在一个实施例中，一种发光器件包括：第一导电类型半导体层；第二导电类型半导体层，位于所述第一导电类型半导体层上；以及有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；所述第一阱层的厚度比所述第二阱层的厚度薄，并且所述第三带隙不同于所述第一带隙。
在另一个实施例中，一种发光器件包括：第一导电类型半导体层；第二导电类型半导体层；以及有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，其中所述多个势垒层中每一个势垒层均具有第一带隙，所述多个阱层包括：第一阱层，距离所述第二导电类型半导体层最近，所述第一阱层具有第三带隙；以及比所述第一阱层邻近所述第一导电类型半导体层的多个阱层，所述多个阱层中每一个阱层均具有第二带隙，所述第一阱层的厚度比第二阱层的厚度薄，并且所述第三带隙设置在所述第一带隙与所述第二带隙之间。
在又一个实施例中，一种发光器件包括：第一导电类型半导体层；第二导电类型半导体层；以及有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，其中所述多个势垒层中每一个势垒层均具有第一带隙，所述多个阱层包括：第一阱层，具有第三带隙；以及任一第二阱层，具有第三带隙，所述第三带隙比所述第一带隙窄而比所述第二带隙宽，并且所述任一第二阱层设置得更靠近所述第二导电类型半导体层。
在以下的附图和说明书中阐释了一个或多个实施例的细节。其他特征将从说明书、附图以及从权利要求书中变得明显。
附图说明
图1是根据第一实施例的发光器件的截面视图。
图2是示出图1的有源层的能带的示意图。
图3是图2的有源层中复合能级的图。
图4是示出根据第二实施例的有源层的能带的示意图。
图5是示出根据第三实施例的有源层的能带的示意图。
图6是示出根据第四实施例的有源层的能带的示意图。
图7是示出图1的发光器件的另一个示例的图。
图8是示出图1的发光器件的另一个示例的图。
图9是包括图7的发光器件的发光器件封装的图。
图10是带有发光器件的显示装置的拆分透视图。
图11是示出带有发光器件封装的显示装置的另一个示例的示例性截面视图。
图12是带有发光器件的照明单元的透视图。
具体实施方式
在下文中，将参照附图描述根据实施例的发光器件及其制造方法。在实施例的描述中，应当理解，当提到层（或膜）、区域、图案或结构位于另一个层（或膜）、区域、图案或结构“之上”或“之下”时，术语“之上”和“之下”包括“直接”和“间接”这两种含义。此外，将基于附图来介绍关于每一层的“之上/上方”和“之下”。在附图中，为了便于描述和清楚的目的，每一层的厚度或尺寸被放大、省略或示意性示出。另外，每个元件的尺寸并没有完全反映真实尺寸。
图1是根据第一实施例的发光器件的侧截面视图。
参见图1，发光器件100可以包括衬底111、缓冲层113、低导层（low conductivelayer）115、第一导电类型半导体层117、有源层119、第二覆层（clad layer）121以及第二导电类型半导体层123。
衬底111的材料可以包括半导体材料、金属材料、复合材料或者其组合。衬底111可以包括透射、绝缘或导电衬底。例如，衬底111可以由蓝宝石（Al2O3）、SiC、Si、GaAs、GaN、ZnO、Si、GaP、InP、Ge、Ga2O3以及LiGaO3中的至少之一形成。在衬底111的顶表面上可以设置多个突出部112。可以通过蚀刻衬底111来制成所述多个突出部112。可替代地，多个突出部112可以具有由单独的材料形成的光提取结构，例如粗糙部（roughness）等。每个突出部112可以具有条带形状、半球形状或圆顶形状。衬底111的厚度是大约30μm到大约150μm，但不限于此。可以移除衬底111，但不限于此。
在衬底111上可以生长多个化合物半导体层。用于在衬底111上生长多个化合物半导体层的设备可以包括电子束蒸发器、物理气相沉积（PVD）装置、化学气相沉积（CVD）装置、等离子体激光沉积（PLD）装置、双类型热蒸发器、溅射装置、金属有机化学气相沉积（MOCVD）装置等，但不限于此。
缓冲层113可以设置在衬底111上。缓冲层113可以使用II族到VI族化合物半导体而被形成为至少一层。缓冲层113可以由使用III-V族化合物半导体的半导体层形成。例如，缓冲层113可以包括具有组成分子式InxAlyGa1-x-yN（0≤x≤1，0≤y≤1，0≤x+y≤1）的氮化物半导体层。例如，缓冲层113可以由例如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN中的至少一种化合物半导体形成。缓冲层113可以具有超晶格结构，在该结构中彼此不同的半导体层交替设置。
缓冲层113可以减小衬底111与基于氮化物的（nitride-based）半导体层之间的晶格常数差。而且，缓冲层113可以被定义为缺陷控制层。缓冲层113可以具有与衬底111的晶格常数和基于氮化物的半导体层的晶格常数之间的晶格常数差相对应的值。例如，缓冲层113可以由例如ZnO等的氧化物形成。缓冲层113的厚度可以是大约30nm到大约500nm，但不限于此。缓冲层113可以被省略。
低导层115设置在缓冲层113上。而且，低导层115可以由导电率低于第一导电类型半导体层117的材料形成。例如，低导层115可以由使用III-V族化合物半导体的基于GaN的半导体形成。此处，低导层115可以被实现为未掺杂半导体层。尽管未掺杂半导体层没有掺杂导电掺杂物，但是该未掺杂半导体层也可以具有第一导电类型特性。未掺杂半导体层可以被省略，但不限于此。低导层115可以设置在多个第一导电类型半导体层117之间。
第一导电类型半导体层117可以设置在低导层115上。第一导电类型半导体层117可以由半导体化合物形成。例如，第一导电类型半导体层117可以由III-V族或II-VI族化合物半导体形成。而且，第一导电类型半导体层117可以掺杂有第一导电掺杂物。例如，第一导电类型半导体层117可以由具有组成分子式InxAlyGa1-x-yN（0≤x≤1，0≤y≤1，0≤x+y≤1）的半导体材料形成。第一导电类型半导体层117可以掺杂有第一导电掺杂物。当第一导电类型半导体层117是n型半导体层时，第一导电掺杂物可以包括Si、Ge、Sn、Se或Te作为n型掺杂物。
其中交替设置有彼此不同的第一和第二半导体层的超晶格结构可以设置在低导层115和第一导电类型半导体层117中的至少一层上。第一和第二半导体层117和123中每一层的厚度可以是大约几或更厚。
在第一导电类型半导体层117和有源层119之间可以设置第一覆层（未示出）。第一覆层可以由基于GaN的半导体形成。第一覆层可以限制载流子。又例如，第一覆层可以包括InGaN层或InGaN/GaN超晶格结构，但不限于此。第一覆层可以掺杂有n型和/或p型掺杂物。例如，第一覆层可以实现为第一导电类型或低导半导体层。
有源层119可以被形成在第一导电类型半导体层117上。有源层119可以具有单阱结构、单量子阱结构、多阱结构、多量子阱（MQW）结构、量子线结构和量子点结构中的至少一种结构。有源层119可以包括交替设置的阱层131和势垒层（barrier layer）133。阱层131可以是具有连续能级的阱层。而且，阱层131也可以是具有量子化能级的量子阱。阱层131可以被定义为量子阱层，势垒层133可以被定义为量子势垒层。可以以大约2个周期（periods）到大约30个周期来形成成对的阱层131和势垒层133。例如，阱层131可以由具有组成分子式InxAlyGa1-x-yN（0≤x≤1，0≤y≤1，0≤x+y≤1）的半导体材料形成。势垒层133可以是带隙比阱层131的带隙宽的半导体层。例如，势垒层133可以由具有组成分子式InxAlyGa1-x-yN（0≤x≤1，0≤y≤1，0≤x+y≤1）的半导体材料形成。例如，成对的阱层131和势垒层133可以由InGaN/GaN、GaN/AlGaN、InGaN/AlGaN、InGaN/InGaN和InAlGaN/InAlGaN中的至少之一形成。
阱层131的厚度可以是大约1.5nm到大约5nm。例如，阱层131的厚度可以是大约2nm到大约4nm。势垒层133的厚度可以比阱层131的厚度厚。例如，势垒层的厚度可以是大约5nm到大约7nm。而且，第二势垒层133可以掺杂有n型掺杂物，但不限于此。
有源层119可以选择性地发出在紫外光波段与可见光波段之间的范围内的光。例如，有源层119可以发出峰值波长是大约420nm到大约450nm的光。
第二覆层设置在有源层119上。第二覆层121的带隙可以比势垒层133的带隙宽。第二覆层121可以由III-V族化合物半导体形成，例如，基于GaN的半导体。例如，第二覆层121可以由GaN、AlGaN或InAlGaN形成，或者可以具有超晶格结构。第二覆层121可以掺杂有n型和/或p型掺杂物。例如，第二覆层121可以被实现为第二导电类型或低导半导体层。
第二导电类型半导体层123设置在第二覆层121上。第二导电类型半导体层123可以由半导体化合物形成。例如，第二导电类型半导体层123可以由III-V族或II-VI族化合物半导体形成。而且，第二导电类型半导体层123可以掺杂有第一导电掺杂物。例如，第二导电类型半导体层123可以由具有组成分子式InxAlyGa1-x-yN（0≤x≤1，0≤y≤1，0≤x+y≤1）的半导体材料形成。例如，第二导电类型半导体层123可以由例如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN等的化合物半导体中的一种形成。第二导电类型半导体层123可以掺杂有第二导电掺杂物。当第二导电类型半导体层123是P型半导体层时，第二导电类型掺杂物可以包括Mg、Zn、Ca、Sr或Ba作为P型掺杂物。
发光结构150的各层的导电类型可以反过来设置。例如，第二导电类型半导体层121和123中每一层均可以实现为n型半导体层，第一导电类型半导体层117可以实现为p型半导体层。而且，还可以在第二导电类半导体层123上设置n型半导体层，该n型半导体层是具有与第二导电类型半导体层的极性相反的极性的第三导电类型半导体层。在半导体发光器件100中，第一导电类型半导体层117、有源层119和第二导电类型半导体层123可以被定义为发光结构150。发光结构150可以具有n-p结结构、p-n结结构、n-p-n结结构、p-n-p结结构中的至少一种结构。在具有n-p或p-n结结构的两层之间可以设置有源层。而且，在具有n-p-n或p-n-p结结构的三层之间可以设置至少一个有源层。
可以使用如下生长设备将化合物半导体层113到123生长在衬底111上。例如，生长设备可以包括电子束蒸发器、物理气相沉积（PVD）装置、化学气相沉积（CVD）装置、等离子体激光沉积（PLD）装置、双类型热蒸发器、溅射装置、金属有机化学气相沉积（MOCVD）装置等，但不限于此。
在有源层119的生长方法中，例如，可以在预定生长温度（例如大约700℃到大约950℃）下使用H2或/和N2作为载气（carrier gas），选择性供应NH3、TMGa（或TEGa）、TMIn、TMAl作为源，以形成由GaN或InGaN形成的阱层131和由GaN、AlGaN、InGaN或InAlGaN形成的势垒层133。在生长最后的量子阱结构的同时可以提高生长温度以生长第二覆层121。此处，当提高生长温度时，可以改善最后的量子阱结构的薄膜特性。
在根据当前实施例的有源层119中，多个阱层131和多个势垒层133交替堆叠。多个阱层131中的每一个均具有大约10%到大约13%的In组分比率。当从有源层119发出的光具有大约450nm的峰值波长时，阱层131可以具有大约2.75eV的带隙。而且，当从有源层119发出的光具有大约420nm的峰值波长时，阱层131可以具有大约2.95eV的带隙。阱层131可以发出具有从紫外光波段到可见光波段范围内的预定峰值波长的光。阱层131可以具有根据峰值波长而改变的带隙。
势垒层133可以由带隙比阱层131的带隙宽的氮化物半导体形成。
在下文中，为了便于描述，距离第二覆层121或第二导电类型半导体层123最近的两个量子阱结构可以被定义为包括第一势垒层B1和第一阱层W1的第一成对结构和包括邻近于第一成对结构的第二势垒层B2和第二阱层W2的第二成对结构。第一势垒层B1设置在第二覆层121和第一阱层W1之间，第二势垒层B2设置在第一阱层W1和第二阱层W2之间。第二阱层W2比第一阱层W1设置得更接近于第一导电类型半导体层117。而且，第二势垒层B2比第一势垒层B1设置得更接近于第一导电类型半导体层117。
距离第二导电类型半导体层123最近的多个阱层131中的第一阱层W1可以掺杂有颗粒尺寸相对大的p型掺杂物。因而，第一阱层W1的结晶质量可能变差。因而，第二阱层W2的结晶性可以优于第一阱层W1。然而，在当前实施例中，载流子可以移动进入比第一阱层W1更加接近第一导电类型半导体层117的第二阱层W2中，从而改善进入第二阱层W2的载流子的注入效率以及载流子的复合。此处，载流子可以是空穴。空穴的注入长度和迁移率可能比电子的小几倍到几百倍。因而，在特定区域中，空穴的量可能显著减少，而且空穴的复合效率可能下降。在当前实施例中，通过第二势垒层B2可以提高将空穴注入到第二阱层W2的注入效率，并且可以改善第二阱层W2内空穴的复合。
例如，邻近于第二覆层121的两个阱层W1和W2可以用作主要发光层。即，这两个阱层W1和W2可以发出的光为自该多量子阱结构发出的光的大约80%或更多。在当前实施例中，可以在结构上改进设置在第一和第二势垒层B1和B2之间的第一阱层W1，从而将从第二覆层121注入的空穴进一步移动进入第二阱层W2。因此，可以提高第二阱层W2内空穴的复合。
图2是示出图1的有源层的能带的示意图。在图2中，垂直轴表示能带带隙的绝对大小（eV），水平轴表示生长方向。
参见图1和图2，阱层131和势垒层133交替设置在有源层119内。势垒层133包括邻近于第二覆层121顺序设置的第一势垒层B1和第二势垒层B2。第一阱层W1设置在第一势垒层B1和第二势垒层B2之间。
第一势垒层B1和第一阱层W1的成对结构可以与第二势垒层B2和第二阱层W2的成对结构等同或不同。例如，第一阱层W1可以由InGaN或GaN形成，第二阱层W2可以由与InGaN或GaN的第一阱层W1相同的半导体形成。
而且，第一阱层W1比第一导电类型半导体层117设置得更接近于第二导电类型半导体层123，或者第一阱层W1比第一势垒层B1设置得更接近于有源层119的中心部分，以便改善第二阱层W2内空穴的复合。
又例如，当第二阱层W2是基于InGaN的半导体时，第一阱层W1可以包括基于InGaN的半导体。而且，第一阱层W1的In含量可以小于第二阱层W2的In含量。第二阱层W2可以具有大约10%到大约13%的In组分比率。第一阱层W1可以具有大约7%到大约8%的In组分比率，或者可以由具有组成分子式InxGa1-xN（0.07<x<0.08）的半导体形成。
而且，第一阱层W1的In含量可以比除了第一阱层W1之外的其他阱层131的In含量小约5%，或者可以比除了第一阱层W1之外的其他阱层131的In含量的大约45%大。
而且，第一阱层W1可以具有第三带隙G3，第三带隙G3比势垒层133的第一带隙G1窄而比其他阱层131和W2的第二带隙G2宽。第一阱层W1可以具有范围是2.75eV<G3<3.42eV的第三带隙G3。此处，第一带隙G1可以是大约3.42eV，第二带隙G2可以是大约2.75eV。然而，这些值可以根据其峰值波长而改变。
第一和第二势垒层B1和B2中每一个的第一带隙G1可以等于其他势垒层133的带隙。第二阱层W2的第二带隙G2可以等于其他阱层131的带隙。
而且，第一阱层W1可以设置在比第二阱层W2更接近于第二覆层121的位置，并且设置在邻近于第二覆层121的第一和第二势垒层B1和B2之间。从第二覆层121注入的载流子即空穴可以进一步被诱导（induce）进入邻近于第一阱层W1的第二阱层W2。第一阱层W1可以被定义为空穴导引阱层。而且，与有源层119相比，第二覆层121是以相对低的温度形成的。因而，温度的改变可能会使得第一阱层W1的结晶性变差。即，由于第二阱层W2的结晶性相对优于第一阱层W1的结晶性，因而可以提高第二阱层W2内的复合以改善从发光器件100发出的光强。
第一阱层W1的厚度T3可以比第二阱层W2的厚度T1薄。因而，可以提高第一阱层W1中复合能级的最低值(minimum value)。除了第一阱层W1之外的阱层131和W2可以具有与第二阱层W2的厚度T1相同的厚度。
随着第一阱层W1的复合能级的最低值提高，邻近于第一阱层W1的第二势垒层B2可以具有相对低的高度。因此，第二势垒层B2的高度可以被降低以减小对于进入第一阱层W1的载流子的限制。因而，可以提高第二阱层W2中的空穴注入效率以改善空穴复合。因此，几乎不（not nearly）从第一阱层W1发出短波长的光，以防止光谱宽度增大。在当前实施例中，可以从第二阱层W2发出更多量的光。
第一阱层W1的厚度T3可以比其他阱层W2和131中每一个阱层的厚度T1薄。例如，第一阱层W1的厚度可以是大约1nm到大约2nm，或者第一阱层W1的厚度可以比其他阱层W2和131中每一个阱层的厚度T1的大约50%薄。阱层W2和131中每一个阱层均可以具有大约3nm到大约3.2nm的厚度T1。第一阱层W1的厚度T3可以比第二阱层W2的厚度T1薄大约1.2nm到大约2nm。第二阱层W2和第二势垒层B2之间的厚度差可以低于大约5nm，例如，该厚度差的范围是从大约2nm到大约3nm。由于第一阱层W1的厚度T3，导致注入到第一阱层W1的空穴可以容易地逃逸并且可以容易地注入到第二阱层W2中。因而，对于改善从第二阱层W2发出的光强而言，第一阱层W1的厚度T3可以是一个临界值（critical value）。多个势垒层133可以具有相同的厚度。
又例如，当第一阱层W1是基于AlGaN的半导体时，第二阱层W2可以包括Al含量t少于第一阱层W1的基于AlGaN的半导体层。
第一阱层W1可以具有比第二阱层W2的深度D2浅（lower）的深度D1。例如，第一阱层W1可以具有与第二阱层W2的深度D2的大约70%或70%以上相对应的深度D1。
图3是图2的有源层的能带图中复合能级的图。
参见图3，当第一阱层W1的厚度T3等于其他阱层W2的厚度T1时，复合能级可以提高至H4，H4作为小于参考复合能级的最低值H2的一个值。类似地，当第一阱层W1的厚度T3减小（T3<T1）时，复合能级的最低值可以提高至H3。由于可以通过调节第一阱层W1的厚度T3和带隙G3来提高复合能级的最低值，因而注入进入第一阱层W1的空穴可以以几何级数逃逸并且可以移动进入第二阱层W2，进而允许空穴和电子彼此复合。因此，在第一阱层W1内几乎不会发生复合。
图4是示出根据第二实施例的有源层的能带的示意图。
参见图1和图4，阱层131和势垒层133交替设置在有源层119内。在势垒层133中，第一势垒层B21和第二势垒层B22邻近于第二覆层121顺序设置，即，依次接连设置。而且，第一阱层W21设置在第一势垒层B21和第二势垒层B22之间。而且，比第一阱层W21更接近于第一导电类型半导体层117的第二阱层W22设置在第二势垒层B22与第一导电类型半导体层117之间。
第一势垒层B21和第一阱层W21的成对结构可以与第二势垒层B22和第二阱层W22的成对结构等同或不同。
第二势垒层B22的厚度T5可以比其他势垒层133和B21中每一个势垒层的厚度T2薄。例如，当其他势垒层133和B21中每一个势垒层均具有大约5nm到大约7nm的厚度T2时，第二势垒层B22可以具有大约3nm到大约4nm的厚度T5。第二势垒层B22可以具有与第二阱层W22的厚度T1不同的厚度T5。例如，第二势垒层B22可以具有比第二阱层W22的厚度T1更厚或更薄的厚度T5。第二势垒层B22和第二阱层W22之间的厚度差可以低于大约1nm。此处，第二势垒层B22的厚度T5可以是不发生隧穿（tunneling）的临界值。因而，从第一阱层W21中逃逸的空穴可以在穿过第二势垒层B22时减小热或非发光结合的损耗，以便改善第二阱层W22的光输出。而且，由于第二势垒层B22的厚度T5薄，因此与第一势垒层B21相比，第二势垒层B22的阻力（resistance）可被减小。
由于第一阱层W21具有与第一实施例中相同的厚度T3和带隙G3，因此它们的详细描述参见第一实施例。
图5是示出根据第三实施例的有源层的能带的示意图。
参见图1和图5，阱层131和势垒层133交替设置在有源层119内。势垒层133包括邻近于第二覆层121顺序设置的第一势垒层B31和第二势垒层B32。第一阱层W31设置在第一势垒层B31和第二势垒层B32之间。
第一阱层W31具有大约1nm到大约2nm的厚度T8。而且，第一阱层W31的厚度可以比其他阱层W32和131中每一个阱层的厚度T1薄。第一阱层W31可以具有与其他阱层131相同的带隙。因而，第一阱层W31的复合能级的最低值H7可以是大于参考值H2的值。由于复合能级提高，因此进入第二阱层W32的空穴的运动可以提高，以便提高第二阱层W32内的复合。
图6是示出根据第四实施例的有源层的能带的示意图。
参见图1和图6，阱层131和势垒层133交替设置在有源层119内。势垒层133包括邻近于第二覆层121顺序设置的第一势垒层B41和第二势垒层B42。第一阱层W41设置在第一势垒层B41和第二势垒层B42之间。
第一阱层W41的厚度T9可以比其他阱层W42和131中每一个阱层的厚度T1薄。例如，第一阱层W41可以具有大约1nm到大约2nm的厚度T9，即，厚度T9对应于其他阱层W42和131中每一个阱层的厚度T1的大约30%到大约60%的范围。
第二势垒层B42的厚度T6可以比其他势垒层B41和133中每一个势垒层的厚度T2薄。例如，第二势垒层B42可以具有大约3nm到大约4nm的厚度T6，即，厚度T6对应于其他势垒层B41和133中每一个势垒层的厚度T2的大约30%到大约60%的范围。此处，其他势垒层B41和133中每一个势垒层均可以具有范围从大约5nm到大约7nm的厚度T2，例如大约6nm的厚度T2。
由于第一阱层W41的厚度T9相对薄，而且第二势垒层B42的厚度T6比其他势垒层B41和133中每一个势垒层的厚度T2薄，因此复合能级的最低值H7可以是大于参考值H2的值。因而，从第二覆层121注入的空穴可以经由第一阱层W41进一步注入第二阱层W42。因此，第二阱层W42内的空穴的复合可被提高，以便提高整体光强和内部量子效率。
此处，第二势垒层B42可以由AlGaN或GaN形成。因而，GaN势垒层的厚度可以比AlGaN势垒层的厚度薄。第二势垒层B42的厚度T6可以是不发生隧穿的临界值。
对第一到第四实施例的改型实例而言，第二势垒层的带隙可以比其他势垒层133的带隙窄。又例如，第二势垒层可以掺杂有n型掺杂物，并且其他势垒层可以包括未掺杂半导体层。
图7是示出图1的发光器件的另一个示例的图。
参见图7，在发光器件101中，在发光结构150上设置有电极层141和第二电极145。而且，在第一导电类型半导体层117上设置有第一电极143。
电极层141可以用作电流扩展层（current spreading layer）。电极层141可以由具有透光和导电特性的材料形成。电极层141的反射率（reflective index）可以比化合物半导体层的小。
电极层141设置在第二导电类型半导体层123的顶表面上。电极层141可以包括透光导电层或金属氧化物层。例如，电极层141可以由如下材料中的一种形成：氧化铟锡（ITO）、氧化铟锌（IZO）、铟锌锡氧化物（IZTO）、铟铝锌氧化物（IAZO）、铟镓锌氧化物（IGZO）、铟镓锡氧化物（IGTO）、铝锌氧化物（AZO）、锑锡氧化物（ATO）、镓锌氧化物（GZO）、ZnO、IrOx、RuOx以及NiO。此处，电极层141可以形成为至少一层。电极层141可以包括反射电极层。例如，电极层141可以由如下材料中的一种形成：A1、Ag、Pd、Rh、Pt、Ir、及其中两种或更多种的合金。
第二电极145可以设置在第二导电类型半导体层123和/或电极层141上。而且，第二电极145可以包括电极焊垫。例如，第二电极145还可以包括具有臂形结构或指形结构的电流扩展图案。第二电极145可以由具有用作欧姆接触层、粘附层和接合层的特性的金属形成，并且可以具有不透光特性，但不限于此。
第一电极143设置在第一导电类型半导体层117的一部分上。例如，第一电极143和第二电极145中每一个均可以由如下材料中的一种形成：Ti、Ru、Rh、Ir、Mg、Zn、Al、In、Ta、Pd、Co、Ni、Si、Ge、Ag、Au、及它们的合金。
在发光器件101上还可以设置绝缘层。该绝缘层可以防止发光结构150的各层彼此短路并且防止被水汽渗透。
图8是示出图1的发光器件的另一个示例的图。
参见图8，在发光结构150下方设置有电流阻挡层161、沟道层163和第二电极170。例如，电流阻挡层161可以由SiO2、SiOx、SiOxNy、Si3N4、Al2O3和TiO2中的至少之一形成。在多个沟道层163之间可以设置至少一个电流阻挡层161。电流阻挡层161可以由具有肖特基接触电阻的金属形成。
在发光结构150的厚度方向上，电流阻挡层161可以设置为对应于设置在发光结构150上的第一电极181。电流阻挡层161可以拦截从第二电极170提供的电流，以将电流扩展进入其他路径。
每一个沟道层163均可以沿着第二导电类型半导体层123底表面的边缘设置。沟道层163可以具有环形（ring）形状、屋顶（roof）形状、回路形状（loop shape）或框形（frame）形状。沟道层163可以包括透光层、绝缘层和金属氧化物层中的至少之一。例如，沟道层163可以由ITO、IZO、IZTO、IAZO、IGZO、IGTO、AZO、ATO、SiO2、SiOx、SiOxNy、Si3N4、Al2O3、TiO2中的至少之一形成。沟道层163的内部部分（inner part）设置在第二导电类型半导体层123之下以接触第二导电类型半导体层123，沟道层163的外部部分（outer part）设置在发光结构150侧表面的外部。沟道层163可以用作保护层，用于保护发光结构150的侧表面避免受到第二电极170的影响。
第二电极170可以设置在第二导电类型半导体层123之下。第二电极170可以包括多个导电层165、167和169。
第二电极170包括欧姆接触层165、反射层167和接合层169。例如，欧姆接触层165可以由例如ITO、IZO、IZTO、IAZO、IGZO、IGTO、AZO和ATO等的低导材料形成，或者可以由例如Ni和Ag等的金属形成。反射层167设置在欧姆接触层165之下。例如，反射层167可以具有包括由如下材料形成的至少一层的结构：Ag、Ni、Al、Rh、Pd、Ir、Ru、Mg、Zn、Pt、Au、Hf、及它们的组合。反射层167可以接触第二导电类型半导体层123的下部。反射层167可以使用金属或例如ITO等的低导材料来欧姆接触第二导电类型半导体层123，但不限于此。
接合层169设置在反射层167之下。接合层169可以用作阻挡金属或接合金属。例如，接合层169可以由如下材料中的至少之一形成：Ti、Au、Sn、Ni、Cr、Ga、In、Bi、Cu、Ag、Ta、及它们的合金。
在接合层169之下可以设置支撑元件（member）173。支撑元件173可以包括导电元件。例如，支撑元件173可以由例如铜（Cu）、金（Au）、镍（Ni）、钼（Mo）、铜-钨（Cu-W）等导电材料以及承载晶片（例如Si、Ge、GaAs、ZnO、SiC等）形成。又例如，支撑元件173可以实现为导电片。
此处，可以移除图1的衬底。移除生长衬底的方法可以包括物理方法（例如激光举离）或/和化学方法（例如湿蚀刻）。因而，可以暴露出第一导电类型半导体层117。在移除衬底的方向上可以执行隔离蚀刻（isolation etching）处理，以在第一导电类型半导体层117上形成第一电极181。
在第一导电类型半导体层117的顶表面上可以设置光提取结构117A，例如粗糙部。因而，可以制造出具有垂直式电极结构的发光器件102，在该垂直式电极结构中，第一电极181设置在发光结构150之上并且支撑元件173设置在发光结构150之下。
图9是包括图7的发光器件的发光器件封装的图。
参见图9，发光器件封装200包括本体210、第一和第二引线电极211和212（第一和第二引线电极211和212中每一个均至少有一部分设置在本体210上）、电连接至本体210上的第一和第二引线电极211和212的发光器件101、以及包围本体210上的发光器件101的模制元件220。
例如，本体210可以由硅材料、合成树脂材料或金属材料形成。本体210包括具有朝上开口的腔体的反射部215。
第一引线电极211和第二引线电极212可以彼此电隔离并且穿通本体210。即，第一和第二引线电极211和212中每一个的一部分可以设置在腔体内，而其他部分可以设置在本体210的外部。
第一和第二引线电极211和212可以供电至发光器件101中。而且，第一和第二引线电极211和212可以反射从发光器件101发出的光以提高发光效率。此外，第一和第二引线电极211和212可以将发光器件101中产生的热释放到外部。
发光器件101可以设置在本体210上，或设置在第一引线电极211和/或第二引线电极212上。
发光器件101的配线216可以电连接至第一和第二引线电极211和212其中之一，但不限于此。
模制元件220可以由例如硅或环氧树脂的树脂材料形成。模制元件220可以包围发光器件101以保护发光器件101。而且，模制元件220可以包括荧光剂，以使用荧光剂来改变从发光器件101发出的光的波长。
在模制元件220上可以设置透镜，但不限于此。
根据实施例的发光器件或发光器件封装可以应用于发光单元（light unit）。发光单元可以具有排列（array）了多个发光器件或多个发光器件封装的结构。发光单元可以包括照明灯、交通灯、车辆头灯和标志牌。
<发光系统>
除了照明灯、信号灯、车辆头灯、电子显示器等之外，发光系统还可以包括如图10和图11所示的显示装置、如图12所示的照明单元。
图10是根据实施例的显示装置的拆分透视图。
参见图10，根据实施例的显示装置1000可以包括导光板1041、将光提供至导光板1041的发光模块1031、位于导光板1041之下的反射元件1022、位于导光板1041之上的光学片1051、位于光学片1051之上的显示面板1061、以及用于容纳导光板1041、发光模块1031和反射元件1022的底罩1011，但本公开内容不限于此。
底罩1011、反射元件1022、导光板1041和光学片1051可以被定义为发光单元1050。
导光板1041起到了通过扩散线性光将线性光转换为平面光的作用。导光板1041可以由透明材料制成，并且可以包括下列材料之一：例如聚甲基丙烯酸甲酯（PMMA）之类的丙烯酸系树脂（acryl-series resin）、聚对苯二甲酸乙二醇酯（PET）、聚碳酸酯（PC）、COC、和聚萘二甲酸乙二醇酯树脂（polyethylene naphthalate resin）。
发光模块1031将光提供至导光板1041的至少侧表面，并且最终用作显示装置的光源。
发光模块1031可以包括位于底罩1011中的至少一个发光模块，并且从导光板1041的一个侧表面直接或间接地提供光。发光模块1031可以包括板1033和如上公开的根据实施例的发光器件封装200，所述发光器件封装200可以彼此间以预定间隔分开排列在板1033上。
板1033可以是包括电路图案（未示出）的印刷电路板（PCB）。板1033可以包括金属芯PCB（MCPCB）、柔性PCB（FPCB）等以及通常的PCB，但本公开内容不限于此。在发光器件封装200安装在侧表面上或散热板（radiant heat plate）上的情况下，板1033可以被移除。此处，一些散热板可以接触底罩1011的上表面。
多个发光器件封装200可以安装在板1033上，使得所述多个发光器件封装200的发光表面与导光板1041之间分开预定距离，但本公开内容不限于此。发光器件封装200可以直接地或间接地将光提供到光入射部，该光入射部是导光板1041的一个侧表面，但本公开内容不限于此。
反射元件1022可以设置在导光板1041之下。反射元件1022将从导光板1041的下表面入射的光反射以允许反射的光被朝向向上的方向引导，进而能够增强发光单元1050的亮度。反射元件1022可以由例如PET、PC、PVC树脂等形成，但本公开内容不限于此。
底罩1011可以容纳导光板1041、发光模块1031、反射元件1022等。为了此目的，底罩1011可以具有形成为顶表面开口的盒状的容纳部1012，但本公开内容不限于此。底罩1011可以耦接至顶罩，但本公开内容不限于此。
底罩1011可以由金属材料或树脂材料形成，并且可以通过使用例如按压模制或注入模制等工艺来制造。而且，底罩1011可以包括具有高导热性的金属或非金属材料，但本公开内容不限于此。
显示面板1061例如是LCD面板，并且包括彼此面对的第一和第二透明衬底，液晶层插入于第一和第二衬底之间。偏振片可以附着在显示面板1061的至少一个表面上，但本公开内容不限于此。显示面板1061通过使用穿过光学片1051的光来显示信息。显示装置1000可以应用于各种移动终端、笔记本电脑的监视器、膝上型电脑的监视器、电视等。
光学片1051设置在显示面板1061和导光板1041之间，并且包括至少一个透明片。光学片1051可以包括例如至少一个扩散片（diffusion sheet）、水平和/或垂直棱镜片、以及增亮片。扩散片将入射光扩散，水平和/或垂直棱镜片将入射光聚焦在显示区域上，增亮片通过对损失的光的再利用来增强亮度。而且，在显示面板1061上可以设置保护片，但本公开内容不限于此。此处，显示装置1000可以包括作为位于发光模块1031光路上的光学元件的导光板1041以及光学片1051，但本公开内容不限于此。
图11是根据实施例的显示装置的剖视图。
参见图11，显示装置1100包括底罩1152、板1120（如上公开的发光器件封装200排列在板1120上）、光学元件1154以及显示面板1155。
板1120和发光器件封装200可以被定义为发光模块1160。底罩1152、至少一个发光模块1160以及光学元件1154可以被定义为发光单元1150。
底罩1152可以设置有容纳部1153，但本公开内容不限于此。
此处，光学元件1154可以包括透镜、导光板、扩散片、水平和垂直棱镜片以及增亮片中的至少之一。导光板可以由聚碳酸酯（PC）或聚甲基丙烯酸甲酯（PMMA）形成，并且可以被移除。扩散片将入射光扩散，水平和垂直棱镜片将入射光聚焦在显示区域上，增亮片通过对损失的光的再利用来增强亮度。
光学元件1154设置在发光模块1160上。光学元件1154将从发光模块1160发出的光转换成平面光，并且执行扩散、光聚焦等。
图12是根据实施例的照明单元的透视图。
参见图12，照明单元1500可以包括壳体1510、包括在壳体1510中的发光模块1530、以及包括在壳体1510中并且由外部电源供电的连接端子1520。
壳体1510可以优选地由具有良好热屏蔽特性的材料形成，例如金属材料或树脂材料。
发光模块1530可以包括板1532以及根据实施例的安装在板1532上的至少一个发光器件封装200。发光器件封装200可以包括以矩阵结构通过彼此分开预定距离而排列的多个发光器件封装。
板1532可以是印刷有电路图案的绝缘体衬底，并且可以包括例如印刷电路板（PCB）、金属芯PCB、柔性PCB、陶瓷PCB、FR-4衬底等。
而且，板1532可以由用来有效反射光的材料形成，并且板1532的表面可以形成为能够有效反射光的颜色，例如白色或银色。
至少一个发光器件封装200可以安装在板1532上。每一个发光器件封装200均可以包括至少一个发光二极管（LED）芯片。该LED芯片可以包括用于发出红光、绿光、蓝光或白光的彩色LED以及发出紫外光（UV）的UV LED。
发光模块1530可以具有各种发光器件封装的组合从而获得期望的颜色和亮度。例如，发光模块1530可以具有白光LED、红光LED以及绿光LED的组合以获得高显色指数（CRI）。
连接端子1520可以电连接至发光模块1530以供电。连接端子1520可以以接插口（socket）的形式旋拧并耦接至外部电源，但本公开内容不限于此。例如，连接端子1520可以制成为销（pin）型并且插入到外部电源中，或者可以经由电线连接至外部电源。
在根据实施例的发光器件中，可以提供具有新结构的有源层以改善有源层的内量子效率（inner quantum efficiency）。由于注入到有源层的空穴最大化地分散进入彼此不同的阱层中，所以空穴和电子之间的复合可被提高以改善光强度。因而，可以改善从有源层发出的光的色纯度。而且，光强度可以被改善。根据实施例，发光器件和包括发光器件的发光器件封装的可靠性可以得到改善。
上述实施例中描述的特征、结构和效果被并入本公开内容的至少一个实施例，但不限于仅一个实施例。此外，本领域技术人员可以为另一个实施例而将在一个实施例中所示例的特征、结构和效果容易地进行组合和改型。因此，这些组合和改型应当被解释为落入本公开内容的范围之内。
尽管对实施例的描述中结合了其多个示例性实施例，但应当理解的是，在本公开内容的原理的精神和范围之内，本领域技术人员完全可以设计出许多其它变化和实施例。尤其是，可以在该公开、附图和所附权利要求的范围内对组件和/或附件组合设置中的排列进行多种变化和改进。除组件和/或排列的变化和改进之外，其他可选择的应用对于本领域技术人员而言也是显而易见的。
在本说明书中任意提及的“一个实施例”、“实施例”、“示例实施例”等是指所描述的与实施例相关的特定特征、结构或特点包括在本发明的至少一个实施例中。在本说明书中各处出现的这些用语并不必然全部指代同一个实施例。此外，当描述关于任意一个实施例的特定特征、结构或特点时，应当认为其落入本领域技术人员能够结合其他实施例来实现这种特征、结构或特点的范围内。

Claims (20)

1.一种发光器件，包括：
第一导电类型半导体层；
第二导电类型半导体层，位于所述第一导电类型半导体层上；以及
有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，
其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；
所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；
所述第一阱层的厚度比所述第二阱层的厚度薄；
所述第三带隙不同于所述第一带隙；
其中，所述第一导电类型半导体层包括n型掺杂物，并且所述第二导电类型半导体层包括p型掺杂物；
其中，所述第一阱层和所述第二阱层包括基于InGaN的半导体；
其中，所述第一阱层的铟含量小于所述第二阱层的铟含量；并且
其中，所述多个势垒层具有所述第一带隙。
2.一种发光器件，包括：
第一导电类型半导体层；
第二导电类型半导体层，位于所述第一导电类型半导体层上；以及
有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，
其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；
所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；
所述第一阱层的厚度比所述第二阱层的厚度薄；
所述第三带隙不同于所述第一带隙；并且
其中，所述第一阱层的厚度对应于所述第二阱层的厚度的30％到60％的范围。
3.一种发光器件，包括：
第一导电类型半导体层；
第二导电类型半导体层，位于所述第一导电类型半导体层上；以及
有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，
其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；
所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；
所述第一阱层的厚度比所述第二阱层的厚度薄；
所述第三带隙不同于所述第一带隙；并且
其中，所述第一阱层的铟含量小于所述第二阱层的铟含量。
4.一种发光器件，包括：
第一导电类型半导体层；
第二导电类型半导体层，位于所述第一导电类型半导体层上；以及
有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，
其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；
所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；
所述第一阱层的厚度比所述第二阱层的厚度薄；
所述第三带隙不同于所述第一带隙；并且
其中，所述多个阱层中每一个阱层均包括基于InGaN的半导体，并且所述多个势垒层中每一个势垒层均包括具有组成分子式InxAlyGa1-x-yN的半导体，其中0≤x≤1，0≤y≤1，0≤x+y≤1。
5.一种发光器件，包括：
第一导电类型半导体层；
第二导电类型半导体层，位于所述第一导电类型半导体层上；以及
有源层，位于所述第一导电类型半导体层与所述第二导电类型半导体层之间，所述有源层包括多个阱层和多个势垒层，
其中，所述多个势垒层包括：第一势垒层，距离所述第二导电类型半导体层最近，所述第一势垒层具有第一带隙；第二势垒层，邻近所述第一势垒层；以及至少一个第三势垒层，位于所述第二势垒层与所述第一导电类型半导体层之间；
所述多个阱层包括：第一阱层，位于所述第一势垒层与所述第二势垒层之间，所述第一阱层具有第三带隙；以及第二阱层，位于所述第二势垒层与所述至少一个第三势垒层之间，所述第二阱层具有第二带隙；
所述第一阱层的厚度比所述第二阱层的厚度薄；
所述第三带隙不同于所述第一带隙；并且
其中，所述有源层具有420nm到450nm的峰值波长。
6.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第三带隙比所述第二带隙宽。
7.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第一阱层的深度比所述第二阱层的深度浅。
8.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述多个势垒层具有彼此相同的厚度。
9.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第二势垒层的厚度比所述第一势垒层和所述至少一个第三势垒层中每一个势垒层的厚度薄。
10.根据权利要求1至5中任一权利要求所述的发光器件，包括位于所述第一势垒层与所述第二导电类型半导体层之间的第二覆层，所述第二覆层的带隙比所述第一带隙宽。
11.根据权利要求8所述的发光器件，其中，所述第二阱层与所述第二势垒层之间的厚度差的范围是从2nm到3nm。
12.根据权利要求9所述的发光器件，其中，所述第二阱层与所述第二势垒层之间的厚度差的范围是小于1nm。
13.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第一阱层具有1nm到2nm的厚度。
14.根据权利要求3或4所述的发光器件，其中，所述第一阱层的铟含量小于所述第二阱层的铟含量，并且所述第一阱层具有组成分子式InxGa1-xN，其中0.07<x<0.08。
15.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第一阱层的铟含量大于所述第二阱层的铟含量的45％。
16.根据权利要求9所述的发光器件，其中，所述第二势垒层的厚度范围是从3nm到4nm。
17.根据权利要求9所述的发光器件，其中，所述第二势垒层的厚度对应于所述至少一个第三势垒层的厚度的30％到60％的范围。
18.根据权利要求2至5中任一权利要求所述的发光器件，其中，所述多个势垒层具有第一带隙。
19.根据权利要求1至5中任一权利要求所述的发光器件，其中，所述第二势垒层包括p型掺杂物。
20.根据权利要求3或4所述的发光器件，其中，所述第一导电类型半导体层包括n型掺杂物，并且所述第二导电类型半导体层包括p型掺杂物；
其中，所述第一阱层的厚度对应于所述第二阱层的厚度的30％到60％的范围；
其中，所述第二势垒层的厚度对应于所述至少一个第三势垒层的厚度的30％到60％的范围；
其中，所述第三带隙比所述第二带隙宽。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101990095B1 (ko) * 2011-07-11 2019-06-18 엘지이노텍 주식회사 발광소자, 발광 소자 제조방법 및 발광 소자 패키지
KR102175341B1 (ko) * 2014-06-02 2020-11-06 엘지이노텍 주식회사 발광소자, 발광 소자 제조방법 및 발광 소자 패키지
KR102399381B1 (ko) * 2015-05-20 2022-05-19 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
JP6616126B2 (ja) * 2015-08-25 2019-12-04 シャープ株式会社 窒化物半導体発光素子
CN107768495A (zh) 2016-08-18 2018-03-06 新世纪光电股份有限公司 微型发光二极管及其制造方法
JP2025005137A (ja) * 2023-06-27 2025-01-16 日亜化学工業株式会社 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440579A (zh) * 2000-07-07 2003-09-03 日亚化学工业株式会社 氮化物半导体元件
CN102185058A (zh) * 2011-04-02 2011-09-14 映瑞光电科技(上海)有限公司 一种氮化物led结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2056665C1 (ru) * 1992-12-28 1996-03-20 Научно-производственное объединение "Принсипиа оптикс" Лазерная электронно-лучевая трубка
US5679965A (en) * 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
JP4032636B2 (ja) 1999-12-13 2008-01-16 日亜化学工業株式会社 発光素子
JP2002176198A (ja) * 2000-12-11 2002-06-21 Mitsubishi Cable Ind Ltd 多波長発光素子
KR100674862B1 (ko) * 2005-08-25 2007-01-29 삼성전기주식회사 질화물 반도체 발광 소자
KR100703096B1 (ko) 2005-10-17 2007-04-06 삼성전기주식회사 질화물 반도체 발광 소자
KR100764433B1 (ko) * 2006-04-06 2007-10-05 삼성전기주식회사 질화물 반도체 소자
KR100850950B1 (ko) 2006-07-26 2008-08-08 엘지전자 주식회사 질화물계 발광 소자
KR20080035865A (ko) * 2006-10-20 2008-04-24 삼성전자주식회사 반도체 발광 소자
US20100117055A1 (en) * 2007-06-15 2010-05-13 Rohm Co., Ltd. Semiconductor light-emitting device and method for manufacturing semiconductor light-emitting device
KR100961109B1 (ko) 2008-02-11 2010-06-07 삼성엘이디 주식회사 ＧａＮ계 반도체 발광소자
JP4720834B2 (ja) 2008-02-25 2011-07-13 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ
US8106421B2 (en) 2009-08-21 2012-01-31 University Of Seoul Industry Cooperation Foundation Photovoltaic devices
KR101990095B1 (ko) * 2011-07-11 2019-06-18 엘지이노텍 주식회사 발광소자, 발광 소자 제조방법 및 발광 소자 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440579A (zh) * 2000-07-07 2003-09-03 日亚化学工业株式会社 氮化物半导体元件
CN102185058A (zh) * 2011-04-02 2011-09-14 映瑞光电科技(上海)有限公司 一种氮化物led结构及其制备方法

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