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KR102175341B1 - 발광소자, 발광 소자 제조방법 및 발광 소자 패키지 - Google Patents

발광소자, 발광 소자 제조방법 및 발광 소자 패키지 Download PDF

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KR102175341B1
KR102175341B1 KR1020140066705A KR20140066705A KR102175341B1 KR 102175341 B1 KR102175341 B1 KR 102175341B1 KR 1020140066705 A KR1020140066705 A KR 1020140066705A KR 20140066705 A KR20140066705 A KR 20140066705A KR 102175341 B1 KR102175341 B1 KR 102175341B1
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엘지이노텍 주식회사
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Abstract

실시 예에 개시된 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 복수의 우물층과 복수의 장벽층을 포함하는 활성층을 포함하며, 상기 복수의 우물층은 상기 제1도전형 반도체층에 가까운 제1우물층과, 상기 제2도전형 반도체층에 가까운 제3우물층과, 상기 제1 및 제2우물층 사이에 배치된 제2우물층을 포함하며, 상기 제3우물층은 상기 제1우물층 내의 층 개수보다 많은 복수의 층을 포함하며, 상기 제3우물층 내의 복수의 층 중에서 상기 제2도전형 반도체층에 가까운 층일수록 인듐 조성비가 더 작다.

Description

발광소자, 발광 소자 제조방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}
실시예는 발광소자, 발광소자 제조방법, 및 발광소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 발광소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있다.
최근에는 청색 또는 녹색 등의 단파장 광을 생성하여 풀 컬러 구현이 가능한 고출력 발광 칩이 개발된바 있다. 이에, 발광 칩으로부터 출력되는 광의 일부를 흡수하여 광의 파장과 다른 파장을 출력하는 형광체를 발광 칩 상에 도포함으로써, 다양한 색의 발광 다이오드를 조합할 수 있으며 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
실시 예는 활성층의 구조를 개선한 발광 소자를 제공한다.
실시 예는 활성층의 우물층과 장벽층 사이의 계면이 무너지는 것을 방지할 수 있는 발광 소자를 제공한다.
실시 예에 의한 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 복수의 우물층과 복수의 장벽층을 포함하는 활성층을 포함하며, 상기 복수의 우물층은 상기 제1도전형 반도체층에 가까운 제1우물층과, 상기 제2도전형 반도체층에 가까운 제3우물층과, 상기 제1 및 제3우물층 사이에 배치된 제2우물층을 포함하며, 상기 제3우물층은 상기 제1우물층 내의 층 개수보다 많은 복수의 층을 포함하며, 상기 제3우물층 내의 복수의 층 중에서 상기 제2도전형 반도체층에 가까운 층일수록 인듐 조성비가 더 작다.
실시 예에 따른 발광 소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 복수의 우물층과 복수의 장벽층을 포함하는 활성층을 포함하며, 상기 복수의 우물층은 상기 제1도전형 반도체층에 가까운 제1우물층과, 상기 제2도전형 반도체층에 가까운 제3우물층과, 상기 제1 및 제3우물층 사이에 배치된 제2우물층을 포함하며, 상기 복수의 장벽층은 상기 제1우물층과 제2우물층 사이에 배치된 제1장벽층, 상기 제2우물층과 제3우물층 사이에 배치된 제2장벽층, 및 상기 제3우물층과 제2도전형 반도체층 사이에 배치된 제3장벽층을 포함하며, 상기 제2 및 3장벽층은 상기 제1장벽층 내의 층 개수보다 많은 복수의 층을 포함하며, 상기 제3장벽층 내의 복수의 층 중에서 상기 제3우물층에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇고, 상기 제2장벽층 내의 복수의 층 중에서 상기 제2우물층에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇다.
실시예는 새로운 양자 우물 구조를 갖는 활성층을 제공할 수 있다.
실시예는 활성층의 내부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 고 전류에서 신뢰성이 개선된 발광 소자를 제공한다.
실시 예는 발광 소자의 활성층을 안정화시켜 줄 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시예에 따른 발광소자의 측 단면도이다.
도 2는 도 1의 활성층의 우물층 및 장벽층을 나타낸 도면이다.
도 3은 도 2의 활성층의 성장 방향에 따른 우물층 및 장벽층을 나타낸 도면이다.
도 4는 비교 예의 활성층의 우물층 및 장벽층을 나타낸 도면이다.
도 5는 제2실시 예에 따른 발광 소자의 측 단면도이다.
도 6은 제3실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 7은 제4실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 8은 제5실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 9는 제6실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 10는 도 1의 발광 소자에 전극을 배치한 예이다.
도 11은 실시 예에 따른 활성층을 갖는 다른 발광 소자를 나타낸 도면이다.
도 12는 실시 예에 따른 발광 소자의 내부 양자 효율을 나타낸 도면이다.
도 13은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
도 14는 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 표시 장치를 나타낸 도면이다.
도 15는 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 표시 장치의 다른 예를 나타낸 도면이다.
도 16은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 조명장치를 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 제1실시예에 따른 발광소자의 단면도이다.
도 1을 참조하면, 발광소자(100)는 기판(111), 제1반도체층(113), 제2반도체층(115), 제1도전형 반도체층(117), 활성층(119), 제3반도체층(121), 및 제2도전형 반도체층(123)을 포함한다.
상기 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3 중 적어도 하나를 이용할 수 있다. 상기 기판(111)의 상면에는 복수의 돌출부(112)가 형성될 수 있으며, 상기의 복수의 돌출부(112)는 상기 기판(111)의 식각을 통해 형성하거나, 별도의 러프니스(roughness)와 같은 광 추출 구조로 형성될 수 있다. 상기 돌출부(112)는 스트라이프(Stripe) 형상, 반구형상, 또는 돔(dome) 형상을 포함할 수 있다. 상기 기판(111)의 두께는 30㎛~150㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(111) 위에는 제1반도체층(113)이 형성될 수 있다. 상기 제1반도체층(113)은 상기 기판(111)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 제1반도체층(113)은 상기 기판(111)과 질화물 계열의 반도체층 사이의 격자 상수 사이의 값을 가질 수 있다.
상기 제1반도체층(113)은 II족 내지 VI족 원소의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 제1반도체층(113)은 III족-V족 원소의 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체로서, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, GaP과 같은 화합물 반도체 중 적어도 하나를 포함한다.
상기 제1반도체층(113)은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1반도체층(113)은 30~500nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1반도체층(113)은 서로 다른 반도체층을 교대로 배치하여 초 격자 구조로 형성될 수 있다.
상기 제1반도체층(113) 위에 제2반도체층(115)이 형성될 수 있다. 상기 제2반도체층(115)은 언도프드(Undoped) 반도체층으로서, 제1도전형 반도체층(117)의 전도성 보다 낮은 전도성을 가진다. 상기 제2반도체층(115)은 III족-V족 원소의 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2반도체층(115) 위에는 제1도전형 반도체층(117)이 형성될 수 있다. 상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체로 구현되며, 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(117)이 N형 반도체층인 경우, 상기 제1도전형의 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 제2반도체층(115)과 상기 제1도전형 반도체층(117) 중 적어도 한 층에는 서로 다른 제1층과 제2층이 교대로 배치된 초격자 구조로 형성될 수 있으며, 상기 제1층과 제2층의 두께는 수 A 이상으로 형성될 수 있다.
상기 제1도전형 반도체층(117)과 상기 활성층(119) 사이에는 제1도전형 클래드층(미도시)이 형성될 수 있다. 상기 제1도전형 클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(119)의 장벽층의 밴드 갭 이상으로 형성될 수 있다. 이러한 제1도전형 클래드층은 캐리어를 구속시켜 주는 역할을 한다.
상기 제1도전형 반도체층(117) 위에는 활성층(119)이 형성될 수 있다. 상기 활성층(119)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선, 양자 점 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(119)은 도 2와 같이, 우물층(11)과 장벽층(12)이 교대로 배치되며, 상기 우물층(11)과 상기 장벽층(12)의 페어는 2~20주기로 형성될 수 있으며, 예컨대 2~10주기로 형성될 수 있다. 상기 우물층(11)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InGaN계 반도체로 형성될 수 있다. 상기 장벽층(12)은 상기 우물층(11)의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, GaN계 반도체로 형성될 수 있다. 상기 우물층(11)과 장벽층(12)의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaA, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs 중 적어도 하나를 포함한다.
상기 우물층(11)의 두께는 1.5~5nm 범위 내에 형성될 수 있으며, 예컨대 2.5~6nm 범위 내에서 형성될 수 있다. 상기 장벽층(12)의 두께는 상기 우물층(11)의 두께보다 두껍고 3~15nm의 범위 내에 형성될 수 있으며, 예컨대 5~10nm 범위 내에서 형성될 수 있다. 상기 장벽층(12) 내에는 n형 도펀트를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(119)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있다. 상기 활성층(119)은 자외선 대역의 광, 청색 대역의 광, 녹색 대역의 광 또는 적색 대역의 광 중에서 적어도 하나를 발광할 수 있다.
상기 활성층(119) 위에는 제3반도체층(121)이 형성되며, 상기 제3반도체층(121)은 상기 활성층(119)의 장벽층(12)의 밴드 갭보다 더 높은 밴드 갭을 가지며, III-V족 화합물 반도체 예컨대, GaN계 반도체로 형성될 수 있다.
상기 제3반도체층(121) 위에는 제2도전형 반도체층(123)이 형성되며, 상기 제2도전형 반도체층(123)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(123)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, GaP와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(123)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
발광 구조층(150)의 층들의 전도성 타입은 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층들(121,123)은 N형 반도체층, 상기 제1도전형 반도체층(117)은 P형 반도체층으로 구현될 수 있다. 또한 상기 제2도전형 반도체층(123) 위에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층인 N형 반도체층이 더 형성할 수도 있다. 상기 반도체 발광소자(100)는 상기 제1도전형 반도체층(117), 활성층(119) 및 상기 제2도전형 반도체층(123)을 발광 구조층(150)로 정의될 수 있으며, 상기 발광 구조층(150)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다. 상기 N-P 및 P-N 접합은 2개의 층 사이에 활성층이 배치되며, N-P-N 접합 또는 P-N-P 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
한편, 상기 기판(111) 위의 화합물 반도체층(113~123)은 다음과 같은 성장 장비에 의해 성장될 수 있다. 상기 성장 장비는 예컨대, 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition)에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 활성층(119)의 성장 방법은 예컨대, 소정의 성장 온도(예: 700 ~ 950℃) 하에서 H2 또는/및 N2를 캐리어 가스로 사용하여 NH3, TMGa(또는 TEGa), TMIn, TMAl의 소스로 선택적으로 공급하여, InGaN계 반도체로 이루어진 우물층(11), GaN계 반도체로 이루어진 장벽층(12)을 형성할 수 있다.
실시 예에 따른 활성층(119)은 도 2 및 도 3과 같이, 우물층(11)과 장벽층(12)이 교대로 적층된다. 상기 우물층(11)은 상기 제1도전형 반도체층(117)에 인접한 제1우물층(13), 상기 제1우물층(13) 위에 제2우물층(14), 상기 제2도전형 반도체층(123)에 인접한 제3우물층(15)을 포함한다. 상기 장벽층(12)은 상기 제1우물층(13)과 제2우물층(14) 사이에 제1장벽층(16), 상기 제2우물층(14)과 제3우물층(15) 사이에 제2장벽층(17), 상기 제3우물층(15)과 제3반도체층(121) 사이에 제3장벽층(18)을 포함한다.
상기 제1우물층(13)은 InxGa1-xN (0.10≤x≤0.15)의 조성식을 갖는 반도체이거나, 인듐 조성비가 10~15% 범위를 갖는 반도체로 형성될 수 있다. 상기 제1우물층(13)은 2.5~6nm의 두께로 형성될 수 있다. 상기 제1우물층(13)은 상기 제2 및 제3우물층(14,15)의 층 개수보다 작은 개수의 층 예컨대, 단일 층으로 형성될 수 있다.
상기 제1장벽층(16)은 상기 제1우물층(13)과 다른 반도체 예컨대, GaN계 반도체로 형성될 수 있다. 상기 제1장벽층(16)은 인듐을 포함할 수 있으며, 그 인듐 조성비는 0~4% 범위일 수 있다. 상기 제1장벽층(16)은 상기 제1우물층(13)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다.
상기 제2우물층(14)은 복수의 InGaN계 반도체층을 포함하며, 각 층은 서로 다른 인듐 조성비를 갖는다. 상기 제2우물층(14)은 제1층(1) 및 제2층(2)을 포함하며, 상기 제1층(1)은 상기 제1장벽층(16) 위에 배치되며, 상기 제2층(2)은 상기 제1층(1)과 제2장벽층(17) 사이에 배치된다. 상기 제1층(1) 및 제2층(2)은 상기 인듐 조성비가 제2장벽층(17)에 가까운 층일수록 작을 수 있다. 상기 제1층(1)의 인듐 조성비는 10~15% 범위이며, 상기 제2층(2)의 인듐 조성비는 2~12% 범위로 형성될 수 있다. 상기 제1 및 제2층(1,2)의 두께는 제2장벽층(17) 또는 제2도전형 반도체층에 가까운 층일수록 두께가 얇을 수 있으며, 예컨대 상기 제1층(1)의 두께는 상기 제2우물층(14)의 50% 내지 70% 범위이며, 예컨대 2~4nm이고, 상기 제2층(2)의 두께는 0.5~1nm 범위이다. 상기 제2우물층(14)의 층 개수는 상기 제1우물층(13)의 층 개수보다 많고 상기 제3우물층(15)의 층 개수보다 작은 개수로 형성될 수 있다.
상기 제2장벽층(16)은 상기 제1우물층(13)과 다른 반도체 예컨대, GaN계 반도체로 형성될 수 있다. 상기 제2장벽층(16)은 인듐을 포함할 수 있으며, 그 인듐 조성비는 0~4% 범위일 수 있다. 상기 제2장벽층(16)은 상기 제1우물층(13)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다.
상기 제3우물층(15)은 복수의 InGaN계 반도체층을 포함하며, 각 층은 서로 다른 인듐 조성비를 갖는다. 상기 제3우물층(15)은 제1 내지 제3층(3,4,5)을 포함하며, 상기 제1층(3)은 상기 제2장벽층(17) 위에 배치되며, 상기 제2층(4)은 상기 제1층(3) 위에 배치되며, 상기 제3층(5)은 제2층(4)과 제3장벽층(17) 사이에 배치된다. 상기 제1층 내지 제3층(3,4,5)은 상기 제3장벽층(18) 또는 제2도전형 반도체층에 가까운 층일수록 인듐 조성비가 작을 수 있다. 예컨대 제1층(3)의 인듐 조성비는 10~15% 범위이며, 상기 제2층(4)의 인듐 조성비는 5~10% 범위로 형성될 수 있으며, 상기 제3층(5)의 인듐 조성비는 1~5% 범위이다. 상기 제1 내지 제3층(3,4,5)의 두께는 제3장벽층(18) 또는 제2도전형 반도체층에 가까운 층일수록 두께가 얇을 수 있으며, 예컨대 상기 제1층(3)의 두께는 상기 제3우물층(15)의 50% 내지 70% 범위이며, 예컨대 2~4nm이고, 상기 제2층(4)의 두께는 0.5~1nm 범위이며, 상기 제3층(5)의 두께는 0.0001~1nm 범위이다. 상기 제3우물층(15)의 층 개수는 상기 제1 및 제2우물층(13,14) 각각의 층 개수보다 많은 개수로 형성될 수 있다.
상기 제3장벽층(18)은 상기 제1우물층(13)과 다른 반도체 예컨대, GaN계 반도체로 형성될 수 있다. 상기 제3장벽층(18)은 인듐을 포함할 수 있으며, 그 인듐 조성비는 0~4% 범위일 수 있다. 상기 제3장벽층(18)은 상기 제1우물층(13)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다.
실시 예는 제3우물층(15)과 제3장벽층(18) 사이의 계면(S3)에서의 격자 상수 차이는 상기 제2우물층(14)과 제2장벽층(17) 사이의 계면(S2)에서의 격자 상수 차이보다 작을 수 있고, 상기 제2우물층(14)과 제2장벽층(17) 사이의 계면(S2)에셔의 격자 상수의 차이는 상기 제1우물층(13)과 제1장벽층(16) 사이의 계면(S1)에서의 격자 상수 차이보다 작을 수 있다. 즉, 제3우물층(15) 내의 층들 중 상기 제2도전형 반도체층에 가까운 층일수록 상기 제3장벽층(18)과의 격자 상수의 차이가 작게 된다. 그러므로, 상기 제2도전형 반도체층(123)에 가까운 층일수록 우물층(13,14,15)과 장벽층(16,17,18) 사이의 계면(S1,S2,S3)에서의 격자 상수의 차이를 점차 줄여주어, 우물층(13,14,15)과 장벽층(16,17,18) 사이의 계면이 무너지는 문제를 해결할 수 있다. 즉, 제2 및 제3우물층(14,15)의 성장 후 제2 또는 제3장벽층(17,18)이 성장되지 않는 문제를 방지할 수 있다.
만약, 도 4와 같이, 비교 예의 활성층(119)이 InGaN 우물층(W1,W2,W3)과 GaN 장벽층(B1,B2,B3)과 같이 교대로 적층된 경우, 제1우물층(W1)과 제2장벽층(B1)의 계면(S11)은 무너지지 않았지만, 제2우물층(W2)과 제2장벽층(B2) 사이의 계면(S12), 제3우물층(W3)과 제3장벽층(B3) 사이의 계면(S13)이 무너지는 문제가 발생된다. 이는 격자 상수 차이로 인해, 제2 또는 제3 우물층(W2,W3)의 성장 후 제2 또는 제3장벽층(B2,B3)을 성장할 때, 제2 또는 제3장벽층(B2,B3)의 성장이 잘 되지 않아, 계면(S12,S13)이 무너지는 문제가 발생된다. 이와 같이 계면(S12,S13)이 무너지면, 내부 양자 효율이 고 전류에서 떨어지는 문제가 발생된다. 이에 따라 활성층의 신뢰성을 저하시키게 된다.
실시 예는 활성층(119)의 각 우물층(11: 13,14,15) 및 장벽층(12:16,17,18) 사이의 계면(S1,S2,S3)이 무너지지 않도록 인듐 조성비를 조절함으로써, 내부 양자 효율의 저하를 방지할 수 있고, 특히 고 전류에서도 효율이 저하되는 것을 방지할 수 있다.
도 5는 제2실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 5를 참조하면, 발광 소자의 활성층(119A)은 제1 내지 제3우물층(13,14A,15A)과, 제1 및 제3장벽층(16,17,18)을 포함한다.
상기 제1우물층(13)은 일정한 제1인듐 조성비를 갖는 단일 층으로 형성된다. 상기 제2우물층(14A)은 상기 제1인듐 조성비를 갖는 제1층(5); 및 상기 제1층(5) 위에 상기 제1인듐 조성비보다 작은 제2인듐 조성비 내에서 상기 제2도전형 반도체층에 가까운 영역일수록 점차 작아지는 제2층(6)을 포함할 수 있다. 상기 제3우물층(15A)은 상기 제1인듐 조성비를 갖는 제1층(8); 상기 제1층(8) 위에 상기 제2인듐 조성비보다 작은 제3인듐 조성비 내에서 상기 제2도전형 반도체층에 가까운 영역일수록 점차 작아지는 제2층(9)을 포함할 수 있다.
예를 들면, 상기 제1우물층(13)은 InxGa1-xN (0.10≤x≤0.15)의 조성식을 갖는 반도체이거나, 인듐 조성비가 10~15% 범위를 갖는 반도체로 형성될 수 있다. 상기 제1우물층(13)은 2.5~6nm의 두께로 형성될 수 있다. 상기 제1우물층(13)은 제2 및 제3우물층(14,15)의 층 개수보다 작은 개수의 층 예컨대, 단일 층으로 형성될 수 있다.
상기 제2우물층(14A)은 복수의 InGaN계 반도체층을 포함하며, 각 층은 서로 다른 인듐 조성비를 갖는다. 상기 제2우물층(14A)은 제1층(6) 및 상기 제1층(6) 위에 제2층(7)을 포함하며, 상기 제1층(6) 및 제2층(7)의 인듐 조성비는 제2장벽층(17)에 가까운 층일수록 작아질 수 있다. 상기 제1층(6)의 인듐 조성비는 10~15% 범위이며, 상기 제2층(7)의 인듐 조성비는 10~5% 범위 내에서 상기 제2장벽층(17)에 가까운 영역으로 갈수록 그레이딩(grading)하여 감소할 수 있다. 즉, 제1층(6)은 일정한 인듐 조성비를 갖고, 제2층(7)은 상기 제1층(6)의 인듐 조성비보다 작은 인듐 조성비를 갖고 제2장벽층(17)에 가까운 영역일수록 그레이딩하여 감소될 수 있다. 상기 제1 및 제2층(6,7)의 두께는 제2장벽층(17)에 가까운 층일수록 두께가 얇아질 수 있으며, 예컨대 상기 제1층(6)의 두께는 상기 제2우물층(14A)의 50% 내지 70% 범위이며, 예컨대 2~4nm이고, 상기 제2층(7)의 두께는 0.5~1nm 범위이다.
상기 제3우물층(15A)은 복수의 InGaN계 반도체층을 포함하며, 각 층은 서로 다른 인듐 조성비를 갖는다. 상기 제3우물층(15A)은 제1층(8) 및 상기 제1층(8) 위에 제2층(9)을 포함하며, 상기 제1 및 제2층(8,9)은 상기 제3장벽층(18)에 가까운 층일수록 인듐 조성비가 적어질 수 있다. 예컨대 제1층(8)의 인듐 조성비는 10~15% 범위이며, 상기 제2층(9)의 인듐 조성비는 1~5% 범위이다. 여기서, 상기 제2층(9)의 인듐 조성비는 상기 제3장벽층(18)에 가까운 영역일수록 인듐 조성비가 그레이딩하여 작아지게 된다. 이때 상기 제2층(9)의 인듐 조성비는 상기 제2우물층(14A)의 제2층(7)의 인듐 조성비보다 작을 수 있다. 상기 제1층(8)의 두께는 상기 제3우물층(15A)의 50% 내지 70% 범위이며, 예컨대 2~4nm이고, 상기 제2층(9)의 두께는 0.5~1nm 범위이다.
상기 제1 내지 제3장벽층(16,17,18)은 상기 제1우물층(13)과 다른 반도체 예컨대, GaN계 반도체로 형성될 수 있다. 상기 각 장벽층(16,17,18)은 인듐을 포함할 수 있으며, 인듐 조성비는 0~4% 범위일 수 있다. 상기 각 장벽층(16,17,18)은 상기 제1우물층(13)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성될 수 있다.
실시 예는 제3우물층(15A)과 제3장벽층(18) 사이의 계면에서의 격자 상수 차이는 상기 제2우물층(14A)과 제2장벽층(17) 사이의 계면에서의 격자 상수 차이보다 작을 수 있다. 이는 제2도전형 반도체층(123)에 가까운 상기 계면들의 격자 상수의 차이를 점차 줄여주어, 우물층과 장벽층 사이의 계면이 무너지는 문제를 해결할 수 있다. 즉, 제2 및 제3우물층(14A,15A)의 성장 후 제2 또는 제3장벽층(17,18)이 성장되지 않는 문제를 방지할 수 있다.
도 6은 제3실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 6을 참조하면, 활성층(119B)은 제1 내지 제6우물층(21-26)을 갖는 우물층(11A)과, 제1 내지 제6장벽층(31-36)을 갖는 장벽층(12A)을 포함한다. 상기 제1우물층(21)은 상기 제1장벽층(31) 아래에 배치되며, 상기 제2 내지 제6우물층(22-26) 각각은 상기 제1 내지 제6장벽층(31-36) 사이에 배치되며, 제6장벽층(36)은 상기 제6우물층(26) 위에 배치된다.
상기 활성층(119B)은 도 2의 제1우물층(13)부터 제3장벽층(18)까지의 페어가 2회 반복 적층된 구조이다. 상기 제1 내지 제3우물층(21-23)은 도 2의 제1 내지 제3우물층(13-15)과 동일한 인듐 조성비를 갖는 반도체 및 두께를 갖는다. 상기 제1 내지 제3 장벽층(31-33)은 도 2의 제1 내지 제3장벽층(16-18)과 동일한 반도체 및 두께를 갖는다. 예를 들면, 제1 및 제4우물층(21,24)은 도 2의 제1우물층(13)이며, 제2 및 제5우물층(22,25)은 도 2의 제2우물층(15) 예컨대, 제1층(1) 및 제2층(2)을 포함하며, 제3 및 제6우물층(23,26)은 도 2의 제3우물층(15) 예컨대, 제1 내지 제3층(3,4,5)을 포함할 수 있다.
상기 제1 내지 제6장벽층(31-36)은 GaN계 반도체로 형성될 수 있다. 상기 각 장벽층(31-36)은 인듐을 포함할 수 있으며, 인듐 조성비는 0~4% 범위일 수 있다. 상기 각 장벽층(31-36)은 예컨대, 3-15nm의 두께로 형성될 수 있다.
도 7은 제4실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 7을 참조하면, 활성층(119C)은 제1 내지 제9우물층(41-49)을 갖는 우물층(11B)과, 제1 내지 제9장벽층(51-59)을 갖는 장벽층(12B)을 포함한다. 상기 제1우물층(41)은 상기 제1장벽층(51) 아래에 배치되며, 상기 제2 내지 제9우물층(42-49) 각각은 상기 제1 내지 제9장벽층(51-59) 사이에 배치되며, 상기 제9장벽층(59)은 상기 제9우물층(49) 위에 배치된다.
상기 활성층(119C)은 도 2의 제1우물층(13)부터 제3장벽층(18)까지의 페어가 3회 반복 적층된 구조이다. 예를 들면, 제1, 제4 및 제7우물층(41,44,47)은 도 2의 제1우물층(13)이며, 제2, 제5 및 제8우물층(42,45,48)은 도 2의 제2우물층(15) 예컨대, 제1 및 제2층(1,2)을 포함하며, 제3, 제6, 제9우물층(43,46,49)은 도 2의 제3우물층(15) 예컨대, 제1내지 제3층(3,4,5)을 포함할 수 있다. 상기 제1 내지 제9장벽층(51-59)은 GaN계 반도체로 형성될 수 있다. 상기 각 장벽층(51-59)은 인듐을 포함할 수 있으며, 인듐 조성비는 0~4% 범위일 수 있다. 상기 각 장벽층(51-59)은 예컨대, 3-15nm의 두께로 형성될 수 있다.
도 8은 제3실시 예에 따른 발광 소자의 활성층을 나타낸 도면이다.
도 8을 참조하면, 발광 소자의 활성층(119D)은 제1 내지 제7우물층(61-67)을 갖는 우물층(11C)과, 제1 내지 제7장벽층(71-77)을 갖는 장벽층(12C)을 포함한다. 상기 제1우물층(61)은 제1장벽층(71) 아래에 배치되며, 상기 제2내지 제7우물층(62-67) 각각은 상기 제1 내지 제7장벽층(71-77) 사이에 배치되며, 상기 제7장벽층(77)은 상기 제7우물층(67) 위에 배치된다.
상기 제1, 제4, 제6우물층(61,64,66)은 도 2의 제1우물층(13)과 동일한 인듐 조성비를 갖는 반도체 및 두께로 형성될 수 있다. 상기 제2 및 제5우물층(63,65) 각각은 도 2의 제2우물층(14)으로 형성되며, 예컨대 제1층(1) 및 제2층(2)을 포함한다. 상기 제3 및 제7우물층(63,67)은 도 2의 제3우물층(15)으로 형성되며, 예컨대 제3우물층(15)의 제1내지 제3층(3,4,5)을 포함한다.
상기 제1 내지 제7장벽층(71-77)은 GaN계 반도체로 형성될 수 있다. 상기 각 장벽층(71-77)은 인듐을 포함할 수 있으며, 인듐 조성비는 0~4% 범위일 수 있다. 상기 각 장벽층(71-77)은 예컨대, 3-15nm의 두께로 형성될 수 있다.
상기의 실시 예는 우물층 예컨대, 제2 및 제3우물층의 인듐 조성비를 조절하여 형성하였으나, 이하 장벽층의 인듐 조성비를 조절하여, 장벽층과 우물층 사이의 계면에서의 격자 상수의 차이를 줄여줄 수 있다.
도 9는 제6실시 예에 따른 발광 소자를 나타낸 도면이다. 도 9의 설명은 도 1의 설명과 같이 설명하기로 한다.
도 1 및 도 9를 참조하면, 활성층(119E)은 우물층(11D: 81, 82, 83)과 장벽층(12D: 91, 92, 93)이 교대로 적층된다. 상기 우물층(11D)은 상기 제1도전형 반도체층(117)에 인접한 제1우물층(81), 상기 제1우물층(81) 위에 제2우물층(82), 상기 제2도전형 반도체층(123)에 인접한 제3우물층(83)을 포함한다. 상기 장벽층(12D)은 상기 제1우물층(81)과 제2우물층(82) 사이에 제1장벽층(91), 상기 제2우물층(82)과 제3우물층(83) 사이에 제2장벽층(92), 상기 제3우물층(83)과 제3반도체층(121) 사이에 제3장벽층(93)을 포함한다.
상기 제1 내지 제3우물층(81,82,83)은 단일 층으로 형성될 수 있으며, InxGa1-xN (0.10≤x≤0.15)의 조성식을 갖는 반도체이거나, 인듐 조성비가 10~15% 범위를 갖는 반도체로 형성될 수 있다. 상기 제1 내지 제3우물층(81,82,83) 각각은 2.5~6nm의 두께로 형성될 수 있다.
상기 제2 및 3장벽층(92,93)은 상기 제1장벽층(91) 내의 층 개수보다 많은 복수의 층을 포함하며, 상기 제3장벽층(93) 내의 복수의 층 중에서 상기 제3우물층(83)에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇을 수 있다. 상기 제2장벽층(92) 내의 복수의 층 중에서 상기 제2우물층(82)에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇을 수 있다.
상기 제1장벽층(91)은 상기 제1우물층(81)과 다른 반도체 예컨대, GaN계 반도체로 형성될 수 있으며, 인듐을 포함할 수 있다. 상기 제1장벽층(91)의 인듐 조성비는 0~4% 범위일 수 있다. 상기 제1장벽층(91)은 상기 제1우물층의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다.
상기 제2장벽층(92)은 복수의 층 예컨대, 제1층(1A) 및 제2층(2A)을 포함하며, 상기 제1층(1A) 및 제2층(2A)은 서로 다른 인듐 조성비로 형성될 수 있으며, 예컨대 상기 제3우물층(83)에 가까운 층일수록 인듐 조성비가 작아지거나, 또는 상기 제2우물층(82)에 가까운 층일수록 인듐 조성비가 많아질 수 있다. 상기 제1층(1A)은 인듐 조성비가 2~12% 범위인 InGaN계 반도체로 형성될 수 있으며, 상기 제2층(2A)는 인듐 조성비가 상기 제1층(1A)보다 작은 0~4% 조성비를 갖는 GaN계 반도체로 형성될 수 있다. 상기 제1(1A) 및 제2층(2A)의 두께는 제3우물층(84)에 가까울수록 두께가 점차 두꺼워질 수 있으며, 또는 상기 제2우물층(82)에 가까울수록 두께가 점차 얇아질 수 있다. 예컨대 상기 제2층(2A)의 두께는 상기 제2장벽층(92)의 80% 내지 95% 범위이며, 예컨대 4~14nm이고, 상기 제1층(1A)의 두께는 0.5~1nm 범위이다. 상기 제2장벽층(92)은 상기 제1우물층(81)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다. 상기 제2장벽층(92)의 층 개수는 상기 제1장벽층(91)의 층 개수보다 많고 상기 제3장벽층(93)의 층 개수보다 작은 개수로 형성될 수 있다.
상기 제3장벽층(93)은 복수의 층 예컨대, 제1층(3A), 제2층(4A) 및 제3층(5A)을 포함하며, 상기 제1층(3A) 내지 제3층(5A)은 서로 다른 인듐 조성비로 형성될 수 있으며, 예컨대 상기 제2도전형 반도체층(123)에 가까운 층일수록 인듐 조성비가 점차 작아지거나, 상기 제3우물층(83)에 가까운 층일수록 인듐 조성비가 많아질 수 있다. 상기 제1층(3A)은 인듐 조성비가 5~10% 범위인 InGaN계 반도체로 형성될 수 있으며, 상기 제2층(4A)은 상기 제1층(3A)의 인듐 조성비보다 작은 1~ 5% 범위인 InGaN계 반도체로 형성될 수 있으며, 상기 제3층(5A)은 인듐 조성비가 상기 제2층(4A)보다 작은 0~1% 조성비를 갖는 GaN계 반도체로 형성될 수 있다. 상기 제1(3A) 내지 제3층(5A)의 두께는 제3우물층(84)에 가까운 층일수록 두께가 얇아질 수 있으며, 예컨대 상기 제3층(5A)의 두께는 상기 제3장벽층(93)의 80% 내지 95% 범위이며, 예컨대 4~14nm이고, 상기 제1층(3A)의 두께는 0.5~1nm 범위이고, 제2층(4A)은 0.0001~1nm 범위의 두께로 형성될 수 있다. 상기 제3장벽층(93)은 상기 제1우물층(81)의 두께보다 두꺼운 두께 예컨대, 3-15nm의 두께로 형성된다. 상기 제3장벽층(93)의 층 개수는 상기 제2장벽층(92)의 층 개수보다 많은 개수로 형성될 수 있다.
상기 복수의 장벽층(91,92,93)은 상기 제2도전형 반도체층에 가까운 층일수록 상기 각 우물층(81,82,83)과의 격자 상수의 차이가 줄어들 수 있다.
상기 제3우물층과 상기 제3장벽층 사이의 계면에서의 격자 상수의 차이는 상기 제2우물층과 상기 제2장벽층 사이의 계면에서의 격자 상수의 차이보다 작은
제9실시 예는 장벽층(12D)의 인듐 조성비를 조절하여 격자 상수의 차이를 줄여줄 수 있다. 예를 들면, 제2장벽층(92) 및 제3장벽층(93)을 성장할 때, 각 장벽층(92,93)의 인듐 조성비 및 두께를 조절함으로써, 제2 및 제3우물층(82,83)과의 격자 상수의 차이를 줄여줄 수 있다.
도 10은 도 1의 발광 소자에 전극을 배치한 예이다.
도 10을 참조하면, 발광 소자(101)는 발광 구조층(150) 위에 전극층(141) 및 제2전극(145)이 형성되며, 상기 제1도전형 반도체층(117) 위에 제1전극(143)이 형성된다.
상기 전극층(141)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전극층(141)은 화합물 반도체층의 굴절률보다 낮은 굴절률로 형성될 수 있다.
상기 전극층(141)은 제2도전형 반도체층(123)의 상면에 형성되며, 그 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전극층(141)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다.
상기 제2전극(145)은 상기 제2도전형 반도체층(123) 및/또는 상기 전극층(141) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(145)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(145)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(117)의 일부에는 제1전극(143)이 형성된다. 상기 제1전극(143)과 상기 제2전극(145)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 발광 소자(101)의 표면에 절연층이 더 형성될 수 있으며, 상기 절연층은 발광 구조층(145)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
도 11은 도 1의 발광 소자의 다른 전극 배치 예를 나타낸 예이다.
도 11을 참조하면, 발광 구조층(150) 아래에 전류 블록킹층(161), 채널층(163) 및 제2전극(170)이 배치된다. 상기 전류 블록킹층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있으며, 상기 채널층(163) 사이에 적어도 하나가 형성될 수 있다.
상기 전류 블록킹층(161)은 상기 발광 구조층(117)의 하면에 배치되며, 상기 제1전극(181)과 상기 발광 구조층(150)의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다.
상기 채널층(163)은 상기 제2도전형 반도체층(123)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(163)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(123) 아래에 배치되고, 외측부는 상기 발광 구조층(150)의 측면보다 더 외측에 배치된다.
상기 제2도전형 반도체층(123) 아래에 제2전극(170)이 형성될 수 있다. 상기 제2전극(170)은 복수의 전도층(165,167,169)을 포함할 수 있다.
상기 제2전극(170)은 접촉층(165), 반사층(167), 및 본딩층(169)을 포함한다. 상기 접촉층(165)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(165) 아래에 반사층(167)이 형성되며, 상기 반사층(167)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(167)은 상기 제2도전형 반도체층(123) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(167) 아래에는 본딩층(169)이 형성되며, 상기 본딩층(169)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 본딩층(169) 아래에는 지지 부재(173)가 형성되며, 상기 지지 부재(173)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(173)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(117)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(117) 상에 제1전극(181)을 형성하게 된다.
상기 제1도전형 반도체층(117)의 상면에는 러프니스와 같은 광 추출 구조(117A)로 형성될 수 있다. 상기 발광 구조층(150)의 측벽보다 외측에는 상기 채널층(163)의 외측부가 노출되며, 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(123)의 하면에 접촉될 수 있다.
이에 따라 발광 구조층(150) 위에 제1전극(181) 및 아래에 지지 부재(173)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.
도 12는 실시 예에 따른 발광 소자의 내부 양자 효율을 나타낸 도면으로서, 전류가 증가할수록 내부 양자 효율은 증가된다. 여기서, 전류가 일정 이상 예컨대, 고 전류(1E-6)로 갈수록 내부 양자 효율은 비교 예에 비해 개선됨을 알 수 있다.
한편, 도 13은 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 13을 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(210)와, 상기 몸체(210)에 배치된 제1 리드전극(211) 및 제2 리드전극(222)과, 상기 몸체(210)에 제공되어 상기 제1 리드전극(211) 및 제2 리드전극(222)과 전기적으로 연결되는 실시 예에 따른 발광소자(101)와, 상기 발광소자(101)를 포위하는 몰딩부재(220)를 포함할 수 있다.
상기 몸체(210)는 실리콘 또는 에폭시 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(101)의 주위에 경사면을 갖는 캐비티를 갖는 반사부(215)를 구비할 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(212)은 서로 전기적으로 분리되며, 상기 발광소자(101)에 전원을 제공한다. 또한, 상기 제1 리드전극(211) 및 제2 리드전극(212)은 상기 발광소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(101)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(101)는 상기 몸체(210) 위에 배치되거나 상기 제1 리드전극(211) 또는 제2 리드전극(212) 위에 배치될 수 있다.
상기 발광소자(101)는 상기 제1 리드전극(211) 및 제2 리드전극(212)과 와이어(216)로 연결되거나, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(220)는 상기 발광소자(101)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(220)에는 형광체가 포함되어 상기 발광소자(101)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 자동차 전조등뿐만 아니라 후미등에도 적용될 수 있다.
실시 예에 따른 발광소자는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광소자가 어레이된 구조를 포함하며, 도 14 및 도 15에 도시된 표시 장치, 도 16에 도시된 조명 장치를 포함할 수 있다.
도 14를 참조하면, 실시 예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)과, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 바텀 커버(1011) 내에 적어도 하나가 제공될 수 있으며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 위에서 설명된 실시 예에 따른 발광소자 또는 발광소자 패키지(200)를 포함할 수 있다. 상기 발광소자 패키지(200)는 상기 기판(1033) 위에 소정 간격으로 어레이될 수 있다.
상기 기판(1033)은 회로패턴을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광소자 패키지(200)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 위에 제공될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 다수의 발광소자 패키지(200)는 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광소자 패키지(200)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제1 및 제2 기판, 그리고 제1 및 제2 기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041) 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 실시 예에 따른 표시 장치의 다른 예를 나타낸 도면이다.
도 15를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광소자(100)가 어레이된 기판(1020), 광학 부재(1154), 및 표시 패널(1155)을 포함한다. 상기 기판(1020)과 상기 발광소자 패키지(200)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 16은 실시 예에 따른 조명장치를 나타낸 도면이다.
도 16을 참조하면, 실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.
상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다. 상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
11,11A,11B,11C,11D,13,14,14A,15,15A,21-26, 41-49, 61-67, 81-83: 우물층
12,16,17,18, 31-36, 51-59, 71-77, 91-93: 장벽층
100,101,102: 발광 소자
111: 기판
113: 제1반도체층
115: 제2반도체층
117: 제1도전형 반도체층
119,119A,119B,119C,119D,119E: 활성층
121: 제3반도체층
123: 제2도전형 반도체층

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  13. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 및
    상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 복수의 우물층과 복수의 장벽층을 포함하는 활성층을 포함하며,
    상기 복수의 우물층은 상기 제1도전형 반도체층에 가까운 제1우물층과, 상기 제2도전형 반도체층에 가까운 제3우물층과, 상기 제1 및 제3우물층 사이에 배치된 제2우물층을 포함하며,
    상기 복수의 장벽층은 상기 제1우물층과 상기 제2우물층 사이에 배치된 제1장벽층, 상기 제2우물층과 상기 제3우물층 사이에 배치된 제2장벽층, 및 상기 제3우물층과 상기 제2도전형 반도체층 사이에 배치된 제3장벽층을 포함하며,
    상기 제2 및 제3장벽층은 상기 제1장벽층 내의 층 개수보다 많은 복수의 층을 포함하며,
    상기 제3장벽층 내의 복수의 층 중에서 상기 제3우물층에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇고,
    상기 제2장벽층 내의 복수의 층 중에서 상기 제2우물층에 가까운 층일수록 인듐 조성비가 더 많고 두께가 더 얇은 발광 소자.
  14. 제13항에 있어서,
    상기 복수의 장벽층 중 상기 제2도전형 반도체층에 가까운 층일수록 상기 우물층과의 격자 상수의 차이가 작아지는 발광 소자.
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