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CN102655150B - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

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CN102655150B CN201210048152.XA CN201210048152A CN102655150B CN 102655150 B CN102655150 B CN 102655150B CN 201210048152 A CN201210048152 A CN 201210048152A CN 102655150 B CN102655150 B CN 102655150B
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Abstract

本发明提供一种半导体器件以及半导体器件的制造方法。该半导体器件包括：第一晶体管，包括：第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在第一杂质层上方；第一栅极绝缘膜，形成在第一外延半导体层上方；及第一栅极电极，形成在第一栅极绝缘膜的上方；以及第二晶体管，包括：第二导电类型的第二杂质层，形成在半导体衬底的第二区域中；第二外延半导体层，形成在第二杂质层上方，且具有与第一外延半导体层不同的厚度；第二栅极绝缘膜，形成在第二外延半导体层上方，且具有与第一栅极绝缘膜相等的膜厚度；及第二栅极电极，形成在第二栅极绝缘膜上方。本发明通过价廉工艺实现高性能和高可靠性的半导体器件。

Description

半导体器件以及半导体器件的制造方法
技术领域
本文讨论的实施例涉及一种半导体器件以及半导体器件的制造方法。
背景技术
随着半导体器件的小型化和高度集成化，由于沟道杂质的统计波动所导致的晶体管阈值电压的波动变得明显。阈值电压是决定晶体管性能的重要参数之一，并且为了制造高性能和高可靠性的半导体器件，减小由于杂质的统计波动所导致的阈值电压的波动至关重要。
作为减少由于统计波动所导致的阈值电压波动的一项技术而提出了这样的技术：在具有陡峭的杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层。
以下为相关示例：美国专利第6,482,714号；美国专利公开第2009/0108350号；A.Asenov，“对具有外延和δ掺杂沟道的0.1μm以下的MOSFET中的随机掺杂剂诱导的阈值电压波动的抑制”，IEEE电子器件汇刊，vol.46，No.8.p.1718，1999；Woo-Hyeong Lee，“用于ULSI的MOS器件结构开发：低功率/高速运行”，Microelectron.Reliab.，Vol.37，No.9，pp.1309-1314，1997；以及A.Hokazono等，“在由用于连续体CMOS缩放的掺硼Si:C层控制的n/pMOS中的陡峭的沟道分布图”，IEDM09-673。
用于在半导体器件制造工艺中合并上述提出的技术的方法还未明确提出。尤其，由于在制造工艺中采用上述技术而产生的新问题及其解决方法还未进行具体的研究。
发明内容
因此，在实施例的一个方案中的目的是提供一种能够通过价廉的工艺实现高性能和高可靠性的半导体器件及其制造方法。
根据实施例的一个方案，提供一种半导体器件，包括：第一晶体管，包括：第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在第一杂质层的上方；第一栅极绝缘膜，形成在第一外延半导体层的上方；第一栅极电极，形成在第一栅极绝缘膜的上方；以及第二导电类型的第一源极/漏极区域，形成在第一区域中的第一外延半导体层和半导体衬底中；以及第二晶体管，包括：第二导电类型的第二杂质层，形成在半导体衬底的第二区域中；第二外延半导体层，形成在第二杂质层的上方，且具有的膜厚度与第一外延半导体层的膜厚度不同；第二栅极绝缘膜，形成在第二外延半导体层的上方，且具有的膜厚度与第一栅极绝缘膜的膜厚度相等；第二栅极电极，形成在第二栅极绝缘膜的上方；以及第一导电类型的第二源极/漏极区域，形成在第二区域中的第二外延半导体层和半导体衬底中。
根据实施例的另一个方案，提供一种半导体器件的制造方法，包括如下步骤：在半导体衬底的第一区域中形成第一导电类型的第一杂质层；在半导体衬底的第二区域中形成第二导电类型的第二杂质层；在其中形成有第一杂质层和第二杂质层的半导体衬底的上方外延生长半导体层；在半导体层的上方形成覆盖第一区域而暴露第二区域的掩模；通过使用该掩模去除半导体层的一部分以使第二区域中的半导体层的厚度变薄；去除掩模；在第一区域中的半导体层的上方形成第一栅极绝缘膜，以及在第二区域中的半导体层的上方形成膜厚度等于第一栅极绝缘膜的膜厚度的第二栅极绝缘膜；以及分别在第一栅极绝缘膜的上方以及在第二栅极绝缘膜的上方形成第一栅极电极和第二栅极电极。
根据实施例的又一个方案，提供一种半导体器件的制造方法，包括如下步骤：在半导体衬底的第一区域中形成第一导电类型的第一杂质层；在其中形成有第一杂质层的半导体衬底的上方外延生长第一半导体层；在其上形成有第一半导体层的半导体衬底的第二区域中形成第二导电类型的第二杂质层；在形成有第一杂质层、第二杂质层以及第一半导体层的半导体衬底的上方外延生长第二半导体层；在第一区域中的第二半导体层的上方形成第一栅极绝缘膜，以及在第二区域中的第二半导体层的上方形成膜厚度等于第一栅极绝缘膜的膜厚度的第二栅极绝缘膜；以及分别在第一栅极绝缘膜的上方以及在第二栅极绝缘膜的上方形成第一栅极电极和第二栅极电极。
附图说明
图1和图2为示出根据第一实施例的半导体器件的结构的示意剖视图；
图3至图21为示出根据第一实施例的半导体器件的制造方法的剖视图；
图22为示出低电压晶体管的阈值电压与外延硅层的沉积膜厚度之间的关系的图表；
图23至图28为示出根据第二实施例的半导体器件的制造方法的剖视图；
图29为示出根据第三实施例的半导体器件的结构的示意剖视图；
图30至图39为示出根据第三实施例的半导体器件的制造方法的剖视图；
图40A至图40B、图41A至图41B、图42A至图42B、图43A至图43B、图44A至图44B以及图45为示出根据参考示例的半导体器件的制造方法的剖视图；以及
图46为示出在通过根据参考示例的半导体器件的制造方法制造的低电压晶体管的沟道中的杂质浓度分布的图表。
具体实施方式
[第一实施例]
将参照图1至图22描述根据第一实施例的半导体器件以及半导体器件的制造方法。
图1和图2为示出根据本实施例的半导体器件的结构的示意剖视图。图3至图21为示出根据本实施例的半导体器件的制造方法的剖视图。图22为示出低电压晶体管的阈值电压与外延硅层的沉积膜厚度之间的关系的图表。
首先，将参照图1和图2描述根据本实施例的半导体器件的结构。
低电压NMOS晶体管形成区域24、低电压PMOS晶体管形成区域16、高电压NMOS晶体管形成区域32以及高电压PMOS晶体管形成区域40设置在硅衬底10上。在各晶体管形成区域中，通过器件隔离绝缘膜72来限定有源区。
在低电压PMOS晶体管形成区域16中的硅衬底10中形成n阱20和n型高掺杂杂质层22。在n型高掺杂杂质层22的上方形成在硅衬底10上外延生长的硅层48。在硅层48的上方形成栅极绝缘膜78a。在栅极绝缘膜78a的上方形成栅极电极80。在栅极电极80两侧上的硅层48和硅衬底10中形成源极/漏极区域94。这样，形成了低电压PMOS晶体管(LV PMOS)。
在低电压NMOS晶体管形成区域24中的硅衬底10中形成p阱28和p型高掺杂杂质层30。在p型高掺杂杂质层30的上方形成在硅衬底10上外延生长且比硅层48薄的硅层52。在硅层52的上方形成栅极绝缘膜78a。在栅极绝缘膜78a的上方形成栅极电极80。在栅极电极80两侧的硅层52和硅衬底10中形成源极/漏极区域92。这样，形成了低电压NMOS晶体管(LVNMOS)。
低电压PMOS晶体管和低电压NMOS晶体管主要在需要高速运行的电路中使用。
在高电压NMOS晶体管形成区域32中的硅衬底10中形成p阱36和p型杂质层38。为了更高的结击穿电压和热载流子抗扰性(hot carrierimmunity)，p型杂质层38具有比低电压NMOS晶体管的p型高掺杂杂质层30低的浓度以及更为缓和(gradual)的杂质分布。在p型杂质层38的上方形成在硅衬底10上进行外延生长的硅层52。在硅层52的上方形成比低电压晶体管的栅极绝缘膜78a厚的栅极绝缘膜74a。在栅极绝缘膜74a的上方形成栅极电极80。在栅极电极80两侧的硅层52和硅衬底10中形成源极/漏极区域92。这样，形成了高电压NMOS晶体管(HV NMOS)。
在高电压PMOS晶体管形成区域40中的硅衬底10中形成n阱44和n型杂质层46。为了更高的结击穿电压和热载流子抗扰性，n型杂质层46具有比低电压PMOS晶体管的n型高掺杂杂质层22低的浓度以及更为缓和的杂质分布。在n型杂质层46的上方形成在硅衬底10上进行外延生长的硅层52。在硅层52的上方形成比低电压晶体管的栅极绝缘膜78a厚的栅极绝缘膜74a。在栅极绝缘膜74a的上方形成栅极电极80。在栅极电极80两侧的硅层52和硅衬底10中形成源极/漏极区域94。这样，形成了高电压PMOS晶体管(HV PMOS)。
高电压NMOS晶体管和高电压PMOS晶体管在施加有高电压的电路单元(例如，3.3V I/O)中使用。
在每一个晶体管的栅极电极80和源极/漏极区域92、94的上方形成金属硅化物膜96。
在其上形成有4种晶体管的硅衬底10的上方形成层间绝缘膜98。连接至晶体管的接触塞100被埋置在层间绝缘膜98中。互连件102连接至接触塞100。
如上所述，根据本实施例的半导体器件包括低电压PMOS晶体管和低电压NMOS晶体管这两种低电压晶体管以及高电压NMOS晶体管和高电压PMOS晶体管这两种高电压晶体管。
如图2所例示出的，低电压晶体管在沟道区域206中包括具有陡峭的杂质浓度分布的高掺杂杂质层208以及在高掺杂杂质层208的上方外延生长的非掺杂硅层210。图2所示的高掺杂杂质层208和硅层210分别对应于低电压PMOS晶体管的n型掺杂杂质层22和硅层48以及分别对应于低电压NMOS晶体管的p型高掺杂杂质层30和硅层52。包括位于高掺杂杂质层上的非掺杂外延层的晶体管结构有效抑制了由于杂质的统计波动所导致的晶体管阈值电压的波动。
在形成高掺杂杂质层208的杂质方面，高掺杂杂质层208在NMOS晶体管与PMOS晶体管之间是不同的。例如，在后文将要描述的参考示例中，形成PMOS晶体管的高掺杂杂质层的砷向硅层210中的扩散快于形成NMOS晶体管的高掺杂杂质层208的硼向硅层210中的扩散。即，与NMOS晶体管相比，在PMOS晶体管中，高掺杂杂质层208的分布更接近于硅层210(参见图46)。
包括位于高掺杂杂质层208上方的非掺杂硅层210的晶体管的阈值电压取决于高掺杂杂质层208的杂质浓度以及硅层210的非掺杂区域的膜厚度(栅极绝缘膜212与高掺杂杂质层208之间的距离)。因此，NMOS晶体管和PMOS晶体管具有不同的杂质扩散速度，由此，为了获得目标阈值电压的硅层210的最佳膜厚度通常是不同的。结果是，如后文参考示例将要描述的，当NMOS晶体管和PMOS晶体管的外延硅层具有相同的膜厚度时，难以在NMOS晶体管和PMOS晶体管两者中都获得最佳的杂质分布图。
然而，在根据本实施例的半导体器件中，考虑到n型杂质与p型杂质之间的扩散速度的不同，在PMOS晶体管形成区域中形成的硅层48的膜厚度与NMOS晶体管形成区域的硅层52的膜厚度不同。具体而言，在扩散高于形成n型高掺杂杂质层22的杂质向外延层的扩散的情况下，例如，鉴于形成n型高掺杂杂质层22的杂质是As，而形成p型高掺杂杂质层30的杂质是B/C，因而使得硅层48的膜厚度大于硅层52的膜厚度。这样，在NMOS晶体管和PMOS晶体管两者中，都能够使得外延层的膜厚度为最佳以获得目标阈值电压。
在形成p型高掺杂杂质层30的杂质向外延层的扩散高于形成n型高掺杂杂质层22的杂质向外延层的扩散的情况下，例如，当形成p型高掺杂杂质层30的杂质是B/C，而形成n型高掺杂杂质层22的杂质是Sb时，NMOS与PMOS的硅层的膜厚度之间的关系可以是相反的。在本实施例中，高电压晶体管形成区域的硅层52的膜厚度等于低电压NMOS晶体管的硅层52的膜厚度，但其也可以等于低电压PMOS晶体管的硅层48的膜厚度。高电压晶体管形成区域的硅层52的膜厚度可以与低电压NMOS晶体管的硅层52的膜厚度以及低电压PMOS晶体管的硅层48的膜厚度不同。
在各晶体管区域中形成的外延硅层的膜厚度能够根据各晶体管所需的特性而适当改变。
下面，将参照图3至图21描述根据本实施例的半导体器件的制造方法。
首先，通过光刻和蚀刻，在硅衬底10的产品即将形成区域(例如，划片区(scribe region))之外的区域中形成将被用作标记的沟槽12，以用于掩模对准。
在根据本实施例的半导体器件的制造方法中，在形成器件隔离绝缘膜72之前形成阱和沟道杂质层。在形成器件隔离绝缘膜72之前进行的光刻工艺(例如，用于形成阱和沟道杂质层的光刻工艺)中，沟槽12用作掩模对准的标记。
接下来，在硅衬底10的整个表面的上方，通过例如热氧化法形成作为硅衬底10表面的保护膜的氧化硅膜14(图3)。
接下来，通过光刻形成暴露低电压PMOS晶体管形成区域16且覆盖其余区域的光致抗蚀剂膜18。为了光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜18作为掩模，进行离子注入以在低电压PMOS晶体管形成区域16中形成n阱20和n型高掺杂杂质层22(图4)。
例如，在360keV加速能量和7.5×1012cm-2用量的条件下，通过沿倾斜于衬底法向(normal direction)的四个方向分别注入磷离子(P+)来形成n阱20。例如，在6keV加速能量和2×1013cm-2用量的条件下，通过注入砷离子(As+)来形成n型高掺杂杂质层22。代替砷离子，可以在例如20keV加速能量和1×1013cm-2用量的条件下离子注入锑(Sb+)。
接下来，通过例如灰化法去除光致抗蚀剂膜18。
接下来，通过光刻形成暴露低电压NMOS晶体管形成区域24且覆盖其余区域的光致抗蚀剂膜26。为了光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜26作为掩模，进行离子注入以在低电压NMOS晶体管形成区域24中形成p阱28和p型高掺杂杂质层30(图5)。
例如，在150keV加速能量和7.5×1012cm-2用量的条件下，通过沿倾斜于衬底法向的四个方向分别注入硼离子(B+)来形成p阱28。例如，通过分别在50keV加速能量和5×1014cm-2用量的条件下注入锗离子(Ge+)，在3keV加速能量和3×1014cm-2用量的条件下注入碳离子(C+)，以及在2keV加速能量和3×1013cm-2用量的条件下注入硼离子(B+)来形成p型高掺杂杂质层30。锗用来使硅衬底10非晶化(amorphize)，从而防止硼离子的沟道效应(channeling)，并且使硅衬底10非晶化以提高将碳定位于晶格点处的可能性。定位于晶格点处的碳用来抑制硼的扩散。鉴于此，在碳和硼之前，将锗进行离子注入。优选，在p型高掺杂杂质层30之前形成p阱28。
接下来，通过例如灰化法去除光致抗蚀剂膜26。
然后，通过光刻形成暴露高电压NMOS晶体管形成区域32且覆盖其余区域的光致抗蚀剂膜34。为了光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜34作为掩模，进行离子注入以在硅衬底10的高电压NMOS晶体管形成区域32中形成p阱36和p型杂质层38(图6)。
例如，在150keV加速能量和7.5×1012cm-2用量的条件下，通过沿倾斜于衬底法向的4个方向分别注入硼离子来形成p阱36。例如，通过在2keV加速能量和5×1012cm-2用量的条件下注入硼离子来形成p型杂质层38。在高电压NMOS晶体管中，鉴于使沟道区域的杂质浓度分布缓和以提高结击穿电压和热载流子抗扰性，因而碳和锗两者均不被离子注入。
接下来，通过例如灰化法去除光致抗蚀剂膜34。
接下来，通过光刻形成暴露高电压PMOS晶体管形成区域40且覆盖其余区域的光致抗蚀剂膜42。为了光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜42作为掩模，进行离子注入以在硅衬底10的高电压PMOS晶体管形成区域40中形成n阱44和n型杂质层46(图7)。
例如，通过在360keV加速能量和7.5×1012cm-2用量的条件下沿倾斜于衬底法向的4个方向分别注入磷离子来形成n阱44。例如，通过在2keV加速能量和5×1012cm-2用量的条件下注入磷离子来形成n型杂质层46。在高电压PMOS晶体管中，鉴于使沟道区域的杂质浓度分布缓和以提高结击穿电压和热载流子抗扰性，代替砷或锑而对磷进行离子注入。
接下来，通过例如灰化法去除光致抗蚀剂膜42。
在各晶体管形成区域中进行的离子注入可以首先注入到这些区域的任何一个中。
接下来，在惰性环境气氛中进行热处理，以恢复在硅衬底10中引入的离子注入损伤，同时激活所注入的杂质。例如，在氮环境气氛中在600℃和150秒以及1000℃和0秒两个阶段进行热处理。
此时，与在其中只注入硼的p型杂质层38相比，在其中连同硼一起还注入了锗和碳的p型高掺杂杂质层30更加能够抑制硼的扩散。这样，p型高掺杂杂质层30的陡峭分布得以保持，同时p型杂质层38的杂质能够得以广泛分布。
n型高掺杂杂质层22形成有扩散系数小于磷(n型杂质层46形成有磷)的砷或锑，从而n型高掺杂杂质层22的陡峭分布得以保持，同时n型杂质层46的杂质能够得以广泛分布。
然后，通过利用例如氢氟酸水溶液的湿蚀刻来去除氧化硅膜14。
接下来，通过例如CVD法，在硅衬底10的表面上生长例如34nm厚度的非掺杂硅层48(图8)。
接下来，通过光刻形成暴露低电压NMOS晶体管形成区域24以及高电压晶体管形成区域32、40且覆盖其余区域的光致抗蚀剂膜50。为了光刻的对准，沟槽12用作对准标记。在使用锑代替砷的情况下，形成暴露低电压PMOS晶体管形成区域16以及高电压晶体管形成区域32、40且覆盖其余区域的光致抗蚀剂膜50。在以下说明中，将描述使用砷的情况。
然后，利用光致抗蚀剂膜50作为掩模，通过利用例如TMAH或氢氟酸和硝酸的混合水溶液(HF/HNO3/H2O)的湿蚀刻，在未被光致抗蚀剂膜50覆盖的区域中将硅层48蚀刻掉大约8nm(图9)。
接下来，通过例如灰化法去除光致抗蚀剂膜50。
这样，在低电压PMOS晶体管形成区域16中形成34nm厚度的硅层48，在低电压NMOS晶体管形成区域24中以及在高电压晶体管形成区域32、40中形成26nm厚度的硅层52(图10)。
如上所述，形成n型高掺杂杂质层22的砷向硅层48的扩散比形成p型高掺杂杂质层30的硼向硅层52的扩散大了大约10nm。用以获得目标阈值电压的硅层的最佳沉积膜厚度在低电压PMOS晶体管与低电压NMOS晶体管之间有所不同。
图22为低电压晶体管的阈值电压与外延硅层的沉积膜厚度之间的关系的一个示例的图表。在纵轴上取阈值电压的绝对值，在横轴上取硅层的沉积膜厚度。在该图表中，■标记的绘制用于PMOS，◆标记的绘制用于NMOS。
如图22所示，随着硅层的沉积膜厚度增大，阈值电压的绝对值趋于变小。此处，假设低电压NMOS晶体管的目标阈值电压为0.30V(图表中的单点划线)，则低电压NMOS晶体管的硅层的最佳沉积膜厚度为大约26nm。另一方面，假设低电压PMOS晶体管的目标阈值电压为-0.33V(图表中的单点划线)，则低电压PMOS晶体管的硅层的最佳沉积膜厚度为大约34nm。
因此，在图22所示的示例中，硅层48的膜厚度被设置为大约34nm，硅层52的膜厚度被设置为大约26nm，从而能够在低电压NMOS晶体管和低电压PMOS晶体管两者中均获得目标阈值电压。
通过所增加的一个光刻步骤和一个蚀刻步骤的简单工艺(其不会大幅增加制造成本)，能够形成不同膜厚度的硅层48、52。
优选地，对应于形成n型高掺杂杂质层22的杂质的扩散速度、形成p型高掺杂杂质层30的杂质的扩散速度、用来获得目标阈值电压的非掺杂区域的最佳膜厚度等，来适当设置硅层48与硅层52的膜厚度。
接下来，通过例如ISSG(原位蒸汽产生)方法，在减低的压力下对硅层48的表面进行湿氧化，以形成例如3nm厚度的氧化硅膜66。作为加工条件，例如，将温度设置为810℃，加工的时间周期设置为20秒。
然后，通过例如LPCVD方法在氧化硅膜66的上方沉积例如90nm厚度的氮化硅膜68。作为加工条件，例如，将温度设置为700℃，加工的时间周期设置为150分。
接下来，通过光刻和干蚀刻，对氮化硅膜68、氧化硅膜66、硅层48、52以及硅衬底10进行各向异性蚀刻，以在包含位于各晶体管形成区域之间的区域的器件隔离区域中形成器件隔离沟槽70(图11)。为了光刻的对准，沟槽12用作对准标记。
接下来，通过例如ISSG方法，在减小的压力下对硅层48的表面和硅衬底10进行湿氧化，以在器件隔离沟槽70的内壁上形成例如2nm厚度的氧化硅膜作为衬垫膜(liner film)。作为加工条件，例如，将温度设置为810℃，加工的时间周期设置为12秒。
接下来，通过例如高密度等离子体CVD方法，沉积例如500nm厚度的氧化硅膜，以由该氧化硅膜填充器件隔离沟槽70。
然后，通过例如CMP方法，去除位于氮化硅膜68上方的氧化硅膜。这样，通过所谓的STI(浅沟槽隔离)方法，形成由埋置在器件隔离沟槽70中的氧化硅膜构成的器件隔离绝缘膜72(图12)。
接下来，通过例如利用氢氟酸水溶液的湿蚀刻以及利用氮化硅膜68作为掩模，将器件隔离绝缘膜72蚀刻掉例如大约30nm。该蚀刻是用于调节完成的晶体管的硅层48、52的表面与器件隔离绝缘膜72的表面处于基本上相同的高度。
接下来，通过例如利用热磷酸的湿蚀刻来去除氮化硅膜68(图13)。
接下来，通过使用例如氢氟酸水溶液的湿蚀刻来去除氧化硅膜66。
接下来，通过热氧化方法形成例如7nm厚度的氧化硅膜74(图14)。作为加工条件，例如，将温度设置为750℃，加工的时间周期设置为52分。
接下来，通过光刻形成覆盖高电压晶体管形成区域32、40且暴露低电压晶体管形成区域16、24的光致抗蚀剂膜76。
然后，通过例如利用氢氟酸水溶液的湿蚀刻以及利用光致抗蚀剂膜76作为掩模来对氧化硅膜74进行蚀刻。这样，去除了低电压PMOS晶体管形成区域16和低电压NMOS晶体管形成区域24中的氧化硅膜74(图15)。
然后，通过例如灰化法去除光致抗蚀剂膜76。
接下来，通过热氧化法形成例如2nm厚度的氧化硅膜78。作为加工条件，例如，将温度设置为810℃，加工的时间周期设置为8秒。
接下来，在NO气氛中进行例如870℃和13秒的热处理，以将氮导入到氧化硅膜74、78中。
这样，在高电压NMOS晶体管形成区域32和高电压PMOS晶体管形成区域40中形成由氧化硅膜74构成的栅极绝缘膜74a。在低电压PMOS晶体管形成区域16和低电压NMOS晶体管形成区域24中，形成由比氧化硅膜74薄的氧化硅膜78构成的栅极绝缘膜78a(图16)。
然后，通过例如LPCVD方法在整个表面上沉积例如100nm厚度的非掺杂多晶硅膜。作为加工条件，例如，将温度设置为605℃。
接下来，通过光刻和干蚀刻，对多晶硅膜进行图案化，以在各晶体管形成区域中形成栅极电极80(图17)。
接下来，利用栅极电极80作为掩模，通过光刻和离子注入在高电压NMOS晶体管形成区域32中选择性注入n型杂质离子，以形成用来作为LDD区域的n型杂质层82。通过在35keV加速能量和2×1013cm-2用量的条件下注入例如磷离子来形成n型杂质层82。
接下来，利用栅极电极80作为掩模，通过光刻和离子注入在高电压PMOS晶体管形成区域40中选择性注入p型杂质离子，以形成用来作为LDD区域的p型杂质层84。通过在10keV加速能量和2×1013cm-2用量的条件下注入例如硼离子来形成p型杂质层84。
接下来，利用栅极电极80作为掩模，通过光刻和离子注入在低电压NMOS晶体管形成区域24中选择性注入n型杂质离子，以形成用来作为延伸区域的n型杂质层86。通过在6keV加速能量和2×1014cm-2用量的条件下注入例如砷离子来形成n型杂质层86。
然后，利用栅极电极80作为掩模，通过光刻和离子注入在低电压PMOS晶体管形成区域16中选择性注入p型杂质离子，以形成用来作为延伸区域的p型杂质层88(图18)。通过在0.6keV加速能量和7×1014cm-2用量的条件下注入例如硼离子来形成p型杂质层88。
然后，通过例如CVD法在整个表面的上方沉积例如80nm厚度的氧化硅膜。作为加工条件，例如，将温度设置为520℃。
接下来，对沉积在整个表面上方的氧化硅膜进行各向异性蚀刻，以将其选择性地留在栅极电极80的侧壁上。这样，形成了由氧化硅膜构成的侧壁间隔件90(图19)。
接下来，利用栅极电极80和侧壁间隔件90作为掩模，通过光刻和离子注入在低电压NMOS晶体管形成区域24和高电压NMOS晶体管形成区域32中选择性地进行离子注入。这样，形成了将要作为源极/漏极区域的n型杂质层92，并且将n型杂质掺杂到了NMOS晶体管的栅极电极80。作为离子注入的条件，例如，在8keV加速能量和1.2×1016cm-2用量的条件下注入磷离子。
接下来，利用栅极电极80和侧壁间隔件90作为掩模，通过光刻和离子注入在低电压PMOS晶体管形成区域16和高电压PMOS晶体管形成区域40中选择性地进行离子注入。这样，形成了将要作为源极/漏极区域的p型杂质层94，并且将p型杂质掺杂到了PMOS晶体管的栅极电极80。作为离子注入的条件，例如，在4keV加速能量和6×1015cm-2用量的条件下离子注入硼离子。
然后，在惰性气体环境气氛中进行例如1025℃和0秒的快速热处理，以激活注入的杂质，并且在栅极电极80中扩散所述杂质。1025℃和0秒的热处理足以将杂质扩散到栅极电极80与栅极绝缘膜之间的界面。
这样，在硅衬底10上完成了四种类型的晶体管。即，在低电压NMOS晶体管形成区域24中，形成了低电压NMOS晶体管(LV NMOS)。在低电压PMOS晶体管形成区域16中，形成了低电压PMOS晶体管(LV PMOS)。在高电压NMOS晶体管形成区域32中，形成了高电压NMOS晶体管(HVNMOS)。在高电压PMOS晶体管形成区域40中，形成了高电压PMOS晶体管(HV PMOS)(图20)。
然后，通过自对准硅化物(self-aligned silicide)工艺，在栅极电极80、n型杂质层92以及p型杂质层94上形成例如由钴硅化物膜(cobalt silicidefilm)构成的金属硅化物膜96。
接下来，通过例如CVD方法在整个表面的上方沉积例如50nm厚度的氮化硅膜，以形成作为蚀刻停止膜的氮化硅膜。
接下来，通过例如高密度等离子体CVD方法在氮化硅膜的上方沉积例如500nm厚度的氧化硅膜。
这样，形成了由氮化硅膜和氧化硅膜的层叠膜构成的层间绝缘膜98。
接下来，通过例如CMP方法抛光层间绝缘膜98的表面以进行平坦化。
然后，形成埋置在层间绝缘膜98中的接触塞100、连接至接触塞100的互连件102等等，这样完成了半导体器件(图21)。
如上所述，根据本实施例，考虑到n型杂质与p型杂质之间不同的扩散速度，在低电压PMOS晶体管形成区域与低电压NMOS晶体管形成区域之间改变外延硅层的膜厚度。这样，在NMOS晶体管和PMOS晶体管两者中，外延硅层都能够具有最佳膜厚度以获得目标阈值电压，并且能够改善对阈值电压的控制。因此，该半导体器件能够具有更高的可靠性。
[第二实施例]
将参照图23至图28描述根据第二实施例的半导体器件的制造方法。本实施例与根据图1至图22所示的第一实施例的半导体器件及其制造方法中的那些相同的元件由相同的参考标记表示，以省略或简化对其的说明。
图23至图28为示出根据本实施例的半导体器件的制造方法的剖视图。
在本实施例中，将描述根据图1所示的第一实施例的半导体器件的另一种制造方法。
首先，以与根据图2至图7所示的第一实施例的半导体器件的制造方法相同的方式，在硅衬底10中形成n阱20和44、p阱28和36、n型高掺杂杂质层22、p型高掺杂杂质层30、p型杂质层38、n型杂质层46等(参见图7)。
接下来，通过例如灰化法去除光致抗蚀剂膜42。
然后，在惰性环境气氛中进行热处理，以恢复在硅衬底10中造成的离子注入损伤，同时激活注入的杂质。
接下来，通过例如使用氢氟酸水溶液的湿蚀刻去除氧化硅膜14。
接下来，通过例如CVD方法在硅衬底10的表面上外延生长例如26nm厚度的非掺杂硅层54(图23)。
接下来，通过CVD方法在硅层54的上方形成例如3nm厚度的氧化硅膜56。
然后，通过光刻在氧化硅膜56的上方形成暴露低电压PMOS晶体管形成区域16且覆盖其余区域的光致抗蚀剂膜58(图24)。对于光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜58作为掩模，通过例如使用氢氟酸水溶液的湿蚀刻、或干蚀刻来去除低电压PMOS晶体管形成区域16中的氧化硅膜56(图25)。
接下来，通过例如灰化法去除光致抗蚀剂膜58(图26)。
接下来，利用图案化的氧化硅膜56作为掩模，在位于未被氧化硅膜56覆盖的区域中的硅层54上选择性外延生长例如8nm厚度的非掺杂硅层60(图27)。
然后，通过例如使用氢氟酸水溶液的湿蚀刻、或干蚀刻来去除氧化硅膜58。
这样，在低电压PMOS晶体管形成区域16中，形成了由26nm厚度的硅层54和8nm厚度的硅层60构成的层叠膜所形成的硅层48。在低电压NMOS晶体管形成区域24以及高电压晶体管形成区域32、40中，形成了由26nm厚度的硅层54构成的硅层52。
此后，以与根据图11至图21所示的第一实施例的半导体器件的制造方法相同的方式，根据图1所示的第一实施例的半导体器件得以完成。
如上所述，根据本实施例，考虑到n型杂质与p型杂质之间不同的扩散速度，在低电压PMOS晶体管形成区域与低电压NMOS晶体管形成区域之间改变外延硅层的膜厚度。这样，在NMOS晶体管和PMOS晶体管两者中，外延硅层都能够具有最佳膜厚度以获得目标阈值电压，并且能够改善对阈值电压的控制。因此，该半导体器件能够具有更高的可靠性。
[第三实施例]
将参照图29至图39描述根据第三实施例的半导体器件以及半导体器件的制造方法。本实施例与根据图1至图28所示的第一实施例和第二实施例的半导体器件及其制造方法中的那些相同的元件由相同的参考标记表示，以省略或简化对其的说明。
图29为示出根据本实施例的半导体器件的结构的示意剖视图。图30至图39为示出根据本实施例的半导体器件的制造方法的剖视图。
首先，将参照图29描述根据本实施例的半导体器件的结构。
根据本实施例的半导体器件具有各晶体管与根据图1所示的第一实施例的半导体器件中相同的基本结构。根据本实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于：在前者中，低电压PMOS晶体管的硅层48的表面的高度与低电压NMOS晶体管的硅层52的表面的高度相同。
在第一实施例中，通过在低电压NMOS晶体管形成区域24中蚀刻硅层48形成硅层52，因此硅层48的表面的高度与硅层52的表面的高度不同。在第二实施例中，在低电压PMOS晶体管形成区域16中的硅层54上对硅层60进行选择性生长，因此，硅层48的表面的高度与硅层52的表面的高度不同。
使硅层48的表面高度与硅层52的表面高度彼此相等，从而能够改善衬底表面的平坦性，有助于后续步骤的制造工艺。这不需要掩模，这样能够减少步骤的数量，结果是降低了制造成本。
下面，将参照图30至图39描述根据本实施例的半导体器件的制造方法。
首先，通过光刻和蚀刻，在除硅衬底10的产品即将形成区域(例如，划片区)之外的区域中形成将被用作标记的沟槽12，用于掩模对准。
接下来，通过例如热氧化方法在硅衬底10的整个表面的上方形成作为硅衬底10的表面保护膜的氧化硅膜14(图30)。
接下来，通过光刻形成暴露低电压PMOS晶体管形成区域16且覆盖其余区域的光致抗蚀剂膜18。为了光刻的对准，沟槽12用作对准标记。
然后，利用光致抗蚀剂膜18作为掩模，进行离子注入以在低电压PMOS晶体管形成区域16中形成n阱20和n型高掺杂杂质层22(图31)。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过例如灰化法去除光致抗蚀剂膜18。
接下来，在惰性环境气氛中进行热处理，以恢复在硅衬底10中造成的离子注入损伤，同时激活注入的杂质。例如，在氮气氛中进行600℃和150秒的热处理。
接下来，通过例如使用氢氟酸水溶液的湿蚀刻去除氧化硅膜14。
接下来，通过例如CVD方法在硅衬底10的表面上外延生长例如8nm厚度的非掺杂硅层60(图32)。
然后，通过例如热氧化方法在硅层60的上方形成作为表面保护膜的氧化硅膜62。
接下来，通过光刻形成暴露高电压NMOS晶体管形成区域32且覆盖其余区域的光致抗蚀剂膜34。为了光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜34作为掩模，进行离子注入以在硅衬底10的高电压NMOS晶体管形成区域32以及硅层60中形成p阱36和p型杂质层38(图33)。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过例如灰化法去除光致抗蚀剂膜34。
接下来，通过光刻形成暴露高电压PMOS晶体管形成区域40且覆盖其余区域的光致抗蚀剂膜42。对于光刻的对准，沟槽12用作对准标记。
接下来，利用光致抗蚀剂膜42作为掩模，进行离子注入以在硅衬底10的高电压PMOS晶体管形成区域40以及硅层60中形成n阱44和n型杂质层46(图34)。对于离子注入，能够使用与例如第一实施例中相同的条件。
然后，通过例如灰化法去除光致抗蚀剂膜42。
接下来，通过光刻形成暴露低电压NMOS晶体管形成区域24且覆盖其余区域的光致抗蚀剂膜26。对于光刻的对准，沟槽12用作对准标记。
然后，利用光致抗蚀剂膜26作为掩模，进行离子注入以在硅衬底10的低电压NMOS晶体管形成区域以及硅层60中形成p阱28和p型高掺杂杂质层30(图35)。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过例如灰化法去除光致抗蚀剂膜26。
用于低电压NMOS晶体管形成区域24、高电压NMOS晶体管形成区域32以及高电压PMOS晶体管形成区域的离子注入可以在这些区域中的任何一个区域中首先进行注入。
接下来，在惰性环境气氛中进行热处理，以恢复在硅衬底10和硅层60中引入的离子注入损伤，同时激活注入的杂质。例如在600℃和150秒条件下的氮气氛中进行热处理。
接下来，通过例如使用氢氟酸水溶液的湿蚀刻去除氧化硅膜62。
接下来，通过例如CVD方法在硅层60的表面上外延生长例如26nm厚度的非掺杂硅层54。
这样，在低电压PMOS晶体管形成区域16的n型高掺杂杂质层22的上方，形成由8nm厚度的硅层60和26nm厚度的硅层54构成的层叠膜所形成的34nm厚度的的硅层48。在低电压NMOS晶体管形成区域24的p型高掺杂杂质层30、高电压NMOS晶体管形成区域32的p型杂质层38、高电压PMOS晶体管形成区域40的n型杂质层46的上方，形成由26nm厚度的硅层54形成的硅层52。
然后，以与根据图11至图13所示的第一实施例的半导体器件的制造方法中相同的方式，形成限定有源区的器件隔离绝缘膜72(图37)。在本实施例中，硅层48的表面高度与硅层52的表面高度彼此相等，这有助于在形成器件隔离绝缘膜72的过程中进行抛光。其不需要掩模，从而能够减少步骤的数量，结果是降低制造成本。
接下来，以与根据图14至图20所示的第一实施例的半导体器件的制造方法中相同的方式，形成各个晶体管(图38)。
然后，以与根据图21所示的第一实施例的半导体器件的制造方法中相同的方式，形成金属硅化物膜96、层间绝缘膜98、接触塞100、互连件102等，并且根据本实施例的半导体器件得以完成(图39)。
如上所述，根据本实施例，考虑到n型杂质与p型杂质之间不同的扩散速度，在低电压PMOS晶体管形成区域与低电压NMOS晶体管形成区域之间改变外延硅层的膜厚度。这样，在NMOS晶体管和PMOS晶体管两者中，外延硅层都能够具有最佳膜厚度以获得目标阈值电压，并且能够改善对阈值电压的控制。因此，该半导体器件能够具有更高的可靠性。
[参考示例]
将参照图40A至图46描述根据参考示例的半导体器件的制造方法。本参考示例与根据图1至图39所示的第一实施例至第三实施例的半导体器件及其制造方法中的那些相同的元件由相同的参考标记表示，以省略或简化对其的说明。
图40A至图45为示出根据本参考示例的半导体器件的制造方法的剖视图。图46为示出通过根据本参考示例的半导体器件制造方法制造的低电压晶体管的沟道中的杂质浓度分布的图表。
首先，通过光刻和蚀刻，在除硅衬底10的产品即将形成区域之外的区域中形成将被用作标记的沟槽12，以用于掩模对准。
接下来，在硅衬底10的整个表面的上方形成作为硅衬底10的表面保护膜的氧化硅膜14(图40A)。
然后，通过光刻和离子注入，在低电压PMOS晶体管形成区域16中形成n阱20和n型高掺杂杂质层22。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过光刻和离子注入，在低电压NMOS晶体管形成区域24中形成p阱28和p型高掺杂杂质层30。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过光刻和离子注入，在高电压NMOS晶体管形成区域32中形成p阱36和p型杂质层38。对于离子注入，能够使用与例如第一实施例中相同的条件。
接下来，通过光刻和离子注入，在高电压PMOS晶体管形成区域40中形成n阱44和n型杂质层46。对于离子注入，能够使用与例如第一实施例中相同的条件(图40B)。
接下来，进行热处理以恢复离子注入损伤并且激活注入的杂质。
接下来，通过利用氢氟酸水溶液的湿蚀刻去除氧化硅膜14。
然后，在硅衬底10的上方外延生长例如30nm厚度的非掺杂硅层48(图41A)。
接下来，通过STI方法在硅衬底10和硅层48中形成器件隔离绝缘膜72(图41B)。
接下来，通过利用氢氟酸水溶液的湿蚀刻去除氧化硅膜66。
接下来，在有源区的上方形成将成为高电压NMOS晶体管和高电压PMOS晶体管的栅极绝缘膜74a的氧化硅膜74(图42A)。
然后，通过光刻和湿蚀刻，将低电压PMOS晶体管形成区域16和低电压NMOS晶体管形成区域24中的氧化硅膜74选择性去除(图42B)。
接下来，在低电压PMOS晶体管形成区域16和低电压NMOS晶体管形成区域24的有源区的上方，形成将要作为栅极绝缘膜78a的氧化硅膜78(图43A)。
这样，在高电压NMOS晶体管形成区域32和高电压PMOS晶体管形成区域40中，形成由氧化硅膜74构成的栅极绝缘膜74a。在低电压PMOS晶体管形成区域16和低电压NMOS晶体管形成区域24中，形成由比氧化硅膜74薄的氧化硅膜78构成的栅极绝缘膜78a。
然后，通过例如LPCVD方法在整个表面的上方形成例如100nm厚度的多晶硅膜。
接下来，对多晶硅膜进行图案化以在各晶体管形成区域中形成栅极电极80(图43B)。
接下来，通过光刻和离子注入，在低电压NMOS晶体管形成区域中形成将要作为延伸区域的n型杂质层86。在低电压PMOS晶体管形成区域16中，形成将要作为延伸区域的p型杂质层88。在高电压NMOS晶体管形成区域32中，形成将要作为LDD区域的n型杂质层82。在高电压PMOS晶体管形成区域40中，形成将要作为LDD区域的p型杂质层84(图44A)。
接下来，沉积氧化硅膜并对其进行各向异性蚀刻，以在栅极电极80的侧壁上形成侧壁间隔件90(图44B)。
接下来，通过光刻和离子注入，在低电压NMOS晶体管形成区域24和高电压NMOS晶体管形成区域32中，形成将要作为源极/漏极区域的n型杂质层92。在低电压PMOS晶体管形成区域24和高电压PMOS晶体管形成区域40中，形成将要作为源极/漏极区域的p型杂质层94(图45)。
接下来，进行热处理以激活注入的杂质。
这样，在硅衬底10的上方形成了低电压NMOS晶体管、低电压PMOS晶体管、高电压NMOS晶体管以及高电压PMOS晶体管。
图46为示出通过上述制造方法形成的低电压晶体管的沟道的杂质浓度分布的图表。
如图46所示，形成p型高掺杂杂质层30(其形成低电压NMOS晶体管)的硼(B)具有比外延硅层(图中的“外延层”)深的杂质浓度峰值，并且较少向外延硅层扩散。
相比于此，形成低电压PMOS晶体管的n型高掺杂杂质层的砷(As)具有的杂质浓度峰值接近于外延硅层与硅衬底之间的界面，并且获知As向外延硅层扩散。与硼的杂质浓度分布相比，砷向外延硅层扩散了大约10nm。
包括位于高掺杂杂质层上方的外延硅层的晶体管的阈值电压取决于高掺杂杂质层的杂质浓度和非掺杂硅层的膜厚度(栅极绝缘膜与高掺杂杂质层之间的距离)。因此，当NMOS晶体管和PMOS晶体管具有不同的杂质扩散速度时，用于获得目标阈值电压的硅层的最佳膜厚度不同。这样，在根据本参考示例的半导体器件的制造方法中，难以在NMOS晶体管和PMOS晶体管两者中都获得最佳的杂质分布图。
[变型实施例]
上述实施例能够包含其它各种变型。
例如，在上述实施例中，使用硅衬底作为基底半导体衬底，但基底半导体衬底也可以不必是体硅(bulk silicon)衬底。可以使用诸如SOI衬底等其它半导体衬底。
在上述实施例中，使用硅层作为外延半导体层，但硅层不是必需的。可以使用诸如SiGe层、SiC层等其它半导体层来代替硅层。
在上述实施例中，描述了包括低电压NMOS晶体管、低电压PMOS晶体管、高电压NMOS晶体管以及高电压PMOS晶体管的4种类型晶体管的半导体器件。然而，半导体器件可以不必包括4种类型的晶体管，而是可以仅包括低电压NMOS晶体管和低电压PMOS晶体管这2种类型的晶体管，或者包括不同阈值电压的多种类型的低电压晶体管或高电压晶体管。
在上述实施例中，分别独立(separately)形成低电压NMOS晶体管和高电压NMOS晶体管的阱以及低电压PMOS晶体管和高电压PMOS晶体管的阱。也可以同时形成多个低电压晶体管的阱以及多个高电压晶体管的阱。
在上述实施例中，在各晶体管的阱形成之后，形成器件隔离绝缘膜。这用于抑制器件隔离绝缘膜在蚀刻步骤中的膜的减小。器件隔离绝缘膜可以不一定在形成阱之后形成，而是可以在形成器件隔离绝缘膜之后形成阱。
上述实施例中描述的半导体器件的结构、组成材料、制造条件等是一个示例，并且能够根据本领域技术人员的技术常识等进行适当地变化或变型。
本文列举的全部示例和条件性语言是为了教示性的目的，以帮助读者理解本发明以及发明人为了促进技术而贡献的概念，并应解释为不限制于这些具体列举的示例和条件，说明书中这些示例的组织也不是为了显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解，在不背离本发明的精神和范围的情况下可对其作出各种变化、替换以及更改。

Claims (19)

1.一种半导体器件，包括：
第一晶体管，包括：
第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；
第一外延半导体层，形成在所述第一杂质层的上方；
第一栅极绝缘膜，形成在所述第一外延半导体层的上方；
第一栅极电极，形成在所述第一栅极绝缘膜的上方；及
第二导电类型的第一源极/漏极区域，形成在所述第一区域中的所述第一外延半导体层和所述半导体衬底中；以及
第二晶体管，包括：
第二导电类型的第二杂质层，形成在所述半导体衬底的第二区域中；
第二外延半导体层，形成在所述第二杂质层的上方，且具有与所述第一外延半导体层的膜厚度不同的膜厚度；
第二栅极绝缘膜，形成在所述第二外延半导体层的上方，且具有与所述第一栅极绝缘膜的膜厚度相等的膜厚度；
第二栅极电极，形成在所述第二栅极绝缘膜的上方；及
第一导电类型的第二源极/漏极区域，形成在所述第二区域中的所述第二外延半导体层和所述半导体衬底中，
其中，所述第一外延半导体层的膜厚度大于所述第二外延半导体层的膜厚度，以及
形成所述第一杂质层的杂质的扩散速度高于形成所述第二杂质层的杂质的扩散速度。
2.根据权利要求1所述的半导体器件，还包括：
第三晶体管，包括：
第一导电类型的第三杂质层，形成在所述半导体衬底的第三区域中；
第三外延半导体层，形成在所述第三杂质层的上方，且具有与所述第一外延半导体层的膜厚度不同的膜厚度；
第三栅极绝缘膜，形成在所述第三外延半导体层的上方，且具有与所述第一栅极绝缘膜和所述第二栅极绝缘膜的膜厚度不同的膜厚度；
第三栅极电极，形成在所述第三栅极绝缘膜的上方；及
第二导电类型的第三源极/漏极区域，形成在所述第三区域中的所述第三外延半导体层和所述半导体衬底中；以及
第四晶体管，包括：
第二导电类型的第四杂质层，形成在所述半导体衬底的第四区域中；
第四外延半导体层，形成在所述第四杂质层的上方，且具有与所述第一外延半导体层的膜厚度不同的膜厚度；
第四栅极绝缘膜，形成在所述第四外延半导体层的上方，且具有与所述第一栅极绝缘膜和所述第二栅极绝缘膜的膜厚度不同的膜厚度；
第四栅极电极，形成在所述第四栅极绝缘膜的上方；及
第一导电类型的第四源极/漏极区域，形成在所述第四区域中的所述第四外延半导体层和所述半导体衬底中。
3.根据权利要求1所述的半导体器件，其中，
所述第二杂质层包含硼和碳。
4.根据权利要求3所述的半导体器件，其中，
所述第一杂质层包含砷。
5.根据权利要求1所述的半导体器件，其中，
所述第一杂质层包含硼和碳。
6.根据权利要求5所述的半导体器件，其中，
所述第二杂质层包含锑。
7.根据权利要求1所述的半导体器件，其中，
所述第一外延半导体层的表面高度与所述第二外延半导体层的表面高度相等。
8.一种半导体器件的制造方法，包括如下步骤：
在半导体衬底的第一区域中形成第一导电类型的第一杂质层；
在所述半导体衬底的第二区域中形成第二导电类型的第二杂质层；
在其中形成有所述第一杂质层和所述第二杂质层的所述半导体衬底的上方外延生长半导体层；
在所述半导体层的上方形成覆盖所述第一区域且暴露所述第二区域的掩模；
通过使用所述掩模去除所述半导体层的一部分，以使所述第二区域中的所述半导体层的厚度变薄；
去除所述掩模；
在所述第一区域中的所述半导体层的上方形成第一栅极绝缘膜，并且在所述第二区域中的所述半导体层的上方形成膜厚度与所述第一栅极绝缘膜的膜厚度相等的第二栅极绝缘膜；以及
分别在所述第一栅极绝缘膜的上方以及在所述第二栅极绝缘膜的上方形成第一栅极电极和第二栅极电极，
其中，形成所述第一杂质层的杂质的扩散速度高于形成所述第二杂质层的杂质的扩散速度。
9.根据权利要求8所述的半导体器件的制造方法，
还包括：在外延生长所述半导体层之前，
在所述半导体衬底的第三区域中形成第一导电类型的第三杂质层；以及
在所述半导体衬底的第四区域中形成第二导电类型的第四杂质层，其中
在形成掩模的过程中，在所述半导体层的上方形成暴露所述第一区域、所述第三区域以及所述第四区域且覆盖所述第二区域的掩模，
在通过使用所述掩模去除所述半导体层的一部分的过程中，也将所述第三区域和所述第四区域中的部分所述半导体层去除，
在形成所述第一栅极绝缘膜和所述第二栅极绝缘膜的过程中，在所述第三区域中的所述半导体层的上方以及在所述第四区域中的所述半导体层的上方进一步分别形成比所述第一栅极绝缘膜和所述第二栅极绝缘膜厚的第三栅极绝缘膜以及比所述第一栅极绝缘膜和所述第二栅极绝缘膜厚的第四栅极绝缘膜；以及
在形成所述第一栅极电极和所述第二栅极电极的过程中，在所述第三栅极绝缘膜的上方以及在所述第四栅极绝缘膜的上方进一步分别形成第三栅极电极和第四栅极电极。
10.根据权利要求8所述的半导体器件的制造方法，其中，
在形成所述第二杂质层的过程中，形成包含硼和碳的所述第二杂质层。
11.根据权利要求10所述的半导体器件的制造方法，其中，
在形成所述第一杂质层的过程中，形成包含砷的所述第一杂质层。
12.根据权利要求8所述的半导体器件的制造方法，其中，
在形成所述第二杂质层的过程中，形成包含锑的所述第二杂质层。
13.根据权利要求12所述的半导体器件的制造方法，其中，
在形成所述第一杂质层的过程中，形成包含硼和碳的所述第一杂质层。
14.一种半导体器件的制造方法，包括如下步骤：
在半导体衬底的第一区域中形成第一导电类型的第一杂质层；
在其中形成有所述第一杂质层的所述半导体衬底的上方外延生长第一半导体层；
在其上形成有所述第一半导体层的所述半导体衬底的第二区域中形成第二导电类型的第二杂质层；
在形成有所述第一杂质层、所述第二杂质层以及所述第一半导体层的所述半导体衬底的上方外延生长第二半导体层；
在所述第一区域中的所述第二半导体层的上方形成第一栅极绝缘膜，以及在所述第二区域中的所述第二半导体层的上方形成膜厚度与所述第一栅极绝缘膜的膜厚度相等的第二栅极绝缘膜；以及
分别在所述第一栅极绝缘膜的上方以及在所述第二栅极绝缘膜的上方形成第一栅极电极和第二栅极电极，
其中，形成所述第一杂质层的杂质的扩散速度高于形成所述第二杂质层的杂质的扩散速度。
15.根据权利要求14所述的半导体器件的制造方法，
还包括：在外延生长所述第一半导体层之后以及外延生长所述第二半导体层之前，
在所述半导体衬底的第三区域中形成第一导电类型的第三杂质层；以及
在所述半导体衬底的第四区域中形成第二导电类型的第四杂质层，其中
在形成所述第一栅极绝缘膜和所述第二栅极绝缘膜的过程中，在所述第三区域中的所述第二半导体层的上方以及在所述第四区域中的所述第二半导体层的上方进一步分别形成比所述第一栅极绝缘膜和所述第二栅极绝缘膜厚的第三栅极绝缘膜以及比所述第一栅极绝缘膜和所述第二栅极绝缘膜厚的第四栅极绝缘膜，以及
在形成所述第一栅极电极和所述第二栅极电极的过程中，在所述第三栅极绝缘膜的上方以及在所述第四栅极绝缘膜的上方进一步分别形成第三栅极电极和第四栅极电极。
16.根据权利要求14所述的半导体器件的制造方法，其中，
在形成所述第二杂质层的过程中，形成包含硼和碳的所述第二杂质层。
17.根据权利要求16所述的半导体器件的制造方法，其中，
在形成所述第一杂质层的过程中，形成包含砷的所述第一杂质层。
18.根据权利要求14所述的半导体器件的制造方法，其中，
在形成所述第二杂质层的过程中，形成包含锑的所述第二杂质层。
19.根据权利要求18所述的半导体器件的制造方法，其中，
在形成所述第一杂质层的过程中，形成包含硼和碳的所述第一杂质层。
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