CN102571268B

CN102571268B - 接收设备和数据传输设备

Info

Publication number: CN102571268B
Application number: CN201110166126.2A
Authority: CN
Inventors: 赤松学; 浜田勉; 上村健
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2010-12-07
Filing date: 2011-06-16
Publication date: 2017-04-12
Anticipated expiration: 2031-06-16
Also published as: US20120140855A1; US8699624B2; JP2012124643A; CN102571268A

Abstract

本发明提供了接收设备和数据传输设备。根据本发明的一个方面，接收设备包括：接收单元、逆变换单元和提取单元。接收单元接收通过基于预定的第一规则对包括多个位的发送数据和包括用于检测发送数据的差错的差错检测码的数据进行转换所生成的转换数据。逆变换单元基于预定的第二规则对由接收单元接收的转换数据以及通过对所接收的转换数据的部分位进行反转所生成的反转数据进行逆变换，来生成多个逆变换数据。提取单元从多个逆变换数据中提取在基于差错检测码的差错检测中未检测到差错的逆变换数据。

Description

接收设备和数据传输设备

技术领域

本发明涉及接收设备和数据传输设备。

背景技术

关于通过通信线传输的发送数据，相关技术(如JP-A-2008-294757)中已知通过对位信号“0”和“1”的数量进行均衡以改善DC平衡的用于执行8B/10B转换的数据传输设备。

JP-A-2008-294757中公开的数据传输设备包括用于发送数据的发送单元，和用于通过传输路径接收从发送单元发送的数据的接收单元。发送单元生成具有预定长度的帧，并对帧执行DC平衡转换。此外，发送单元将能够检测并校正差错的纠错码(ECC)添加至帧，并将该帧发送至接收单元。接收单元构造为对所接收的数据执行DC反转(reverse)平衡转换并且检测差错。如果检测到差错，则接收单元校正该差错。

已知这种能够检测并校正差错的ECC相比仅能检测差错的ECC会加长数据。

发明内容

相比当把能够检测并校正差错的ECC添加至要发送的数据时的情况，本发明提供一种能够缩短数据的接收设备和数据传输设备。

[1]根据本发明的一个方面，接收设备包括：

接收单元，其接收通过基于预定的第一规则对包括多个位的发送数据和包括用于检测发送数据的差错的差错检测码的数据进行转换所生成的转换数据；

逆变换(reverse conversion)单元，其基于预定的第二规则对通过接收单元接收的转换数据以及通过对所接收的转换数据的部分位进行反转所生成的反转数据进行逆变换，来生成多个逆变换数据；和

提取单元，其从所述多个逆变换数据中提取在基于差错检测码的差错检测中未检测到差错的逆变换数据。

在[1]的接收设备中，其中所述逆变换单元包括：

第一逆变换单元，其从接收单元获取具有包括多个位的数据单位中的转换数据，并对所获取的所述数据单位中的数据进行逆变换；

反转数据生成单元，其通过对通过第一逆变换单元获取的所述数据单位中的多个位中的部分位进行反转来生成多个反转数据；和

第二逆变换单元，其对由反转数据生成单元生成的多个反转数据进行逆变换。

[3]在[2]的接收设备中，其中所述反转数据生成单元生成多个反转数据，其中由第一逆变换单元获取的所述数据单位中的多个位的每1位均被反转。

[4]根据本发明的另一方面，数据传输设备包括：

[1]至[3]的接收设备；和

发送设备，其生成包括多个位的发送数据以及包括用于检测发送数据的差错的差错检测码的数据，并发送通过基于预定的第一规则对所生成的发送数据进行转换所生成的转换数据。

[5]在[1]的接收设备中，第一预定规则对应于第二预定规则。

相比于当把能够检测并校正差错的ECC添加至要发送的数据时的情况，[1]、[4]、和[5]的构造能够缩短数据。

[2]的构造通过替换出现差错处数据单位中的数据来校正差错。相比于当把数据单位中多个对象位(subject bit)中的至少2位反转时的情况，[3]的构造能够更容易地校正差错。

附图说明

下面基于附图对本发明的示例性实施例进行详细说明，附图中：

图1是示出了根据本发明第一示例性实施例的数据传输设备的构造的框图；

图2A和图2B示出了DC平衡转换之前和之后的数据示例；

图3是示出了解码单元的构造的框图；

图4是用于说明解码单元的操作的时序图；和

图5A和图5B示出了解码单元进行的差错校正的具体示例。

具体实施方式

[第一示例性实施例]

参照图1至图5B对第一示例性实施例进行说明。

(数据传输设备的构造)

图1是示出了根据本发明的第一示例性实施例的数据传输设备的构造的框图。数据传输设备1包括发送设备2、连接至发送设备2的通信线3、以及能够通过通信线3与发送设备2进行通信的接收设备4。例如，可以使用包括用于传输极性彼此相反的差分信号的一对信号线的差分信号线来作为通信线3。

(发送设备的构造)

发送设备2包括存储器接口21、连接至存储器接口21的存储器22、差错检测码添加单元23、DC平衡转换单元24、和发送单元25。

存储器接口21从外部装置接收发送数据，并首先将发送数据存储在包含诸如RAM(随机访问存储器)等的存储装置的存储器22中。存储器接口21读取存储在存储器22中的发送数据，并将所读取的发送数据输出至后续的差错检测码添加单元23。

差错检测码添加单元23基于从存储器接口21输出的发送数据生成用于检测发送数据的差错的差错检测码。差错检测码添加单元23将所生成的差错检测码、包头(header)、和脚注(footer)添加至发送数据，并将该发送数据输出至后续的DC平衡转换单元24。

由差错检测码添加单元23生成并添加的差错检测码可以检测在数据传输期间由于例如噪声所导致的差错，但可以不校正差错。例如，可以将CRC(循环冗余校验)码用作差错检测码。

从差错检测码添加单元23输出的发送数据和差错检测码是DC平衡转换单元24的对象数据。DC平衡转换单元24执行DC平衡转换以改善DC平衡，使得在通过通信线3进行传输期间信号“0”或“1”不连续。

此示例性实施例描述了应用8B/10B转换作为DC平衡转换的情况。8B/10B转换参照预登记的转换表，将8位字节数据转换成数据单位中的10位数据。通过8B/10B转换，例如将8位数据“00000000”转换成10位数据“1001110100”，以及将8位数据“11111111”转换成10位数据“1010110001”。8B/10B转换导致了20％的系统开销，但是可以嵌入用于使串行发送的位流在接收侧同步的时钟信号，因此8B/10B转换可以通过同一信号线同时发送数据和时钟。

DC平衡转换单元24生成转换数据，其中对象数据参照转换表将每个8位数据转换成10位数据，并将转换数据输出至后续的发送单元25。

发送单元25对从DC平衡转换单元24输出的转换数据进行并/串转换，并通过诸如差分收发机的发送电路将所述转换数据通过通信线3发送至接收设备4。

图2A示出了DC平衡转换单元24进行DC平衡转换之前的数据示例。图2B示出了DC平衡转换单元24进行DC平衡转换之后的数据示例。

如图2A所示，在DC平衡转换之前的数据包10中，将CRC码13作为差错检测码添加至发送数据12。将包头添加至发送数据12的前部，将脚注14添加至CRC码13的后面。在此图示出的示例中，发送数据12为256字节(2048位)，CRC码13为2字节(16位)，包头11和脚注14各为2字节(16位)。

在DC平衡转换之后的数据包10A中，发送数据12A为2560位，CRC码13A为20位，包头11A和脚注14A均为20位。该数据包10A是DC平衡转换数据的一个示例。

(接收设备的构造)

接收设备3包括连接至通信线3的接收单元41、用于解码通过接收单元41接收的数据的解码单元50、存储器接口42、和连接至存储器接口42的缓冲存储器43。

接收单元41接收发送设备2通过通信线3发送的串行数据，将此串行数据转换成10位并行数据，并将此10位并行数据输出至解码单元50。在接收单元41后面的解码单元50中，将一组10位并行数据看作一个单位。

解码单元50解码从接收单元41输出的并行数据，从解码的并行数据中提取发送数据，并将发送数据输出至存储器接口42。在后文对解码单元进行详细说明。

存储器接口42将从解码单元50输出的发送数据存储在包括诸如RAM等的存储单元的存储器43中。存储器接口42根据来自外部的读取信号输出存储在存储器43中的发送数据。

(解码单元的构造)

图3是示出了解码单元50的构造的框图。解码单元50包括诸如ASIC(专用集成电路)等硬件。

解码单元50包括第一逆变换单元51、反转数据生成单元52、第二逆变换单元53、第一至第十数据选择单元540-549、第一至第十CRC计算单元550-559、非反转数据CRC计算单元55、存储器控制单元56、和作为存储单元的存储器57。第一逆变换单元51、反转数据生成单元52、和第二逆变换单元53是本发明的逆变换单元的示例。第一至第十CRC计算单元550-559、非反转数据CRC计算单元55、和存储器控制单元56是本发明的提取单元的示例。

第一逆变换单元51参照DC平衡转换表500对以从接收单元41获得的10位并行数据为一个单位顺次执行DC平衡逆变换。DC平衡转换表500被设置为对应于发送设备2的DC平衡转换单元24所参照的转换表。

第一逆变换单元51将DC平衡逆变换后的8位数据作为输出数据D0输出至数据总线511。如果对应于从接收单元41获得的10位数据的8位数据未登记在DC平衡转换表500中(如果无法进行逆变换)，则第一逆变换单元51将表示存在逆变换差错的差错信号Err输出至信号线512，同时将具有预定值(例如“00000000”)的8位数据作为输出数据D0输出至数据总线511。仅当第一逆变换单元51输出预定值时，差错信号Err才保持0N。

另外，第一逆变换单元51将DC平衡转换之前的10位数据(从接收单元41获得的数据)输出至10位数据总线513。

反转数据生成单元52通过数据总线513获得由接收单元41转换的并行10位数据，并生成包括十个10位的反转数据，其中在反转数据中10位数据的从第一位(最低有效位)到第十位(最高有效位)的每个位都被反转。也即，在所述十个中每一10位中，都对10位中的一位进行反转。

第二逆变换单元53对由反转数据生成单元52参照DC平衡转换表500所生成的十个反转数据中的每一个执行DC平衡逆变换，并生成十个对应于每个反转数据的8位数据。

从第一逆变换单元51输出至数据总线511的第一逆变换数据、从第二逆变换单元53输出并且通过反转数据的逆变换(第一至第十位中的任一位都被反转)生成的第二逆变换数据、和从第一逆变换单元51输出至信号线512的差错信号Err输入至第一至第十数据选择单元540-549中。其中反转数据(第一位被反转)被逆变换的第二逆变换数据输入至第一数据选择单元540。其中反转数据(第二位被反转)被逆变换的第二逆变换数据输入至第二数据选择单元541。其中反转数据(第三位被反转)被逆变换的第二逆变换数据输入至第三数据选择单元542。在此省略后续数据选择单元中的输入数据。

如果差错信号Err为OFF，则第一至第十数据选择单元540549将第一逆变换数据输出作为反转数据D1-D10。如果差错信号Err为ON，则第一至第十数据选择单元540-549将第二逆变换数据输出作为反转数据D1-D10。

换句话说，当无法在第一逆变换单元51中进行逆变换并且输出预定值作为第一逆变换数据时，第一至第十数据选择单元540-549输出第二逆变换数据。当能够在第一逆变换单元51中进行逆变换时，第一至第十数据选择单元540-549输出第一逆变换数据。

这些输出数据D1-D10输入第一至第十CRC计算单元550-559和存储器控制单元56。

第一至第十CRC计算单元550-559基于从第一至第十数据选择单元540-549输出的第一或第二逆变换数据顺次计算作为差错检测码的CRC码，并将CRC码输出至存储器控制单元56。

非反转数据CRC计算单元55连接至数据总线511，顺次计算从第一逆变换单元51输出的第一逆变换数据的CRC码，并将CRC码输出至存储器控制单元56。

非反转数据CRC计算单元55和第一至第十CRC计算单元550-559构造为在相比于输出数据D0-D10的变化周期晚一个周期的时刻将CRC码输出至存储器控制单元56。

存储器控制单元56将从第一逆变换单元51输出的数据D0和从第一至第十数据选择单元540-549输出的输出数据D0-D10顺次存储在存储器57的各不同区域。

当第一逆变换单元51获得作为逆变换差错检测码的CRC码(包含在通过接收单元31接收的包中的CRC码)时，存储器控制单元56确定所获得的CRC码(下文中将此CRC码称为“接收CRC码”)是否与从非反转数据CRC计算单元55输入的CRC码匹配。作为确定的结果，如果两个CRC码匹配，则存储器控制单元56从存储器57读取一系列顺次存储输出数据D0的数据，并将此数据输出至后续的存储器接口42。

如果接收CRC码和从非反转数据CRC计算单元55输入的CRC码不匹配，则存储器控制单元56确定从第一至第十CRC计算单元550559输入的CRC码和接收CRC码之间是否存在任何匹配。作为此确定的结果，如果存在匹配，则存储器控制单元56读取顺次存储了第一至第十数据选择单元540-549的输出数据D1-D10中与对应于和接收码匹配的CRC码的输出数据的一系列数据，并将该数据作为差错校正后的发送数据输出至后续的存储器接口42。

例如，如果从第四CRC计算单元553输入的CRC码与接收CRC码匹配，则存储器控制单元56读取顺次存储了第四选择单元543的输出数据D4的一系列数据，并将该数据输出至后续的存储器接口42。

如果从第一至第十CRC计算单元550-559输入的CRC码与接收CRC码之间不存在匹配，则存储器控制单元56不将数据输出至存储器接口42，而将数据包的重发送请求信号输出至发送设备2。

存储器控制单元56可以构造为将顺次存储了第一至第十数据选择单元540-549的输出数据D1-D10中任一个的数据(其对应于从第一至第十CRC计算单元550-559输入的CRC码中与接收CRC码匹配的CRC码)输出至存储器接口42，而不确定接收CRC码是否与从非反转数据CRC计算单元55输入的CRC码匹配。在此构造下，如果通过接收单元41接收的数据中不存在差错，则可以输出校正数据，因为从第一至第十CRC计算单元550-559输入的CRC码全部与接收CRC码匹配。该构造可以省略非反转数据CRC计算单元55。

(解码单元的操作)

图4是示出了当从发送设备2接收的发送数据中第二字节数据d2无法进行逆变换时，差错信号Err、第一逆变换单元51的输出数据D0、和第一至第十数据选择单元540-549的输出数据D1-D10中的变化的示例的时序图。

当差错信号Err为0N时，第一至第十数据选择单元540549输出第一位反转和逆变换后的第二逆变换数据。于是，当在输出数据D0中指示d2时，输出数据D1-D10中的第一至第十位分别指示为d2₁-d2₁₀。当差错信号Err为OFF时，在第一至第十数据选择单元540549的输出数据D1-D10中指示与输出数据D0相同的数据。

图5A和图5B示出了差错校正单元321c的差错校正的具体示例。图5A示出了从发送设备2发送的发送数据和被接收设备接收的接收数据中每一个数据的10位。图5B示出了其中在DC平衡逆变换中出现差错的10位中的每1位均被反转的数据，以及相应的8位数据。

如同5A所示，发送数据是“0010111011”而接收数据是“0010110011”，其中在第四位出现差错。在这种情况下，无法通过第一逆变换单元51进行逆变换，差错信号Err保持ON一个周期。

如图5B所示，反转数据生成单元52生成十个反转数据，其中10位数据的第一位至第十位中的每一位均被反转。第二逆变换单元53参照DC平衡转换表500对此反转数据进行逆变换，并将数据输出至第一至第十数据选择单元540-549。如果无法在DC平衡转换表500中获得对应的8位数据，则第二逆变换单元53将预定值(例如图5B中的“0”)输出至第一至第十数据选择单元540-549。

结果，在差错信号Err为ON的时刻，图5B右侧的每个数据(十进制)被指示为输出数据D1-D10。在输出数据D1-D10中，由于D4(即第四位被转换并且被逆变换的输出数据)对应于接收数据，因此从第四CRC计算单元553输出的CRC数据与接收CRC数据匹配，并且从第四数据选择单元543顺次输出并且存储在存储器57中的一系列数据输出至存储器接口来作为差错校正后的发送数据。

[其它示例性实施例]

本发明不限于第一示例性实施例，在不改变本发明的宗旨的前提下可以获得本发明的各种变型。

例如，在第一示例性实施例中，反转数据生成单元52生成多个反转数据，其中10位中的1位被反转。然而，反转数据生成单元52可以生成多个反转数据(55个反转数据)，其中10位中的1位以及2位被反转，并且可以提供对应于该反转数据的第二逆变换单元、数据选择单元、和CRC计算单元。此外，解码单元可以构造为对至少3位进行反转。

在第一示例性实施例中，发送设备2执行8B/10B转换，接收设备4执行8B/10B逆变换。不过本发明不限于此实施例。例如，发送设备2可以基于预定规则执行编码，接收设备4可以基于对应于发送设备2中的编码次序的预定解码次序来执行解码。

在第一示例性实施例中，解码单元50包括诸如ASIC(专用集成电路)等的硬件。不过本发明不限于此实施例。解码单元50的每个单元的功能都可以由基于预存储的程序进行操作的CPU(中央处理单元)来实现。

基于例示和说明的目的提供了对本发明的示例性实施例的前述说明。并非排它或者意在将本发明限制为所公开的精确形式。多种变型和修改对于本领域技术人员来说是显而易见的。实施例的选择和描述是为了最佳地阐述本发明的原理及其实际应用，从而使得本领域技术人员理解本发明的各种实施例并且不同的实施例适用于特定的应用场合。本发明的范围由权利要求及其等价形式限定。

[参考标号说明]

1数据传输设备

2发送设备

4接收设备

3通信线

10、10A包

11、11A包头

12、12A发送数据

13、13A CRC码

14、14A脚注

21存储器接口

22存储器

23检测码添加单元

24DC平衡转换单元

25发送单元

41接收单元

42存储器接口

43缓冲存储器

50解码单元

51第一逆变换单元

52反转数据生成单元

53第二逆变换单元

55非反转数据CRC计算单元

56存储器控制单元

57存储单元

500DC平衡转换表

540-549第一至第十数据选择单元

550-559第一至第十CRC计算单元

Claims

1.一种接收设备，包括：

接收单元，其接收通过基于预定的第一规则对包括多个位的发送数据和包括用于检测所述发送数据的差错的差错检测码的数据进行转换所生成的转换数据；

逆变换单元，其基于预定的第二规则对由所述接收单元接收的转换数据以及通过对所接收的转换数据的部分位进行反转所生成的反转数据进行逆变换，来生成多个逆变换数据，所述逆变换单元包括：

第一逆变换单元，其以包括多个位的数据单元的形式从所述接收单元获取转换数据，并通过对所获取的所述数据单元中的数据进行逆变换来生成第一逆变换数据；

反转数据生成单元，其通过对由所述第一逆变换单元获取的所述数据单元中的多个位中的部分位进行反转来生成多个反转数据；

第二逆变换单元，其通过对由所述反转数据生成单元生成的多个反转数据进行逆变换来生成第二逆变换数据，其中所述多个逆变换数据包括所述第一逆变换数据和所述第二逆变换数据；和

DC平衡转换表，所述第一逆变换单元参照所述DC平衡转换表生成所述第一逆变换数据并且所述第二逆变换单元参照所述DC平衡转换表生成所述第二逆变换数据，和

提取单元，当检测到所述第一逆变换数据是预定值并且检测到差错时，所述提取单元从所述多个逆变换数据中提取所述第二逆变换数据，并且当检测到所述第一逆变换数据不是预定值并且未检测到差错时，所述提取单元从所述多个逆变换数据中提取所述第一逆变换数据，

其中在提取之前通过所述第一逆变换单元和所述第二逆变换单元应用DC平衡逆变换。

2.根据权利要求1所述的接收设备，其中所述反转数据生成单元生成多个反转数据，在反转数据中，由所述第一逆变换单元获取的所述数据单元中的多个位中的每1位均被反转。

3.一种数据传输设备，包括：

根据权利要求1或2所述的接收设备；和

发送设备，其生成包括多个位的发送数据以及包括用于检测所述发送数据的差错的差错检测码的数据，并发送通过基于预定的第一规则对所生成的发送数据进行转换所生成的转换数据。

4.根据权利要求1所述的接收设备，其中预定的第一规则对应于预定的第二规则。