CN102449772A

CN102449772A - 肖特基器件

Info

Publication number: CN102449772A
Application number: CN2010800227994A
Authority: CN
Inventors: S.康塞克
Original assignee: GLO AB
Current assignee: QuNano AB
Priority date: 2009-03-25
Filing date: 2010-03-25
Publication date: 2012-05-09
Also published as: WO2010110733A1; KR20120003463A; US8766395B2; EP2412028A4; US20120012968A1; EP2412028A1; JP2012521655A

Abstract

根据本发明的器件包括由半导体纳米线（1）和金属接触体（5）之间的金属—半导体结所形成的肖特基势垒。金属接触体（5）沿其长度至少部分地包封各纳米线（1）的周缘区域。纳米线（2）包括为金属—半导体结的部分的低掺杂区域。该低掺杂区域可由纳米线分段、由整个纳米线、或以带有高度掺杂的纳米线芯部（3）和包括在壳体（4）中的低掺杂区域的芯—壳构造而形成。器件可利用根据本发明的方法制成，其中使用两种不同的生长模式，第一包括从衬底（2）轴向生长，从而给出用于形成金属—半导体结的合适模板，以及第二步骤包括径向生长，从而能够控制低掺杂区域内的掺杂等级。

Description

肖特基器件

技术领域

本发明涉及包括肖特基势垒的器件。特别地，本发明涉及包括由位于半导体纳米线和金属接触体之间的金属—半导体结所形成的肖特基势垒的器件。

背景技术

在金属-半导体接触中，存在两个主要的组：欧姆接触和肖特基接触。欧姆接触是指如下的金属—半导体接触，其具有相对于半导体的串联电阻而言可忽略的接触电阻、以及相比于在包括金属—半导体接触的器件上的总电压降而言金属—半导体接触上的小电压降。肖特基接触包括整流金属—半导体结，被称作肖特基势垒或肖特基二极管。势垒高度由结的金属部分的功函数和半导体部分的电子亲和势之间的差异确定。

肖特基二极管具有很多优于传统pn二极管的优点，其优点之一是与电流输送归因于少数载流子的pn二极管对比而言，它是多数载流子器件。因此，该器件不呈现少数载流子存储效应（minority carrier storage effect），使它成为高速应用中的非常具有吸引力的选择。另外，由于肖特基二极管是多数载流子器件，且电流流动机构是越过势垒的热电子发射的机构，因此开启电压几乎全部由金属功函数、半导体的电子亲和势以及结处的表面状态限定。这给出比在pn二极管中更低的低开启电压以及更高的反向饱和电流密度。

宽带隙的半导体特别适用于肖特基二极管。当与Si比较时，它们提供在击穿电压方面的改进性能、较低的泄漏电流、较高的温度稳定性、较快的反向恢复时间以及正温度系数电阻。后者对于防止并联二极管应用中的热击穿有用。考虑到所有这些优点，可以理解的是，宽带隙肖特基二极管的广泛采用将意味着在效率以及诸如开关模式电源（switch-mode power supply）应用中的较低功耗方面的显著改进。另一优点是由于宽带隙肖特基二极管相比于Si基对应物可在在更高温度下操作，因此由于可以减小散热片的尺寸而可以将总封装尺寸制造得更小。

在可获得的宽带隙半导体中，对于肖特基二极管应用中的SiC和GaN存在特别利益。高性能肖特基二极管已例如在CA2515173和EP1947700中描述过，其中二极管由生长在GaN衬底上的外延GaN和生长在SiC衬底上的外延AlGaN制成。另外，US6,768,146描述由生长在蓝宝石衬底上的GaN制成的肖特基二极管。然而，当使用所述的材料组合时，问题出现了。最显著问题是成本。由于衬底的高成本，这些器件的制造变得非常昂贵。除此之外，SiC需要非常高的生长温度，超过1500℃，这也显著增加生产成本。

近来，已例示包括作为金属—半导体结的部分的纳米线的肖特基二极管。WO 2005/124872公开一种由生长在衬底上的单导电类型的半导体纳米线以及设置在半导体纳米线相对端部上的金属接触体所形成的肖特基二极管。WO 2004/109815公开包括在半导体纳米线末端上沉积有金属以形成金属—半导体结的半导体纳米线阵列的肖特基二极管。在WO 2007/021069中，在具有pn结的半导体纳米线阵列的顶部上形成金属接触体层，以形成肖特基接触。这些纳米线肖特基二极管受益于纳米线的小横截面积以实现小器件面积、以及不可避免地也受益于使用诸如GaN的宽带隙半导体。此外，从WO 2007/021069中获知通过使用纳米线可避免由于GaN生长导致的晶格失配所引起的问题。

发明内容

现有技术在能够生产宽带隙肖特基二极管方面具有缺点。

本发明的目的是克服现有技术的至少一些缺点。这是由独立权利要求中限定的器件和方法来实现的。

根据本发明的器件包括由半导体纳米线和第一金属接触体之间的金属—半导体结所形成的肖特基势垒。第一金属接触体沿其长度至少部分地包封各半导体纳米线的周缘区域。因此，金属—半导体结至少部分地沿半导体纳米线的径向方向。

也经由纳米线的基部接触半导体纳米线。这可通过从其上生长纳米线的高掺杂的缓冲层，例如Si衬底上的高掺杂III-V族层来完成。

半导体纳米线包括为金属—半导体结的部分的低掺杂区域。该低掺杂区域可包括纳米线的轴向纳米线分段、整个纳米线或带有高掺杂的纳米线芯部和包括在壳体中的低掺杂区域的芯—壳构造。

在芯-壳构造中，壳体至少在由第一金属接触体包封的周缘区域内围绕纳米线芯部，且纳米线芯部具有比壳体显著更高的掺杂等级，使得本质上纳米线芯部作用为导体，且壳体或其部分作用为肖特基势垒的耗尽区。因此，金属—半导体具有径向设计。

径向设计也可用包括第一分段和第二分段的半导体纳米线来实现。第二分段是低掺杂的，并与上述低掺杂区域对应，其有助于形成金属—半导体结。第一分段是高度掺杂的以作用为连接到金属—半导体结的导体。

具有低掺杂壳体层的芯—壳构造可通过根据本发明的方法来实现。该方法基于利用两种不同生长模式，第一给出用于形成金属—半导体结的合适模板，以及第二步骤能够控制低掺杂区域内的掺杂等级。

一种用于形成根据本发明的包括由半导体纳米线和金属接触体之间的金属—半导体结所形成的肖特基势垒的器件的方法，包括步骤：

—在第一步骤中，沿轴向生长纳米线芯部，以形成用于形成金属—半导体结的模板；

—在第二步骤中，改变生长模式，并在所述纳米线芯部上沿径向生长壳体；以及

—在壳体上提供第一金属接触体。

由于本发明，故可以以低成本制造宽带隙的肖特基二极管，并还保持高可靠性。特别地，本发明使得可以制造接近无缺陷的宽带隙肖特基二极管。

本发明的另一优点是，所用的材料系统和技术使得可以以非常高的产量制造肖特基二极管。

本发明的又一优点是，它增加在同一衬底上将标准Si微电子器件和诸如肖特基二极管的宽带隙半导体双端子器件一体化的可能性。因此，标准Si衬底可用于制造标准Si微电子器件以及制造高质量、无缺陷的III-V族半导体电子装置。

在标准Si晶片上一体化的举例可是将晶片的第一部分或多个部分、纳米线设置为形成肖特基二极管。在晶片的第二部分或多个部分上，可设置标准半导体部件，例如MOS（金属氧化物半导体）晶体管、场效应晶体管（FET）、特定用途集成电路（ASIC）以及电阻和电容。这就提供在标准Si衬底上将高性能纳米线器件和标准半导体电子装置完全一体化的可能性，但却将生产成本保持在合理水平上。

在从属权利要求中限定了本发明的其他实施方式。当结合附图和权利要求考虑时，从本发明的实施方式的示例的以下详述中，本发明的其他目的、优点和新颖特征将变得清楚。

附图说明

现将参照附图描述本发明的优选实施方式，其中：

图1示意性地图示根据本发明的沿生长方向具有有限延伸的纳米线；

图2示意性地图示根据本发明的包括肖特基势垒的纳米线结构，肖特基势垒具有位于纳米线顶部上的第一接触体和通过衬底连接到纳米线的第二接触体；

图3示意性地图示根据本发明的包括呈芯-壳构造的径向肖特基势垒的纳米线结构；

图4示意性地图示根据本发明的包括带有纳米线的径向肖特基势垒的纳米线结构，纳米线具有纵向异质结构；以及

图5和6分别示意性地图示图3和图4的纳米线结构的变型。

具体实施方式

以下将描述的实施方式全部基于使用纳米线并为了该应用的目的，术语纳米线可理解为具有其宽度或直径为纳米线尺寸的形状的结构。这种结构也常称作纳米晶须、一维纳米元件、纳米棒等。然而，纳米线也可受益于不具有非长形形状的纳米线的一些独特性质。举例而言，非长形纳米线，例如具有锥体形状或仅与几个外延层一样薄的非长形纳米线，可形成在具有相对大缺陷密度的衬底材料上，以为进一步加工提供无缺陷模板。

本发明的纳米线生长在衬底上，在微电子领域内常称作晶片。衬底可包括位于其表面上的一个或多个表面层。这些层常称作缓冲层，且在这种应用中，术语“衬底”可替换地指诸如晶体Si衬底的单一衬底、或衬底与缓冲层一起的结构。

优选地利用选区生长技术，例如无需使用微粒作为催化剂就生长纳米线的WO 2007/102781和WO 2008/085129中所述的那些，生长纳米线。也可利用通过公知的微粒辅助生长、或US专利第7,335,908号中所述的所谓的VLS（气—液—固）机构、以及不同类型的化学束外延和气相外延方法，在衬底上形成纳米线的最广泛工艺。

已经在不同衬底上，甚至Si衬底上生长接近无缺陷的宽带隙材料的纳米线，例如GaN和AlGaN。纳米线可直接生长在衬底上，或通过首先在衬底上提供III-V族材料的缓冲层、并且其后在缓冲层上生长纳米线。在通过例如如WO 2009/054804中所示的III-族材料前体的预流而在衬底上设置的终止层，可辅助在Si上获得竖直排列的半导体纳米线。

基本上，根据本发明的器件包括至少一个半导体纳米线1和第一金属接触体5，其中半导体纳米线1和第一金属接触体5之间的金属—半导体结形成肖特基势垒。

参见图1，根据本发明的一种实施方式的器件包括至少一个半导体纳米线1和第一金属接触体5，至少一个半导体纳米线1从衬底2生长，因此从衬底2突出，并连接到在半导体纳米线2的基部处作用为导体的传导元件，第一金属接触体5设置在半导体纳米线1的相对端部上。至少在邻近金属—半导体结的分段中的半导体纳米线1具有低掺杂等级。

举例而言，如图1所示，该器件包括具有低掺杂等级，诸如n型III-V族材料的半导体纳米线1的阵列，半导体纳米线1的阵列从具有比半导体纳米线1的大体更高的掺杂等级，例如n++型III-V族材料的公共缓冲层9大体沿轴向生长，且将第一金属接触体5设置在半导体纳米线1的与衬底2相对的端部上。这就形成金属（Me）接触体// n型III-V族纳米线/n++型III-V族缓冲层的序列，双斜线表示金属—半导体结的位置。介电隔离部7设置在第一金属接触体5与衬底2之间，并填充半导体纳米线2之间的间隙。缓冲层9作用为连接到各金属—半导体结的导体。举例而言，通过在高掺杂的缓冲层9上设置第二接触体6，优选地形成欧姆接触，来形成双端子器件。介电隔离部7可包括在半导体纳米线2的生长中使用的介电生长掩膜（未示出）。

虽然以均匀掺杂的半导体纳米线1例示，但纳米线可包括不同组成和/或掺杂的一个或多个分段。例如，纳米线1可在邻近衬底之处生长具有高掺杂等级的第一分段并在邻近金属—半导体结之处生长具有低掺杂等级的第二分段，使得第一分段作用为连接到金属—半导体结的导体。

一个或多个半导体纳米线1也可由除缓冲层9之外的其他装置接触。例如，卷绕接触（wrap around contact）可用在纳米线1的基部处，或者衬底2可被掺杂以提供横向延伸或穿过衬底2延伸的导体。

上述实施方式的第一金属接触体5可设置在各纳米线1的自由端表面上，其典型地被刻面（facetted）或被平面化，或者，它延伸出至各纳米线1的周缘区域上，由此包封各纳米线1的端部。术语“周缘区域”用于该申请的目的可理解为在半导体纳米线的弯曲侧壁处。

图2示意性地图示出根据本发明的器件的一个示例，该器件包括由n型GaN制成的半导体纳米线1的阵列，各半导体纳米线1从位于由Si制成的衬底2上的由n++型GaN制成的公共缓冲层9生长。第一金属接触体5设置在半导体纳米线1的与衬底2相对的端部上，以形成肖特基势垒。铂（Pt）和镍（Ni）已证明对n型GaN形成高质量肖特基接触，且可使用这两者的任一个，然而并不局限于此。在这种特定示例中，生长掩膜10已被用在缓冲层9上，以定位半导体纳米线2，并限定它们的直径。高掺杂的缓冲层9作用为半导体纳米线1的公共电极，并且，优选地适于形成欧姆接触的第二接触体（未示出）设置在缓冲层9上的某处，或者缓冲层9由其他装置电连接。虽然介电生长掩膜设置在缓冲层9上，并将第一金属接触体5与缓冲层9隔离，但介电隔离部优选地设置为给出附加隔离以容许高压操作，即超过100 V的高压操作。

对形成肖特基二极管特别重要的诸如GaN的很多III-V族材料，由于缺乏可兼容衬底，故通常包括很多螺旋位错（threading dislocation）和堆垛层错（stacking fault）。对于现有技术的GaN基器件，SiC、Al₂O₃以及Si是最常用的。不幸地是，这些材料相对于GaN晶格失配。并且，它们遭受相对于GaN的高热膨胀失配。此外，SiC和Al₂O₃昂贵，并且在大晶片尺寸方面尚不能商业购得。由于纳米线的小足迹（footprint），故它们通过在三维上放松到最佳晶体尺寸而容纳晶体差异（crystal discrepancy）。例如，US 7,335,908机会利用上述以沿纳米线的轴向方向生长严重晶格失配的序列的机会，且已经显示，选择性地生长的GaN纳米线形成具有大体无螺旋位错或堆垛层错的晶体结构。在这种意义上，根据本发明的半导体纳米线可被视为比普通平面衬底基本上更好的用于形成金属—半导体结的模板。另外，已经注意到，GaN纳米线的螺旋位错或堆垛层错的量看起来比在它们在上面生长的GaN块材料中的小得多。因此，该器件性能可与缓冲层9或衬底2的劣化性能无关。虽然用GaN例示，但这也应用于其他宽带隙的III-V族半导体。

参照图1-2描述的上述实施方式可称为具有大体轴向的金属—半导体结，而参照图3－6描述的下述实施方式具有呈芯—壳构造的、或带有具有沿轴向变化的掺杂等级的半导体纳米线的大体径向的金属—半导体结。根据本发明的这种径向肖特基器件包括至少一个半导体纳米线1、或如图3中所示的半导体纳米线阵列、以及第一金属接触体5，其中各半导体纳米线1与第一金属接触体5之间的金属—半导体结形成肖特基势垒。第一金属接触体5设置在各半导体纳米线1上，使得它沿着其长度至少部分地包封各半导体纳米线1的周缘区域。

参见图3，半导体纳米线1包括纳米线芯部3和壳体4。壳体4至少在由第一金属接触体5所包封的周缘区域内围绕纳米线芯部3，且纳米线芯部3具有比壳体4显著更高的掺杂等级，使得本质上纳米线芯部3作用为导体，且壳体4或其部分作用为肖特基势垒的耗尽区。

举例而言，纳米线芯部3包括高掺杂的III-V族材料，例如n++型GaN。具有显著更低程度的掺杂的III-V族材料，诸如n型GaN的壳体4生长在高掺杂的纳米线芯部12上。第一金属接触体设置在壳体4上，因此与较少掺杂的半导体一起形成半导体纳米线1中的肖特基势垒。半导体纳米线1的芯部3工作为导体，即呈现低电阻。材料序列可为Me//n型III-V族壳体/n++型III-V族芯部/n++型III-V族缓冲层。高掺杂的纳米线芯部3和高掺杂的缓冲层二者均作用为电极。将再次需要介电隔离部以将第一金属接触体5与缓冲层9以及与半导体纳米线1的基部隔离。

在根据图4的本发明的另一实施方式中，器件具有带有在半导体纳米线1中变化的掺杂等级的径向设计。举例而言，纳米线1首先沿轴向生长，以形成包括高掺杂的III-V族材料的第一分段1a。其后，具有低掺杂等级的III-V族材料的至少第二分段1b沿轴向方向生长在第一分段1a上。然后，第一金属接触体5设置在半导体纳米线的第二分段1b上，使得第一金属接触体5至少覆盖第二分段1b的周缘区域，并与第一分段1a和衬底2隔离。这就形成诸如材料序列Me//n型III-V族纳米线分段/n++型III-V族纳米线分段/n++型缓冲层。

根据本发明的纳米线肖特基器件的径向设计具有若干优点。用于轴向生长和径向生长的生长条件是不同的。通过增大生长分子在晶体表面上的迁移路径长度，通常如WO 2008/085129中公开的通过降低V/III比率，即轴向生长相利用比径向生长相显著更低的V/III材料比率，或者降低总生长压力，能够实现轴向或纳米线生长。生长条件的这些适应性的缺点增加了杂质原子与列V族空位的结合。这就导致材料中的较高的本底掺杂和深度缺陷，并且可能恶化获得具有可接受半导体性能的低掺杂材料的可能性。因此，径向设计能够在生长期间使掺杂等级发生较大变化，并且它比在轴向设计中更容易控制位于金属—半导体结邻近处的半导体材料的掺杂等级。

基本上，一种用于形成包括至少一个半导体纳米线1和第一金属接触体5的器件的方法，其中半导体纳米线1和第一金属接触体5之间的金属—半导体结形成肖特基势垒，包括：

—在第一步骤中，沿轴向生长纳米线芯部3，以形成用于形成金属—半导体结的模板，其中模板大体上无螺旋位错和堆垛层错；

—在第二步骤中，改变生长模式，并在纳米线芯部3上沿径向生长壳体4；以及

—在壳体上提供第一金属接触体5，其中第一金属接触体5沿其长度至少部分地包封各半导体纳米线1的周缘区域。

第一步骤能够实现在螺旋位错和堆垛层错方面无缺陷材料的生长。然而，在大量纳米线中仍存在这种缺陷的小可能性，这种缺陷的存在将可以忽略。当改变到径向生长时，壳体外延地继承了模板的这种有利性能，即缺少诸如螺旋位错和堆垛层错的缺陷，同时降低杂质和空位等级。这就能够实现较宽跨度的潜在的掺杂等级，同时保留上述有利性能。如上述，径向生长相通常利用比轴向生长相显著更高的V/III族材料比率。可在WO 2008/085129中发现V/III族比率的示例。径向生长也可用不同材料组成、掺杂等重复，给出具有多层或分级构造的壳状结构。

利用用于生长本发明的半导体纳米线的选择性生长区域技术即无催化剂生长技术的一个优点是，当生长条件适于不同生长机制或掺杂时，不必考虑催化过程的化学作用。

由于较大的结表面，故径向设计潜在地给出更坚固耐用和可靠的肖特基二极管。通过改变纳米线的长度、或通过改变第一金属接触体的覆盖范围，可以调整结表面。当使用金属—半导体结设置在半导体纳米线1的非常极端处的轴向设计时，短路风险较高。

由于径向设计，肖特基器件的足迹变得比用现有技术可能获得的小得多，并因此封装密度可变得比平面技术的封装密度高至少5倍。

纳米线的最佳足迹由耗尽区的宽度确定，耗尽区的宽度根据金属—半导体结邻近处的半导体区域的掺杂等级而定。对于图1和2的实施方式，纳米线在整个宽度上都是低掺杂的，且耗尽发生在该低掺杂区域中。对于径向设计而言，低掺杂区域优选地包括于壳体层4中，且高掺杂芯部3作用为导体。然后，纳米线芯部3的直径具有较低重要性，而壳体层4中的低掺杂区域的厚度对性能具有大影响。纳米线直径通常介于5 nm到150 nm的范围内，但可大到500 nm，且最佳直径可根据器件的设计和预定用途而改变。由于纳米线可具有不同的横截面形状，因此该直径意图称作有效直径。

在该申请中未给出关于用于轴向和径向生长的III族和V族材料前体的方法细节，这是因为这些是本领域中已知的。根据III-V族材料的选择，不同前体均是可得到的。不同前体将导致不同的流速合适值，并因此V/III比率将相应地需要调整。本领域技术人员可基于以上和现有技术中给出的教示进行这些调整。

本发明的器件的半导体纳米线1可遵循预定器件布局而在预定位置或区域处生长。可利用光刻工艺来限定图案。

如上所述，介电隔离部7设置成将第一金属接触体5与衬底2隔离。当在第一和第二接触体5、6之间施加足够高电压时，该电压由介电隔离部3的材料和厚度确定，电击穿引起电流通过器件自由流动。介电隔离部7设置成防止电击穿，并适于抵抗一定的电势差。介电隔离部的一个示例是二氧化硅层，然而并不局限于此，假定每纳米介电质1V的击穿电场，二氧化硅层需要大于1000 nm厚以抵抗1 kV电压。

衬底2或其形成穿过衬底的通孔的至少一部分可根据以下的高掺杂等级的限定而被掺杂至非常高的掺杂等级，以实现电导性能。这能够实现将第一金属接触体5放置在衬底2的第一侧上，并且将第二接触体6放置在衬底2的第二侧上。

根据期望用于纳米线生长的材料而定，选择可设置成部分地或完全地覆盖衬底2的缓冲层9。用于半导体纳米线1的合适材料包括但不限于：GaN、InN、InP、GaAs、GaP及其三元相和四元相，例如AlInGaN、AlGaN、InGaN、InAsP、InGaP、InGaP等。因此，用于缓冲层9的合适材料是一样的。在材料选择中，成本是个问题。衬底2优选地包括III-V族材料。更具体地，用于衬底2的合适材料包括但不限于：Si、SiC、Si₃N₄、Al₂O₃、MgO。用于第一金属接触体5的合适材料更特别地包括但不限于：Mg、Hf、Ag、Al、W、Au、Pd、Ni、或Pt。根据有关化学式方面的通用命名法，由元素A和元素B组成的化合物通常表示为AB，其应该解释为A_xB_1-x。

用于该申请目的的高掺杂材料优选地具有超过5·10¹⁷的掺杂等级，并且更优选地为超过1·10¹⁸的掺杂等级。用于该申请目的的具有低掺杂等级的材料优选地具有1·10¹⁷以下的掺杂等级，更优选地具有1·10¹⁶以下的掺杂等级，甚至更优选地为1·10¹⁵以下的掺杂等级，并且最优选地为1·10¹⁴以下的掺杂等级。

虽然已用“顶部”、“竖直”、“横向”、“宽度”、“长度”以及类似术语描述了本发明，但器件的空间上的物理方位并不重要。这些术语仅用来描述器件的不同特征之间的相互关系。

尽管已经连同当前被视为最实际和优选的实施方式描述了本发明，但可以理解的是，本发明并不局限于所公开的实施方式，相反，本发明意图涵盖落入所附权利要求范围内的各种修改和等同配置。

Claims

1. 一种器件，包括至少一个半导体纳米线（1）和第一金属接触体（5），其中，所述半导体纳米线（1）与所述第一金属接触体（5）之间的金属—半导体结形成肖特基势垒，其特征在于，所述第一金属接触体（5）至少部分地包封各半导体纳米线（1）的周缘区域。

2. 如权利要求1所述的器件，其中，所述半导体纳米线（1）包括纳米线芯部（3）和壳体（4），所述壳体（4）至少在由所述第一金属接触体（5）包封的周缘区域内围绕所述纳米线芯部（3），并且所述纳米线芯部（3）具有比所述壳体（4）显著更高的掺杂等级，使得本质上所述纳米线芯部（3）作用为导体，且所述壳体（4）或其部分作用为所述肖特基势垒的耗尽区。

3. 如权利要求1或2所述的器件，其中，所述半导体纳米线（1）包括第一分段（1a）和第二分段（1b），所述第一分段具有比所述第二分段（1a）显著更高的掺杂等级，并且所述第一金属接触体（5）和所述第二分段（1b）提供所述金属—半导体结。

4. 如权利要求1至3中任一项所述的器件，其中，所述第一金属接触体（5）被截短，以保留所述半导体纳米线（1）之一个端部不被覆盖。

5. 如权利要求1至4中任一项所述的器件，其中，所述纳米线（1）从半导体衬底（2）突出。

6. 如权利要求5所述的器件，其中，所述衬底（2）包括Si。

7. 如权利要求5或6所述的器件，其中，所述衬底（2）包括位于所述纳米线（1）邻近处的由III-V族半导体材料制成的缓冲层。

8. 如权利要求7所述的器件，其中，所述缓冲层（25）包括GaN、InN、InGaN、InP、GaAs或GaP。

9. 如权利要求5至8中任一项所述的器件，其中，在所述第一金属接触体（5）与所述衬底（2）之间设置介电隔离部（7）。

10. 如权利要求9所述的器件，其中，所述介电隔离部（7）部分地沿着所述半导体纳米线（1）的长度延伸直至所述金属—半导体结。

11. 如权利要求1至10中任一项所述的器件，其中，所述第一金属接触体（5）包括Au和/或Pd和/或Ni和/或Pt。

12. 如权利要求1至11中任一项所述的器件，其中，纳米线由GaN、GaAs、GaInN或GaP制成。

13. 如权利要求1所述的器件，其中，所述器件包括由所述第一金属接触体（5）并联电连接的呈阵列的多个半导体纳米线（1）。

14. 一种用于形成包括由半导体纳米线（1）和金属接触体（5）之间的金属—半导体结所形成的肖特基势垒的器件的方法，所述方法包括：

—在第一步骤中，沿轴向生长纳米线芯部（3），以形成用于形成所述金属—半导体结的模板；

—在第二步骤中，改变生长模式，并在所述纳米线芯部（3）上沿径向生长壳体（4）；以及

—在所述壳体（4）上提供第一金属接触体（5）。

15. 如权利要求14所述的方法，其中，所述壳体（4）所述纳米线芯部（3）比所述壳体（4）掺杂到显著更高的掺杂等级。