[go: up one dir, main page]

CN102326227A - Soi晶片的制造方法 - Google Patents

Soi晶片的制造方法 Download PDF

Info

Publication number
CN102326227A
CN102326227A CN2010800086820A CN201080008682A CN102326227A CN 102326227 A CN102326227 A CN 102326227A CN 2010800086820 A CN2010800086820 A CN 2010800086820A CN 201080008682 A CN201080008682 A CN 201080008682A CN 102326227 A CN102326227 A CN 102326227A
Authority
CN
China
Prior art keywords
wafer
soi
bonded
ion
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800086820A
Other languages
English (en)
Inventor
阿贺浩司
横川功
能登宣彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN102326227A publication Critical patent/CN102326227A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Weting (AREA)

Abstract

本发明是一种SOI晶片的制造方法，从结合晶片的表面，离子注入气体离子而形成离子注入层，然后经由绝缘膜将此结合晶片的注入有离子的表面与基体晶片的表面贴合，并以离子注入层为界来剥离结合晶片，由此制作SOI晶片，其特征在于，具有下述步骤：将以离子注入层为界来剥离结合晶片之前的贴合晶片，浸渍于可溶解绝缘膜的液体中，或者暴露于可溶解绝缘膜的气体中，以此从贴合晶片的外周端，朝向中心方向，蚀刻位于结合晶片与基体晶片之间的绝缘膜。由此，提供一种SOI晶片的制造方法，所述SOI晶片的制造方法可控制使用离子注入剥离法来剥离时所产生的平台宽度，并且可防止会造成良率下降的平台部SOI岛的产生。

Description

SOI晶片的制造方法
技术领域
本发明涉及一种将注入有离子的晶片结合后进行剥离来制造SOI晶片，即所谓的使用离子注入剥离法的SOI晶片的制造方法。
背景技术
离子注入剥离法是一种将注入有氢离子或稀有气体离子的镜面研磨晶片(结合晶片)与作为支持体的基体晶片结合后，以离子注入层为界进行剥离，从而制造SOI晶片的方法，但在剥离后的SOI晶片的外周部，SOI层未被转录，因此会产生基体晶片的表面外露的平台部。这主要是由于在镜面研磨晶片的外周部的数mm左右处，晶片的平坦度变差，从而导致贴合晶片之间的结合力较弱，SOI层难以被转录至基体晶片侧。
如果用光学显微镜观察此SOI晶片的平台部，则会在SOI层与平台部的边界处，观察到SOI层孤立成岛状的SOI岛。此SOI岛可以认为是在SOI层被转录的平坦度良好的区域与未被转录的平坦度较差的区域的过渡区域中产生的。可预测这种SOI岛会在元件制作工序中从晶片上剥落而成为硅颗粒，并再附着在元件制作区域从而造成元件不良(参照专利文献1)。
并且，在离子注入剥离法中，存在如下担忧：由于所述平台部的宽度(以下称为平台宽度)是根据贴合的晶片的外周部的平坦度(研磨塌边的程度)而决定，因此在贴合后难以控制平台宽度，例如，要在元件步骤中在SOI晶片的平台部标示激光标记等时，由于平台宽度过于狭窄而无法进行标示。
[先行技术文献]
(专利文献)
专利文献1：日本专利特开2002-305292号公报。
发明内容
本发明是鉴于所述情况而完成，目的在于提供一种SOI晶片的制造方法，所述SOI晶片的制造方法可控制使用离子注入剥离法来剥离时所产生的平台宽度，并且可控制会造成良率下降的平台部SOI岛的产生。
为了解决所述课题，本发明提供一种SOI晶片的制造方法，所述SOI晶片的制造方法是从由单晶硅所构成的结合晶片的表面，离子注入氢离子和稀有气体离子中的至少一种气体离子而形成离子注入层，然后经由绝缘膜将此结合晶片的注入有离子的表面与基体晶片的表面贴合，并以所述离子注入层为界来剥离结合晶片，由此制作SOI晶片，所述SOI晶片的制造方法的特征在于具有下述步骤：将以所述离子注入层为界来剥离结合晶片之前的贴合晶片，浸渍于可溶解所述绝缘膜的液体中，或者暴露于可溶解所述绝缘膜的气体中，以此从所述贴合晶片的外周端，朝向中心方向，蚀刻位于所述结合晶片与所述基体晶片之间的所述绝缘膜。
这样，通过从贴合晶片的外周端，朝向中心方向，蚀刻位于结合晶片与基体晶片之间的绝缘膜，可控制平台宽度，并可以防止使用离子注入剥离法进行剥离时产生特有的缺陷即SOI岛。
并且，优选在室温下贴合所述结合晶片与基体晶片，然后，不进行热处理，而进行所述绝缘膜的蚀刻。
这样，通过在室温下贴合结合晶片与基体晶片，无须使用粘接剂等即可使晶片之间粘接。并且，之后无须进行热处理，通过蚀刻绝缘膜，即可防止在蚀刻绝缘膜前结合晶片以离子注入层为界进行剥离，并且，可更准确地控制平台宽度，并可防止产生SOI岛。
并且，优选在室温下贴合所述结合晶片与基体晶片，然后，在所述离子注入层不发生剥离的前提下进行低温热处理后，进行所述绝缘膜的蚀刻。
这样，通过在室温下贴合结合晶片与基体晶片，然后，在离子注入层不发生剥离的前提下进行低温热处理后，进行绝缘膜的蚀刻，可更准确地控制平台宽度，并可防止产生SOI岛。
并且，优选从所述贴合晶片的外周端，朝向中心方向，在0.5mm以上10mm以下的范围内，进行所述绝缘膜的蚀刻。
这样，通过从贴合晶片的外周端，朝向中心方向，在0.5mm以上10mm以下的范围内，进行所述绝缘膜的蚀刻，而可在元件步骤中在平台部制作激光标记时，获得适当的平台宽度，并且可更可靠地防止产生SOI岛。
并且，可通过使用一种贴合晶片，所述绝缘膜为氧化膜、氮化膜或它们的积层结构，并将此贴合晶片浸渍于含有HF的水溶液或磷酸中，来进行所述绝缘膜的蚀刻。并且，也可使用一种贴合晶片来进行所述绝缘膜的蚀刻，所述绝缘膜为自然氧化膜。
并且，优选将进行了所述绝缘膜的蚀刻后的所述贴合晶片，浸渍于可溶解所述单晶硅的液体中，或者暴露于可溶解所述单晶硅的气体中，以此将所述结合晶片的从贴合面侧达到至少所述离子注入层的深度的外周端部，蚀刻到至少所述被蚀刻的绝缘膜的外周端(以下称为Si蚀刻)，之后，进行所述结合晶片的剥离。
通过这种Si蚀刻，可预先除去可能在元件制作步骤中成为异物的部分。
如上所述，如果使用本发明的SOI晶片的制造方法，可控制平台宽度，并可防止使用离子注入剥离法进行剥离时的特有的缺陷SOI岛的产生。
附图说明
图1是表示本发明的SOI晶片的制造方法的说明图。
图2是表示本发明的SOI晶片的另一制造方法的图。
图3是观察将贴合晶片浸渍于HF水溶液中时根据浸渍条件(HF水溶液浓度和浸渍时间)的变化而自结合晶片侧的氧化膜外周端开始产生的浸蚀状况而得的显微镜照片。
图4是用于观察将贴合晶片浸渍于HF水溶液中时根据浸渍条件(HF水溶液浓度和浸渍时间)的变化而自结合晶片侧的氧化膜外周端开始产生的浸蚀状况的流程图。
具体实施方式
以下，更为具体地说明本发明。
本发明者们为了抑制使用离子注入剥离法制作SOI晶片时会产生的特有的缺陷即SOI岛，在研究SOI岛产生的原因后认为：如果在以离子注入层为界进行结合晶片的剥离前，从外周端，朝向中心方向，将位于结合晶片与基体晶片之间的绝缘膜蚀刻除去至某个程度的范围内，则作为SOI岛产生原因的结合强度较弱的区域将消失，因此，可在容易产生SOI岛的区域，防止不彻底的SOI层转录，并可靠地保证不发生SOI层转录，最终可防止SOI岛的产生。
因此，在进行结合晶片的剥离前，必须将结合晶片浸渍于氢氟酸或磷酸等绝缘膜蚀刻液中，但是在先前，如果在结合强度较弱的状态下将结合界面浸渍于蚀刻液中，则会担心蚀刻液会浸蚀结合界面，因此，例如日本专利特开平10-70054号公报所记载，在浸渍于蚀刻液中之前，必须进行高温(例如1000℃以上)的结合热处理。
然而，使用离子注入剥离法时，如果在蚀刻前进行这种高温热处理，则将发生结合晶片的剥离，因此，结果导致无法防止产生离子注入剥离法中特有的缺陷即SOI岛。
因此，本发明者们调查了在室温下、在进行了贴合的状态下浸渍于蚀刻液中时结合界面的蚀刻将以何种程度进行后发现，在硅氧化膜与支持硅的贴合中，即使浸渍于50％HF水溶液中1天(24小时)，结合界面的浸渍也仅限于距外周10mm左右，可控制蚀刻量，从而完成了本发明。
以下，对本发明的SOI晶片的制造方法进行详细说明，但本发明并不限定于此。
即，如图1所示，本发明是一种制造SOI晶片的方法，所述制造SOI晶片的方法具有下述步骤：从由单晶硅所构成的结合晶片1的表面，离子注入氢离子和稀有气体离子中的至少一种气体离子而形成离子注入层2，然后经由绝缘膜4将此结合晶片1的注入有离子的表面与基体晶片3的表面贴合(图1中的(A))，并且将以离子注入层2为界来剥离结合晶片1之前的贴合晶片5浸渍于可溶解绝缘膜4的液体中，或者暴露于可溶解绝缘膜4的气体中，以此来从贴合晶片5的外周端，朝向中心方向，蚀刻位于结合晶片1与基体晶片3之间的绝缘膜4，以作为绝缘膜蚀刻后的绝缘膜4’(图1中的(B))，然后以离子注入层2为界来剥离结合晶片1(图1中的(C))。
在本发明中，结合晶片1与基体晶片3的贴合，优选在室温下进行。通过在室温下经由绝缘膜使2片晶片的表面之间接触，可无须使用粘接剂等就将晶片之间粘接。而且，通过在贴合之后不进行热处理，或者在不以离子注入层2为界发生结合晶片1的剥离的前提下进行低温热处理(例如400℃以下)，然后进行绝缘膜4的蚀刻，可防止先前使用离子注入剥离法时所担忧的在蚀刻前的阶段中结合晶片1发生剥离，并且，可更准确地控制平台宽度。
作为蚀刻绝缘膜4的方法，既有将贴合晶片5浸渍于可溶解绝缘膜的蚀刻液中的方法，也可以是将此贴合晶片5暴露于可溶解绝缘膜的蒸汽中而进行的蚀刻。通过蚀刻，贴合界面的绝缘膜从外周端开始受到浸蚀。如果绝缘膜这样被浸蚀，由于在浸蚀部分结合晶片和基体晶片未结合，因此，在蚀刻后剥离结合晶片时，SOI层不发生转录而成为平台区域。另一方面，绝缘膜蚀刻后的绝缘膜(残留绝缘膜的区域)4’中，SOI层因剥离而被转录。也就是说，可将蚀刻的浸蚀宽度作为平台宽度，并可根据蚀刻时间或使用的蚀刻液的浓度、温度等蚀刻条件来控制平台宽度。
绝缘膜为氧化膜时，蚀刻液优选HF水溶液，但缓冲氢氟酸、HF/H2O2/CH3COOH水溶液、HF/HNO3水溶液等也适用。并且，绝缘膜为氮化膜时，优选使用磷酸。
另外，如图4所示那样，将由单晶硅所构成的附带氧化膜21的结合晶片22与由单晶硅所构成的基体晶片23，在室温(25℃)下贴合，从而制作贴合晶片24，不对此贴合晶片24施加热处理而是浸渍于HF水溶液(25℃)中后，以贴合面为界进行剥离(脱粘)，以此观察根据HF浓度和浸渍时间的变化而自结合晶片侧的氧化膜外周端开始产生的浸蚀状况而得的显微镜照片示于图3中。另外，HF水溶液浸渍条件为10％/3min、50％/30min、50％/1hr(HF水溶液浓度/浸渍时间)。
根据图3可知，平台宽度因HF水溶液的浓度及浸蚀时间不同而不同。
进行所述蚀刻时自绝缘膜外周开始产生的浸蚀宽度，因绝缘膜的种类或蚀刻液的种类、浓度、温度不同而有所异，但在相同条件下，可通过蚀刻时间来控制浸蚀宽度，因此，可容易地控制SOI转录后的平台宽度。
另一方面，SOI岛是在SOI层与平台部的边界部分产生的。这是由于贴合的晶片的外周部平坦度较差，导致结合强度弱，为SOI层仅部分转录的区域。为了抑制SOI岛的产生，如果通过所述绝缘膜的蚀刻，将绝缘膜的浸蚀宽度扩展至会产生SOI岛的区域(例如，从贴合晶片的外周端朝向中心方向，0.5mm以上10mm以下的范围)，而使得在导致SOI岛产生的结合强度较弱的区域不发生SOI层的转录，这样就不会产生SOI岛。
SOI岛是离子注入剥离法中特有的缺陷，但平台宽度的控制方法，不限于离子注入剥离法，也可应用于磨削研磨法等其他使用贴合的SOI制作中。
绝缘膜未特别限定，但通常为氧化膜或氮化膜或它们的积层结构。并且，本发明的SOI晶片的制造方法，在贴合绝缘膜为自然氧化膜的贴合晶片，即贴合仅具有自然氧化膜的晶片之间的情况下，也同样适用，对控制平台宽度或抑制SOI岛的产生较为有效。并且，通过在贴合前对贴合面进行等离子处理，也可提高室温下的贴合强度。
并且，如图2所示，使用所述方法，将进行了贴合晶片5的绝缘膜4(图2中的(A))的蚀刻后的贴合晶片5’(图2中的(B))，浸渍于可溶解单晶硅的液体中，或者暴露于可溶解单晶硅的气体中，以此将结合晶片1的从贴合界面侧达到至少离子注入层2的深度的外周部，蚀刻至被蚀刻的绝缘膜4’的外周端(图2中的(C))，之后，也可进行结合晶片1的剥离(图2中的(D))。另外，图2中的(C)中，1’表示Si蚀刻后的结合晶片，2’表示Si蚀刻后的离子注入层。
通过这样将结合晶片1的从贴合界面侧达到至少离子注入层2的深度的外周部，Si蚀刻到至少被蚀刻的绝缘膜4’的外周端，可预先除去可能会在元件制作步骤中成为异物的地方。这样，可靠地防止了SOI岛的产生。并且，由于结合晶片外周部的离子注入层被除去，因此，即使在后续步骤中施加热处理，也不会在外周部发生起泡。因此，可防止因对结合晶片外周部的离子注入层施加热处理而发生的起泡所引起的Si屑附着在SOI晶片的平台部。另外，所附着的Si屑不会像SOI岛那样结合在基体晶片上，因此，通过一般的洗净也可在某种程度上将Si屑除去，但是，由于完全除去较为困难，因此，优选尽可能地控制Si屑的附着。
作为可溶解单晶硅的液体，可列举例如TMAH(氢氧化四甲铵)水溶液等，但如果是可溶解单晶硅的液体或可溶解单晶硅的气体，则并不限定于此。
而且，在进行这种Si蚀刻前，优选对结合晶片的要求实施Si蚀刻范围以外的外周，预先进行覆盖保护，以使结合晶片及基体晶片的外周不被蚀刻，所述Si蚀刻范围是结合晶片的从贴合界面侧达到至少离子注入层的深度。
[实施例]
以下，示出实施例与比较例来对本发明加以具体说明，但本发明并不限定于此。
(实施例1)
在直径为300mm的单晶硅晶片的表面上制作有150nm的热氧化膜的结合晶片上，按照下述表1的离子注入条件注入氢离子，并在室温下将所述结合晶片与由直径为300mm的单晶硅所构成的基体晶片贴合，贴合后，浸渍于50％HF水溶液中30分钟，然后，在500℃下进行30分钟剥离热处理以剥离结合晶片，从而制作SOI晶片。将用光学显微镜观察SOI晶片制作条件及基体晶片剥离后的平台部而得的结果示于表1中。
平台宽度为1.6mm，未观察到SOI岛的产生，但观察到因剥离热处理时结合晶片的外周部的离子注入层中发生的起泡而产生的Si屑附着在平台部上。
(实施例2)
在与实施例1相同的条件下贴合结合晶片与基体晶片，贴合后浸渍于50％HF水溶液中1小时，然后，浸渍于TMAH水溶液中，如图2中的(C)所示，将结合晶片的外周部从贴合界面开始Si蚀刻至2μm的深度，然后，在500℃下进行30分钟剥离热处理以剥离结合晶片，从而制作SOI晶片。将用光学显微镜观察SOI晶片制作条件及剥离后的平台部而得的结果示于表1中。
平台宽度为1.8mm，未观察到SOI岛的产生。并且，也完全未发生Si屑附着在平台部上。
(比较例)
在直径为300mm的单晶硅晶片的表面上制作有150nm的热氧化膜的结合晶片上，按照下述表1的离子注入条件注入氢离子，并在室温下将所述结合晶片与由直径为300mm的单晶硅所构成的基体晶片贴合，然后，在500℃下进行30分钟剥离热处理以剥离结合晶片，从而制作SOI晶片。将用光学显微镜观察SOI晶片制作条件及结合晶片剥离后的平台部而得的结果示于表1中。
平台宽度为1.4mm，观察到SOI岛的产生和Si屑的附着。
[表1]
Figure BPA00001423253100081
如表1所示，在实施例1及实施例2中，可通过蚀刻时间来控制平台宽度，并且，可防止离子注入剥离法中特有的缺陷即SOI岛的产生。特别是在实施例2中可完全防止Si屑附着。另一方面，在比较例中，观察到了SOI岛的产生及Si屑的附着。
另外，本发明并不限定于所述实施方式。所述实施方式仅为示例，具有与本发明的权利申请范围所记载的技术思想实质上相同的构成，并发挥相同作用效果的所有发明均包含在本发明的技术范围内。

Claims (7)

1.一种SOI晶片的制造方法，所述SOI晶片的制造方法从由单晶硅所构成的结合晶片的表面，离子注入氢离子和稀有气体离子中的至少一种气体离子而形成离子注入层，然后经由绝缘膜将所述结合晶片的注入有离子的表面与基体晶片的表面贴合，并以所述离子注入层为界来剥离结合晶片，由此制作SOI晶片，其特征在于，具有下述步骤：
将以所述离子注入层为界来剥离结合晶片之前的贴合晶片，浸渍于可溶解所述绝缘膜的液体中，或者暴露于可溶解所述绝缘膜的气体中，以此从所述贴合晶片的外周端，朝向中心方向，蚀刻位于所述结合晶片与所述基体晶片之间的所述绝缘膜。
2.如权利要求1所述的SOI晶片的制造方法，其中：
在室温下贴合所述结合晶片与基体晶片，然后，不进行热处理，而进行所述绝缘膜的蚀刻。
3.如权利要求1所述的SOI晶片的制造方法，其中：
在室温下贴合所述结合晶片与基体晶片，然后，在所述离子注入层不发生剥离的前提下进行低温热处理后，进行所述绝缘膜的蚀刻。
4.如权利要求1至3中的任意一项所述的SOI晶片的制造方法，其中：
从所述贴合晶片的外周端，朝向中心方向，在0.5mm以上10mm以下的范围内，进行所述绝缘膜的蚀刻。
5.如权利要求1至4中的任意一项所述的SOI晶片的制造方法，其中：
通过使用一种贴合晶片，所述绝缘膜为氧化膜、氮化膜或它们的积层结构，并将所述贴合晶片浸渍于含有HF的水溶液或磷酸中，来进行所述绝缘膜的蚀刻。
6.如权利要求1至5中的任意一项所述的SOI晶片的制造方法，其中：
使用一种贴合晶片来进行所述绝缘膜的蚀刻，所述绝缘膜为自然氧化膜。
7.如权利要求1至6中的任意一项所述的SOI晶片的制造方法，其中：
将进行了所述绝缘膜的蚀刻后的所述贴合晶片，浸渍于可溶解所述单晶硅的液体中，或者暴露于可溶解所述单晶硅的气体中，以此将所述结合晶片的从贴合面侧达到至少所述离子注入层的深度的外周端部，蚀刻到至少所述被蚀刻的绝缘膜的外周端，之后，进行所述结合晶片的剥离。
CN2010800086820A 2009-02-26 2010-01-08 Soi晶片的制造方法 Pending CN102326227A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009043403A JP5244650B2 (ja) 2009-02-26 2009-02-26 Ｓｏｉウェーハの製造方法
JP2009-043403 2009-02-26
PCT/JP2010/000076 WO2010098007A1 (ja) 2009-02-26 2010-01-08 Ｓｏｉウェーハの製造方法

Publications (1)

Publication Number Publication Date
CN102326227A true CN102326227A (zh) 2012-01-18

Family

ID=42665227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800086820A Pending CN102326227A (zh) 2009-02-26 2010-01-08 Soi晶片的制造方法

Country Status (6)

Country Link
US (1) US20110281420A1 (zh)
EP (1) EP2402983B1 (zh)
JP (1) JP5244650B2 (zh)
KR (1) KR20110116036A (zh)
CN (1) CN102326227A (zh)
WO (1) WO2010098007A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104364880A (zh) * 2012-05-24 2015-02-18 信越半导体股份有限公司 Soi晶片的制造方法
CN105280541A (zh) * 2015-09-16 2016-01-27 中国电子科技集团公司第五十五研究所 一种用于超薄半导体圆片的临时键合方法及去键合方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242126A1 (en) 2008-03-31 2009-10-01 Memc Electronic Materials, Inc. Edge etching apparatus for etching the edge of a silicon wafer
CN102282647A (zh) 2008-11-19 2011-12-14 Memc电子材料有限公司 剥除半导体晶片边缘的方法和系统
JP5477277B2 (ja) * 2010-12-20 2014-04-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
JP5862521B2 (ja) 2012-09-03 2016-02-16 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
US9177967B2 (en) * 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
FR3076393A1 (fr) * 2017-12-28 2019-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1225499A (zh) * 1998-02-04 1999-08-11 佳能株式会社 半导体衬底及其制造方法
CN1272684A (zh) * 1999-02-02 2000-11-08 佳能株式会社 衬底及其制造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板
CN101084577A (zh) * 2004-12-28 2007-12-05 特拉希特技术公司 修整通过组装两晶片构成的结构的方法
CN101124657A (zh) * 2005-02-28 2008-02-13 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121310A (ja) * 1997-10-09 1999-04-30 Denso Corp 半導体基板の製造方法
JP3030545B2 (ja) 1997-07-19 2000-04-10 信越半導体株式会社 接合ウエーハの製造方法
JP4304879B2 (ja) 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
CN1225499A (zh) * 1998-02-04 1999-08-11 佳能株式会社 半导体衬底及其制造方法
CN1272684A (zh) * 1999-02-02 2000-11-08 佳能株式会社 衬底及其制造方法
CN101084577A (zh) * 2004-12-28 2007-12-05 特拉希特技术公司 修整通过组装两晶片构成的结构的方法
CN101124657A (zh) * 2005-02-28 2008-02-13 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104364880A (zh) * 2012-05-24 2015-02-18 信越半导体股份有限公司 Soi晶片的制造方法
CN105280541A (zh) * 2015-09-16 2016-01-27 中国电子科技集团公司第五十五研究所 一种用于超薄半导体圆片的临时键合方法及去键合方法

Also Published As

Publication number Publication date
WO2010098007A1 (ja) 2010-09-02
EP2402983A4 (en) 2012-07-25
EP2402983A1 (en) 2012-01-04
EP2402983B1 (en) 2015-11-25
US20110281420A1 (en) 2011-11-17
JP5244650B2 (ja) 2013-07-24
KR20110116036A (ko) 2011-10-24
JP2010199353A (ja) 2010-09-09

Similar Documents

Publication Publication Date Title
CN102326227A (zh) Soi晶片的制造方法
JP5363974B2 (ja) 改良された薄膜化プロセスを用いて製造されたガラス絶縁体上半導体
JP4934966B2 (ja) Ｓｏｉ基板の製造方法
CN101118845B (zh) 用于制造键合晶片的方法
KR101446977B1 (ko) 저온에서 반도체층들을 분리하는 방법
KR20040029292A (ko) 접합 웨이퍼의 제조방법
JP2001155978A (ja) 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2010135764A (ja) シリコン薄膜転写絶縁性ウェーハの製造方法
CN101124657A (zh) 贴合晶圆的制造方法及贴合晶圆
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
TWI355711B (en) Method of producing simox wafer
JP2015177150A (ja) 貼り合わせウェーハの製造方法
US20080057678A1 (en) Semiconductor on glass insulator made using improved hydrogen reduction process
CN114420834A (zh) 一种基于倾斜键合的薄膜制备方法及其复合薄膜
TWI685019B (zh) 絕緣體上矽晶圓的製造方法
JP5220335B2 (ja) Ｓｏｉ基板の製造方法
JP2005347302A (ja) 基板の製造方法
CN103026460A (zh) 用于制备多层式晶体结构的方法
CN102224568B (zh) 贴合晶片的制造方法
CN104603910A (zh) Soi晶圆的制造方法
JP2008235495A (ja) Ｓｏｉウェーハ及びその製造方法
KR101914755B1 (ko) Soi 웨이퍼의 제조방법
TW201743367A (zh) 貼合式晶圓的製造方法
JP2010073988A (ja) 貼り合わせウェーハの製造方法
JP2008072049A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120118