[go: up one dir, main page]

JP2008072049A - 貼り合わせウェーハの製造方法 - Google Patents

貼り合わせウェーハの製造方法 Download PDF

Info

Publication number
JP2008072049A
JP2008072049A JP2006251252A JP2006251252A JP2008072049A JP 2008072049 A JP2008072049 A JP 2008072049A JP 2006251252 A JP2006251252 A JP 2006251252A JP 2006251252 A JP2006251252 A JP 2006251252A JP 2008072049 A JP2008072049 A JP 2008072049A
Authority
JP
Japan
Prior art keywords
wafer
active layer
bonded
support substrate
oxygen concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006251252A
Other languages
English (en)
Inventor
Nobuyuki Morimoto
信之 森本
Akihiko Endo
昭彦 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2006251252A priority Critical patent/JP2008072049A/ja
Priority to KR1020070090933A priority patent/KR100927852B1/ko
Priority to CNA2007101547330A priority patent/CN101145512A/zh
Priority to US11/855,959 priority patent/US7902043B2/en
Priority to EP07018101A priority patent/EP1901340A1/en
Priority to SG200708568-1A priority patent/SG141381A1/en
Publication of JP2008072049A publication Critical patent/JP2008072049A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】本発明の目的は、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される貼り合わせウェーハの製造方法において、貼り合わせ界面における島状の酸化物の形成を抑制することにある。
【解決手段】所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度が、ともに1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする貼り合わせウェーハを提供する。
【選択図】図１

Description

本発明は、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される、貼り合わせウェーハの製造方法に関するものである。
貼り合わせウェーハとは、通常、貼り合わせSOI(Silicon On Insulator)ウェーハのことをいい、例えば、非特許文献１に示すように、酸化していない支持基板用ウェーハと、酸化した活性層用ウェーハを貼り合わせた後、酸化された活性層用ウェーハ表面に研削研磨を施すことにより要求される厚さに薄膜化する方法（研削研磨法）や、特許文献１に示すように、活性層用ウェーハに、水素またはヘリウム等の軽元素イオンを所定の深さ位置に注入してイオン注入層を形成する工程と、前記活性層用ウェーハを絶縁膜を介して支持基板用ウェーハに貼り合わせる工程と、前記イオン注入層で剥離する工程と、剥離により露出する活性層部分を薄膜化して、所定膜厚の活性層を形成する工程とを有する、イオン注入分離法、いわゆるスマートカット（smart cut（登録商標））法が挙げられる。
また、次世代以降の低消費電力用デバイスに用いられるウェーハとして、例えば特許文献２に示すように、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される新規な貼り合わせウェーハが挙げられ、このウェーハは複合結晶面基板の作製プロセスの簡素化および性能改善の点で有益なウェーハとして注目されている。
しかしながら、上記のような絶縁膜を介さず直接貼り合わせた貼り合わせウェーハは、貼り合わせウェーハの作製工程（特に熱処理工程）において、貼り合わせ界面の酸化膜が局所的に集中してしまい、島状の酸化物を形成し、貼り合わせ界面に多数残留してしまうという問題があった。これらの酸化物の存在は、デバイス特性劣化の原因となり、デバイス作製工程において欠陥の核となることでチップ不良等の歩留まり低下を引き起こすことになる。
貼り合わせ界面の島状の酸化物を低減させるための手段としては、例えば、特許文献３に示すように、貼り合わせ前の各ウェーハをHF等の溶液に浸漬させて、表面の自然酸化膜を除去する方法が挙げられる。
しかしながら、特許文献３の方法では、表面の自然酸化膜を除去しても、その後の作製プロセス（熱処理工程）で基板内部の酸素が貼り合わせ界面に局所的に凝縮し、酸化物になるといった問題もあり、効果としては十分ではない。
ＵＣＳ半導体基盤技術研究会編集、「シリコンの科学」、株式会社リアライズ社、1996年6月28日、p459−462 特開平５−２１１１２８号公報 特開２０００−３６４４５号公報 特開平８−２６４３９８号公報
本発明の目的は、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される貼り合わせウェーハの製造方法において、所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度が所定の範囲とすることにより、貼り合わせ界面における島状の酸化物の形成を抑制することにある。
上記目的を達成するため、本発明の要旨構成は以下の通りである。
（１）活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される貼り合わせウェーハの製造方法において、
所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度が、ともに1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする貼り合わせウェーハの製造方法。
（２）前記活性層用ウェーハ及び支持基板用ウェーハは、いずれも、ArもしくはH2ガス雰囲気中で1100℃以上の温度で熱処理を施した、高温アニールウェーハであることを特徴とする上記（１）記載の貼り合わせウェーハの製造方法。
（３）前記活性層用ウェーハは、絶縁層と活性層を有するSOIウェーハであり、該SOIウェーハの活性層中の酸素濃度が1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする上記（１）記載の貼り合わせウェーハの製造方法。
（４）前記貼り合わせウェーハは、活性層用ウェーハと支持基板用ウェーハの結晶方位が異なることを特徴とする上記（１）、（２）または（３）記載の貼り合わせウェーハの製造方法。
（５）さらに、前記活性層用ウェーハ及び支持基板用ウェーハの貼り合わせ面は、いずれも疎水性表面であることを特徴とする上記（１）〜（４）のいずれか１項記載の貼り合わせウェーハの製造方法。
（６）前記貼り合わせウェーハの活性層の薄膜化は、イオン注入分離法を用いて行うことを特徴とする上記（１）〜（５）のいずれか１項記載の貼り合わせウェーハの製造方法。
本発明によれば、所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度を1.0×1018(atoms/cm3, Old ASTM)以下に抑制することにより、貼り合わせ界面における島状の酸化物の形成を抑制することが可能になった。
本発明に従う貼り合わせウェーハの製造方法について図面を参照しながら説明する。
図１は、本発明の製造方法によって貼り合わせウェーハを製造する工程を説明するためのフローチャートである。
本発明の製造方法は、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化する工程を有する貼り合わせウェーハの製造方法である。この方法に従って製造した従来の貼り合わせウェーハは、その後の貼り合わせウェーハの作製工程（熱処理工程）において、貼り合わせ界面の酸化膜が局所的に集中してしまい、島状の酸化物を形成し、貼り合わせ界面に多数残留してしまう問題があった。そこで、本発明者らは、島状の酸化物を形成メカニズムについて鋭意研究を重ねた結果、貼り合わせ界面に絶縁膜を有しない場合であっても、活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度を低くすれば、貼り合わせ界面に形成される島状の酸化物のサイズが小さくなり、該酸化物の個数が低減されることを見出した。
すなわち、本発明の具体的な製造方法は、図１に示すように、通常の状態で自然酸化膜１が形成されている活性層用ウェーハ２及び支持基板用ウェーハ３（図１(ａ)）を、所定の処理を施すことにより、少なくとも貼り合わせ面を含む表層部分、好適にはウェーハ表面全体の酸素濃度が、1.0×1018(atoms/cm3, Old ASTM)以下に抑制した活性層用ウェーハ２´及び支持基板用ウェーハ３´を形成し（図１(b)）、その後、活性層用ウェーハ２´を支持基板用ウェーハ３´上に貼り合わせ（図１(ｃ)）、得られた貼り合わせウェーハ４の活性層部分に研削または剥離を施した後（図１(ｄ)）、研磨機６を用いて薄膜化処理を行う（図１(ｅ)）工程を有する製造方法である。
なお、所定の処理の施された活性層用ウェーハ２´及び支持基板用ウェーハ３´とは、いずれも、Ar、H2またはそれらの混合ガス雰囲気中で1100℃以上の温度により熱処理を施した、高温アニールウェーハであることが好ましい。前記熱処理を施すことにより、活性層用ウェーハ及び支持基板用ウェーハの表面近傍の酸素が外方拡散し、ウェーハ表面近傍の酸素濃度を1.0×1018(atoms/cm3, Old ASTM)以下とすることができるためである。
また、活性層用ウェーハ２及び支持基板用ウェーハ３として、結晶欠陥のないウェーハを用いることもできる。結晶欠陥のないウェーハに上記の熱処理を施し、表面近傍の酸素濃度を低下させることで、ウェーハ表面の酸素濃度が1.0×1018(atoms/cm3, Old ASTM)以下で、かつ結晶欠陥の少ない活性層用ウェーハ２´及び支持基板用ウェーハ３´を得ることができる点で有効である。
さらにまた、所定の処理の施された活性層用ウェーハ２´及び支持基板用ウェーハ３´として、エピタキシャルウェーハを用いることも可能である。エピタキシャルウェーハのエピタキシャル層における表面近傍の酸素濃度は通常のバルクウェーハ等に比べ低く、1.0×1018(atoms/cm3, Old ASTM)以下であるため、高温ガス雰囲気中での熱処理を施す必要がない点で有効な手段である。
前記活性層用ウェーハ２´は、絶縁層と活性層を有するSOIウェーハであり、該SOIウェーハの活性層中の酸素濃度が1.0×1018(atoms/cm3, Old ASTM)以下であることが好ましい。貼り合わせ後の薄膜化工程（図１(ｄ)）において、活性層側に用いたSOIウェーハの絶縁膜層を研磨やエッチングのストップ層とすることができる点で有効な手段である。なお、活性層中の酸素濃度を低減させる方法としては、例えば、上記したArガス雰囲気中での熱処理等の方法が挙げられる。
また、前記貼り合わせウェーハ４は、活性層用ウェーハ２´と支持基板用ウェーハ３´を異なる結晶方位のウェーハを用いることができる。ここでいう、貼り合わせ界面での結晶方位が異なるとは、例えば、（１１０）結晶と（１００）結晶との貼り合わせや、（１１１）結晶と（１００）結晶の貼り合わせをいい、シリコン単結晶引き上げ時にあらかじめ結晶方位が異なるように調整する。
さらにまた、前記活性層用ウェーハ２´及び支持基板用ウェーハ３´の貼り合わせ面は、いずれも疎水性表面とすることで、更に有効である。これは、表層部分の酸素濃度が、ともに1.0×1018(atoms/cm3, Old ASTM)以下である前記活性層用ウェーハ２´と支持基板用ウェーハ３´の貼り合わせ面の酸化膜をさらに除去することができるため、より酸素濃度が低下し、島状酸化物の発生を低減させる効果を有する。ここでいう疎水性表面とは、自然酸化膜が存在しない状態の表面をいい、例えば、HF溶液中にウェーハを浸漬させて自然酸化膜を除去した表面である。
なお、前記貼り合わせウェーハ４の活性層の薄膜化（図１(ｄ)）の方法は、特に限定するものではなく、活性層用ウェーハ１´を研削または剥離させ、薄厚化することができる処理であればよいが、剥離した残部を再利用できるためにコストパフォーマンスに優れていることや、研削等を施すことなく貼り合わせウェーハの膜厚均一性を確保できる等の理由から、イオン注入分離法を用いて行うことが好ましい。ここで、イオン注入分離法とは、貼り合わせ前に活性層用ウェーハ２´に水素ガス等の軽元素ガスを注入し、活性層用ウェーハ２´の表面から一定の深さ位置にイオン注入層を形成し、支持基板用ウェーハ３´と貼り合わせた後、500℃程度の熱処理を施し、イオン注入層で活性層用ウェーハを剥離させることにより薄膜化を行う方法をいう。
また、本発明における貼り合わせ前の活性層用ウェーハ及び支持基板用ウェーハ表面の酸素濃度は、1.0×1018(atoms/cm3, Old ASTM)以下と規定しているが、酸素濃度の下限値については低いほど好適であり、特に限定はしない。ただし、現時点で実際に作製できるウェーハの表面酸素濃度の下限値は、1.0×1015(atoms/cm3, Old ASTM)程度であると考えられる。
なお、上述したところは、本発明の実施形態の一例を示したにすぎず、請求の範囲において種々の変更を加えることができる。
（実施例１）
実施例１は、サイズが300mm、結晶方位が（１００）であり、表面酸素濃度が1.3×1018(atoms/cm3, Old ASTM)である２枚の同じシリコンウェーハを、活性層用ウェーハ及び支持基板用ウェーハとし、両ウェーハの表面酸素濃度が1.0×1016(atoms/cm3, Old ASTM)となるように、Arガス雰囲気にて1100℃の熱処理を施した。その後、熱処理を施した２枚の高温アニールウェーハを絶縁膜を介さずにで直接貼り合わせ、貼り合わせ強度を改善するために1100℃の熱処理を施し、活性層側のウェーハを研削・研磨により、活性層の膜厚が100nm以下に薄膜化した。
（実施例２）
実施例２は、活性層用ウェーハとして、活性層の酸素濃度をArガス雰囲気にて1100℃の熱処理を施すことにより1.0×1018(atoms/cm3, Old ASTM)に調整したSOIウェーハを用いたこと、及びＡｒアニールを行わないこと以外は、実施例１と同様の工程で貼り合わせウェーハを製造した。
（実施例３）
実施例３は、活性層用ウェーハの結晶方位が（１１０）であること、坩堝の回転を調整して引き上げを行うことにより表面酸素濃度を1.0×1018(atoms/cm3, Old ASTM)に調整した２枚のウェーハを用いたこと、及びＡｒアニールを行わないこと以外は、実施例１と同様の工程で貼り合わせウェーハを製造した。
（実施例４）
実施例４は、坩堝の回転を調整して引き上げを行うことにより表面酸素濃度を1.0×1018(atoms/cm3, Old ASTM)に調整した２枚のウェーハを用いたこと、Ａｒアニールを行わないこと、及び貼り合わせ前に活性層用ウェーハ及び支持基板用ウェーハを１％のHF溶液中に浸漬させること以外は、実施例１と同様の工程で貼り合わせウェーハを製造した。
比較例
（比較例１）
比較例１は、表面酸素濃度が1.1×1018のシリコンウェーハを、活性層用ウェーハ及び支持基板用ウェーハとして用い、Arガス雰囲気での熱処理を行わないこと以外は、実施例１と同様の工程で貼り合わせウェーハを製造した。
（評価方法）
上記で作製した各貼り合わせウェーハの、貼り合わせ界面に形成される島状酸化物の1cm2あたりの平均個数を光学顕微鏡により計測し、酸化物のサイズをレーザー顕微鏡により計測した。島状の酸化物の数及びサイズの観察結果を図２、計測結果を表１に示す。
表１の結果から、ウェーハの表面酸素濃度を1.0×1018以下とした実施例１〜４は、島状の酸化物の数及びその大きさのいずれについても、酸素濃度が1.0×1018超えであるウェーハからなる比較例１よりも良好な数値を得ていることがわかる。また、実施例１〜５の中では、貼り合わせ界面を疎水性表面とした実施例４が、島状の酸化物の抑制効果が顕著であることがわかる。
本発明によれば、活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される貼り合わせウェーハの製造方法において、所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度が1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする貼り合わせウェーハの製造方法を提供することにより、貼り合わせ界面における島状の酸化物の形成を抑制することが可能になった。
本発明の製造方法によって貼り合わせウェーハを製造する工程を説明するためのフローチャートであって、(ａ)は活性層用ウェーハ及び支持基板用ウェーハ、(ｂ)はアルゴンガスもしくは水素ガス雰囲気中での熱処理及び／またはHF溶液による酸化膜除去を施した活性層用ウェーハ及び支持基板用ウェーハ、(ｃ)は(ｂ)に示す両ウェーハを貼り合わせた状態、(ｄ)は活性層用ウェーハの一部を研削または剥離させた後の貼り合わせウェーハの状態、及び(ｅ)は貼り合わせウェーハ活性層の研磨状態を示す。 実施例１〜４及び比較例１の貼り合わせウェーハの貼り合わせ界面に形成する島状の酸化物を、レーザー顕微鏡を用いて観察したときの写真であって、(ａ)は実施例１、(ｂ)は実施例２、(ｃ)は実施例３、(ｄ)は実施例４、(ｅ)は比較例１の観察結果を示す。
符号の説明
１ 自然酸化膜
２、２´ 活性層用ウェーハ
３、３´ 支持基板用ウェーハ
４ 貼り合わせウェーハ
５ 活性層
６ 研磨機

Claims (6)

  1. 活性層用ウェーハと支持基板用ウェーハを、絶縁膜を介さずに直接貼り合わせ、活性層用ウェーハを薄膜化することにより形成される貼り合わせウェーハの製造方法において、
    所定の活性層用ウェーハと支持基板用ウェーハの少なくとも貼り合わせ面を含む表層部分の酸素濃度が、ともに1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする貼り合わせウェーハの製造方法。
  2. 前記活性層用ウェーハ及び支持基板用ウェーハは、いずれも、Ar、H2またはそれらの混合ガス雰囲気中で1100℃以上の温度により熱処理を施した、高温アニールウェーハであることを特徴とする請求項１記載の貼り合わせウェーハの製造方法。
  3. 前記活性層用ウェーハは、絶縁層と活性層を有するSOIウェーハであり、該SOIウェーハの活性層中の酸素濃度が1.0×1018(atoms/cm3, Old ASTM)以下であることを特徴とする請求項１記載の貼り合わせウェーハの製造方法。
  4. 前記貼り合わせウェーハは、活性層用ウェーハと支持基板用ウェーハの結晶方位がそれぞれ異なることを特徴とする請求項１、２または３記載の貼り合わせウェーハの製造方法。
  5. さらに、前記活性層用ウェーハ及び支持基板用ウェーハの貼り合わせ面は、いずれも疎水性表面であることを特徴とする請求項１〜４のいずれか１項記載の貼り合わせウェーハの製造方法。
  6. 前記貼り合わせウェーハの活性層の薄膜化は、イオン注入分離法を用いて行うことを特徴とする請求項１〜５のいずれか１項記載の貼り合わせウェーハの製造方法。
JP2006251252A 2006-09-15 2006-09-15 貼り合わせウェーハの製造方法 Pending JP2008072049A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006251252A JP2008072049A (ja) 2006-09-15 2006-09-15 貼り合わせウェーハの製造方法
KR1020070090933A KR100927852B1 (ko) 2006-09-15 2007-09-07 접합 웨이퍼의 제조 방법
CNA2007101547330A CN101145512A (zh) 2006-09-15 2007-09-13 贴合晶片的制造方法
US11/855,959 US7902043B2 (en) 2006-09-15 2007-09-14 Method of producing bonded wafer
EP07018101A EP1901340A1 (en) 2006-09-15 2007-09-14 Method of producing bonded wafer
SG200708568-1A SG141381A1 (en) 2006-09-15 2007-09-14 Method of producing bonded wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006251252A JP2008072049A (ja) 2006-09-15 2006-09-15 貼り合わせウェーハの製造方法

Publications (1)

Publication Number Publication Date
JP2008072049A true JP2008072049A (ja) 2008-03-27

Family

ID=38963226

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006251252A Pending JP2008072049A (ja) 2006-09-15 2006-09-15 貼り合わせウェーハの製造方法

Country Status (6)

Country Link
US (1) US7902043B2 (ja)
EP (1) EP1901340A1 (ja)
JP (1) JP2008072049A (ja)
KR (1) KR100927852B1 (ja)
CN (1) CN101145512A (ja)
SG (1) SG141381A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012141166A1 (ja) * 2011-04-11 2012-10-18 横浜ゴム株式会社 導電性高分子／多孔質炭素材料複合体およびそれを用いた電極材料
JP2018032668A (ja) * 2016-08-22 2018-03-01 株式会社Sumco シリコン接合ウェーハの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707302B2 (en) * 2016-11-25 2020-07-07 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device manufacturing method and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198549A (ja) * 1991-08-26 1993-08-06 Nippondenso Co Ltd 半導体基板の製造方法
JPH08264397A (ja) * 1995-03-23 1996-10-11 Mitsubishi Materials Corp シリコン半導体ウェーハ及びその製造方法
JPH09260619A (ja) * 1996-03-22 1997-10-03 Sumitomo Sitix Corp Ｓｏｉ基板及びその製造方法
JP2006156770A (ja) * 2004-11-30 2006-06-15 Shin Etsu Handotai Co Ltd 直接接合ウェーハの製造方法及び直接接合ウェーハ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597804A (en) 1981-03-11 1986-07-01 Fujitsu Limited Methods of forming denuded zone in wafer by intrinsic gettering and forming bipolar transistor therein
JPH0521128A (ja) 1991-07-10 1993-01-29 Shinko Electric Ind Co Ltd アレスタ装置及びこれに用いるベントセイフリング
JPH08264398A (ja) 1995-03-20 1996-10-11 Mitsubishi Materials Corp シリコン半導体ウェーハの製造方法
KR100296365B1 (ko) 1996-06-28 2001-11-30 고지마 마타오 실리콘단결정웨이퍼의열처리방법과그열처리장치및실리콘단결정웨이퍼와그제조방법
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP4273540B2 (ja) 1998-07-21 2009-06-03 株式会社Ｓｕｍｃｏ 貼り合わせ半導体基板及びその製造方法
JP2000178098A (ja) 1998-12-15 2000-06-27 Sony Corp シリコンウエハの熱処理方法
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US7153757B2 (en) * 2002-08-29 2006-12-26 Analog Devices, Inc. Method for direct bonding two silicon wafers for minimising interfacial oxide and stresses at the bond interface, and an SOI structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198549A (ja) * 1991-08-26 1993-08-06 Nippondenso Co Ltd 半導体基板の製造方法
JPH08264397A (ja) * 1995-03-23 1996-10-11 Mitsubishi Materials Corp シリコン半導体ウェーハ及びその製造方法
JPH09260619A (ja) * 1996-03-22 1997-10-03 Sumitomo Sitix Corp Ｓｏｉ基板及びその製造方法
JP2006156770A (ja) * 2004-11-30 2006-06-15 Shin Etsu Handotai Co Ltd 直接接合ウェーハの製造方法及び直接接合ウェーハ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012141166A1 (ja) * 2011-04-11 2012-10-18 横浜ゴム株式会社 導電性高分子／多孔質炭素材料複合体およびそれを用いた電極材料
JP2018032668A (ja) * 2016-08-22 2018-03-01 株式会社Sumco シリコン接合ウェーハの製造方法

Also Published As

Publication number Publication date
KR100927852B1 (ko) 2009-11-23
US7902043B2 (en) 2011-03-08
KR20080025310A (ko) 2008-03-20
SG141381A1 (en) 2008-04-28
US20080070377A1 (en) 2008-03-20
CN101145512A (zh) 2008-03-19
EP1901340A1 (en) 2008-03-19

Similar Documents

Publication Publication Date Title
JP4828230B2 (ja) Ｓｏｉウェーハの製造方法
TWI627658B (zh) 貼合式soi晶圓的製造方法
EP3104395B1 (en) Method for manufacturing laminated wafer
JP6168143B2 (ja) ハイブリッド基板の製造方法
JP2008028070A (ja) 貼り合わせウェーハの製造方法
EP2402983A1 (en) Method for manufacturing soi wafer
KR20090081335A (ko) 접합 웨이퍼의 제조 방법
EP3118889B1 (en) Process for producing bonded soi wafer
JP2008016534A (ja) 貼り合わせウェーハの製造方法
JP2008066500A (ja) 貼り合わせウェーハおよびその製造方法
CN107615445B (zh) 绝缘体上硅晶圆的制造方法
JP2005197524A (ja) Ｓｏｉウェーハの作製方法
JP2006173568A (ja) Ｓｏｉ基板の製造方法
JP5292810B2 (ja) Ｓｏｉ基板の製造方法
JP2008072049A (ja) 貼り合わせウェーハの製造方法
JP6111678B2 (ja) ＧｅＯＩウェーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
CN105264641B (zh) 贴合晶圆的制造方法
JP2011054704A (ja) 貼り合わせウェーハの製造方法
JP2010045345A (ja) 貼り合わせウェーハの製造方法
JP2010135662A (ja) 貼り合わせ基板の製造方法
KR20160052551A (ko) 접합 웨이퍼의 제조방법
JP2009111347A (ja) 貼り合わせウェーハの製造方法
JP2010171282A (ja) 半導体基板及びその製造方法、並びにＳｉ−ＳｉＧｅ積層体
JP2004087767A (ja) Ｓｏｉウエーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090818

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130108