[go: up one dir, main page]

CN102195637B - 传输门电路及半导体装置 - Google Patents

传输门电路及半导体装置 Download PDF

Info

Publication number
CN102195637B
CN102195637B CN201110039437.2A CN201110039437A CN102195637B CN 102195637 B CN102195637 B CN 102195637B CN 201110039437 A CN201110039437 A CN 201110039437A CN 102195637 B CN102195637 B CN 102195637B
Authority
CN
China
Prior art keywords
voltage
input
gate
pmos transistor
level shifter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110039437.2A
Other languages
English (en)
Other versions
CN102195637A (zh
Inventor
小野贵士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN102195637A publication Critical patent/CN102195637A/zh
Application granted granted Critical
Publication of CN102195637B publication Critical patent/CN102195637B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明涉及传输门电路及半导体装置。本发明提供能对应于各种输入电压而实现高S/N特性的传输门电路。其中包括：PMOS晶体管(11)，其在从漏极被输入输入电压Vin、栅极被输入电压(Vin-Vs1)时导通，并且将输入电压Vin作为输出电压Vout而从源极输出；以及NMOS晶体管(12)，其具有与PMOS晶体管(11)相等的栅极长度、栅极宽度、栅极氧化膜厚度和阈值电压的绝对值，在从漏极被输入输入电压Vin、栅极被输入电压(Vin+Vs1)时导通，并且将输入电压Vin作为输出电压Vout而从源极输出。

Description

传输门电路及半导体装置
技术领域
本发明涉及传输门电路及半导体装置。
背景技术
对传统的传输门电路进行说明。图8是表示传统的传输门电路的电路图。
传输门电路由PMOS晶体管91及NMOS晶体管92构成。这些晶体管利用对栅极互补的信号进行控制，从而同时进行导通/截止。在低电平输入PMOS晶体管91的栅极，并且高电平输入NMOS晶体管92的栅极的情况下，由此传输门电路成为导通。然后，传输门电路将输入电压Vin作为输出电压Vout加以输出。
在此，设PMOS晶体管91的栅极/源极间电容为Cgsp、NMOS晶体管92的栅极/源极间电容为Cgsn、输出端子寄生电容为Ch、PMOS晶体管91的阈值电压为-Vtp、NMOS晶体管92的阈值电压为Vtn。此外，设施加到PMOS晶体管91的栅极的电压振幅为V5、施加到NMOS晶体管92的栅极的电压振幅为V4。传输门电路设定为使下式(11)成立，这时时钟馈通的影响会降低，能实现高S/N特性(例如，参照专利文献1)。
(V5-Vout-Vtp)·Cgsp/(Cgsp+Ch)
＝(V4-Vout-Vtn)·Cgsn/(Cgsn+Ch)    ...(11)
专利文献1：日本特开平07-169292号公报
但是，在传统技术中，满足式11的前提是输入电压Vin为一个固定电压(例如，(VDD+VSS)/2)，而不会变化。即，如果输入电压Vin变化且输出电压Vout变化，那么式(11)就不成立。因而，因为时钟馈通的影响而S/N特性恶化。
发明内容
本发明鉴于上述课题构思而成，提供能对应于各种输入电压而实现高S/N特性的传输门电路。
本发明为了解决上述课题，提供一种传输门电路，本实施方式的传输门电路的特征在于，包括：PMOS晶体管，其在从漏极输入输入电压并且栅极被输入从所述输入电压减去规定电压后的第一电压时导通，并且将所述输入电压作为输出电压而从源极输出；以及NMOS晶体管，其具有与所述PMOS晶体管相等的栅极长度、栅极宽度、栅极氧化膜厚度、和阈值电压的绝对值，在从漏极输入所述输入电压，并且栅极被输入对所述输入电压相加所述规定电压的第二电压时导通，并且将所述输入电压作为所述输出电压而从源极输出。
(发明效果)
本发明的传输门电路中根据基于输入电压的电压控制构成传输门电路的MOS晶体管的栅极电压，因此能降低时钟馈通的影响，并能对应于各种输入电压而实现高S/N特性。
附图说明
图1是表示本实施方式的传输门电路的电路图。
图2是表示第一电平移位器的电路图。
图3是表示第二电平移位器的电路图。
图4是表示一例栅极电压选择电路的电路图。
图5是表示另一例栅极电压选择电路的电路图。
图6是表示另一例栅极电压选择电路的电路图。
图7是表示另一例电平移位器的电路图。
图8是表示传统的传输门电路的电路图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
首先，对传输门电路的结构进行说明。图1是表示本实施方式的传输门电路的电路图。
传输门电路10包括PMOS晶体管11、NMOS晶体管12、第一电平移位器13、第二电平移位器14、及栅极电压选择电路15。此外，传输门电路10具备输入端子IN、输出端子OUT、及控制端子CNT。
栅极电压选择电路15的输入端子IN1与第一电平移位器13的输出端子连接，第二输入端子IN2与第二电平移位器14的输出端子连接，控制端子CNT与传输门电路10的控制端子CNT连接，第一输出端子OUT1与PMOS晶体管11的栅极连接，第二输出端子OUT2与NMOS晶体管12的栅极连接。PMOS晶体管11及NMOS晶体管12的源极与传输门电路10的输出端子OUT分别连接，漏极与传输门电路10的输入端子IN分别连接。第一电平移位器13及第二电平移位器14的输入端子与传输门电路10的输入端子IN分别连接。
接着，对第一电平移位器13的结构进行说明。图2是表示第一电平移位器的电路图。
第一电平移位器13具备电流源21及PMOS晶体管22。PMOS晶体管22的栅极与第一电平移位器13的输入端子连接，源极与第一电平移位器13的输出端子连接，漏极与接地端子连接。电流源21设于电源端子与第一电平移位器13的输出端子之间。
接着，对第二电平移位器14的结构进行说明。图3是表示第二电平移位器的电路图。
第二电平移位器14具备电流源31及NMOS晶体管32。NMOS晶体管32的栅极与第二电平移位器14的输入端子连接，源极与第二电平移位器14的输出端子连接，漏极与电源端子连接。电流源31设于第二电平移位器14的输出端子与接地端子之间。
接着，对栅极电压选择电路15的结构进行说明。图4是表示栅极电压选择电路的电路图。
栅极电压选择电路15具备开关41～44及反相器45。此外，栅极电压选择电路15具备第一输入端子IN1、第二输入端子IN2、控制端子CNT及第一输出端子OUT1、第二输出端子OUT2。
开关41设于栅极电压选择电路15的第一输入端子IN1和第一输出端子OUT1之间，由电压/Vc控制。开关42设于栅极电压选择电路15的第二输入端子IN2与第一输出端子OUT1之间，由电压Vc控制。开关43设于栅极电压选择电路15的第一输入端子IN1与第二输出端子OUT2之间，由电压Vc控制。开关44设于栅极电压选择电路15的第二输入端子IN2与第二输出端子OUT2之间，由电压/Vc控制。反相器45的输入端子与栅极电压选择电路15的控制端子CNT连接。反相器45被输入电压Vc，并且输出电压/Vc。开关41～44例如图6那样由MOS晶体管61～64构成。
接着，对传输门电路10的动作进行说明。
输入端子IN的输入电压Vin被输入至第一电平移位器13的输入端子和第二电平移位器14的输入端子。
第一电平移位器13是源极输出器(follower)，因此PMOS晶体管22的源极电压成为电压(Vin+Vs1)。电压Vs1是PMOS晶体管22的阈值电压(-Vtp)的绝对值与过驱动电压Vo1的合计电压。第一电平移位器13从输出端子输出该电压(Vin+Vs1)。
第二电平移位器14是源极输出器，因此NMOS晶体管32的源极电压成为电压(Vin-Vs2)。电压Vs2是NMOS晶体管32的阈值电压Vtn和过驱动电压Vo2的合计电压。第二电平移位器14从输出端子输出该电压(Vin-Vs2)。
第一电平移位器13及第二电平移位器14以使式(1)～(3)成立的方式分别设计。
Vtp＝Vtn    ...(1)
Vo1＝Vo2    ...(2)
Vs1＝Vtp+Vo1＝Vs2＝Vtn+Vo2    ...(3)
在此，设定高电平的电压Vc输入至控制端子CNT时，电压/Vc成为低电平。这样，开关42及43导通，开关41及开关44截止。因而，栅极电压选择电路15将第二输入端子IN2的电压(Vin-Vs2)即电压(Vin-Vs1)从第一输出端子OUT1输出。此外，栅极电压选择电路15将第一输入端子IN1的电压(Vin+Vs1)从第二输出端子OUT2输出。
因而，PMOS晶体管11中栅极电压成为电压(Vin-Vs1)，PMOS晶体管11的栅极/源极间电压Vgsp由下式(4)表示。
Vgsp＝-Vs1＝-(Vtp+Vo1)    ...(4)
PMOS晶体管11的栅极/源极间电压Vgsp成为比阈值电压(-Vtp)低，因此PMOS晶体管11导通。
此外，NMOS晶体管12中栅极电压成为电压(Vin+Vs1)，NMOS晶体管12的栅极/源极间电压Vgsn由下式(5)表示。
Vgsn＝Vs2＝Vtn+Vo2＝Vs1＝Vtp+Vo1    ...(5)
NMOS晶体管12的栅极/源极间电压Vgsn成为比阈值电压Vtn高，因此NMOS晶体管12导通。
因而，传输门电路10成为导通状态，将输入电压Vin作为输出电压Vout而向输出端子OUT输出。
接着，设定低电平的电压Vc输入至控制端子CNT时，电压/Vc成为高电平。这样，开关42～43截止，并且开关41及开关44导通。因而，栅极电压选择电路15从第一输出端子OUT1输出第一输入端子IN1的电压(Vin+Vs1)。此外，栅极电压选择电路15从第二输出端子OUT2输出第二输入端子IN2的电压(Vin-Vs2)即电压(Vin-Vs1)。
因而，PMOS晶体管11中栅极电压成为电压(Vin+Vs1)，PMOS晶体管11的栅极/源极间电压Vgsp由下式(6)表示。
Vgsp＝Vs1＝Vtp+Vo1    ...(6)
PMOS晶体管11的栅极/源极间电压Vgsp成为比阈值电压(-Vtp)高，因此PMOS晶体管11截止。
此外，NMOS晶体管12中栅极电压成为电压(Vin-Vs1)，NMOS晶体管12的栅极/源极间电压Vgsn由下式(7)表示。
Vgsn＝-Vs2＝-(Vtn+Vo2)＝-Vs1＝-(Vtp+Vo1)    ...(7)
NMOS晶体管12的栅极/源极间电压Vgsn比阈值电压Vtn低，因此NMOS晶体管12截止。
因而，传输门电路10成为非导通状态，作为输出电压Vout不向输出端子OUT输出输入电压Vin。
在此，传输门电路10设计成使PMOS晶体管11和NMOS晶体管12的栅极长度、栅极宽度和栅极氧化膜厚度分别相等。这样，PMOS晶体管11的栅极/源极间电容Cgsp和NMOS晶体管12的栅极/源极间电容Cgsn相等。此外，根据式(1)，PMOS晶体管11的阈值电压Vtp和NMOS晶体管12的阈值电压Vtn相等。此外，在电压Vc为高电平的情况下，根据式(4)～(5)，PMOS晶体管11的栅极/源极间电压Vgsp的绝对值和NMOS晶体管12的栅极/源极间电压Vgsn相等。
如上述那样构成的传输门电路10中，基于传统技术所示的式(11)的式(8)成立，因此降低时钟馈通的影响，并实现高S/N特性。
(|Vgsp|-|Vtp|)·Cgsp/(Cgsp+Ch)
＝(Vgsn-Vtn)·Cgsn/(Cgsn+Ch)    ...(8)
Cgsp为PMOS晶体管11的栅极/源极间电容，Cgsn为NMOS晶体管12的栅极/源极间电容，Ch为输出端子寄生电容。
此外，根据式(2)和式(4)～(5)和式(8)，下式(9)成立。
Cgsp/(Cgsp+Ch)＝Cgsn/(Cgsn+Ch)    ...(9)
该式(9)与输入电压Vin不相关。即，传输门电路10以与输入电压Vin的电压值不相关地降低时钟馈通的影响，并实现高S/N特性。
这样，构成传输门电路10的MOS晶体管的栅极电压会成为基于输入电压Vin的电压，从而，即使输入电压Vin发生变动，也能降低时钟馈通的影响，并能实现高S/N特性。
此外，栅极电压选择电路15并不限于图4的电路，也可以为例如图5那样构成的电路。
图5的栅极电压选择电路具备PMOS晶体管51及52和NMOS晶体管53及54。此外，该电路具备第一输入端子IN1、第二输入端子IN2、控制端子CNT、及第一输出端子OUT1、第二输出端子OUT2。
PMOS晶体管51及NMOS晶体管53构成以电压(Vin+Vs1)为电源电压并且以电压(Vin-Vs2)为接地电压的第一反相器。PMOS晶体管52及NMOS晶体管54构成以电压(Vin+Vs1)为电源电压并且以电压(Vin-Vs2)为接地电压的第二反相器，设于第一反相器的后级。第一反相器中输入端子与栅极电压选择电路15的控制端子CNT连接，输出端子与栅极电压选择电路15的第一输出端子OUT1连接。第二反相器中，输入端子与栅极电压选择电路15的第一输出端子OUT1连接，输出端子与栅极电压选择电路15的第二输出端子OUT2连接。
此外，第一电平移位器13及第二电平移位器14利用了电流源21及电流源31，但使用电阻也可(未图示)。
此外，第一电平移位器13及第二电平移位器14，作为一例设计成为图2及图3所示的电路，但也可为以输入电压Vin为输入、以输出电压Vin±Vs1为输出的电路。例如，如图7所示那样也可由缓冲放大器构成。
附图标记说明
10传输门电路；11PMOS晶体管；12NMOS晶体管；13第一电平移位器；14第二电平移位器；15栅极电压选择电路；71放大器。

Claims (3)

1.一种传输门电路，从输出端子输出从输入端子输入的输入电压，其特征在于，包括：
第一电平移位器，该第一电平移位器被输入所述输入电压，输出对所述输入电压相加规定电压的第一电压；
第二电平移位器，该第二电平移位器被输入所述输入电压，输出对所述输入电压减去所述规定电压后的第二电压；
栅极电压选择电路，被输入所述第一电压和所述第二电压，具有切换所述第一电压和所述第二电压并互补地输出的第一输出端子和第二输出端子；
PMOS晶体管，其栅极与所述第一输出端子连接；以及
NMOS晶体管，其栅极与所述第二输出端子连接，
所述PMOS晶体管和所述NMOS晶体管，栅极长度、栅极宽度、栅极氧化膜厚度、和阈值电压的绝对值相等。
2.如权利要求1所述的传输门电路，其特征在于，
所述第一电平移位器具有第二PMOS晶体管，该第二PMOS晶体管的栅极上被输入所述输入电压；
所述第二电平移位器具有第二NMOS晶体管，该第二NMOS晶体管的栅极上被输入所述输入电压；
所述第二PMOS晶体管的阈值电压的绝对值和所述第二NMOS晶体管的阈值电压的绝对值相等，
所述第二PMOS晶体管的过驱动电压和所述第二NMOS晶体管的过驱动电压相等，
所述规定电压是所述第二PMOS晶体管的阈值电压的绝对值和所述第二PMOS晶体管的过驱动电压的和。
3.一种半导体装置，其中包括权利要求1或2所述的传输门电路。
CN201110039437.2A 2010-02-09 2011-02-09 传输门电路及半导体装置 Expired - Fee Related CN102195637B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-026931 2010-02-09
JP2010026931A JP5431992B2 (ja) 2010-02-09 2010-02-09 トランスミッションゲート及び半導体装置

Publications (2)

Publication Number Publication Date
CN102195637A CN102195637A (zh) 2011-09-21
CN102195637B true CN102195637B (zh) 2015-07-01

Family

ID=44353216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110039437.2A Expired - Fee Related CN102195637B (zh) 2010-02-09 2011-02-09 传输门电路及半导体装置

Country Status (5)

Country Link
US (1) US8354873B2 (zh)
JP (1) JP5431992B2 (zh)
KR (1) KR101727752B1 (zh)
CN (1) CN102195637B (zh)
TW (1) TWI530096B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010080889A1 (en) * 2009-01-07 2010-07-15 Zentrum Mikroelektronik Dresden Ag Adaptive bootstrap circuit for controlling cmos switch(es)
JP5923919B2 (ja) * 2011-10-11 2016-05-25 株式会社ソシオネクスト 半導体装置及びアナログスイッチの制御方法
TWI473072B (zh) * 2013-06-24 2015-02-11 Orise Technology Co Ltd 減少閂鎖元件數量的源極驅動裝置
CN104426528B (zh) * 2013-09-11 2019-05-07 台湾积体电路制造股份有限公司 多电压输入缓冲器及其相关方法
JP2016139390A (ja) * 2015-01-23 2016-08-04 エスアイアイ・セミコンダクタ株式会社 検出回路
US9843322B2 (en) * 2016-03-11 2017-12-12 Texas Instruments Incorporated Integrated high-side driver for P-N bimodal power device
KR101675573B1 (ko) * 2016-03-21 2016-11-11 주식회사 이노액시스 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치
TWI653732B (zh) 2017-09-19 2019-03-11 世界先進積體電路股份有限公司 控制電路及操作電路
CN109560536B (zh) * 2017-09-26 2021-01-05 世界先进积体电路股份有限公司 控制电路及操作电路
US10818653B2 (en) 2017-12-12 2020-10-27 Vanguard International Semiconductor Corporation Control circuit and operating circuit utilizing the same
CN108199701B (zh) * 2017-12-28 2021-05-07 清华大学 一种高速的cmos传输门开关电路
US10763846B1 (en) * 2019-08-23 2020-09-01 Nxp Usa, Inc. High voltage tolerant analog switch
EP3799309A1 (en) * 2019-09-26 2021-03-31 Ams Ag Electric circuitry for signal transmission
US20220311439A1 (en) * 2021-03-24 2022-09-29 Stmicroelectronics International N.V. Multiplexer circuit using a transmission gate circuit with a selectively boosted switch control signal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4874971A (en) * 1986-11-25 1989-10-17 North American Philips Corporation, Signetics Division Edge-sensitive dynamic switch
CN101340189A (zh) * 2007-07-05 2009-01-07 恩益禧电子股份有限公司 半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01175410A (ja) * 1987-12-29 1989-07-11 Sharp Corp 半導体アナログ・スイッチ
JPH0595262A (ja) * 1991-03-30 1993-04-16 Nec Corp アナログ入力回路
US5194768A (en) * 1992-03-27 1993-03-16 Advanced Micro Devices, Inc. Apparatus for filtering noise from a periodic signal
JPH06208423A (ja) * 1993-01-12 1994-07-26 Mitsubishi Electric Corp 電源回路
JPH07169292A (ja) 1993-12-13 1995-07-04 Matsushita Electron Corp Ｃｍｏｓサンプルホールド回路
JPH07221642A (ja) * 1994-02-02 1995-08-18 Hitachi Ltd 半導体集積回路
US6433613B1 (en) * 2000-12-15 2002-08-13 Fairchild Semiconductor Corporation Translating switch circuit with disabling option
US6693479B1 (en) * 2002-06-06 2004-02-17 Analog Devices, Inc. Boost structures for switched-capacitor systems
JP3949027B2 (ja) * 2002-08-06 2007-07-25 富士通株式会社 アナログスイッチ回路
FR2894373B1 (fr) * 2005-12-07 2008-01-04 Atmel Corp Cellule anti-fusible autonome
JP4828343B2 (ja) * 2006-07-28 2011-11-30 三菱電機株式会社 アナログスイッチ回路
JP5018245B2 (ja) * 2007-05-31 2012-09-05 株式会社日立製作所 アナログスイッチ
JP2009108911A (ja) * 2007-10-29 2009-05-21 Akira Koyama ネジ固定機構およびネジ固定方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4874971A (en) * 1986-11-25 1989-10-17 North American Philips Corporation, Signetics Division Edge-sensitive dynamic switch
CN101340189A (zh) * 2007-07-05 2009-01-07 恩益禧电子股份有限公司 半导体器件

Also Published As

Publication number Publication date
KR101727752B1 (ko) 2017-04-17
JP5431992B2 (ja) 2014-03-05
US20110193615A1 (en) 2011-08-11
TWI530096B (zh) 2016-04-11
CN102195637A (zh) 2011-09-21
US8354873B2 (en) 2013-01-15
JP2011166449A (ja) 2011-08-25
KR20110093661A (ko) 2011-08-18
TW201212537A (en) 2012-03-16

Similar Documents

Publication Publication Date Title
CN102195637B (zh) 传输门电路及半导体装置
US7345530B1 (en) Regulated switch driving scheme in switched-capacitor amplifiers with opamp-sharing
US9214933B2 (en) Input/output circuit
US6791391B2 (en) Level shifting circuit
JP2005354266A (ja) 電圧比較器回路
JP4768300B2 (ja) 電圧レベル変換回路及び半導体集積回路装置
CN102622024A (zh) 位准转换电路
US20120013496A1 (en) Switched capacitor type d/a converter
US20070152731A1 (en) Voltage Selection Circuit
US6924702B2 (en) Low supply voltage and self-biased high speed receiver
JP4928290B2 (ja) 差動信号比較器
JP2007329518A (ja) チョッパ型コンパレータ
US20070216443A1 (en) High speed voltage translator circuit
CN101727861A (zh) 具输出缓冲器的源极驱动电路
TWI781008B (zh) 電位移位器
CN100389449C (zh) 源极驱动器及其驱动方法
TWI835651B (zh) 放大器電路
US9374047B2 (en) Buffer circuit
JP5203809B2 (ja) 電流ミラー回路
JP4273881B2 (ja) 差動信号出力回路及びそれを内蔵した半導体集積回路
CN119010806A (zh) 放大器电路
CN108400784B (zh) 位准移位电路及整合电路
US7236030B2 (en) Method to implement hysteresis in a MOSFET differential pair input stage
CN119010805A (zh) 放大器电路
JP2005130233A (ja) 差動出力回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160322

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba, Chiba, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150701

Termination date: 20210209

CF01 Termination of patent right due to non-payment of annual fee