CN102194667A - 使用热机械作用通过修整制造多层结构的过程 - Google Patents
使用热机械作用通过修整制造多层结构的过程 Download PDFInfo
- Publication number
- CN102194667A CN102194667A CN2011100095243A CN201110009524A CN102194667A CN 102194667 A CN102194667 A CN 102194667A CN 2011100095243 A CN2011100095243 A CN 2011100095243A CN 201110009524 A CN201110009524 A CN 201110009524A CN 102194667 A CN102194667 A CN 102194667A
- Authority
- CN
- China
- Prior art keywords
- wafer
- sandwich construction
- make sandwich
- equal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/199—Back-illuminated image sensors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Polishing Bodies And Polishing Tools (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Micromachines (AREA)
Abstract
本发明涉及使用热机械作用通过修整制造多层结构的过程。包括:键合步骤(S1),将第一晶片(110)键合到第二晶片(120)上,至少所述第一晶片具有倒角边缘,键合界面具有小于或等于1J/m2的粘附能量;以及减薄步骤(S3,S4),减薄所述第一晶片,以便形成转移层(115)。在减薄所述第一晶片之前,使用砂轮执行修整所述第一晶片的边缘的修整步骤,所述砂轮的工作面包括平均尺寸大于或等于800目或者小于或等于18微米的砂粒,使所述砂轮以大于或等于每秒钟5微米的下降速度下降,此外在距离所述键和界面的高度小于或等于30μm的高度(h110)处使所述砂轮停止向所述第一晶片中下降,从而执行所述修整步骤。
Description
技术领域
本发明涉及通过将至少一层转移到支撑件上制成的多层半导体结构或衬底(也被称为多层半导体晶片)的制造领域。
背景技术
多层结构的制造一般包括将诸如硅或SOI(绝缘体上硅)晶片之类的第一晶片直接晶片键合或熔接键合(fusion bonding)到诸如由硅或蓝宝石制成的第二晶片或支撑件上,键合强化退火以及减薄第一晶片以便形成转移到第二晶片上的层。
本发明更特别涉及由于键合强化退火的温度限制而具有相对较弱的键合界面的多层结构。在完成直接晶片键合之后,通常对结构进行退火以便加强两个晶片之间的键合,即增大两个晶片之间的键合的表面能。键合强化退火的温度越高,得到的键合或粘附能量越大。
现在,键合退火温度必须被限制在相对较低的值的多层结构存在几种情况。
第一种情况涉及被称为“异质”多层结构的制造,异质是指两个待组装的晶片具有不同的热膨胀系数,例如在室温(20℃)下相差至少10%或20%。这种异质结构特别为微电子学或光电子学中经常使用的SOS(蓝宝石(Al2O3)上硅)结构。在温度增加的过程中,例如从200℃开始往上,两个晶片的其中一个相对于另一个的性能变化导致异质结构中产生应力和/或应变,这会导致晶片或层(如果存在)发生分层或分离,和/或导致衬底或层(如果存在)的其中之一产生塑性变形和/或裂缝和/或破损。这就是是要限制这种结构的键合强化退火的温度的原因。
第二种情况涉及多层结构,其中第一晶片还包括部件或多个微部件的全部或一部分,如在需要将一层或多层微部件转移到最终的支撑件上的3D集成技术的情况下,以及在电路转移的情况下,例如在背光照明成像器的制造中。在这种情况下,必须对键合强化退火的温度进行限制,以免破坏微部件。
特别用于形成转移层的晶片和支撑件的边缘通常具有倒角或圆边,其作用是更易于进行处理以及防止尖锐边缘可能会发生的边缘剥落,这种剥落是晶片表面上的颗粒污染物的来源。倒角可以是圆角或斜角的形状。
但是,这些倒角的存在阻碍了晶片之间在其外周处的良好接触,当如上文所述由于键合强化退火的温度限制使得键合界面较为薄弱时,这种粘附的脆弱就更为显著。因此存在第一晶片或转移层薄弱地键合或者根本没有键合的外周区域。第一晶片或转移层的该外周区域必须被去除,因为其易于以不受控制的方式破裂以及通过不希望的碎片或颗粒来污染结构。
因此,一旦晶片被键合到支撑件上,以及所述晶片被减薄之后,对转移层进行修整以便去除倒角所在的外周区域。通常是通过对转移层的暴露表面直至支撑第二晶片进行机械加工(特别是研磨)来执行修整。
但是,深度机械修整导致转移层与支撑件之间的键合界面以及转移层本身这两处出现脱落问题。更确切的说,在键合界面处,脱落问题对应于转移层在靠近层的外周的某些区域分层,这可以被称为“宏观脱落(macro peel-off)”。由于倒角的存在,在靠近层的外周处,键合能量较弱。因此,该修整可能在该位置导致层在其键合界面处和支撑衬底部分脱粘(debonding)。
因此,出现的问题是,寻求一种可以在不出现上述缺陷的情况下修整多层结构中的第一晶片或转移层的过程。
发明内容
本发明的目的在于通过提供一种用于制造多层结构的过程来减轻上述缺陷,该过程包括:
-将第一晶片键合到第二晶片上,至少所述第一晶片具有倒角边缘,键合界面具有小于或等于1J/m2的键合表面能量或键合能量;以及
-减薄所述第一晶片,以便形成转移层,
在该过程中,在减薄所述第一晶片之前,使用砂轮来执行修整所述第一晶片的边缘的修整步骤,所述砂轮的工作面包括平均尺寸小于或等于18微米或者大于或等于800目(mesh)的砂粒,使所述砂轮以大于或等于每秒钟5微米的下降速度下降,此外在距离所述键和界面的高度小于或等于30μm处使所述砂轮停止向所述第一晶片中下降,从而执行所述修整步骤。
通过在减薄第一晶片之前对其进行修整,以及在上文所限定的操作条件下,可以获得第一晶片的完全修整,同时将砂轮在第一晶片中的穿透深度限定到小于第一晶片的待修整部分的总高度的深度(砂轮的下降在键合界面上方停止在第一晶片中)。因此避免了上述脱落问题。
根据本发明的一个方面,在至少等于倒角边缘所延伸的宽度的宽度上执行修整步骤。
根据本发明的一个特殊实施例,该过程在键合步骤之前包括至少一个在第一晶片的一侧制造部件的层的步骤,所述第一晶片的该侧包括键合到第二晶片上的部件的层。还可以执行在所述第一晶片包括部件的第一层那一侧的对侧制造微部件的第二层的步骤。
本发明的修整过程的适用可以通过堆叠两个或更多个晶片来制造三维结构,同时使晶片之间的键合界面的分层的风险和部件层中的分层的风险都最小化。其中部件层中的一个可特别包括图像传感器。
附图说明
通过接下来参考附图通过非限制性示例的方式对本发明的特殊实施例的进行的描述,本发明的其他特征和优点将变得清楚,其中:
图1A至图1E是根据本发明的实施例的用于制造多层结构的过程的示意图;
图2是在图1A至图1E所示过程中所执行的步骤的流程图。
图3A至图3G是显示执行本发明的修整过程的三维结构制造的示意图;以及
图4是在图3A至图3G所示的三维结构制造过程中所执行的步骤的流程图。
具体实施方式
本发明通常适用于包括至少两个晶片的多层结构的修整,其中两个晶片通过键合互相结合,键合的表面能限制在1J/m2或更小,两个晶片的至少其中之一在其外周具有倒角或圆边。这种多层结构特别对应于由具有不同热膨胀系数的或者包括微部件的至少两个晶片制成的结构,其中必须对能够使键合稳定以及增大键合能量的键合强化退火的温度进行限制。本发明同样可以应用于晶片通过另一类键合(例如阳极键合、金属键合或粘结剂键合,提供的键合能量低于1J/m2)彼此结合的多层结构。
晶片通常是圆形的,并且可以具有不同的直径,特别是100mm、150mm、200mm或300mm的直径。
其中一个晶片中可能已经形成了部件,该晶片之后键合到作为支撑件的另一晶片上。术语“部件”在这里应被理解为表示使用与该晶片不同且对通常用来加强键合界面的高温敏感的材料制成的任意元件。这些部件特别对应于构成电子部件或者多个电子微部件的全部或一部分的元件,例如电路或触点,或者甚至是有源层。
本发明更特别但不只是适用于通过组装第一蓝宝石晶片或衬底以及诸如SOI结构之类的包括硅的第二晶片或衬底而形成的SOS异质结构。在蓝宝石衬底上包括硅层的异质结构具有特殊的优点。SOS结构可以制造高频、低功耗的器件。使用蓝宝石衬底还可以实现很好的散热,优于例如使用石英衬底获得的结构。
本发明提出执行修整,其中将第一晶片修整到小于所述晶片的总厚度的深度,但在特定的条件下产生热机械作用,从而剥离第一晶片的待修整的剩余部分,即第一晶片的位于键合界面上方的末被砂轮穿透的部分。通过在工具到达第一晶片和第二晶片之间的键合界面之前使工具停止下降,可以避免上文所述的脱落和脱粘问题。
更确切地说,在本发明中,使用砂轮来执行修整,砂轮的工作面或作用部分包括平均尺寸小于或等于18微米或者大于或等于800目(mesh)的砂粒。砂粒可以特别为金刚石微粒。
此外,砂轮的下降速度(也被称为前进速度)大于或等于5μm/s。
这两个参数的调整使第一晶片上的修整,特别是端部处的修整的热和机械作用最大化,特别通过在环或者第一晶片留在砂轮下方的部分中产生裂缝而使其变得脆弱,因此使其更易剥离。在本发明中这些作用更重要的是,在减薄第一晶片之前执行修整,因此在修整过程中去除大量的材料,能够在修整结束时获得显著的热机械作用。
与砂轮在第一晶片的修整过程中至少下降到键合界面的现有技术不同,在本发明中,砂轮停止在键合界面上方的确定的高度。更确切地说,调节砂轮进入第一晶片的穿透深度(也被称为“目标深度”),以便在距离键合界面30μm以下处,优选在距离键合界面20μm以下处,使砂轮停止向第一晶片中下降。通常,在距离键合界面的高度在30μm和10μm之间处停止砂轮的下降。
如上文所述的修整过程中的热机械作用的最大化以及两层之间的键合界面的薄弱使得即使第一晶片没有被砂轮磨削整个厚度,也可以通过剥离待修整的剩余部分来获得第一晶片完全修整。
现在结合图1A至图1E以及图2来描述修整过程的一个实施方式。
参考图1A至1E以及图2描述的是用于由第一晶片或初始衬底110(顶部)以及第二晶片或支撑衬底120(底部)制造SOS异质结构的过程。第一晶片110在其外周包括顶部倒角117a和底部倒角117b。类似地,第二晶片120在其外周包括顶部倒角127a和底部倒角127b。第一晶片110的厚度大约介于600和900μm之间。
如图1A所示,第一晶片110由SOI结构构成,包括也是由硅制成的支撑件113上的硅层111,在层111和支撑件113之间设置有由例如SiO2制成的隐埋氧化层112。第一晶片110的外表面还事先覆盖有厚度在10和50nm之间的通过例如晶片表面的氧化形成的热氧化层114,以便在后续的化学蚀刻步骤中保护晶片。第一晶片110还可以由单片硅晶片构成,该单片硅晶片可能包括部件也可能不包括部件。
第二晶片120由蓝宝石晶片(图1A)构成。
第一晶片110的一侧111a(此处覆盖有氧化层114)和第二晶片120的表面120a紧密接触地放置,并且在两个晶片的其中之一上施加压力,以便在接触表面之间引发键合波的传播(图1B,步骤S1)。
众所周知,直接晶片键合或者就是说直接键合的原理是基于两个表面之间的直接接触,也就是说没有使用特殊的材料(粘结剂、蜡、钎焊等等)。为了执行这种操作,键合表面必须是充分光滑的,没有颗粒或污染物,而且键合表面彼此足够靠近,以便引发接触,典型需要小于几纳米的距离。在这种情况下,两个表面之间的吸引力足够强,从而发生直接键合,即两个待键合表面的原子或分子之间的范德华力所引起的键合。
在执行键合强化退火之前,这样进行的键合是不稳定的。可以让两个晶片的组装接受退火,但是由于两个晶片之间的热膨胀系数不同,必须对这种退火的温度进行限制。在此处描述的示例中,退火不能超过180℃,退火时间在大约十小时以下。这种退火只能将键合稳定到键合的表面能量不超过700mJ/m2的程度。
根据本发明,在对第一晶片110进行减薄之前,先对其进行修整(图1C,步骤S2)。
如图1C所示,从第一晶片110的边缘修整宽度ld110,该宽度至少对应于第一晶片的底部倒角117b所延伸的宽度。对于直径为100mm、200mm和300mm的晶片,修整的宽度ld110通常介于2mm和10mm之间,优选介于2mm和6mm之间。
通过从第一晶片110上侧的机械作用或机加工(边缘磨削)来执行修整。可以通过砂轮(研磨)或者能够以机械方式磨掉层的材料的任意其他工具来施加机械作用。
在这里所描述的示例中,通过砂轮150来执行修整,砂轮150具有工作面或作用部分151,即包括能够磨掉晶片的材料的砂粒的表面,其由与晶片的平面平行的第一部分151a和与砂轮150的侧面(flank)对应的第二部分151b构成。根据本发明,砂轮150的工作面151包括砂粒,例如平均尺寸小于或等于18微米(或者大于或等于800目)的金刚石微粒。
在修整过程中,第一晶片110被修整到关于高度h110定义的砂轮150的(目标)下降深度Pd110,其中高度h110是相对于与键合界面(这里是热氧化层114和第二晶片120的键合侧120a之间的接触面)相对应的基准面定义的。选择深度Pd110,使得砂轮只穿透第一晶片的一部分厚度。在此处描述的示例中,选择修整深度Pd110,以便砂轮150在距离键合界面高度h110在30μm和10μm之间处停止下降,从该高度开始,留在砂轮150下方的环形部分或环1110在热机械作用下剥离。因此,实现了第一晶片110的完全修整。
减薄第一晶片110来继续异质结构的制造,以便形成与所述修整后的第一层的部分相对应的转移层。首先通过磨削第一晶片110的支撑件113的大部分(图1D,步骤S3)来执行减薄。通过保持砂轮的工作面抵在第一晶片110的暴露侧上来执行磨削(图1D中未显示)。在磨削过程中,通过保持器(图1D中未显示)在第二晶片120的背面保持两晶片组件,保持器也被称为夹盘,包括能够例如通过吸力或通过静电系统保持第二晶片120的平台。在磨削过程中,夹盘可以是固定的,而砂轮是转动的。或者,夹盘也可以围绕轴来转动,砂轮可以转动也可以不转动。
在距离蓝宝石支撑衬底的表面120a约65μm处停止磨削。
在减薄的该阶段,即在化学减薄步骤之前,第一晶片110的支撑件113的剩余部分113a具有加工硬化表面(图1C)。
通过剩余部分113a的化学蚀刻(图1E,步骤S4)来继续第一晶片110的减薄,该化学蚀刻也被称为湿法蚀刻,例如通过TMAH(四甲基氢氧化铵)或KOH蚀刻液的方式进行,或者通过诸如RIE(反应离子蚀刻)的干法蚀刻进行。
除了去除剩余部分113a之外,化学蚀刻具有去除环形部分1110在剥离所述部分之后可能遗留的任何碎片的作用。
在蚀刻之后,由此获得SOS多层结构130,包括通过第二晶片120形成的蓝宝石支撑件以及至少与第一晶片110的硅层111相对应的转移层115,氧化层112可以根据需要保留或(例如通过HF脱氧来)去除。
现在结合图3A至3G以及图4来描述根据本发明的一个实施例通过将形成在第一晶片或初始衬底200中的微部件的层转移到第二晶片或支撑(底部)衬底300上来制造三维结构的过程。
三维结构的制造一开始是在第一晶片200的表面上形成第一系列的微部件204,第一晶片200的外周边缘具有顶部倒角206a和底部倒角206b(图3A,步骤S1)。在此处所描述的示例中,第一晶片200为SOI多层结构,也就是说其包括位于同样由硅制成的衬底203上的硅层201,在层201和衬底203之间存在隐埋氧化层202(例如SiO2层)。第一晶片200的厚度大约介于600和900μm之间。
通过用于限定与待制造的微部件相对应的图案将要形成的区域的掩模,用光刻法形成微部件204。
如图3A所示,然后在第一晶片200的外表面上覆盖热氧化层205,热氧化层的厚度例如介于0.1和3μm之间,例如通过晶片表面的氧化来形成,以便在后续的化学蚀刻步骤(步骤S2)中保护晶片。第一晶片200还可以由单片硅晶片制成。
第二晶片或支撑衬底300为硅晶片,其外周边缘具有顶部倒角306a和底部倒角306b。晶片300的外表面覆盖有厚度列入例如介于0.1和3μm之间的热氧化层305(图3B,步骤S3)。
然后将第一晶片200的包括微部件204的那一侧与第二晶片300的一侧通过热氧化层205和305紧密接触,对两个晶片的其中之一施加压力,以便在接触表面之间引发键合波的传播(图3C,步骤S4)。
在不太高的温度下执行两个晶片之间的粘附,以免破坏部件和/或第一晶片。更确切地说,在将晶片在室温下接触之后,可以执行键合强化退火,不过是在低于450℃的温度下,温度高于450℃时诸如铝或铜之类的某些金属开始熔化。这种退火只能将键合稳定到键合能量不超过1J/m2的程度。
根据本发明,在键合之后以及在第一晶片200的减薄之前,对第一晶片200进行修整(图3D,步骤S5)
在这里所描述的示例中,通过砂轮400来执行修整,砂轮400具有工作面或作用部分401,即包括能够磨掉晶片的材料的砂粒的表面,其由与晶片的平面平行的第一部分401a和与砂轮400的侧面对应的第二部分401b构成。如图3E所示,此处的部分401b垂直于部分401a,以便形成在修整第一晶片时基本上垂直于第一晶片的平面的侧面200c。根据本发明,砂轮400的工作面401包括砂粒,例如平均尺寸小于或等于18微米(或者大于或等于800目)的金刚石微粒。
如图3D所示,在距离第一晶片110的边缘的最小宽度ld200中执行修整,该宽度至少对应于第一晶片的底部倒角206b所延伸的宽度。对于直径为100mm、200mm和300mm的晶片,修整的宽度ld200通常介于2mm和10mm之间,优选介于2mm和6mm之间。
在修整过程中,第一晶片110被修整到关于高度h200定义的砂轮400的(目标)下降深度Pd200,其中高度h200是相对于与键合界面(这里是热氧化层205和305之间的接触面)相对应的基准面定义的。选择深度Pd200,使得砂轮只穿透第一晶片的一部分厚度。在此处描述的示例中,选择修整深度Pd200,以便砂轮40在距离键合界面的高度h200在30μm和15μm之间处停止下降,从该高度开始,留在砂轮400下方的环形部分或环210在热机械作用下剥离。因此,实现了第一晶片200的完全修整。
通过执行第一晶片200的第一减薄步骤,即磨削该晶片存在于微部件204的层的上方的一部分(图3E,步骤S6),这里是衬底203a的绝大部分,来继续三维结构的制造。在与上文所述的相同的条件下执行磨削。
在距离第二晶片300的表面300a大约65μm处停止磨削。
在减薄的该阶段,即在化学第二减薄步骤之前,第一晶片200的支撑件203的剩余部分203a具有加工硬化表面(图3E)。
通过剩余部分203a的化学蚀刻(图3F,步骤S7)来继续第一晶片200的减薄,例如通过TMAH(四甲基氢氧化铵)或KOH蚀刻液的方式进行,或者通过诸如RIE的干法蚀刻进行。
一旦去除了氧化层202,在层201的暴露表面上形成微部件214的第二层(图3G,步骤S8)。在此处描述的示例中,微部件214与隐埋微部件204对准形成,因为光刻掩模与形成微部件204时所用的光刻掩模类似。
然后获得从第二晶片300和与第一晶片200的包括微部件204和214的剩余部分相对应的转移层215形成的复合结构500。
作为变形,通过多层堆叠,即通过在层201上键合一个或多个附加晶片或衬底来形成三维结构,其中每个附加晶片与直接相邻的层对准。对每个晶片执行如上文所述根据本发明在两个减薄步骤之间执行的部分修整,以便形成转移层。此外,在每次转移附加晶片之前,可以在暴露层上沉积氧化层,例如TEOS层,从而更易于组装,并且防止修整区域(在该区域中露出下方晶片的材料)受到后续的化学蚀刻。
根据一个特殊实施例,其中微部件的一个层可以特别包括图像传感器。
根据另一实施例,部件在与构成转移层的第一晶片组装之前已经事先形成在支撑第二晶片中。
Claims (15)
1.一种用于制造多层结构(130)的过程,包括
-将第一晶片(110)键合到第二晶片(120)上,至少所述第一晶片具有倒角边缘(117a,117b),键合界面具有小于或等于1J/m2的粘附能量;以及
-减薄所述第一晶片(110),以便形成转移层(115),其特征在于,该过程在减薄所述第一晶片(110)之前,包括使用砂轮(150)来执行的修整所述第一晶片(110)的边缘的修整步骤,所述砂轮(150)的工作面(151)包括平均尺寸大于或等于800目或者小于或等于18微米的砂粒,使所述砂轮以大于或等于每秒钟5微米的下降速度下降,此外在距离所述键和界面的高度小于或等于30μm处的高度(h110)使所述砂轮停止向所述第一晶片中下降,从而执行所述修整步骤。
2.根据权利要求1所述的用于制造多层结构(130)的过程,其特征在于,在至少等于所述倒角边缘(117a,117b)所延伸的宽度的宽度(ld110)上执行所述修整步骤。
3.根据权利要求2所述的用于制造多层结构(130)的过程,其特征在于,在介于2mm和8mm之间的宽度(ld110)上执行所述修整步骤。
4.根据权利要求1至3中任一项所述的用于制造多层结构(130)的过程,其特征在于,所述第一晶片(110)在减薄之前的厚度至少为600μm。
5.根据权利要求1至4中任一项所述的用于制造多层结构(130)的过程,其特征在于,减薄包括磨削步骤。
6.根据权利要求1至5中任一项所述的用于制造多层结构(130)的过程,其特征在于,所述第一晶片(110)为硅晶片或SOI结构。
7.根据权利要求6所述的用于制造多层结构(130)的过程,其特征在于,减薄还包括在所述磨削步骤之后执行的化学蚀刻步骤。
8.根据权利要求6和7中任一项所述的用于制造多层结构(130)的过程,其特征在于,在键合步骤之前,在所述第一晶片(110)的暴露表面上形成氧化层(114)。
9.根据权利要求1至8中任一项所述的用于制造多层结构(130)的过程,其特征在于,所述第一晶片(110)包括部件。
10.根据权利要求1至9中任一项所述的用于制造多层结构(130)的过程,其特征在于,所述第二晶片(120)为蓝宝石晶片。
11.根据权利要求1至9中任一项所述的用于制造多层结构(130)的过程,其特征在于,所述第二晶片(120)为硅晶片。
12.根据权利要求11所述的用于制造多层结构(130)的过程,其特征在于,在键合步骤之前,在所述第二晶片(120)的暴露表面上形成氧化层。
13.根据权利要求9至12中任一项所述的用于制造多层结构(130)的过程,其特征在于,该过程在键合步骤之前包括至少一个在第一晶片(200)的一侧制造部件(204)的层的步骤,所述第一晶片(200)的该侧包括键合到第二晶片(300)上的部件(204)的层。
14.根据权利要求13所述的用于制造多层结构(130)的过程,其特征在于,该过程还包括在所述第一晶片(200)包括部件(204)的第一层那一侧的对侧制造微部件(214)的第二层的步骤。
15.根据权利要求13和14中任一项所述的用于制造多层结构(130)的过程,其特征在于,至少部件(214)的第一层包括图像传感器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1051487A FR2957190B1 (fr) | 2010-03-02 | 2010-03-02 | Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques. |
FR1051487 | 2010-03-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102194667A true CN102194667A (zh) | 2011-09-21 |
Family
ID=42697348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2011100095243A Pending CN102194667A (zh) | 2010-03-02 | 2011-01-12 | 使用热机械作用通过修整制造多层结构的过程 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8372728B2 (zh) |
EP (1) | EP2363879A3 (zh) |
JP (1) | JP5351191B2 (zh) |
KR (1) | KR101299719B1 (zh) |
CN (1) | CN102194667A (zh) |
FR (1) | FR2957190B1 (zh) |
SG (1) | SG173950A1 (zh) |
TW (1) | TWI462834B (zh) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103035581A (zh) * | 2012-07-24 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种硅片的临时键合方法 |
CN103890907A (zh) * | 2011-10-17 | 2014-06-25 | 信越化学工业株式会社 | 生产透明soi片的方法 |
CN104658880A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN104733300A (zh) * | 2013-12-23 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 一种键合晶片的减薄方法 |
CN105097432A (zh) * | 2014-05-09 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN105190835A (zh) * | 2013-05-01 | 2015-12-23 | 信越化学工业株式会社 | 混合基板的制造方法和混合基板 |
CN105271108A (zh) * | 2015-09-10 | 2016-01-27 | 武汉新芯集成电路制造有限公司 | 一种晶圆的键合方法 |
CN105565262A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN111480216A (zh) * | 2017-12-19 | 2020-07-31 | 东京毅力科创株式会社 | 基板处理系统、基板处理方法以及计算机存储介质 |
CN112289694A (zh) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | 晶圆键合方法 |
CN115579374A (zh) * | 2022-12-12 | 2023-01-06 | 合肥新晶集成电路有限公司 | 背罩式图像传感器的制备方法及背罩式图像传感器 |
WO2024130779A1 (zh) * | 2022-12-21 | 2024-06-27 | 中环领先半导体科技股份有限公司 | 一种绝缘体上硅晶圆及制备方法、半导体装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2957189B1 (fr) * | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
US8975157B2 (en) | 2012-02-08 | 2015-03-10 | Advanced Semiconductor Engineering, Inc. | Carrier bonding and detaching processes for a semiconductor wafer |
US9064770B2 (en) * | 2012-07-17 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for minimizing edge peeling in the manufacturing of BSI chips |
KR102061695B1 (ko) | 2012-10-17 | 2020-01-02 | 삼성전자주식회사 | 웨이퍼 가공 방법 |
KR20150092675A (ko) * | 2014-02-05 | 2015-08-13 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US10867836B2 (en) * | 2016-05-02 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer stack and fabrication method thereof |
FR3052098B1 (fr) * | 2016-06-03 | 2019-08-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d’un dispositif de manipulation, dispositif de manipulation et procede de collage reversible utilisant un tel dispositif |
CN106024591A (zh) * | 2016-08-05 | 2016-10-12 | 武汉新芯集成电路制造有限公司 | 介质薄膜的形成方法 |
JP6737224B2 (ja) * | 2017-04-17 | 2020-08-05 | 株式会社Sumco | 多層膜soiウェーハの製造方法 |
US10504716B2 (en) * | 2018-03-15 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing semiconductor device and manufacturing method of the same |
CN111180324B (zh) * | 2019-12-27 | 2023-04-28 | 中芯集成电路(宁波)有限公司 | 键合晶圆结构的减薄方法及晶圆级封装结构 |
CN111952239B (zh) * | 2020-08-21 | 2024-05-24 | 中国科学院上海微系统与信息技术研究所 | 具有空腔结构的半导体衬底及其制备方法 |
CN115223852A (zh) * | 2021-04-16 | 2022-10-21 | 中芯国际集成电路制造(北京)有限公司 | 修边方法及键合方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0854500A1 (en) * | 1997-01-17 | 1998-07-22 | Shin-Etsu Handotai Company Limited | Method of manufacturing a bonding substrate |
US20060055003A1 (en) * | 2004-05-19 | 2006-03-16 | Sumco Corporation | Bonded SOI substrate, and method for manufacturing the same |
US20060160328A1 (en) * | 2005-01-19 | 2006-07-20 | Nicolas Daval | Treatment of a removed layer of silicon-germanium |
CN101185156A (zh) * | 2005-05-31 | 2008-05-21 | 信越半导体股份有限公司 | 贴合晶片的制造方法及贴合晶片的外周磨削装置 |
WO2009106330A1 (en) * | 2008-02-26 | 2009-09-03 | S.O.I. Tec Silicon On Insulator Technologies | Method for fabricating a semiconductor substrate |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2658135B2 (ja) * | 1988-03-08 | 1997-09-30 | ソニー株式会社 | 半導体基板 |
JPH02273923A (ja) * | 1989-04-17 | 1990-11-08 | Toshiba Corp | 半導体基板の製造方法 |
JP2609198B2 (ja) * | 1992-08-07 | 1997-05-14 | 信越半導体株式会社 | 半導体基板の製造方法 |
JPH10209408A (ja) * | 1997-01-27 | 1998-08-07 | Mitsubishi Materials Shilicon Corp | Soi基板の製造方法 |
JP3496925B2 (ja) * | 1998-02-04 | 2004-02-16 | キヤノン株式会社 | 半導体基板とその製造方法 |
JP3496508B2 (ja) * | 1998-03-02 | 2004-02-16 | 三菱住友シリコン株式会社 | 張り合わせシリコンウェーハおよびその製造方法 |
JPH11260774A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Materials Silicon Corp | 張り合わせ基板の製造方法 |
US6664169B1 (en) * | 1999-06-08 | 2003-12-16 | Canon Kabushiki Kaisha | Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus |
JP4531694B2 (ja) * | 2002-07-17 | 2010-08-25 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 支持体に転移する材料から成る有用な層の面積を拡大する方法 |
FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
FR2880184B1 (fr) * | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
US20080315349A1 (en) * | 2005-02-28 | 2008-12-25 | Shin-Etsu Handotai Co., Ltd. | Method for Manufacturing Bonded Wafer and Bonded Wafer |
US20090095299A1 (en) * | 2007-10-11 | 2009-04-16 | Edwin Saldivar | Sleep inducing apparatus for a CPAP machine |
FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
FR2954585B1 (fr) * | 2009-12-23 | 2012-03-02 | Soitec Silicon Insulator Technologies | Procede de realisation d'une heterostructure avec minimisation de contrainte |
FR2955697B1 (fr) * | 2010-01-25 | 2012-09-28 | Soitec Silicon Insulator Technologies | Procede de recuit d'une structure |
US7883991B1 (en) * | 2010-02-18 | 2011-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Temporary carrier bonding and detaching processes |
FR2957189B1 (fr) * | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
US8852391B2 (en) * | 2010-06-21 | 2014-10-07 | Brewer Science Inc. | Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate |
US20120028439A1 (en) * | 2010-07-30 | 2012-02-02 | Memc Electronic Materials, Inc. | Semiconductor And Solar Wafers And Method For Processing Same |
-
2010
- 2010-03-02 FR FR1051487A patent/FR2957190B1/fr active Active
- 2010-12-24 TW TW099145902A patent/TWI462834B/zh active
- 2010-12-29 SG SG2010096816A patent/SG173950A1/en unknown
-
2011
- 2011-01-12 CN CN2011100095243A patent/CN102194667A/zh active Pending
- 2011-01-18 EP EP11151327A patent/EP2363879A3/fr not_active Withdrawn
- 2011-01-21 KR KR1020110006514A patent/KR101299719B1/ko active Active
- 2011-02-15 JP JP2011029606A patent/JP5351191B2/ja active Active
- 2011-03-01 US US13/037,655 patent/US8372728B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0854500A1 (en) * | 1997-01-17 | 1998-07-22 | Shin-Etsu Handotai Company Limited | Method of manufacturing a bonding substrate |
US20060055003A1 (en) * | 2004-05-19 | 2006-03-16 | Sumco Corporation | Bonded SOI substrate, and method for manufacturing the same |
US20060160328A1 (en) * | 2005-01-19 | 2006-07-20 | Nicolas Daval | Treatment of a removed layer of silicon-germanium |
CN101185156A (zh) * | 2005-05-31 | 2008-05-21 | 信越半导体股份有限公司 | 贴合晶片的制造方法及贴合晶片的外周磨削装置 |
WO2009106330A1 (en) * | 2008-02-26 | 2009-09-03 | S.O.I. Tec Silicon On Insulator Technologies | Method for fabricating a semiconductor substrate |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103890907B (zh) * | 2011-10-17 | 2016-09-28 | 信越化学工业株式会社 | 生产透明soi片的方法 |
CN103890907A (zh) * | 2011-10-17 | 2014-06-25 | 信越化学工业株式会社 | 生产透明soi片的方法 |
CN103035581A (zh) * | 2012-07-24 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种硅片的临时键合方法 |
CN105190835B (zh) * | 2013-05-01 | 2018-11-09 | 信越化学工业株式会社 | 混合基板的制造方法和混合基板 |
CN105190835A (zh) * | 2013-05-01 | 2015-12-23 | 信越化学工业株式会社 | 混合基板的制造方法和混合基板 |
CN104658880B (zh) * | 2013-11-19 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN104658880A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN104733300B (zh) * | 2013-12-23 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 一种键合晶片的减薄方法 |
CN104733300A (zh) * | 2013-12-23 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 一种键合晶片的减薄方法 |
CN105097432B (zh) * | 2014-05-09 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN105097432A (zh) * | 2014-05-09 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 晶圆处理方法 |
CN105565262B (zh) * | 2014-10-17 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN105565262A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN105271108A (zh) * | 2015-09-10 | 2016-01-27 | 武汉新芯集成电路制造有限公司 | 一种晶圆的键合方法 |
CN111480216A (zh) * | 2017-12-19 | 2020-07-31 | 东京毅力科创株式会社 | 基板处理系统、基板处理方法以及计算机存储介质 |
CN111480216B (zh) * | 2017-12-19 | 2023-09-29 | 东京毅力科创株式会社 | 基板处理系统、基板处理方法以及计算机存储介质 |
CN112289694A (zh) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | 晶圆键合方法 |
CN115579374A (zh) * | 2022-12-12 | 2023-01-06 | 合肥新晶集成电路有限公司 | 背罩式图像传感器的制备方法及背罩式图像传感器 |
WO2024130779A1 (zh) * | 2022-12-21 | 2024-06-27 | 中环领先半导体科技股份有限公司 | 一种绝缘体上硅晶圆及制备方法、半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
TW201139147A (en) | 2011-11-16 |
TWI462834B (zh) | 2014-12-01 |
US8372728B2 (en) | 2013-02-12 |
JP2011181919A (ja) | 2011-09-15 |
FR2957190B1 (fr) | 2012-04-27 |
KR20110099626A (ko) | 2011-09-08 |
SG173950A1 (en) | 2011-09-29 |
US20110230005A1 (en) | 2011-09-22 |
EP2363879A3 (fr) | 2012-02-22 |
KR101299719B1 (ko) | 2013-08-28 |
FR2957190A1 (fr) | 2011-09-09 |
JP5351191B2 (ja) | 2013-11-27 |
EP2363879A2 (fr) | 2011-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102194667A (zh) | 使用热机械作用通过修整制造多层结构的过程 | |
US8298916B2 (en) | Process for fabricating a multilayer structure with post-grinding trimming | |
JP5319764B2 (ja) | 漸進トリミング法 | |
KR101185426B1 (ko) | 복합 트리밍 방법 | |
TWI435379B (zh) | 製作具最小應力之異質構造之方法 | |
US8754505B2 (en) | Method of producing a heterostructure with local adaptation of the thermal expansion coefficient | |
US8951887B2 (en) | Process for fabricating a semiconductor structure employing a temporary bond | |
JP2011155261A (ja) | 構造体をアニールするためのアニール方法 | |
US7956436B2 (en) | Method of forming a device wafer with recyclable support | |
WO2011134896A2 (en) | Trimming thinning | |
US9275888B2 (en) | Temporary substrate, transfer method and production method | |
US9337037B2 (en) | Method for obtaining a heterogeneous substrate for the production of semiconductors | |
JP2008071907A (ja) | 半導体チップの製造方法、及び半導体チップ | |
JP4440810B2 (ja) | 貼り合わせウエーハの製造方法 | |
WO2017196431A2 (en) | Effective compound substrate for non-destructive epitaxial lift-off |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20110921 |