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CN101996999A - 一种具有扩展型沟槽的dram结构及其制作方法 - Google Patents

一种具有扩展型沟槽的dram结构及其制作方法 Download PDF

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Abstract

本发明公开了一种具有扩展型沟槽的DRAM结构及其制作方法，该结构包括PMOS晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的P型SiGe层和P型Si层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的P型SiGe层和P型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的P型SiGe层和P型Si层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的P型SiGe层和P型Si层之上还制备有N型Si层，所述PMOS晶体管制作于该N型Si层上。本发明方法用掺杂和外延技术交替生长P型SiGe层和P型Si层并用选择性刻蚀制作出梳齿形的侧壁，改进了DRAM中深槽式电容器的结构，简化了制作工艺。

Description

一种具有扩展型沟槽的DRAM结构及其制作方法
技术领域
本发明涉及一种动态随机存取存储器(DRAM，Dynamic Random Access Memory)的单元结构及其制作工艺，尤其涉及一种具有扩展型沟槽的DRAM单元结构及其制作工艺，属于半导体制造技术领域。
背景技术
目前，业界普遍采用1T1C(一个晶体管搭配一个电容器)的结构作为一个DRAM单元。这种1T1C元件组合使DRAM的存储位元成为了密度最高、单位制造成本最低的电子元件，在计算机存取器件中具有不可替代的地位。随着半导体技术的飞速发展，DRAM元件正快速地向高密度、高容量的方向发展。如何能在单位元件面积不断减小的同时，设计出电容相当的电容器是DRAM技术中最重要的挑战之一。
图1是一种具有深槽式电容器的DRAM单元基本结构，它采用了三维设计，以刻蚀的方式在硅晶圆表面下方挖掘深槽形成电容器，从而在有限的单元平面面积内利用纵向结构增加电容器面积，这种深槽式电容器设计是目前高密度DRAM技术的主流之一。这种深槽式电容器以重掺杂的衬底为下极板，电容介质制作在深槽侧壁上，深槽内填充多晶硅并重掺杂作为上极板，然后通过连接带(strap)与晶体管的源极接通。为了进一步增加DRAM单元的阵列密度，业界采用有多种多晶硅连接带(Poly strap)工艺，256Mb以上的DRAM技术一般采用BEST(BuriEd Strap Trench)制备连接带，其单元结构如图2所示。其方法是将第一层多晶硅(Poly I)刻蚀至晶体管势阱之下，再沉积SiO2，将其刻蚀成侧壁形成项圈氧化层(Collar Oxide)，之后填入第二层多晶硅(Poly II)。然后再在第二层多晶硅上回填掺杂的多晶硅，再以回蚀方法形成自对准连接，称为埋藏式连接带(BS，buried strap)。经过热处理过程将杂质扩散至底材接通晶体管的源极。为了有效降低晶体管阻抗，在深沟壁上BS区域会先注入离子以降低电阻(BS implant)。其中，项圈氧化层将电容器推至晶圆表面下方，可有效避免水平方向电容器与晶体管之间的干扰。为了更进一步防止电容器上极板与其上方被动字线垂直方向的短路设置了浅沟槽隔离(STI，Shallow Trench Isolation)。由于该工艺采用了埋藏式连接带，即连接带被推至硅晶圆表面下方的深沟壁上，如此完成的深槽电容器可放置于被动字线的下方，缩小了两条字线间的距离，有效的增加了DRAM阵列的密度。在文献《动态随机存取记忆体深槽电容器制造方法》(衣冠君，电子工业专用设备[J]，总第112期，2004，56-63)中对这种深槽电容器有详细的记载。
然而这种DRAM中的深槽电容器在工艺上却仍然面对着许多困难：(1)为了达到电容量的要求，刻槽深度要求很深，即存在高深宽比的刻蚀要求，且会出现刻蚀速率递减效应(lag effect)，因此对刻蚀工艺的要求很高；(2)电容器的下极板采用埋藏基板(BP，Buried Plate)工艺，该工艺复杂且难度较高；(3)为了达到电容量的要求，介质层要求很薄，从而具有漏电增大的风险，影响良率。
鉴于此，本发明将提出另一种DRAM结构中的沟槽式电容器结构，简化其制备工艺，克服上述工艺难点。
发明内容
本发明要解决的技术问题在于提供一种具有扩展型沟槽的DRAM结构及其制作方法。
为了解决上述技术问题，本发明采用如下技术方案：
一种具有扩展型沟槽的DRAM结构，包括PMOS晶体管和与其源极相连的沟槽电容器，其中所述沟槽电容器包括：
半导体衬底；
交替排列的P型SiGe层和P型Si层，位于所述半导体衬底之上；
沟槽，位于交替排列的P型SiGe层和P型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，其中，交替排列的P型SiGe层和P型Si层作为所述沟槽电容器的下极板；
电介质层，位于所述沟槽内壁表面；
第一多晶硅层，填充于所述沟槽内作为所述沟槽电容器的上极板；
在所述沟槽电容器的交替排列的P型SiGe层和P型Si层之上还制备有N型Si层，所述PMOS晶体管制作于该N型Si层上。
其中，沟槽的侧壁向每层P型SiGe层凹陷，而每层P型Si层相对于P型SiGe层凸出。所述P型SiGe层和P型Si层的厚度均大于30nm；所述N型Si层厚度在100nm以上。
作为本发明的优选方案，在所述沟槽电容器上的N型Si层内还制作有第二多晶硅层，所述第二多晶硅层与第一多晶硅层连通；在所述第二多晶硅层的侧壁制作有项圈氧化层；在所述第二多晶硅层的一侧顶部制作有埋藏式连接带；所述埋藏式连接带通过一个离子注入区与所述PMOS晶体管的源极相连；在所述第二多晶硅层的另一侧顶部制作有浅沟槽隔离结构。
一种具有扩展型沟槽的DRAM结构的制备方法，包括以下步骤：
步骤一、在半导体衬底上利用掺杂和外延技术交替制备P型SiGe层和P型Si层，然后再制备一层N型Si层；
步骤二、在N型Si层上制备一层氧化保护层，再在该氧化保护层上制备一层氮化保护层；
步骤三、利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口，然后进行沟槽刻蚀，一直刻蚀至半导体衬底；
步骤四、利用选择性刻蚀技术去除沟槽侧壁的部分P型SiGe层，从而使侧壁剖面为梳齿形；
步骤五、在该沟槽内壁制备电介质层；
步骤六、在沟槽内填充多晶硅材料以形成第一多晶硅层，并利用化学机械研磨去除表面多余的多晶硅材料；
步骤七、在N型Si层上制作PMOS晶体管，使其源极与第一多晶硅层电连接。
其中，制作PMOS晶体管的MOS工艺以及使PMOS晶体管源极与第一多晶硅层电连接的连接带strap工艺可采用任何工业界的带有深槽式电容器的DRAM单元制备工艺。作为本发明的优选方案，可采用BEST(BuriEd Strap Trench)工艺：先刻蚀第一多晶硅层将其位于N型Si层内的部分去除；再沉积SiO2并将其刻蚀成侧壁形成项圈氧化层，之后填入第二多晶硅层使之与下方的第一多晶硅层连通；然后在第二多晶硅层上制作埋藏式连接带，并使其接通PMOS晶体管的源极。为了有效降低晶体管阻抗，在埋藏式连接带与PMOS晶体管的源极之间制作离子注入区。
具体地，步骤三中，先制备一层硬掩膜，再利用光刻工艺在光刻胶上定义出沟槽的刻蚀窗口，进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜上，去除光刻胶，然后进行沟槽刻蚀，一直刻蚀至半导体衬底，最后去除硬掩膜。步骤四中，选择性刻蚀进入P型SiGe层的深度小于对应PMOS晶体管沟道的长度。
本发明的有益效果在于：
(1)刻槽深度比传统的深槽式电容器来得浅，从而克服了传统的深槽蚀刻高深宽比要求和蚀刻率递减效应(lag effect)的工艺难点；
(2)直接用外延形成的SiGe/Si叠层作为电容器下极板，工艺简单，从而简化了传统的深槽式电容器下极板的工艺制备；
(3)较传统的深槽式电容器具有更大的电容极板面积，从而使用较厚的介质层也能达到电容量的要求，克服了传统的深槽式电容器低漏电薄介质层的工艺难点。
附图说明
图1为背景技术中的具有深槽式电容器的DRAM单元基本结构示意图。
图2为背景技术中采用BEST工艺制作的具有深槽式电容器的DRAM单元结构示意图。
图3-8为实施例一中制备具有扩展型沟槽的DRAM结构的工艺流程示意图；其中，图8为实施例一中的具有扩展型沟槽的DRAM结构示意图。
图9为实施例二中的具有扩展型沟槽的DRAM结构示意图。
具体实施方式
下面结合附图进一步说明本发明的器件结构，为了示出的方便附图并未按照比例绘制。
实施例一
首先请参看图8，本实施例以采用BEST制作埋藏式连接带的工艺为基础，提供一种具有扩展型沟槽的DRAM结构，包括PMOS晶体管6和与其源极相连的沟槽电容器。
其中，所述沟槽电容器包括：
半导体衬底，可以采用P型衬底也可以采用N型衬底，本实施例以P型Si衬底1为例，以使其跟SiGe/Si外延叠层同为P型；
交替排列的P型SiGe层和P型Si层2，位于P型Si衬底1之上，可以是多层，本实施例如图8所示，在P型Si衬底1上依次为一层P型SiGe层、一层P型Si层、再一层P型SiGe层、再一层P型Si层，如此交替的向上排列；
沟槽，位于交替排列的P型SiGe层和P型Si层2内，深入至P型Si衬底1，其侧壁剖面为梳齿形，即其侧壁向每层P型SiGe层凹陷，而每层P型Si层相对于P型SiGe层凸出；其中，交替排列的P型SiGe层和P型Si层2作为所述沟槽电容器的下极板；
电介质层3，位于所述沟槽内壁表面，可以是常用的电容介质，如ONO介质或NO介质(N指氮化物，O指氧化物)，也可以是其他高介电常数材料；
第一多晶硅层4，填充于所述沟槽内作为所述沟槽电容器的上极板。
在交替排列的P型SiGe层和P型Si层2之上还制备有N型Si层5，PMOS晶体管6制作于该N型Si层5上。
由于采用BEST工艺，在所述沟槽电容器上的N型Si层5内还制作有第二多晶硅层7，所述第二多晶硅层7与第一多晶硅层4连通；在所述第二多晶硅层7的侧壁制作有项圈氧化层(Collar Oxide)8，项圈氧化层8可以是SiO2材料；在所述第二多晶硅层7的一侧顶部制作有埋藏式连接带9；所述埋藏式连接带9通过一个离子注入区10与所述PMOS晶体管6的源极相连；在所述第二多晶硅层7的另一侧顶部制作有浅沟槽隔离结构11，用于隔离第二多晶硅层7，防止电容器上极板(第一多晶硅层4和第二多晶硅层7)与其上方被动字线12垂直方向的短路。
该DRAM结构的制备方法，包括以下步骤：
步骤一、如图3所示，在P型Si衬底1上利用掺杂和外延技术交替生长多层P型SiGe层和P型Si层2，然后再生长一层厚度在100nm以上的N型Si层5。
步骤二、如图4所示，在N型Si层5上采用热氧化法制备一层氧化保护层13，即氧化硅层，再在该氧化保护层13上采用化学气相沉积或物理气相沉积制备一层氮化保护层14，可以是氮化硅层。
步骤三、利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口：例如，先制备一层硬掩膜15，优选的，在硬掩膜15上涂覆一层抗反射层ARC(Anti-Reflective Coating)16，再利用光刻工艺在光刻胶17上定义出沟槽的刻蚀窗口，如图5所示，然后进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜15上，去除光刻胶17和ARC16。然后，再进行沟槽刻蚀，一直刻蚀至P型Si衬底1，最后去除硬掩膜15，如图6所示。以上为一种较常规的光刻刻蚀工艺，本发明也可采用其他的光刻刻蚀方法，而不仅限于此。
步骤四、利用选择性刻蚀技术去除沟槽侧壁的部分P型SiGe层，从而使侧壁剖面为梳齿形。例如采用600～800℃的H2和HCl混合气体，利用次常压化学气相刻蚀法进行选择性刻蚀，其中HCl的分压大于300Torr。
步骤五、在该沟槽内壁制备电介质层3，如生长ONO介质。
步骤六、在沟槽内填充多晶硅材料以形成第一多晶硅层4，并利用化学机械研磨(CMP)去除表面多余的多晶硅材料，如图7所示。
步骤七、然后去除氧化保护层13和氮化保护层14，在N型Si层5上制作PMOS晶体管6，使其源极与第一多晶硅层4电连接。其中，制作PMOS晶体管6的MOS工艺以及使PMOS晶体管6源极与第一多晶硅层4电连接的连接带strap工艺可采用任何工业界的带有深槽式电容器的DRAM单元制备工艺。本实施例采用BEST工艺：先刻蚀第一多晶硅层4将其位于N型Si层5内的部分去除；再沉积SiO2并将其刻蚀成侧壁形成项圈氧化层8，之后填入第二多晶硅层7使之与下方的第一多晶硅层4连通；然后在第二多晶硅层7上制作埋藏式连接带9，并使其接通PMOS晶体管6的源极。为了有效降低晶体管阻抗，在埋藏式连接带9与PMOS晶体管6的源极之间制作离子注入区10。
在DRAM阵列中，PMOS晶体管6的栅极将连接成为字线，与其一侧并排的是被动字线12，为了与被动字线12隔离，还需要在第二多晶硅层7与被动字线12之间制作浅沟槽隔离结构11。最终完成的DRAM结构如图8所示。
本发明的关键在于用掺杂外延技术制作了交替生长的P型SiGe层和P型Si层作为电容器的下极板，相对于传统埋藏式极板，简化了制作工艺；利用选择性刻蚀技术，制作出梳齿形的侧壁，这种结构的改进使电容器具有更大的电容极板面积，从而使用较厚的电介质层也能达到电容量的要求。交替生长的P型SiGe层和P型Si层，每层的厚度大于30nm，在本实施例中，优选为50-100nm，可以根据电容量的要求具体选择交替生长的层数及每层的厚度。选择性刻蚀进入P型SiGe层的深度应小于对应PMOS晶体管沟道的长度，以避免影响其他DRAM单元。
实施例二
请参见图9，其与实施例一的不同之处在于：交替生长的多层P型SiGe层和P型Si层的最上层为P型Si层，然后再在其上制作N型Si层。
在本发明中，交替的P型SiGe层和P型Si层的叠放次序和层数并不限制。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims (10)

1.一种具有扩展型沟槽的DRAM结构，包括PMOS晶体管和与其源极相连的沟槽电容器，其特征在于，所述沟槽电容器包括：
半导体衬底；
交替排列的P型SiGe层和P型Si层，位于所述半导体衬底之上；
沟槽，位于交替排列的P型SiGe层和P型Si层内，深入至半导体
衬底，其侧壁剖面为梳齿形，其中，交替排列的P型SiGe层和P型Si层作为所述沟槽电容器的下极板；
电介质层，位于所述沟槽内壁表面；
第一多晶硅层，填充于所述沟槽内作为所述沟槽电容器的上极板；
在所述沟槽电容器的交替排列的P型SiGe层和P型Si层之上还制
备有N型Si层，所述PMOS晶体管制作于该N型Si层上。
2.根据权利要求1所述一种具有扩展型沟槽的DRAM结构，其特征在于：所述沟槽的侧壁向所述P型SiGe层凹陷，而P型Si层相对于P型SiGe层凸出。
3.根据权利要求1所述一种具有扩展型沟槽的DRAM结构，其特征在于：所述P型SiGe层和P型Si层的厚度均大于30nm。
4.根据权利要求1所述一种具有扩展型沟槽的DRAM结构，其特征在于：所述N型Si层厚度在100nm以上。
5.根据权利要求1所述一种具有扩展型沟槽的DRAM结构，其特征在于：在所述沟槽电容器上的N型Si层内还制作有第二多晶硅层，所述第二多晶硅层与第一多晶硅层连通；在所述第二多晶硅层的侧壁制作有项圈氧化层；在所述第二多晶硅层的一侧顶部制作有埋藏式连接带；所述埋藏式连接带通过一个离子注入区与所述PMOS晶体管的源极相连；在所述第二多晶硅层的另一侧顶部制作有浅沟槽隔离结构。
6.一种具有扩展型沟槽的DRAM结构的制备方法，其特征在于，包括以下步骤：
步骤一、在半导体衬底上利用掺杂和外延技术交替制备P型SiGe层和P型Si层，然后再制备一层N型Si层；
步骤二、在N型Si层上制备一层氧化保护层，再在该氧化保护层上制备一层氮化保护层；
步骤三、利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口，然后进行沟槽刻蚀，一直刻蚀至半导体衬底；
步骤四、利用选择性刻蚀技术去除沟槽侧壁的部分P型SiGe层，从而使侧壁剖面为梳齿形；
步骤五、在该沟槽内壁制备电介质层；
步骤六、在沟槽内填充多晶硅材料以形成第一多晶硅层，并利用化学机械研磨去除表面多余的多晶硅材料；
步骤七、在N型Si层上制作PMOS晶体管，使其源极与第一多晶硅层电连接。
7.根据权利要求6所述一种具有扩展型沟槽的DRAM结构的制备方法，其特征在于：步骤三中，先制备一层硬掩膜，再利用光刻工艺在光刻胶上定义出沟槽的刻蚀窗口，进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜上，去除光刻胶，然后进行沟槽刻蚀，一直刻蚀至半导体衬底，最后去除硬掩膜。
8.根据权利要求6所述一种具有扩展型沟槽的DRAM结构的制备方法，其特征在于：步骤四中，选择性刻蚀进入P型SiGe层的深度小于对应PMOS晶体管沟道的长度。
9.根据权利要求6所述一种具有扩展型沟槽的DRAM结构的制备方法，其特征在于：步骤七中，先刻蚀第一多晶硅层将其位于N型Si层内的部分去除；再沉积SiO2并将其刻蚀成侧壁形成项圈氧化层，之后填入第二多晶硅层使之与下方的第一多晶硅层连通；然后在第二多晶硅层上制作埋藏式连接带，并使其接通PMOS晶体管的源极。
10.根据权利要求9所述一种具有扩展型沟槽的DRAM结构的制备方法，其特征在于：在所述埋藏式连接带与PMOS晶体管的源极之间制作离子注入区。
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