CN101989454B - 半导体存储器件及其操作方法 - Google Patents

Abstract

在这里公开了半导体存储器件及其操作方法。所述半导体存储器件包括：位线和传感线；具有根据施加到位线的电压改变的数据存储状态的数据存储元件；用于控制传感线到位线的连接的第一开关；具有连接到传感线的第二数据保存节点和第一数据保存节点的数据锁存电路；和用于控制数据锁存电路的第二数据保存节点到位线的连接的第二开关。

Description

半导体存储器件及其操作方法

技术领域

本发明涉及其数据存储状态根据施加到连接该器件的位线的电压而改变的半导体存储器件，并涉及用于操作该器件的方法。

背景技术

存在已知的非易失性存储器件，其包括具有根据施加到连接该器件的位线的电压而改变的数据存储状态的数据存储元件。

存储器件的代表性实例是比如DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)之类的易失性存储器件。存储器件的另一代表性实例是由FG(浮动栅极)类型存储器代表的非易失性(闪速)EEPROM(电可擦可编程只读存储器)。对于更多信息，阅读者可参考日本专利No.3142335(以下称为专利文件1)。

顺便说及，还存在允许以高速更新器件中存储的数据的非易失性存储器件。这种非易失性存储器件可以用作允许以高速更新存储在FG类型(闪速)EEPROM中的数据的FG类型(闪速)EEPROM。这种非易失性存储器件的典型实例是引起很多注意的可变电阻存储器件。

作为这种可变电阻存储器件的典型实例，存在具有由电阻变化改变的数据存储状态的已知的所谓ReRAM(电阻随机存取存储器)，该电阻变化是作为提供导电离子到在可变电阻存储器件的数据存储元件中采用的导电薄膜并从导电薄膜牵引(drawing)导电离子的结果获得的。对于关于ReRAM的更多信息，阅读者可以参考日本专利特开No.2007-133930(以下称为专利文件2)或比如K.Aratani等，“A Novel Resistance Memory with High Scalability andNanosecond Switching”，Technical Digest IEDM 2007，pp.783-786的文件(以下称为非专利文件1)。

作为可变电阻存储器件的另一实例，存在已知的可变相位存储器件，其中由流过可变电阻存储器件的电流的幅度和电流的流动时间的长度来控制在可变电阻存储器件的数据存储元件中采用的导电薄膜的结晶时间发生的相位变化。对于关于可变相位存储器件的更多信息，阅读者可以参考日本专利特开No.2006-302465(以下称为专利文件3)。

作为可变电阻存储器件的又一实例，存在已知的MRAM(磁阻随机存取存储器)和旋转注射存储器(spin injection memory)。就是说，MRAM和旋转注射存储器可以被分类为具有与可变电阻存储器件相同类型的存储器件。MRAM是其中由流过存储器件的电流的方向和电流的幅度确定在存储器件中采用的磁膜的磁化方向的存储器件。

包括(闪速)EEPROM的可变电阻存储器件属于非易失性存储器件的种类，在每一该非易失性存储器件中，由器件采用的数据存储元件的数据存储状态根据施加到连接该器件的位线的电压而改变。

(闪速)EEPROM采用用作数据存储元件的存储器晶体管。在该(闪速)EEPROM中，数据存储元件的数据存储状态由于电荷注入电荷陷阱(chargetrap)中或在栅极绝缘薄膜中创建的FG(浮动栅极)的原因而改变。

但是，随着数据存储元件的小型化，电荷的注射变得难以控制。另外，为了实现多值存储器，通常执行所谓的写检验操作。对于细节，阅读者可以参考专利文件1。

即使在比如ReRAM之类的可变电阻存储器件中，在一些情况下在数据写或擦除时间可执行检验操作。这是因为存在其中后写数据或后擦除数据取决于执行数据更新(也就是说，写或擦除)操作的次数的情况。在可变电阻存储器件的情况下，由在该器件中采用的数据存储元件的电阻表示后写数据或后擦除数据。对于更多信息，阅读者可参考专利文件2。

专利文件2公开了排除被认为在数据写操作之后执行的预充电处理的高速操作序列。就是说，在已经除去用于数据写操作的写偏压之后，执行基于在连接可变电阻存储器件的位线上存储的电荷的读取-检验操作。

具体地说，专利文件2公开了一技术，根据该技术，通过读出后写数据或后擦除数据，在数据写或擦除操作之后执行检验操作，以确定是否已经以高度充分性执行了数据写或擦除操作。确定是否已经以高度充分性执行了数据写或擦除操作的处理被称为检验处理。通过根据该技术重复地执行数据写或擦除和检验操作的序列，可以防止执行不正确的数据写或擦除操作。关于检验操作，可以通过简单的电路和以高度的稳定性执行禁止控制(inhibitcontrol)是重要的。禁止控制是如果当前检验操作的结果指示已经成功地执行数据写或擦除操作则禁止下一检验操作的控制。

专利文件1公开了包括采用数据锁存/传感放大器的位线控制电路的(闪速)EEPROM，该数据锁存/传感放大器用于锁存要写到在EEPROM中采用的数据存储元件中的数据并用于感应从数据存储元件读出的数据。通过采用用于锁存要写到在EEPROM中采用的数据存储元件中的数据并用于感应从数据存储元件读出的数据的数据锁存/传感放大器，可以减小检验操作控制电路的大小。

专利文件3公开了通过利用锁存在也用作数据感应放大器的数据锁存电路中的数据来执行选择性复位操作的可变相位存储器件。选择性复位操作是为了设置用于下一数据写操作的位线电压而执行的操作。不为检验的目的，而是为了进行顺序随机存取的目的执行选择性复位操作。数据锁存电路功能也作为用于锁存要写到数据存储元件中的数据的数据锁存放大器。

发明内容

采用如专利文件1描述的数据锁存/传感放大器的位线控制电路通过利用在数据锁存/传感放大器(此后简单地称为数据锁存电路)中保存的数据，在读取-检验操作中的读出时间控制预充电电路。具体地说，在数据锁存放大器中保存的数据不被直接预充电到位线。代替地，在数据锁存放大器中保存的数据用于控制用于传送由电源产生的电压的电源线的开关。用于传送由电源产生的电压的电源线也被称为Vcc预充电线。

另外，如专利文件1描述的，关于从包括早先提到的数据存储元件的存储单元读出的数据和在数据锁存电路中锁存的数据执行逻辑运算，且然后，根据写状态对于每一位在数据锁存电路中自动地设置重写数据。对于更多信息，阅读者可以参考专利文件1的权利要求1。其是通过执行执行数据锁存电路的操作实现的作为检验操作的禁止设置状态的禁止状态设置状态的典型实例。

更具体的说，在写操作之后的禁止处理中，用于紧接在之前的数据写操作的写数据被作为写数据保存在数据锁存电路中。在该状态中，从数据锁存电路分开一对位线，且在用作读出操作的对象的位线被预充电到(1/2)Vcc之后，位线被置于浮动状态。然后，另一相邻位线被固定在(1/2)Vcc。在那时，作为写数据在数据锁存电路中保存的数据用于确定是否需要将用作读出操作的对象的位线进一步预充电到Vcc。

此后，复位作为写数据在数据锁存电路中保存的数据。实质上已经根据用作读出操作的对象的BL(位线)的电位是否是(1/2)Vcc或BL(位线)的电位是否已经是作为将用作读出操作的对象的位线预充电到Vcc的操作的结果获得的电位，而在数据锁存电路中保存了写数据。在该状态中，激活也用作数据感应放大器的数据锁存电路，且该对位线顺序地连接到数据感应电路，以使得从用作读出操作的对象的BL(位线)读出存储单元数据。从用作读出操作的对象的BL(位线)读出的存储单元数据被锁存在数据锁存电路中以用作接下来的重写操作的数据。在那时，根据先前的写数据，也就是，根据位线是否已经被预充电到Vss。在数据锁存电路中保存的重写数据被从在读取-检验操作从存储单元读出的数据转换。因此，自动地设置禁止状态。

读取-检验操作包括其中在数据锁存电路外的存储器作为位线预充电电位保存写数据，且然后复位数据锁存存储器的处理。但是，数据锁存电路外的存储器是以存储单元的阵列连接到位线的存储器。因此，读取-检验和禁止设置操作的序列变得复杂，引起提高操作速度的努力的妨碍。另外，因为在存储单元的相邻的列上的位线用作参考电位线，可以仅关于存储单元阵列中存储单元的奇数的列或存储单元阵列中存储单元的偶数的列来执行该操作。结果，存储器件的操作效率不良。

除此之外，存储器件的电路需要(1/2)Vcc预充电电路和Vcc预充电电路(或Vcc预充电路径)。因此，由于使用两个预充电电路的缘故，电路面积不可避免地大。

应当注意，在专利文件3中公开的可变相位存储器具有其中可以通过接通连接在位线和数据锁存电路的数据保存节点之间的开关而在位线上直接设置在数据锁存电路中保存的数据的电路配置。

但是，专利文件3描述了在第一周期中在也用作数据感应放大器的数据锁存电路中保持写数据的操作的控制，并描述了在以与SDRAM同样的方式对存储单元的随机存取中重复地执行连续多次将在数据锁存电路中存储的数据写到存储单元中的此后操作的控制。

因此，可变相位存储器不具有其中不考虑每个数据写操作之后执行的读取-检验操作作为包括读出操作的检验操作的配置。结果，当然也不考虑禁止状态设置操作。就是说，在专利文件3中描述的电路配置不能够以高速执行读取-检验操作和禁止状态设置操作。

从上述描述很明显，还没有提出能够以高速执行读取-检验操作和禁止状态设置操作的简单电路配置，该读取-检验操作和禁止状态设置操作作为关于提前确定其数目的相邻的存储单元列同时执行的操作，以实现高的更新传输率。

解决如上所述的问题，本发明的发明人提出了具有能够使用简单的电路从而以高速在作为位线的读取-检验操作的一部分执行的读取处理之后执行接下来的更新脉冲写设置和禁止状态设置的电路配置的易失性或非易失性半导体存储器件。

另外，本发明的发明人还提出了具有能够使用简单的电路从而以高速在作为位线的读取-检验操作的一部分执行的读取处理之后执行接下来的更新脉冲写设置和禁止状态设置的电路配置的易失性或非易失性半导体存储器件的操作方法。

根据本发明实施例的半导体存储器件采用位线、传感线、数据存储元件、第一开关、数据锁存电路和第二开关。

数据存储元件的数据存储状态根据施加到位线的电压而改变。数据存储元件可以是任意数据存储元件，比如诸如DRAM或SRAM之类的非易失性存储器、各种可变电阻存储器的任意一个和任意其它非易失性存储器，比如(闪速)EEPROM。

第一开关是用于控制传感线到位线的连接的开关。

数据锁存电路具有第一和第二数据保存节点。第一数据保存节点连接到传感线而第二数据保存节点连接到图10所示的反相传感线/SBL。

在反相传感线/SBL上提供的第二开关是用于控制数据锁存电路的第二数据保存节点到位线的连接的开关。

在数据更新操作，也就是，数据写操作或数据擦除操作中，根据本发明实施例的半导体存储器件将第二开关置于导通状态以基于在第二数据保存节点保存的信息将数据更新脉冲施加到数据存储元件。然后，将第一开关置于导通状态以检测在由数据锁存电路执行的读取-检验操作中出现在位线上的电位，该读取-检验操作作为通过将给予第二数据保存节点的参考电位取做比较参考而检测出现在位线上的电位的操作。在下面描述中，出现在位线上的电位被称为BL电位。另外，数据锁存电路利用在读取-检验操作的执行之后已经锁存在其中的数据作为用于确定是否需要将下一数据更新脉冲施加到数据存储元件的信息。

根据如上所述的配置，执行也被称为所谓的直接读取-检验操作的读取-检验操作。在直接读取-检验操作之前，通过将锁存在数据锁存电路中的数据用作BL电位，将数据更新脉冲施加到数据存储元件以执行数据更新操作(也就是，数据擦除操作或数据写操作)。应当注意，锁存在数据锁存电路中的数据表现为锁存在数据锁存电路中的电位的反相电位。在下面描述中，锁存在数据锁存电路中的电位的反相电位被简单地称为数据锁存电路的第二数据保存节点的反相锁存电位。在数据擦除操作或数据写操作之后出现的BL电位成为数据更新脉冲，其按照原样地用于数据擦除操作或数据写操作之后的直接读取-检验操作。更具体的说，当将第二开关置于断开状态以终止数据更新操作并开始直接读取-检验操作时，已经将第一开关置于断开状态以使得将位线置于高阻抗状态。因此，在出现在置于高阻抗状态的位线上的BL电位，在作为直接读取-检验操作的一部分执行的所谓的读操作中，读电流流到数据存储元件。因为读电流的幅度根据数据存储元件的数据存储状态而不同，BL电位的改变也根据数据存储状态而不同。

然后，第一开关被置于导通状态。随着第一开关被置于导通状态，BL电位的改变作为出现在数据锁存电路的第一数据保存节点上的电位的改变而传播。在将第一开关置于导通状态之前，已经将参考电位施加到数据锁存电路的第二数据保存节点。因此，数据锁存电路将关于用作参考的参考电位的BL电位改变转换为具有等于为数据锁存电路提供的电源的幅度的幅度的信号。因为通过数据存储元件的数据存储状态确定BL电位，数据锁存电路实质上将数据存储元件的数据存储状态转换为具有等于为数据锁存电路提供的电源的幅度的幅度的信号。

作为实例，以下描述解释了其中BL电位根据数据存储状态的改变而减小的典型情况。

在该典型情况下，如果在数据写操作之后出现的BL电位与参考电位比较相对大，假定数据写操作在充分改变数据存储元件的数据存储状态方面没有成功，以使得需要通过再施加用作偏压的数据写脉冲到位线来执行充分改变数据存储状态的数据重写操作。由于在那时由数据锁存电路执行的操作，数据锁存电路的第二数据保存节点将反相锁存电位维持在高电平。

另一方面，如果在数据写操作之后出现的BL电位与参考电位比较相对小，假定数据写操作在充分改变数据存储元件的数据存储状态方面已经成功，以使得不需要通过再施加用作偏压的数据写脉冲到位线来执行充分改变数据存储状态的数据重写操作。因此，数据锁存电路的第二数据保存节点将反相锁存电位维持在低电平以指示禁止状态。

数据锁存电路将数据锁存电路的第二数据保存节点的反相锁存电位用作用于确定是否需要施加下一数据更新脉冲(也就是，下一数据写脉冲或下一数据擦除脉冲)到存储单元MC的信息。就是说，在如上所述的典型配置的情况下，例如，如果需要将用作偏压的数据写脉冲再施加到位线，将高电平的数据锁存电路的第二数据保存节点的反相锁存电位通过第二开关作为高电平位线偏压提供给位线。另一方面，如果不需要将用作偏压的数据写脉冲再施加到位线，数据锁存电路的第二数据保存节点将反相锁存电位维持在低电平以指示禁止状态。在该情况下，即使设置在低电平以指示禁止状态的反相锁存电位被通过第二开关提供给位线，反相锁存电位不用作数据更新脉冲(其用作施加到数据存储元件的偏压)。因此，实质上禁止数据写操作(和数据擦除操作)。

根据本发明，可以到具有能够使用简单的电路从而以高速在作为位线的读取-检验操作的一部分执行的读取处理之后执行接下来的更新脉冲写设置和禁止状态设置的电路配置的易失性或非易失性半导体存储器件。

另外，根据本发明，可以提供用于操作具有能够使用简单的电路从而以高速在作为位线的读取-检验操作的一部分执行的读取处理之后执行接下来的更新脉冲写设置和禁止状态设置的电路配置的易失性或非易失性半导体存储器件的操作方法。

附图说明

图1A和图1B是每个示出了对本发明的实施例公共的存储单元的等效电路的复数个图；

图2是示出用于彼此相邻的两个存储单元的存储器件的结构的横截面的图；

图3A和图3B是每个示出电压被以某个方向施加到电阻器且电流以某个方向流过电阻器的可变电阻单元电阻器的放大的横截面的复数个图；

图4是示出表示在流过可变电阻单元电阻器的电流的幅度和单元电阻器的阻抗之间的关系的特性的图；

图5是示出根据本发明实施例的采用存储单元的存储器件的IC芯片的框图；

图6是示出在存储器件中采用的X选择器的电路的图；

图7是示出在存储器件中采用的Y选择器的电路的图；

图8是示出在存储器件中采用以作为与两个WL对应的单元的WL(字线)驱动单元的电路的图；

图9是示出在存储器件中采用以作为与两个CSL对应的单元的CSL(列选择线)驱动单元的电路的图；

图10是示出根据本发明的第一实施例提供的存储单元列和BLI(位线隔离)驱动器的配置的电路图；

图11是示出BLI选择电路的图；

图12是示出要与根据第一实施例的列配置相比较的典型存储器件的列配置的图；

图13A和图13B是示出典型存储器件的列配置的电路和在擦除失败情况下在列配置中产生的电位的电平的复数个图；

图14A和图14B1到图14B3是示出包括用于禁止状态设置的附加转移反相器的另一典型比较电路(一种比较电路)和一些信号的时序图的复数个图；

图15A和图15B是示出用于拉起BL电位的典型比较电路和在该典型比较电路中产生的电位的电平的复数个图；

图16A到图16K是每个示出其中在第一实施例中检测到擦除失败的事件中需要施加附加数据擦除脉冲到存储单元的情况的信号的操作波形(或时序图)的复数个图；

图17A到图17K是每个示出其中在第一实施例中检测到擦除成功的事件中不需要施加附加数据擦除脉冲到存储单元的情况的信号的操作波形(或时序图)的复数个图；

图18是示出根据本发明的第二实施例提供的存储单元的行和BLI驱动器的配置的电路图；

图19A到图19K是每个示出其中在第二实施例中检测到擦除失败的事件中需要施加附加数据擦除脉冲到存储单元的情况的信号的操作波形(或时序图)的复数个图；

图20A到图20K是每个示出其中在第二实施例中检测到擦除成功的事件中不需要施加附加数据擦除脉冲到存储单元的情况的信号的操作波形(或时序图)的复数个图；

图21是示出为数据读操作提供的作为以第一或第二实施例可实现的存储单元列的存储单元列的配置和为读操作提供的作为以第一或第二实施例可实现的BLI驱动器的BLI驱动器的一部分的配置的电路图；

图22A到图22I是每个示出在图21所示的配置中执行的数据读操作中产生的信号的操作波形(或时序图)的复数个图；

图23是示出为应用于DRAM的作为用于一步一步地控制第一开关的技术的技术提供的存储单元列的配置和为相同技术提供的BLI驱动器的一部分的配置的电路图；

图24A到图24J是每个示出在图23所示的配置中产生的信号的操作波形(或时序图)的复数个图；

图25是示出为应用于SRAM的作为用于一步一步地控制第一开关的技术的技术提供的存储单元列的配置和为相同技术提供的BLI驱动器的一部分的配置的电路图；和

图26A到图26J是每个示出在图25所示的配置中产生的信号的操作波形(或时序图)的复数个图。

具体实施方式

通过参考如上所述的附图，以下描述解释每个主要实现根据本发明实施例的可变电阻存储器件的优选实施例。

以按以下顺序排列的章节解释优选实施例：

章节1第一实施例

该章节解释实现根据本发明第一实施例的可变电阻存储器件的第一实施例。第一实施例具有其中NMOS晶体管用作早先解释的第二开关的电路配置。除该电路配置之外，该章节还描述表示由第一实施例执行的操作的数据擦除操作。

章节2第二实施例

该章节解释实现根据本发明第二实施例的可变电阻存储器件的第二实施例。第二实施例具有其中PMOS晶体管用作早先解释的第二开关的电路配置。除该电路配置之外，该章节还描述表示由第一实施例执行的操作的数据擦除操作。

章节3用于读操作的配置和该配置中的操作

该章节解释在根据本发明实施例的可变电阻存储器件中设计的作为用于执行读操作的电路的典型电路的配置并解释由该电路执行的操作。可以在第一和第二实施例两者中采用该典型电路。除该电路配置之外，该章节还描述表示由该电路执行的操作。

章节4到DRAM的典型应用

该章节解释本发明到用作根据本发明实施例的存储器件的DRAM的典型应用。DRAM采用用于一步一步地改变BLI开关的栅极电压的技术以避免无意的锁存反相。

章节5到SRAM的典型应用

该章节解释本发明到用作根据本发明实施例的存储器件的SRAM的典型应用。SRAM采用用于一步一步地改变BLI开关的栅极电压的技术以避免无意的锁存反相。

章节1第一实施例

存储单元的配置

图1A和图1B是每个示出了对本发明的实施例公共的存储单元MC的等效电路的复数个图。更具体的说，图1A是特别以等效电路示出写电路Iw的方向的图。另一方面，图1B是特别地以等效电路示出擦除电路Ie的方向的图。如从图1A和1B两者中很明显的，存储单元配置本身彼此相同。

在图1A和图1B的每一图中所示的存储单元MC采用可变电阻单元电阻器Rcell和存取晶体管AT。可变电阻单元电阻器Rcell用作数据存储元件，其是具有可变电阻的电阻器。

可变电阻单元电阻器Rcell的两端中的特定的一端连接到板线(plate line)PL，而可变电阻单元电阻器Rcell的两端中的另一端连接到存取晶体管AT的源电极。存取晶体管AT的漏电极连接到位线BL，而存取晶体管AT的栅极连接到用作存取线的字线WL。

如图1A和图1B所示，位线BL和板线PL彼此垂直。但是，要注意，还可以提供位线BL和板线PL作为彼此平行的线。

图2是示出可变电阻半导体存储器件中包括的两个相邻的存储单元MC的横截面(cross section)的图。更具体的说，图2是示出表示两个相邻的存储单元MC并除了板线PL以外不包括阴影部分的模型的横截面的图。具体地说，图2所示的作为什么都不包括的每一空白部分填充有绝缘薄膜或用作另一组件(或另一个组件的一部分)。

在图2所示的每一存储单元MC中，在半导体衬底100上创建存取晶体管AT。

更详细地说，分别在半导体衬底100上创建用作存取晶体管AT的源电极S和存取晶体管AT的漏电极D的两个杂质区域。在源电极S和漏电极D之间的中间衬底区域中，由比如多晶硅之类的材料创建栅电极，该栅电极由栅极绝缘薄膜与中间衬底区域分开。每个在存储单元MC中创建的两个栅电极分别用作字线WL1和WL2。

在两个存储单元MC中的两个存取晶体管AT分别共享相同的漏极D，该漏极D连接到作为第一线路层1M创建的位线BL。

在存取晶体管AT的源电极S上，重复地堆积衬套(plug)104和硬坐垫(landing pad)105以形成堆栈。硬坐垫105典型地是线路层。在堆栈上，创建可变电阻单元电阻器Rcell。每个包括在在其上创建的可变电阻单元电阻器Rcell的堆栈中堆积的衬套104和硬坐垫105的对的数目是任意地确定的。典型地，这种对的数目是四或五。

在下电极101和用作板线PL的上电极之间创建可变电阻单元电阻器Rcell。可变电阻单元电阻器Rcell具有包括连接到下电极101的绝缘薄膜102和连接到板线PL的半导体薄膜103的薄膜配置。

用于制造绝缘薄膜102的材料的典型实例是SiN、SiO₂和Gd₂O₃。

另一方面，用于制造半导体薄膜103的材料的典型实例是金属薄膜、合金薄膜和金属化合物薄膜。金属薄膜典型地是包括比如Cu、Ag和Zn之类的一个或复数个金属元素的薄膜。合金薄膜的典型实例是由CuTe制成的合金薄膜。应当注意，除了Cu、Ag和Zn之外的金属元素也可用于制造半导体薄膜103，只要每一其他金属元素具有允许金属元素容易地离子化的特性。另外，希望利用S、Se和Te中的至少一个作为与Cu、Ag和Zn的至少一个化合的元素。创建半导体薄膜103作为用于提供离子的层。

图3A和图3B是每个示出用作数据存储元件的可变电阻单元电阻器Rcell的放大横截面并示出数据存储元件Rcell的操作的复数个图。更具体的说，图3A是示出进行到小电阻状态的变换的数据存储元件Rcell的放大的横截面和数据存储元件Rcell的操作的图。另一方面，图3B是示出进行到大电阻状态的变换的数据存储元件Rcell的放大的横截面和数据存储元件Rcell的操作的图。

在图3A和图3B所示的每一典型实例中，由SiO₂创建绝缘薄膜102而半导体薄膜103由基于Cu-Te的合金化合物(其是基于Cu-Te合金的化合物)制成。

在图3A中，以绝缘薄膜102和半导体薄膜103分别用作阴极和阳极的方向，在下电极101和用作板线PL的上电极(top electrode)之间施加电压。例如，链接到连线到绝缘薄膜102的下电极101的位线BL连接到具有0V的电位的地GND，而链接到半导体薄膜103的板线PL接收+3V的电位。

通过如上所述地分别将半导体薄膜103和下电极101设置在+3V和0V的电位，可变电阻单元电阻器Rcell展现出允许包括在半导体薄膜103中的Cu、Ag和/或Zn离子化并由用作阴极的绝缘薄膜102所吸引的特性。因此，这些金属的导电离子被注入绝缘薄膜102。因此，绝缘薄膜102的绝缘特性恶化，造成绝缘薄膜102的导电特性。结果，写电流Iw以由图3A所示的箭头指示的方向流动。其中写电流Iw流动的该操作被称为数据写操作或数据设置操作。

另一方面，在图3B所示的状态中，以绝缘薄膜102和半导体薄膜103分别用作阳极和阴极的方向，在下电极101和用作板线PL的上电极之间施加电压。例如，位线BL接收+1.7V的电位而板线PL连接到具有0V的电位的地GND。

通过如上所述分别将半导体薄膜103和下电极101设置在0V和+1.7V的电位，注入到绝缘薄膜102中的离子返回到半导体薄膜103，且可变电阻单元电阻器Rcell的电阻复位到其在数据写操作之前主流的(prevailing)初始的大的值。在该状态下，擦除电流Ie以由图3B所示的箭头指示的方向流动。其中擦除电流Ie流动的该操作被称为数据擦除操作或数据复位操作。

通常，应当注意，数据设置操作是将导电离子充分注入绝缘薄膜102以建立设置状态的操作，而数据复位操作是从绝缘薄膜102充分提取导电离子以建立复位状态的操作。

另一方面，可以任意地选择设置或复位状态作为已写数据状态或已擦除数据状态。

在下面的描述中，已写数据状态被定义为通过减少绝缘薄膜102的绝缘特性从而减少整个可变电阻单元电阻器Rcell的电阻到充分小的值而建立的设置状态，而相反地，已擦除数据状态被定义为通过将绝缘薄膜102的绝缘特性恢复到其在初始状态中盛行的初始的水平从而增加整个可变电阻单元电阻器Rcell的电阻到充分大的值而建立的复位状态。

每个指示流过如图1A和图1B所示可变电阻单元电阻器Rcell的电流的方向的箭头的方向符合每个指示流过如图3A和图3B所示的可变电阻单元电阻器Rcell的电流的方向的箭头的方向。更具体的说，在执行以建立被定义为设置状态的已写数据状态的数据设置(数据写)操作中，写电流Iw从板线PL流到位线BL。在执行以建立被定义为复位状态的已擦除数据状态的数据复位(或数据擦除)操作中，擦除电流Ie从位线BL流到板线PL。

图4是示出表示在写电流Iw的幅度和可变电阻单元电阻器Rcell的电阻之间的关系的特性的图。

如图4所示，整个可变电阻单元电阻器Rcell的电阻随写电流Iw的大小而改变。在下面的描述中，整个可变电阻单元电阻器Rcell的电阻也被简单地称为单元电阻Rc。因为单元电阻Rc随写电流Iw的幅度而线性地改变到一定程度，通过控制写电流Iw，可变电阻单元电阻器Rcell可以用于存储许多不同的值。例如，可变电阻单元电阻器Rcell可以用于存储三个或更多不同的值。

通过以可逆的方式将可变电阻单元电阻器Rcell的电阻从小的值改变到大的值或反之亦然，可以建立分别与两个存储的值相关联的上述的设置和复位状态。就是说，可变电阻单元电阻器Rcell可以用作双值数据存储元件。另外，即使除去施加到可变电阻单元电阻器Rcell的电压，也维持分别展现分别表示存储在存储单元MC中的数据的两个不同的值的大和小的单元电阻Rc的设置和复位状态。因此，存储单元MC用作非易失性存储器。

应当注意，在实际的数据设置操作中，绝缘薄膜102的电阻根据注入绝缘薄膜102的金属离子的数目而改变。因此，绝缘薄膜102可以被认为是用于存储数据的实际存储层。

通过利用可变电阻单元电阻器Rcell构造存储单元MC，且排列许多这种存储单元MC以形成用作可变电阻半导体存储器件的核心部分的存储单元矩阵。除存储单元矩阵之外，可变电阻半导体存储器件包括每个被称为外围电路的驱动电路。

直接读取-检验操作

本发明的实施例采用一方法，根据该方法，在数据更新脉冲被施加到存储单元MC之后在位线BL上保留的剩余电荷被通过存储单元MC对于某个时间段放电，且作为放电处理的结果获得的改变被感应为电压改变。数据更新脉冲可以是数据写脉冲或数据擦除脉冲。根据该方法，不需要用于读取-检验操作的BL预充电处理。为此，在下面描述中，读取-检验操作也被称为直接读取-检验操作，意味着可以在没有BL预充电处理的情况下执行读取-检验操作。

还可以采用替代的方法，根据该方法，在数据更新脉冲被施加到存储单元MC之后执行的直接读取-检验操作期间，对于某个时间段将板线PL的电荷充电到位线BL中且作为充电处理结果获得的改变被感应为电压改变。另外，还可以提供其中作为放电或充电处理的结果获得的改变被感应为电流改变而不是电压改变的配置。

根据本实施例的可变电阻存储器件具有用于控制数据更新操作和直接读取-检验操作的驱动控制部件。另外，可变电阻存储器件还采用包括数据锁存电路的感应放大器。感应放大器感应并保持被从位线给予感应放大器的感应节点(被称为第一数据保存节点)的电位。感应放大器通过将被给予感应放大器的参考节点的参考电位作为比较参考而感应被给予感应节点的电位。感应放大器的参考节点也被称为感应放大器的第二数据保存节点。

可以将参考电位从可变电阻存储器件外部的源或从可变电阻存储器件内的电路给予感应放大器的参考节点。另外，希望在可变电阻存储器件内提供驱动控制部件。但是，还可以从可变电阻存储器件外的控制部件执行与由驱动控制部件执行的相同的控制。

另外，理想地，驱动控制部件通过对于需要施加附加驱动脉冲和不需要施加附加驱动脉冲的情况恰当地作用接下来要在位线上设置的脉冲电压来执行禁止控制。不从存储单元阵列部件1外的写/擦除驱动器通过包括线LIO和线/LIO的LIO线对执行禁止控制的操作。代替地，在根据本实施例的可变电阻存储器件中，通过利用在包括如上所述的数据锁存电路的感应放大器中存储的数据来在存储单元阵列部件1中执行禁止控制的操作。将在之后描述执行禁止控制的操作的配置。

此外，当在数据写和擦除操作的特定的一个中在位线BL上施加脉冲电压时，将板线PL维持在某个电位。另一方面，当在数据写和擦除操作的另一个中在板线PL上施加脉冲电压时，将位线BL维持在某个电位。根据本实施例的可变电阻存储器件采用一技术，根据该技术，在已经从写/擦除驱动器在感应放大器7的数据锁存电路71中设置初始数据之后，以用于数据写或擦除操作的直接读取-检验操作的顺序，在数据锁存电路71中保存的数据在存储单元阵列部件1中重复地使用。应当注意，由存储单元阵列部件1外的板驱动器执行板线PL的控制。

通过参考芯片框图，以下描述解释用作感应放大器、写/擦除驱动器和板驱动器的典型实现的IC。

IC-芯片配置

图5是示出可变电阻半导体存储器件的IC芯片的配置的框图。

图5所示的可变电阻半导体存储器件采用如上所述的存储单元阵列部件1和存储单元阵列部件1的外围电路。存储单元阵列部件1和外围电路集成以形成图5所示的IC芯片。创建存储单元阵列部件1作为图1到图3的图所示的存储单元MC的矩阵。存储单元阵列部件1具有存储单元行和存储单元列。每一存储单元行具有以行方向排列的(M+1)个存储单元MC，而每一存储单元列具有以列方向排列的(N+1)个存储单元MC。每一参考符号M和N表示相对大的整数。可以任意地设置M和N的具体的值。

如上所述，存储单元阵列部件1的每一存储单元行具有以行方向排列的(M+1)个存储单元MC。在(M+1)个存储单元MC之一中采用的每个存取晶体管AT的栅电极连接到以行方向定向的相同字线WL。因此，存在与存储单元行一样多的字线WL。字线WL的数目或行的数目是(N+1)。在图5中，分别由参照符WL<0>到WL<N>表示(N+1)个字线WL。以预先确定的间隔以列方向排列以行方向定向的每个字线WL<0>到WL<N>。

另一方面，存储单元阵列部件1的每一存储单元列具有如上所述的以列方向排列的(N+1)个存储单元MC。在(N+1)个存储单元MC之一中采用的每个存取晶体管AT的漏电极连接到以列方向定向的相同位线BL。因此，存在与存储单元列一样多的位线BL。位线BL的数目或列的数目是(M+1)。在图5中，分别由附图标记BL<0>到BL<M>表示(M+1)个位线BL。以预先确定的间隔以行方向排列以列方向定向的每个位线BL<0>到BL<M>。

如上所述，可变电阻单元电阻器Rcell的两端中的特定的一端连接到板线PL，而可变电阻单元电阻器Rcell的两端中的另一端连接到存取晶体管AT的源电极。在存储单元行的任意特定的一个上的可变电阻单元电阻器Rcell的特定的端连接到与特定的存储单元行相关联的公共水平板线PL。因此，存储单元阵列部件1具有与存储单元行一样多的水平板线PL。就是说，存储单元阵列部件1具有(N+1)个水平板线PL。以预先确定的间隔以列方向排列每个以行方向定向的(N+1)个水平板线PL。水平的(N+1)个板线PL的特定端由链接到在存储单元阵列部件1外的位置提供的板驱动器12的公共线路彼此连接。

另外，作为替换的，也可以提供其中在存储单元列的任意特定的一个上的可变电阻单元电阻器Rcell的特定端连接与特定的存储单元列相关联的公共垂直板线PL的配置。在该替换配置中，存储单元阵列部件1具有与存储单元列一样多的垂直板线PL。就是说，存储单元阵列部件1具有(M+1)个垂直板线PL。以预先确定的间隔以行方向排列每个作为在列方向的长线路定向的垂直的(M+1)个板线PL。

如图5所示，外围电路包括X-地址解码器2、也用作Y-地址解码器的预解码器3、WL(字线)驱动器4、BLI(位线绝缘)开关5和CSW(列开关)驱动器6。另外，外围电路也采用为每一存储单元列提供的SA(感应放大器)7和I/O(输入/输出)缓冲器9。在图5中，感应放大器7被显示为由意味着之前解释的数据锁存电路的注释锁存(Latch)表示的块。此外，外围电路还具有以上提到的写/擦除驱动器10、控制电路11和板驱动器12。此外，外围电路还包括主放大器15和用于执行比如禁止控制的初始设置操作之类的控制操作的逻辑块16。主放大器15是用于放大由感应放大器7输出的信号的放大器。此外，外围电路还包括用于控制BLI开关5的BLI驱动器5A。

应当注意，外围电路还采用图5没有示出的电路。图5中没有示出的电路包括用于从电源电压产生各种电压的电路和用于控制时钟信号的生成的电路。

还值得注意的是，由感应放大器7输出的信号被经由NMOS晶体管72提供给写/擦除驱动器10和主放大器15，该NMOS晶体管72用于控制感应放大器7到写/擦除驱动器10和主放大器15的连接。

X-地址解码器2被配置为包括复数个X选择器20，每个X选择器20用作X-地址解码器2的基本单元。X-地址解码器2是用于解码从预解码器3接收的X地址信号并用于提供基于解码处理的结果选择的X选择信号X_SEL到WL驱动器4的电路。图5中没有示出，将在之后通过参考图6详细描述X选择器20。

预解码器3是用于将输入地址信号分为X地址信号和Y地址信号的电路。预解码器3提供X地址信号到X-地址解码器2。另一方面，在预解码器3中采用的Y-地址解码部件解码Y地址信号。

在预解码器3中采用的Y-地址解码部件被配置为包括每个用作Y-地址解码部件的基本单元的复数个Y选择器30。在预解码器3中采用的Y-地址解码部件是用于解码作为分开输入地址信号的结果获得的Y-地址信号并用于提供基于解码处理的结果选择的Y选择信号Y_SEL到CSW驱动器6的电路。在图5中没有示出，将在之后通过参考图7详细描述Y选择器30。

WL驱动器4被配置为包括复数个(N+1)个WL-驱动单元4A，为字线WL提供每个WL-驱动单元4A。详细的说，(N+1)个WL-驱动单元4A的每一个的输出节点连接到(N+1)个字线WL<0>到WL<N>中的一个。就是说，(N+1)个字线WL<0>到WL<N>中的每个特定的字线连接到为特定的字线WL提供的WL-驱动单元4A的输出节点。从X-地址解码器2接收的X选择信号X_SEL用于选择(N+1)个WL-驱动单元4A之一。(N+1)个WL-驱动单元4A中所选的一个施加预先确定的电压到连接到所选的WL-驱动单元4A的输出节点的字线WL。在图5中没有示出，将在之后通过参考图8详细描述WL-驱动单元4A。

CSW驱动器6被配置为包括每个用作CSW驱动器6的基本单元的复数个CSW-驱动单元6A。CSW驱动器6是用于根据从预解码器3接收的Y选择信号Y_SEL和从控制电路11接收的BLIE(位线绝缘使能)信号控制CSL(列选择线)<0>到<M>的电路。由CSW驱动器6控制的每个CSL<M:0>连接到(M+1)个NMOS晶体管72之一。在图5中没有示出，将在之后通过图9详细描述CSW-驱动单元6A。

BLI开关5是每个被配置为仅包括NMOS晶体管(或PMOS晶体管)的一组开关51。作为替换的，BLI开关5还可以是通过彼此连接NMOS晶体管和PMOS晶体管的源电极和通过彼此连接NMOS晶体管和PMOS晶体管的漏电极，而由NMOS晶体管和PMOS晶体管创建的一组TG(传输门)51。在BLI开关5中包括的每一开关(或TG)51用于将也用作数据锁存电路的感应放大器7连接到位线BL之一。就是说，BLI开关5采用与位线BL一样多的这种开关(或TG)51。更具体地说，BLI开关5采用总共(M+1)个开关(或TG)。

以下描述假定采用NMOS晶体管作为BLI开关5的开关51。

BLI驱动器5A是用于产生信号BLI(位线隔离)<M:0>的电路，每个信号用于根据从预解码器3接收的Y选择信号Y_SEL和从控制电路11接收的BLIE(位线绝缘使能)信号，来控制在BLI开关5中采用的(M+1)个NMOS晶体管51之一。BLI驱动器5A被配置为包括每个用作BLI驱动器5A的基本单元的(M+1)个BLI驱动单元。图5中没有示出的每一BLI驱动单元用于控制(M+1)个NMOS晶体管51之一。将在之后通过参考图10详细描述在BLI驱动器5A中采用的BLI驱动单元。

写/擦除驱动器10连接到I/O缓冲器9，该I/O缓冲器9将来自可变电阻半导体存储器件外的源的输入数据提供到写/擦除驱动器10。写/擦除驱动器10根据输入数据执行控制以改变在感应放大器7中保存的数据。

感应放大器7的输出节点通过NMOS晶体管72和主放大器15连接到输入-输出缓冲器9。感应放大器7通过NMOS晶体管51检测出现在位线BL上的电位改变，并放大该电位改变。感应放大器7包括用于保存所放大的电位改变的数据锁存电路。感应放大器7被配置为还包括用于控制数据锁存电路的激活的开关。在该配置中，通过由图5所示的控制电路11输出的SAE(感应放大器使能)信号(和信号SAE的反相信号)控制开关。另外，通过将NMOS晶体管72置于导通状态，感应放大器7还执行将在数据锁存电路中保存的数据输出到主放大器15的操作。

控制电路11基于从外部源提供到如图5所示的控制电路11的三个信号，即，输入写使能信号WRT、输入擦除使能信号ERS和数据读信号RD来操作。

控制电路11具有以下八个功能。

(1)：WL(字线)控制功能，提供WL选择使能信号WLE到在WL驱动器4中采用的WL驱动单元4A。

(2)：通过预解码器3CSW驱动器6或直接控制BLI驱动器5A以将每一NMOS晶体管51置于导通或断开状态的功能。

(3)：操作电压生成控制功能，在数据写操作中提供写使能信号WRT写/擦除驱动器10或在数据擦除操作中提供擦除使能信号ERS到写/擦除驱动器10。

(4)：操作电压生成控制功能，如果必要在数据写操作中提供写使能信号WRT到板驱动器12或如果必要在数据擦除操作中提供擦除使能信号ERS到板驱动器12。

(5)在直接读取-检验操作中提供SA使能信号SAE到感应放大器7的SA(感应放大器)激活/禁止功能和提供数据读信号RD到主放大器15的激活功能。

(6)：在直接读取-检验操作中控制逻辑块16以设置禁止控制的初始数据的功能。

(7)：产生比如要在之后分别通过参考图10和11描述的REC和/BLIRE之类的其他信号的功能。

(8)：控制要在之后通过参考图10描述的选择信号SEL_X0到SEL_X10的功能。

在图5中示出由控制电路11产生的各种控制信号，且每个通过利用分配给传送该控制信号的线的注释来表示。应当注意，将在之后详细描述控制信号的电平改变。

控制系统电路

接下来，以下描述通过参考图6解释用作X-地址解码器2的基本单元的X选择器20并通过参考图7解释在预解码器3中采用的用作Y-地址解码部件的基本单元的Y选择器30。然后，以下描述通过参考图8解释用作WL驱动器4的基本单元的WL-驱动单元4A，通过参考图9解释用作CSW驱动器6的基本单元的CSL驱动单元6A，并通过参考图10解释用作BLI驱动器5A的基本单元的BLI-驱动单元。

图6是示出X选择器20的典型电路的电路图。

图6所示的X选择器20被配置为采用在前级提供的四个反相器INV0到INV3，在中间级提供的四个NAND电路NAND0到NAND3和在后级提供的四个另外的反相器INV4到INV7。

X选择器20从预解码器3接收X-地址位X0和X1，根据解码X-地址位X0和X1的结果激活四个X选择信号X_SEL0到X_SEL3之一。典型地，X选择器20通过将特定的X选择信号X_SEL设置在高电平而激活四个X选择信号X_SEL0到X_SEL3中任意的特定信号。

图6所示的X选择器20是典型的2位解码器。但是，根据要解码的输入的X-地址位X的数目，可以扩展图6所示的X选择器20的配置或可以增加组成该配置的级的数目，从而跟上3个或更多的输入X-地址位X。

图7是示出Y选择器30的典型电路的电路图。

图7所示的Y选择器30被配置为采用在前级提供的四个反相器INV8到INV11，在中间级提供的四个NAND电路NAND4到NAND7和在后级提供的四个另外的反相器INV12到INV15。

Y选择器30接收Y-地址位Y0和Y1，根据解码Y-地址位Y0和Y1的结果激活四个Y选择信号Y_SEL0到Y_SEL3之一。典型地，Y选择器30通过将特定的Y选择信号Y_SEL设置在高电平来激活四个Y选择信号Y_SEL0到Y_SEL3中任意的特定信号。

图7所示的Y选择器30是典型的2位解码器。但是，根据要解码的输入的Y-地址位Y的数目，可以扩展图7所示的Y选择器30的配置或可以增加组成该配置的级的数目，从而跟上3个或更多的输入Y-地址位Y。

图8是示出在WL驱动器4中采用的两个相邻的WL-驱动单元4A的电路图。

WL驱动器4采用与存储单元矩阵的存储单元行或与在存储单元矩阵的每个列上提供的存储单元MC一样多的WL-驱动单元4A，每个WL-驱动单元4A如图8所示。如从早先给出的描述很明显的，组成存储单元矩阵的存储单元行的数目或在存储单元矩阵的每个列上提供的存储单元MC的数目是(N+1)。

驱动(N+1)个WL-驱动单元4A中的每一个以根据由图6所示的X选择器20选择(或激活)的X选择信号X_SEL操作。在图8所示的配置的情况下，驱动两个WL-驱动单元4A以分别根据X选择信号X_SEL0和X_SEL1操作。由X选择信号X_SEL0或X_SEL1驱动的WL-驱动单元4A分别激活字线WL<0>或WL<1>。

如图8所示，每个WL-驱动单元4A被配置为采用NAND电路和反相器。在图8所示的配置的情况下，上WL-驱动单元4A被配置为采用NAND电路NAND8和反相器INV16。

NAND电路的输入节点之一接收WL选择使能信号WLE而NAND电路的另一输入节点接收由图6所示的X选择器20选择(或激活)的X选择信号X_SEL0或X_SEL1。在上WL-驱动单元4A包括在图8所示的配置中的情况下，NAND电路NAND8的另一输入节点接收X选择信号X_SEL0。NAND电路NAND8的输出节点连接到反相器INV16的输入节点。反相器INV的输出节点连接到字线WL<0>或WL<1>。在上WL-驱动单元4A包括在图8所示的配置中的情况下，反相器INV16的输出节点连接到字线WL<0>。由反相器INV输出的信号将连接到反相器INV的字线WL置于激活或不激活状态。

由图5所示的控制电路11产生图8所示的WL选择使能信号WLE并提供给WL驱动器4。

图9是示出在CSL驱动器6中采用的两个相邻的CSL-驱动单元6A的电路图。

如图9所示，每个CSL-驱动单元6A被配置为采用NAND电路和反相器。在图9所示的配置的情况下，上CSL-驱动单元6A被配置为采用NAND电路NAND12和反相器INV21。NAND电路NAND12的输出节点连接到反相器INV21的输入节点。

NAND电路的输入节点之一接收BLI使能信号BLIE，而NAND电路的另一输入节点接收由图7所示的Y选择器30选择(或激活)的Y选择信号Y_SEL0或X_SEL1。在上CSL-驱动单元6A包括在图9所示的配置中的情况下，NAND电路NAND12的另一输入节点接收Y选择信号Y_SEL0。如果BLI使能信号BLIE和Y选择信号Y_SEL两者都被设置在激活状态的高电平，由NAND电路NAND输出的信号被置于低电平。因此，在该实施例的情况下列选择信号CSL<0>或CSL<1>被设置在激活状态的高电平。在上CSL-驱动单元6A包括在图9所示的配置中的情况下，如果BLI使能信号BLIE和Y选择信号Y_SEL0两者都被设置在激活状态的高电平，则由NAND电路NAND12输出的信号被置于低电平。因此，在该实施例的情况下列选择信号CSL<0>被设置在激活状态的高电平。

列选择信号CSL<0>、CSL<1>等由图5中的参考符号CSL<0>到CSL<M>表示，且将每个列选择信号提供给NMOS晶体管72之一的栅电极。

由图5所示的控制电路11产生图9所示的BLI使能信号BLIE，并将其提供给CSW驱动器6。

应当注意，在下面列电路配置的解释中通过参考图10描述作为列控制系统电路之一的BLI驱动器5A的详细的典型电路。

列电路配置

图10是概略地示出根据本发明的第一实施例提供的存储单元列和BLI驱动器5A的典型配置的电路图。

用于本发明的说明书的技术术语“列电路配置”意味着连接到用作数据读操作的对象的存储单元MC和外围电路的位线，每个外围电路连接到位线以作为在数据读操作中涉及的电路。换句话说，也被简单地称为列电路的列电路配置是包括在存储单元阵列部件1、BLI驱动器5A和感应放大器7中采用的存储单元MC的基本配置。如以上解释的，图5所示的IC采用存储单元阵列部件1、WL驱动器4、BLI驱动器5A、CSW驱动器6、写/擦除驱动器10、板驱动器12、X解码器2、预解码器3、输入-输出缓冲器9、控制电路11、主放大器15和逻辑块16。

另一方面，驱动控制部件是用于控制直接读取-检验操作的部件。因此，驱动控制部件可以被认为是通过从图10所示的配置除去存储单元阵列部件1的存储单元MC和通过添加包括图5所示的控制电路11和逻辑块16的部件而获得的部件。但是，驱动控制部件可以被定义为不同于如上所述获得的部件的部件。例如，驱动控制部件可以包括用于产生用于控制列电路配置(也被简单地称为如上所述的列电路)的电压和信号的电路。

根据第一实施例的列电路采用触发器的感应放大器7。触发器感应放大器7执行操作以感应BL电位。感应放大器7连接到包括线SBL和/SBL(反相感应位线)的SBL(感应位线)对且还连接到包括线LIO和线/LIO(反相本地输入输出)的LIO(本地输入输出)线对。

感应放大器7的基本配置包括用于感应在组成SBL对的线SBL和/SBL之间的电位差、并放大该电位差的也被称为感应锁存器71的数据锁存电路71。数据锁存电路71本身可以具有任意配置，只要该配置能够将所放大的电位差存储为两段互补(mutually complementary)数据。感应放大器7的两个输出分别连接到两个NMOS晶体管72。两个NMOS晶体管72是用于控制数据锁存电路71到包括线LIO和/LIO的LIO(本地输入输出)线对的连接的晶体管。在下面描述中，包括线LIO和线/LIO的LIO(本地输入输出)线对被简单地称为LIO线对。

数据锁存电路71采用两个反相器。两个反相器中特定的一个的输出连接到两个反相器中另一个的输入。另一方面，特定的反相器的输入连接到另一反相器的输出。每一反相器采用PMOS晶体管21和NMOS晶体管22。

两个PMOS晶体管21共享公共的源电极。PMOS晶体管23连接在由两个PMOS晶体管21共享的公共源电极和电源电压线之间。PMOS晶体管23是由低激活反相SAE(感应放大器使能)信号/SAE控制的晶体管。由于同样原因，两个NMOS晶体管22共享公共的源电极。NMOS晶体管24连接在由两个NMOS晶体管22共享的公共源电极和地线之间。NMOS晶体管24是由高激活SAE信号SAE控制的晶体管。在图10所示的典型配置中，通过由反相器反相高激活SAE信号SAE来获得低激活反相SAE信号/SAE。

两个NMOS晶体管72中特定的一个连接在感应位线SBL和本地输入/输出线LIO之间，而两个NMOS晶体管72中的另一个连接在反相的感应位线/SBL和反相的本地输入/输出线/LIO之间。

两个NMOS晶体管72中的每一个由出现在列选择线CSL上的电位控制以进入导通或断开状态。出现在列选择线CSL上的电位是由图5所示的CSW驱动器6产生的电位。

特定的NMOS晶体管72用于读出所感应、放大并被保存在数据锁存电路71中的数据，并用于将该数据转移到LIO线对的本地输入/输出线LIO。另一方面，另一NMOS晶体管72用于读出所感应、放大并被保存在数据锁存电路71中的数据，并用于将该数据转移到LIO线对的反相的本地输入/输出线/LIO。另外，在由图5所示的写/擦除驱动器10执行的数据更新操作中，特定的NMOS晶体管72用于将初始数据从LIO线对的本地输入/输出线LIO强制地转移到数据锁存电路71，而另一NMOS晶体管72用于将初始数据从LIO线对的反相本地输入/输出线/LIO强制地转移到数据锁存电路71。

图10所示的感应放大器7的感应节点连接到感应位线SBL，而感应放大器7的参考节点连接到反相感应位线/SBL。感应放大器7的感应和参考节点分别被称为数据锁存电路71的第一数据保存节点和数据锁存电路71的第二数据保存节点。

也如图5所示的的NMOS晶体管51连接在感应位线SBL和如图10所示的位线BL之间。另外，图5中没有示出的NMOS晶体管52连接在反相感应位线/SBL和如图10所示的位线BL之间。NMOS晶体管52是用作也被称为第二开关(52)的BLI开关元件的晶体管。

NMOS晶体管51和NMOS晶体管52分别对应于由本发明的实施例提供的第一和第二开关。在下面描述中，NMOS晶体管51和NMOS晶体管52也分别被称为第一开关(51)和第二开关(52)。

参考电位VREF被经由NMOS晶体管25施加到反相感应位线/SBL。NMOS晶体管25由基准控制信号REC控制，由图5所示的控制电路11将基准控制信号REC提供给NMOS晶体管25的栅电极。

以下描述以包括在图10所示的BLI驱动器5A中以作为用于控制第一开关(51)的部分的部分的解释开始。如该图所示，第一开关(51)的栅电极连接到BLI选择电路5B。

图11是示出用于分别产生要提供给两个存储单元行的两个信号的典型BLI选择电路5B的图。

如图11所示，BLI选择电路5B的基本配置具有NAND门NAND13和连接到NAND门NAND13的输出节点的反相器INV22。

由图5所示的控制电路11产生的BLI读使能信号/BLIRE被提供给NAND门NAND13的两个输入节点的特定的一个，而由图7所示的Y选择器30激活的Y选择信号Y_SEL0或Y_SEL1被提供给NAND门NAND13的两个输入节点的另一个。在第一实施例的情况下，当BLI读使能信号/BLIRE和Y选择信号Y_SEL0或Y_SEL1两者都被设置在指示激活状态的高电平时，由NAND门NAND13输出的信号被设置在0电平。在第一实施例的情况下，通过将NAND门NAND13的输出信号设置在0电平，由反相器INV22输出的BL绝缘读信号BLIR<0>或BLIR<1>被设置在指示激活状态的高电平。

如图5和图10所示，将BL绝缘读信号BLIR<0>或BLIR<1>提供给与BL绝缘读信号BLIR<0>或BLIR<1>相关联的第一开关(51)的栅电极。

应当注意，图11所示的BLI读使能信号/BLIRE由如上所述的图5所示的控制电路11产生，并被提供给在BLI驱动器5A中采用的BLI选择电路5B以作为用于控制第一开关(51)的电路。

请求读者回头参考图10。如该图所示，也在用于控制第二开关(52)的一侧上提供具有与图11所示的相同配置的BLI选择电路5B。但是，在该侧上，在BLI选择电路5B和第二开关(52)的栅电极之间提供电压转接开关5C。另外，也在该侧上，提供电压生成电路5D和负反馈放大器NFA。电压生成电路5D和负反馈放大器NFA是用于控制电压转接开关5C的正电源的电路。电压转接开关5C、电压生成电路5D和负反馈放大器NFA形成实现电压生成控制部件的实施例。

应当注意，如图10和图11所示，用于控制第二开关(52)的BLI选择电路5B接收BLI写使能信号/BLIWE而不是BLI读使能信号/BLIRE。在用于控制第二开关(52)的BLI选择电路5B的情况下，由图11所示的反相器INV22输出的信号被提供给输出BL绝缘写信号BLIW到用作图10所示的第二开关(52)的NMOS晶体管52的栅电极的电压转接开关5C。BL绝缘写信号BLIW表示每个对于存储单元阵列部件1的存储单元行产生的BL绝缘写信号BLIW<0>、BLIW<1>等。

如图10所示，除复数个选择晶体管ST0到ST10之外，电压生成电路5D采用在用于提供电源电压Vdd的线和用于提供GND电压的线之间提供的电阻器串RS。

例如，电阻器串RS具有彼此串联连接以形成电阻器电路的十个单元电阻器UR。每两个相邻的单元电阻器UR由电阻器间节点彼此连接。因此，电阻器串RS具有分别连接到九个上述的选择晶体管ST1到ST9的漏电极的总共九个内部电阻器间节点。另外，连线到用于提供电源电压Vdd的线的电阻器串节点连接到选择晶体管ST10的漏电极，而连线到地GND的电阻器串节点连接到选择晶体管ST0的漏电极。十一个选择晶体管ST0到ST10的源电极由连接到负反馈放大器NFA的非反相输入节点‘+’的公共线彼此连线。负反馈放大器NFA的输出节点通过反馈路径连接到负反馈放大器NFA的反相输入节点‘-’且还连接到电压转接开关5C。负反馈放大器NFA用作用于提供电压到电压转接开关5C的正电源。

如图10所示，电压转接开关5C采用反相器INV50、传输门电路TG1和NMOS晶体管53。

反相器INV50是用于反相由BLI选择电路5B输出的信号并提供作为反相的结果获得的信号到在传输门电路TG1中采用的NMOS晶体管的栅电极的组件。在传输门电路TG1中采用的PMOS晶体管的栅电极连接到反相器INV50的输入节点。

传输门电路TG1连接在负反馈放大器NFA的输出节点和NMOS晶体管53之间。NMOS晶体管53的源或漏电极连接到地GND。连接到地GND的源或漏电极是在与传输门电路TG1相对的一侧上的电极。在与传输门电路TG1相同侧上的源或漏电极连接到传输门电路TG1。NMOS晶体管53的栅电极连接到BLI选择电路5B的输出节点。

NMOS晶体管53是被置于导通状态以当传输门电路TG1处于断开状态时将BL绝缘写信号BLIW复位在地GND的电位的复位元件。

接下来，以下解释由图10所示的列电路执行的操作。在解释该操作之前，描述不根据本发明实施例的典型比较配置。将该典型比较配置与图10所示的列电路比较。应当注意，在下面描述中，专利文件2被称为解释能够执行大约等效于典型比较配置的控制的控制的可变电阻存储器件的文件。

典型比较配置

图12是示出要与作为根据本发明的第一实施例的列配置的图10所示的列配置比较的不根据本发明实施例的典型存储器件的列配置的图。

与图10所示的列配置比较，图12所示的列配置不采用BLI驱动器5A、第二开关(52)和NMOS晶体管25。但是，NMOS晶体管25已知为施加基准电压到在专利文件2中描述的感应放大器的参考节点的开关元件。也在专利文件1中描述图12所示的第一开关(51)。在专利文件2中没有描述在图12所示的列配置中采用的NMOS晶体管72，而是该列配置是一般配置。在图12所示的列配置和图10所示的列配置之间的本质差异在于图12所示的列配置不采用BLI驱动器5A的事实。

在下面描述中，假设在数据擦除操作之后执行的读取-检验操作。但是，通过适当地反转偏压方向和在电位之间的关系并以此类推，以下描述还可以应用于在数据写操作之后执行的直接读取-检验操作。

根据专利文件2，作为开关控制的结果，将擦除电压施加到位线BL。更具体地说，导通NMOS晶体管72以从包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对提供初始擦除数据到数据锁存电路71。初始擦除数据导致“SBL＝H和/SBL＝L”，这意味着感应位线SBL被设置在高电平而反相的感应位线/SBL被设置在低电平。在数据锁存电路71中保存“SBL＝H和/SBL＝L”的初始擦除数据。然后，表示“SBL＝H”的初始擦除数据的电位被作为数据擦除脉冲经由已经被置于导通状态的第一开关(51)从感应位线SBL传递到位线BL。

当H电平数据擦除脉冲到达位线BL时，擦除电流Ie流到存储单元MC，增加在数据擦除操作中在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻。

然后，第一开关(51)被置于断开状态以中断施加数据擦除脉冲到位线BL。当终止数据擦除脉冲到位线的施加时，出现在位线BL上以作为偏压的电压引起读电流流到存储单元MC。在已经从电源提供电能到数据锁存电路71之后，第一开关(51)再次被置于导通状态。通过将第一开关(51)再次置于导通状态，在数据擦除操作之后执行的读取-检验操作中，由数据锁存电路71读出根据可变电阻单元电阻器Rcell的电阻改变的位线电位。在下面描述中，意味着出现在位线BL上的电位的位线电位被简单地称为BL电位。

在读取-检验操作期间，通过可变电阻单元电阻器Rcell将位线BL从H电平放电到GND电平。如果在在读取-检验操作之前的数据擦除操作期间可变电阻单元电阻器Rcell的电阻不增加到充分高的值，BL电位由放电处理从H电平降低到L电平。在读取-检验操作之前的数据擦除操作期间可变电阻单元电阻器Rcell的电阻不增加到充分高的值的事实指示数据擦除操作最终失败。

另一方面，如果成功地执行数据擦除操作，可变电阻单元电阻器Rcell的电阻增加到在初始状态中设置的充分高的值。因此，在读取-检验操作期间，位线BL几乎不通过可变电阻单元电阻器Rcell从H电平放电到GND电平，且因此BL电位按照原样地维持在H电平。

如果数据擦除操作最终失败，需要再一次执行数据擦除操作。

图13A和图13B是示出如上所述典型存储器件的列配置的电路和在擦除失败的情况下的列配置中在感应位线SBL和反相感应位线/SBL上产生的电位的电平的复数个图。

更具体地说，图13A是示出典型存储器件的列配置的电路的图，而图13B是示出在擦除失败的情况下的电位电平的图。

为了再施加擦除电压(也就是，数据擦除脉冲)到存储单元MC，需要将BL电位设置在H电平。但是，在已经执行读取-检验操作之后，BL电位通常改变为L电平。其中BL电位已经改变为L电平的状态等效于SRAM中的写状态。在这种状态中，出现在感应位线SBL上的电位和出现在反相感应位线/SBL上的电位两者被设置在L电平，在某些情况下不希望地引起数据锁存电路71中锁存的数据的不稳定状况。

顺便说及，为了获得高更新传输率，可以大概地提供其中图12所示的复数个电路彼此并联连接的配置。在这种配置中，需要通过仅利用数据锁存电路71来驱动位线BL，而不进行对包括本地输入/输出线LIO和反相本地输入/输出线/LIO的本地I/O线对的存取。就是说，需要基于在数据锁存电路71中锁存的数据将BL电位从L电平改变为H电平。

但是，在数据擦除操作最终失败的情况下，在数据锁存电路71中锁存的数据不可避免地毁坏，且被不期望地置于不稳定状态，以使得，随着这种不稳定状态按照原样地不改变，在附加数据擦除操作的执行中，电压(也就是，数据擦除脉冲)不被施加到位线BL。

接下来，以下解释成功的数据擦除操作。

通过施加附加擦除脉冲到经历数据擦除操作的失败的存储单元列的定时，需要在没有数据擦除干扰的擦除禁止设置操作之前将经历成功的数据擦除操作的存储单元列的BL电位设置在L电平。

图14A是示出典型比较电路的图，图14B1示出出现在WL(字线)上的信号的时序图，图14B2示出出现在BL(位线)上的信号的时序图且图14B3示出信号BLI(位线绝缘)的时序图。

如上所述，为了满足对高更新传输率的要求，需要执行操作从而以保存如图14A所示的初始擦除数据的数据锁存电路71驱动位线BL。

如果数据擦除操作最终失败，在不成功的数据擦除操作之后执行的读取-检验操作中，如图14B所示，将位线BL放电以使得BL电位减小，且如上所述有时在数据锁存电路71中锁存的数据可以进入不稳定状态。但是，这里假定如图14A所示维持初始擦除数据。

在该情况下，如果在由图14B3示出的驱动开始点TdBL绝缘信号BLI被设置在H电平，通过将初始擦除数据按照原样地保存在数据锁存电路71中，可以充电位线BL以升高BL电位到H电平。

另一方面，如果已经成功地执行了数据擦除操作，在如图14B2所示的数据擦除操作之后执行的读取-检验操作期间BL电位几乎不降低。因此，在驱动开始点Td开始的BL驱动中，需要将BL电位设置在L电平以建立擦除禁止状态。

为了如上所述的原因，为了建立擦除禁止状态，将转移反相器95置于导通状态，从而执行控制以通过转移反相器95的驱动力强制地降低BL电位到L电平。

但是，因为仅对于经历成功的数据擦除操作的存储单元列将转移反相器95置于导通状态的控制不是自己完成控制(self-contained control)，所以列配置需要包括用于在成功的数据擦除操作情况下锁存数据的数据锁存电路和用于在数据擦除操作最终失败的情况下锁存数据的另一数据锁存电路。因此，列配置变得复杂。另一方面，防止列配置变得复杂而进行的努力构成与获得高更新转移率的列一致操作变得难以执行的事实的矛盾，因为，例如，图5所示的逻辑块16需要读出读取-检验操作的结果并执行反相控制。

作为解决如上所述的问题要采取的对策，如图15A和图15B所示，可以设想以与SRAM的读状态同样的方式在H电平之前拉起BL电位的方法。顺便说及，图15A和图15B是示出用于拉起电位的典型比较电路和在该典型比较电路中产生的电位的电平的复数个图。更具体的说，图15A是示出典型比较电路的图，而图15B是示出在典型比较电路中在感应位线SBL和反相感应位线/SBL上产生的电位的电平的图。

通过采用该方法，在数据擦除操作最终失败的事件中，可以通过拉起BL电位到H电平(BL＝H)来设置数据擦除脉冲的电压，而不毁坏数据锁存电路71中锁存的数据的状态。另外，在成功的数据擦除操作的事件中，禁止状态BL电压可以被施加到位线BL(BL＝L)而不毁坏数据锁存电路71中锁存的数据的状态。

但是，如果是成功的数据擦除操作，在如上所述地禁止状态BL电压被施加到位线BL(BL＝L)之前，需要执行一次从L电平(BL＝L)拉起BL电位到H电平的操作序列(这是已经作为作为读取-检验操作的一部分执行的读操作的结果获得的)，以建立擦除禁止状态。因此，操作变得复杂。另外，当数据锁存电路71驱动位线BL以将BL电位从H电平改变为L电平时，担心连接到与所述的存储单元MC相同字线WL的未选择的存储单元MC受趋向于从未选择的存储单元MC擦除数据的干扰的影响，同时使得BL电位从H电平变换到L电平。

如上所述的对于典型比较电路的某些改进可以概述如下。

首先，为了通过在数据锁存电路中保持的电位驱动位线BL而不依赖当前的BL电位，需要来自外部I/O部件的帮助。更具体的说，需要激活图12所示的列选择线CSL以通过利用包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对来驱动位线BL。但是，如果需要来自存储单元阵列部件1外的部件的帮助，可以同时执行的上述的操作的数目受限。因此，不能获得高更新传输率。

其次，作为用于实现高更新传输率的方法，如图15A和图15B所示，提供了用于执行类似SRAM的读状态中的操作的操作的方法。根据该方法，一旦将BL电位初始化为H电平，位线BL连接到数据锁存电路71以使得在数据锁存电路71中保存的数据在BL电位的初始化之后不毁坏。但是，在该方法的情况下，基于初始化BL电位到H电平的序列的控制变得复杂。另外，在驱动BL电位到L电平的操作中，存在其中BL电位即时地变为H电平的瞬变周期，且担心存在由瞬变现象所引起的干扰。

因此需要可用于实现高转移更新速度的简单的电路，简单的操作序列和少量的干扰。

应当注意也在专利文件3中描述了对仅基于数据感应和锁存的BL驱动的需要。根据在专利文件3中公开的技术，在初始时间实现具有低速(大的数据更新脉冲宽度)的设置序列和施加到存储单元的低电压。同时，更新所感应和锁存的数据。因为更新所感应和锁存的数据的时间段是设置序列的时间段，所以由数据感应锁存电路负担的负载和由位线BL负担的负载由开关彼此预先分开。此后，仅通过数据感应锁存电路将位线BL驱动到H电平。

根据专利文件3中公开的技术，如果通过仅利用数据感应锁存电路将位线BL从L电平驱动到H电平，就像如图13A所示的数据锁存电路的稳定性成为问题。就是说，即使在专利文件3中公开的技术的情况下，需要采用通过仅利用数据锁存电路来驱动位线BL的方法。

图10所示的列配置能够解决由如上所述的典型比较电路引起的问题。

接下来，通过参考如下如下每个也被称为时序图的操作波形图解释由图10所示的列配置执行的操作。应当注意以下描述解释数据擦除操作。但是，通过适当地反转偏压方向和在电位之间的关系并以此类推，以下描述还可以应用于数据写操作。

用于擦除操作的读取-检验操作

如果图13A所示的数据锁存电路的稳定性成为问题，采用如图10所示的电压生成电路5D和电压转接开关5C的列配置可以用作用于解决该问题的需要配置。以下描述解释实现由本发明提供的作为要在采用电压生成电路5D和电压转接开关5C的配置中采用的方法的操作方法的所希望的实施例。

图16A到图16K是每个示出其中在第一实施例中检测到擦除失败的事件中需要施加附加数据擦除脉冲到存储单元MC的情况的信号的操作波形(或定时图)的复数个图。在图中，短语“(验证失败)VerifyFail”表示数据擦除操作的擦除失败。另一方面，图17A到图17K是每个示出其中在第一数据实施例中检测到数据擦除成功的事件中不需要施加附加数据擦除脉冲到存储单元MC的情况的信号的操作波形(或定时图)的复数个图。如果擦除成功，建立擦除禁止状态。

在图16A到图16K所示的时间T0之前的初始状态中，图5所示的写/擦除驱动器10设置包括如图16B1和16B2所示的本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对上的初始擦除数据，在图16A到图16K所示的操作序列中，仅在第一擦除脉冲施加时间，将数据擦除脉冲的电压从数据锁存电路71的第二数据保存节点经由NMOS晶体管52施加到位线。写/擦除驱动器10在时间T0反相初始擦除数据以产生典型比较电路的反相的逻辑。就是说，写/擦除驱动器10将本地输入/输出线LIO设置在L电平且将反相本地输入/输出线/LIO设置在H电平(LIO＝L且/LIO＝H)。

另外，在时间T0之前的初始状态中，每一字线WL和列选择线CSL分别处于指示如图16A和图16C的时序图所示的不激活状态的L电平，而每一BLI读使能信号/BLIRE和BLI写使能信号/BLIWE处于指示如图16F1和图16G的时序图所示的不激活状态的H电平。因此，在图10所示的列电路中，存取晶体管AT、NMOS晶体管72、第一开关(51)和第二开关(52)中的每一个处于断开状态。

当在时间T0列选择线CSL被置于激活状态时，每一NMOS晶体管72被置于导通状态以使得在包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对中设置的初始擦除数据被传递到如图16J所示的包括感应位线SBL和反相的感应位线/SBL的SBL对。在时间T0的大约同时，如图16D所示，SA(感应放大器)使能信号SAE被置于激活状态，使得初始擦除数据被保存在数据锁存电路71中。

在时间T1，在该时间SA使能信号SAE已经被置于激活状态，初始擦除数据被保存在数据锁存电路71中。

在时间T1，列选择线CSL被置于不激活状态，且每一NMOS晶体管72置于断开状态。然后，在时间T2，BLI写使能信号/BLIWE的电位从H电平改变为L电平。因此，如图16I所示，BL绝缘写信号BLIW步进上升，其电平在时间T3终止的时间段期间一步一步地上升。

更详细的说，如下执行该步进上升的操作。首先，在图10所示的BLI驱动器5A中，由BLI选择电路5B输出的用于控制NMOS晶体管52的信号在时间T2被设置在L电平，以将在电压转接开关5C中采用的传输门电路TG1置于导通状态。应当注意，迄今为止，在时间T2之前，由BLI选择电路5B输出的信号已经在H电平，且因此在电压转接开关5C中采用的NMOS晶体管53已经处于导通状态，将由电压转接开关5C输出的BL绝缘写信号BLIW拉低到GND电平。结果，在时间T2之后，由电压生成电路5D控制BL绝缘写信号BLIW。

在电压生成电路5D中，由选择信号SEL_X0到SEL_X10分别控制选择晶体管ST0到ST10。由图16H示出的注释SELX**表示这些选择晶体管ST0到ST10的选择状态。更详细的说，图16H所示的注释xi(其中i＝00到10)指示选择晶体管ST0到STi已经分别由选择信号SEL_X0到SEL_Xi集合地置于导通状态。例如，注释x01指示在选择晶体管ST0由选择信号SEL_X0置于导通状态之后，选择晶体管ST1已经由选择信号SEL_X1置于导通状态，而注释x02指示在选择晶体管ST0和ST1分别由选择信号SEL_X0和SEL_X1集合地置于导通状态之后，选择晶体管ST2已经由选择信号SEL_X2置于导通状态。

在时间T2，选择晶体管ST0由选择信号SEL_X0置于导通状态。后来，在时间T2和T3之间的时间段期间，由它们各自的选择信号SEL_Xi导通的选择晶体管STi的数目在从1到11的时间递增1。以这种方式，BL绝缘写信号BLIW一步一步地增加，以将NMOS晶体管52渐渐地置于导通状态。

如上所述，电压生成电路5D将从基准电压Vss(典型地是0V的地电压)到电源电压Vdd的电压范围划分为用于将BLI电位从基准电压Vss一步一步地步进上升到电源电压Vdd的十个划分。在该情况下，因为操作是经由NMOS晶体管52将初始擦除数据写到存储单元MC中的操作，一步一步地从基准电压Vss步进上升到电源电压Vdd的BLI电位是被提供给NMOS晶体管52的栅电极的BL绝缘写信号BLIW的电位。分压的数目被设置在十，这仅是典型的数目。就是说，分压的数目可以被设置在大于或小于小于十的值。通过一步一步地从基准电压Vss将BLI电位步进上升到电源电压Vdd，当BL电位仍然处于L电平时，用作BLI控制开关的NMOS晶体管52以高连接阻抗连接到位线BL。因此，数据锁存电路71的第二数据保存节点能够维持正常地保持初始擦除数据的H电位的状态。

更详细地说，NMOS晶体管52的连接阻抗最初是高的，且然后以十个减少级数逐渐地减少。应当注意，可以感觉NMOS晶体管52的连接阻抗为NMOS晶体管52的导通电阻。在减少NMOS晶体管52的连接阻抗的处理中，每次以一个减少级数减小连接阻抗，由于BL电位低于出现在数据锁存电路71的第二数据保存节点上的反相BL电位的效果，出现在数据锁存电路71的第二数据保存节点上的反相BL电位即时从H电平下降。但是，由于数据锁存电路71的数据保持能力(或恢复能力)，出现在数据锁存电路71的第二数据保存节点上的反相BL电位上升回到H电平。在出现在数据锁存电路71的第二数据保存节点上的反相BL电位已经恢复回到H电平电平之后，出现在NMOS晶体管52的栅电极上的BL绝缘写信号BLIW的电压再次以一个级数步进上升以产生下一阻抗改变。以这种方式，出现在数据锁存电路71的第二数据保存节点上的电位以小的减小重复地减小若干次，但是电位的小的减小不足够大以超过由数据锁存电路71保存的数据的反相阈值。因此，结果，由数据锁存电路71保持的数据不被毁坏。

同时，与数据锁存电路71的小的电位下降对应的电荷经由NMOS晶体管72一步一步地提供给数据锁存电路71。电荷作为在位线BL上出现的电位增加而经由NMOS晶体管52传递到位线BL。因此，如图16K所示，出现在位线BL上的电位逐渐地上升。

结果，擦除偏压被施加到存储单元MC。擦除偏压是作为在该情况下的上述数据擦除脉冲的数据更新脉冲的电压。

在时间T3，BLI写使能信号/BLIWE的电位从L电平改变为不激活状态的H电平，以将NMOS晶体管52置于断开状态。在时间T3大约同时，BLI读使能信号/BLIRE的电位从H电平改变为激活状态的L电平，以将NMOS晶体管51置于导通状态。另外，因为SA使能信号SAE的电位从H电平改变为不激活状态的L电平，数据锁存电路71在保存初始擦除数据的状态中停止激活处理。此外，如图16E所示，基准控制信号REC的电位从L电平改变为激活状态的H电平，以将NMOS晶体管25置于导通状态。因此，参考电位VREF被提供给数据锁存电路71的第二数据保存节点以出现在反相感应位线/SBL上。

作为如上所述执行的控制的结果，因为NMOS晶体管51已经被置于导通状态，感应位线SBL已经连接到位线BL以使得感应位线SBL被充电到BL电位，使得如图16J所示，出现在感应位线SBL上的电位突然上升。另一方面，也如图16J所示，提供给数据锁存电路71的第二数据保存节点的参考电位VREF将出现在反相感应位线/SBL上的电位拉低到参考电位VREF。

同时，从时间T0开始字线WL已经按照原样地保持在H电平。因此，在BL电位保持在初始擦除数据的固定电平的状态的终止之前，也就是，在将NMOS晶体管52置于断开状态以中断感应放大器7的激活的操作之前，列电路处于施加之前解释的擦除偏压到MC的状态。

但是，当一旦将BL电位保持在初始擦除数据的固定电平的状态在时间T3终止时，由位线BL保持的某些电荷用于如上所述地充电感应位线SBL，且还用作在时间T0和T3之间的时间段期间执行的数据擦除操作之后执行的直接读取-检验操作的读偏压。因此，如图16K所示，将用作直接读取-检验操作的读偏压的有效BL电位自动地调整到低于在将初始擦除数据写到存储单元MC中的操作中传递到位线BL的电位的电平的电平，也就是，在紧接在直接读取-检验操作之前的时间T3出现在位线BL上的电位的电平。结果，直接读取-检验操作的读偏压被设置为用作用于使得读电流Ir流到存储单元MC的偏压。

因为图16A到图16K是对于数据擦除操作最终失败给出的时序图，在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻按照原样地保持在相对低的值。因此，如所示的，通过从在紧接在时间T3之后的时间的电平显著下降到在图16J中时间T4的电平，从感应位线SBL放电很多电荷。结果，在时间T4，出现在感应位线SBL上的电位的电平变得低于出现在反相感应位线/SBL上的参考电位VREF。

稍后，在时间T4，感应放大器7再次被置于激活状态，且在感应位线SBL和反相感应位线/SBL之间的电位差增加，恢复到在时间T1设置的幅度，在时间T1，已经在数据锁存电路71中设置了初始擦除数据。在时间T5，在感应位线SBL和反相感应位线/SBL之间的电位差最终变得等于已经在时间T1在数据锁存电路71中设置的初始擦除数据的电平。

在时间T5之后，再次执行在时间T2和T4之间执行的操作以尝试增加在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻。

可能需要重复地执行在时间T2和T4之间执行的操作。就是说，可能需要重复地执行数据擦除操作和数据擦除操作之后的直接读取-检验操作。作为重复执行数据擦除操作和数据擦除操作之后的直接读取-检验操作的结果，在如图17J所示的时间T3和T4之间执行的BL放电处理的结尾，出现在感应位线SBL上的电位的电平可以不变得低于在时间T4出现在反相感应位线/SBL上的参考电位VREF。如果出现在感应位线SBL上的电位的电平未变得低于在时间T4出现在反相感应位线/SBL上的参考电位VREF，数据擦除操作被认为是成功的数据擦除操作。就是说，作为将擦除脉冲重复地施加到存储单元MC若干次的结果，在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻已经增加到充分大的值。换句话说，在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻已经被复位到充分大的值。结果，位线BL的放电处理未从位线BL放电很多电荷，以使得在时间T4出现在感应位线SBL上的电位的电平未变得低于出现在反相感应位线/SBL上的参考电位VREF。

在成功的数据擦除操作的情况下，当感应放大器7在时间T4被再次置于激活状态时，在数据锁存电路71中保存的反相初始擦除数据被重新反相，也就是，如图17J所示在时间T5，出现在感应位线SBL上的电位被设置在Vdd电平而出现在反相的感应位线/SBL上的电位被设置在Vss电平。

因此，连接到反相感应位线/SBL，数据锁存电路71的第二数据保存节点也被设置在Vss电平。结果，如图17I所示，即使BL绝缘写信号BLIW在时间T5和T6之间的时间段期间步进上升，位线BL不被充电以增加出现在位线BL上的电位。事实上，位线BL被相反地放电以减小出现在位线BL上的电位到如图17K所示的Vss电平。

如从以上描述很明显的，在图10所示的列电路的配置和由列电路执行的操作中，在数据锁存电路71中保持的初始擦除数据的反相是建立擦除禁止状态的操作。

与图12所示的典型比较电路比较，仅NMOS晶体管52被添加到列电路以作为自动地建立擦除禁止状态的电路元件。另一方面，与图14A和图14B1到图14B3所示的典型比较电路比较，不需要转移反相器95。因此，消除转移反相器95确切地使得列电路的配置更简单。应当注意需要图10所示的BLI驱动器5A。但是，该BLI驱动器5A可以由全部存储单元列或相对大量的存储单元列共享。因此，采用BLI驱动器5A的需要既不阻碍又不妨碍升高存储单元阵列部件1的存储单元密度的努力。

在图14和另一图的电路图中所示的典型比较电路中，BL绝缘信号BLI的电位从L电平突然地改变为H电平。因此，数据锁存电路71进入类似图13A和图13B所示的状态，即，缺乏稳定性的状态。

另一方面，在图10所示的列电路的配置和由列电路执行的操作中，一步一步地执行BL绝缘写信号BLIW的控制。因此，存储在数据锁存电路71中的初始擦除数据不被不注意地毁坏或反相。结果，该实施例提供实质上改进数据锁存操作的可靠性的优点。

章节2第二实施例

图18是示出根据本发明的第二实施例提供的存储单元的列和BLI驱动器5A的配置的电路图。图19A到图19K是每个示出其中在第二实施例中检测到擦除失败的事件中需要施加附加数据擦除脉冲到存储单元MC的情况的信号的操作波形(或定时图)的复数个图。图20A到图20K是每个示出其中在第二实施例中检测到擦除成功的事件中不需要施加附加数据擦除脉冲到存储单元MC的情况的信号的操作波形(或定时图)的复数个图。

图18所示的列电路的配置不同于图10所示的列电路的配置在于，图18所示的列电路采用PMOS晶体管52P而不是在图10所示的列电路中采用的NMOS晶体管52作为第二开关(52)。

另外，由图5所示的控制电路11控制在图10所示的配置中采用的电压生成电路5D中的选择信号SEL_X0到SEL_X10，以使得选择信号SEL_X0到SEL_X10被以列举选择信号SEL_X0到SEL_X10的次序顺序地置于激活状态。另一方面，由图5所示的控制电路11控制在图18所示的配置中采用的电压生成电路5D中的选择信号SEL_X0到SEL_X10，以使得选择信号SEL_X0到SEL_X10被以与列举选择信号SEL_X0到SEL_X10的次序相对的次序顺序地置于激活状态。

在图18所示的列电路中采用的另一部件的配置与在图10所示的列电路中采用的它们各自的相对部件的配置相同。

由于在图10所示的第一实施例和图18所示的第二实施例之间的配置和控制的上述差异，在如图19I所示的时间T2和T3之间的时间段期间，BL绝缘写信号BLIW一步一步地从电源电压Vdd步进下降到基准电压Vss。

在时间T2，选择晶体管ST0由选择信号SEL_X10置于导通状态。后来，在时间T2和T3之间的时间段期间，由它们各自的选择信号SEL_Xi导通的选择晶体管STi的数目在从1到11的时间递增1。以这种方式，BL绝缘写信号BLIW一步一步地减小，以将NMOS晶体管52渐渐地置于断开状态。

因为除了一步一步地步进降低BL绝缘写信号BLIW的操作之外的操作与由第一实施例执行的其它操作相同，不重复包括禁止状态控制操作的其它操作的解释以免重复描述。在一步一步地步进降低BL绝缘写信号BLIW的操作中采用的步骤的数目被设置为十，这仅是典型的数目。就是说，在一步一步地步进降低BL绝缘写信号BLIW的操作中采取的步骤的数目可以被设置在大于或小于十的值。

章节3用于读操作的配置和该配置中的操作

以下描述解释每个根据如上所述的第一或第二实施例设计以作为用于执行数据读操作的电路配置的典型电路配置，并解释在每个电路配置中执行的典型操作。

图21是示出为数据读操作提供的存储单元列的配置的电路图。图22A到图22I是每个示出在图21所示的配置中执行的数据读操作中产生的信号的操作波形(或时序图)的复数个图。

图21所示的列电路配置等于图10和图18的电路图中所示的列电路配置在于，就像图10和图18的电路图中所示的列电路配置，图21所示的列电路配置也包括存储单元MC、感应放大器7、两个NMOS晶体管72、第一开关(51)和NMOS晶体管25。应当注意，图10和图18的电路图中所示的另一配置组件也被包括在图21所示的列电路配置中，而不是在图21中明确地示出。

另外，图21所示的列电路配置也包括第三附加NMOS晶体管26、27和28。此外，图21所示的BLI驱动器5A也包括附加电压转接开关5Ca。

应当注意，提供图21所示的电压生成电路5D和负反馈放大器NFA以作为用于控制第一开关(51)的组件。可以与图所示的配置分开地提供在图21所示的BLI驱动器中采用的电压生成电路5D和负反馈放大器NFA，以作为用于控制第二开关(52)的配置。但是，需要提供包括电压生成电路5D和负反馈放大器NFA的一对，用作对用于控制第一开关(51)的配置和用于控制第二开关(52)的配置公共的控制组件。在图21所示的列配置的情况下，当电压转接开关5C被置于导通状态且电压转接开关5Ca被置于断开状态时，BLI驱动器5A控制第二开关(52)，但是另一方面，当电压转接开关5C被置于断开状态且电压转接开关5Ca被置于导通状态时，BLI驱动器5A控制第一开关(51)。

在图21所示的列配置中，以与图10所示的列配置同样的方式，由基准控制信号REC控制NMOS晶体管25。也由基准控制信号REC控制的NMOS晶体管26连接在感应位线SBL和用于提供读BL电压VR的线之间。NMOS晶体管27连接在反相感应位线/SBL和用于提供通常是地GND的电压的基准电压Vss的线之间，而NMOS晶体管28连接在感应位线SBL和用于提供基准电压Vss的线之间。NMOS晶体管27和NMOS晶体管28由预充电信号PRE控制。

数据读操作

如下解释在如上所述的列配置中执行的数据读操作。

在时间T0开始数据读操作之前，由图22E示出的预充电信号PRE处于H电平，将每一NMOS晶体管27和28维持在导通状态，而BL电位和SBL电位中的每一个被维持在被复位在基准电压Vss的状态，分别如图22H和22I的时序图所示。另外，因为如图22B所示SA使能信号SAE维持在H电平，切断由电源提供到感应放大器7的能量。此外，如图22D所示，基准控制信号REC被维持在不激活状态的L电平。

另外，在时间T0之前，如图22C所示，BLI读使能信号/BLIRE维持在不激活状态的H电平。因为将BLI读使能信号/BLIRE提供给在图21所示的列配置中采用的BLI选择电路5B，由BLI选择电路5B输出的信号维持在H电平，将BL绝缘读信号BLIR保持在典型地是地GND的电压的基准电压Vss，如图22G所示。

在时间T0，预充电信号PRE的电位从H电平改变为L电平，如图22E所示，以将NMOS晶体管28置于断开状态(这终止将位线BL维持在固定Vss电位的状态)，并将NMOS晶体管27置于断开状态(这终止将感应位线SBL维持在作为地GND的电位的固定Vss电位的状态)。同时，基准控制信号REC的电位从L电平改变为H电平，如图22D所示，以将每一NMOS晶体管25和26置于导通状态。通过将NMOS晶体管26置于导通状态，预充电位线BL以将BL电位升高到读BL电压VR。通过将NMOS晶体管25置于导通状态，出现在感应位线SBL上的电位被设置在参考电位VREF。同时，字线WL被置于激活状态，以将在存储单元MC中采用的存取晶体管AT置于导通状态。因为读BL电压VR具有使得在存储单元MC中不产生干扰的幅度，在那时存储单元MC的数据存储状态不改变。

另外，如图22C所示，在时间T0，BLI读使能信号/BLIRE的电位从H电平改变为L电平。因为将BLI读使能信号/BLIRE提供给在图21所示的列配置中采用的BLI选择电路5B，由BLI选择电路5B输出的信号从H电平改变为L电平，将电压转接开关5Ca置于导通状态。选择在包括在图21所示的列配置中的BLI电路选择电路5B中采用的选择晶体管ST0到ST10的状态由图22F示出。在时间T0，选择晶体管ST10已经被置于导通状态。因此，在时间T0，由电压转接开关5Ca输出的BL绝缘读信号BLIR从GND电平升高到Vdd电平。

然后，在时间T1，如图22D所示，基准控制信号REC的电位从H电平改变为L电平，以终止施加读BL电压VR和参考电位VREF。同时，如图22B所示，SA使能信号SAE的电位从H电平改变为L电平，且在位线BL和感应位线SBL上预充电的电荷分别被通过存储单元MC放电到地GND。作为将在位线BL和感应位线SBL上充电的电荷放电的处理的结果，BL电位和SBL电位以由存储单元MC的数据存储状态，也就是，在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻确定的速度从读BL电压VR减小。在时间T2结束的某个时间段期间执行将在位线BL和感应位线SBL上充电的电荷放电的处理。由在存储单元MC中采用的可变电阻单元电阻器Rcell的电阻确定BL电位的减小。

甚至在时间T2之后，BLI读使能信号/BLIRE按照原样地保留在L电平。但是，在时间T2，如图22F所示，选择晶体管ST10被置于断开状态，而选择晶体管ST0被置于断开状态。因此，BL绝缘读信号BLIR的电位从H电平改变为L电平，以使得图21所示的第一开关(51)被置于断开状态。大约同时，因为SA使能信号SAE的电位从H电平改变为L电平，感应放大器7被置于激活状态，放大在时间T2出现在SBL对上的电位差到具有Vdd幅度的信号。

如上所述，第一开关(51)在数据感应操作之前的时间T2被置于断开状态，以防止存储单元MC经历否则将由数据感应操作放大的SBL电位到位线BL的传播引起的更新干扰。数据感应操作是通过放大在出现在数据锁存电路71的第一数据保存节点上的电位和出现在数据锁存电路71的第二数据保存节点上的电位之间的差执行的操作。出现在数据锁存电路71的第一数据保存节点上的电位是在数据感应操作之前已经由存储在存储单元MC中的数据改变的SBL电位。另一方面，出现在数据锁存电路71的第二数据保存节点上的电位是出现在已经在数据感应操作之前被充电到参考电位VREF的反相感应位线/SBL上的电位。

在由图10所示的第一实施例和图18所示的第二实施例执行的操作中，为了避免数据锁存电路71中存储的数据的不注意的反相，出现在用作也被称为第二开关(52)BLI开关元件的晶体管的栅电极上的BL绝缘写信号BLIW的电压一步一步地改变，从而通过出现在用作BLI开关元件的晶体管的栅电极上的BL绝缘写信号BLIW的电压的逐渐改变，以BLI开关元件被置于导通状态的开关速度控制BLI开关。该技术可以被应用于比如DRAM和SRAM的易失性存储器件。

以下解释该技术的典型应用。

如上所述，通过利用电压生成电路5D的功能，将第一开关(51)置于断开状态。应当注意，还可以执行控制从而一步一步地改变提供给用作第一开关(51)的NMOS晶体管51的栅电极的BL绝缘读信号BLIR的电平。

章节4到DRAM的典型应用

本发明还涉及具有1T1C(一个晶体管和一个电容器)类型的DRAM的电路配置并涉及由这种DRAM执行的操作。

图23是示出为应用于DRAM的作为用于一步一步地控制第一开关(51)的技术的技术提供的存储单元列的配置和为相同技术提供的BLI驱动器的一部分的配置的电路图。图24A到图24J是每个示出在图23所示的配置中产生的信号的操作波形(或时序图)的复数个图。

与图10、图18和图21所示的电路比较，图23所示的电路采用具有DRAM配置的存储单元MC。在图23所示的电路中采用的存储单元MC的DRAM配置中，存取晶体管AT和电容器C彼此串联连接在位线BL和用于提供恒定电压VCP的线之间。

在DRAM中，在位线BL已经被放电到GND电位之后，位线BL被置于浮动状态。通过将位线BL置于浮动状态，位线BL被充电到由在存储单元MC中采用的电容器C保存的电荷的量确定的电位。检测位线BL的充电处理的存在或不存在以感应表示存储在电容器C中的数据的电压。作为替代，测量在位线BL的该充电处理中充电到位线BL的电荷的量以感应表示存储在电容器C中的数据的电压。

因此，在图23所示的列配置中不需要如图21所示的提供参考电位VREF的NMOS晶体管25、用于提供读BL电压VR的NMOS晶体管26和用于提供基准控制信号REC的控制线。

图23所示的其它电路组件等于图21所示的它们的相对电路组件。图23所示的其它电路组件由与图21所示的相对电路组件相同的附图标记表示。另外，不重复图23所示的其它电路组件的解释以避免描述的重复。

在普通DRAM中，在数据读操作中，BL绝缘读信号BLIR被设置在H电平以连接位线BL到感应位线SBL。通过将位线BL连接到感应位线SBL，从存储单元MC通过位线BL将数据读出到感应位线SBL上。然后由感应放大器7放大出现在感应位线SBL上的数据。

另一方面，在数据写操作中，列选择线CSL被设置在H电平，以经由两个NMOS晶体管72，将要写到存储单元MC中的数据从包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对提供到包括感应位线SBL和反相感应位线/SBL的SBL对。然后在通过位线BL将要写到存储单元MC中的数据存储在存储单元MC中之前，由在感应放大器7中采用的数据锁存电路71反相要写到存储单元MC中的数据。

另一方面，在通过假设具有图23所示的配置的DRAM根据图24A到图24J所示的时序图执行的操作中，以与以上通过参考图22A到图22I解释的操作相同的方式，最初在时间T0之前设置DRAM。在时间T0，预充电信号PRE的电位从H电平改变为L电平，如图24B所示，以将每一NMOS晶体管27和28置于断开状态。大约同时，SA使能信号SAE的电位从L电平改变为H电平，如图24C所示，以将感应放大器7置于激活状态。也在大约同时，如图24F所示，出现在列选择线CSL上的电位从L电平改变为H电平，以经由两个NMOS晶体管72将要写到存储单元MC中的数据从由图24E1和图24E2的时序图示出的包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对提供到由图24G示出的包括感应位线SBL和反相感应位线/SBL的SBL对。然后在通过位线BL将要写到存储单元MC中的数据存储在存储单元MC中之前，由在感应放大器7中采用的数据锁存电路71反相要写到存储单元MC中的数据。也在大约同时，如图24J所示，根据由电压生成电路5D执行的控制，BL绝缘信号BLI从用作H电平的Vdd电平改变为用作L电平的Vss电平。

通过将NMOS晶体管51按照原样地置于断开状态，即使在图24A到图24J中没有特别的示出该数据擦除操作，也执行从存储单元MC擦除数据的操作。在作为从数据擦除操作开始经过了充分长的时间的时间的时间T1开始的周期期间，如图24J所示，根据由图23所示的电压生成电路5D执行的控制，BL绝缘信号BLI一步一步地从Vss电平步进上升到Vdd电平，以将选择晶体管ST0到ST10顺序地集合地置于导通状态。结果，如图24H所示，出现在位线BL上的电位由在数据锁存电路71中锁存的数据(其作为接下来要写到存储单元MC中的数据)逐渐地升高，而不毁坏所锁存的数据。

在该操作中，不需要关于由曾经使得变换到H电平的绝缘信号BLI驱动的存储单元MC执行数据读操作以进行数据更新操作。

章节5到SRAM的典型应用

本发明还涉及具有6T(六个晶体管)类型的SRAM的电路配置并涉及由这种SRAM执行的操作。

图25是示出为应用于SRAM的作为用于一步一步地控制第一开关(51)的技术的技术提供的存储单元列的配置和为相同技术提供的BLI驱动器的一部分的配置的电路图。图26A到图26J是每个示出在图25所示的配置中产生的信号的操作波形(或时序图)的复数个图。

与图23所示的列电路比较，在图25所示的列电路中采用的存储单元MC具有6T类型的SRAM配置。更详细地说，在图25所示的列电路中采用的存储单元MC具有两个字晶体管WT和在该两个字晶体管WT之间提供的单元锁存电路CLAT。单元锁存电路CLAT连接在用于提供电源电压Vdd的线和用于提供基准电压Vss的线之间。单元锁存电路CLAT具有彼此并联连接在用于提供电源电压Vdd的线和用于提供基准电压Vss的线之间的两个反相器。两个反相器中特定的一个的输出连接到两个反相器中另一个的输入，而特定的反相器的输入连接到另一反相器的输出。两个字晶体管WT中特定的一个连接在单元锁存电路CLAT的两个存储节点的特定的一个和位线BL之间，而两个字晶体管WT中的另一个连接在单元锁存电路CLAT的两个存储节点的另一个和反相的位线/BL之间。两个字晶体管WT的栅电极连接到字线WL。

另外，在图25所示的列电路中，另一第一开关(51)连接在反相感应位线/SBL和反相位线/BL之间。因此，图25所示的列电路采用都连接到对两个第一开关(51)公共的BL绝缘信号BLI的两个第一开关(51)。

图25所示的其他电路组件与图23所示的它们的相对电路组件相同。另外，由图26A到图26J表示的操作与以上以上通过参考图24A到图24J解释的操作相同。

在普通SRAM中执行的数据写操作中，输出BL电位或/BL电位的写驱动器将BL电位或/BL电位设置在L电平。

另一方面，在由图26A到26J表示的操作中，首先将列选择线CSL设置在H电平，以通过以上通过参考图24A到图24J解释地反相数据，来将出现在包括本地输入/输出线LIO和反相本地输入/输出线/LIO的LIO线对上的数据锁存在数据锁存电路71中。在那时，BL绝缘信号BLI按照原样地保留在L电平。即使BL绝缘信号BLI的电位在从低Vss电平到高Vdd电平之后一步一步地步进上升，由数据锁存电路71保存的数据没有毁坏，不关于BL电位的电平。就是说，在数据更新操作中，不需要通过使用感应/锁存电路以外的驱动器来执行驱动操作。

作为本发明的实施例的如上所述的第一和第二实施例中的每一个实现具有能够在作为直接读取-检验操作的一部分执行的读操作之后，通过利用简单的电路，对于位线BL以高速执行接下来的更新脉冲写设置操作和禁止状态设置操作的电路配置的易失性或非易失性半导体存储器件。第一和第二实施例中的每一个还实现易失性或非易失性半导体存储器件的操作方法。

另外，作为需要的控制技术，用于控制BLI开关的BL绝缘信号BLI步进上升或步进下降，以避免在数据锁存电路中锁存的数据的不注意的反相。该用于避免在数据锁存电路中锁存的数据的反相的技术提供了简化在数据更新时间不需要外部BL驱动器的操作到DRAM和SRAM的应用的优点。

本申请包括与于2009年8月3日在日本专利局提交的日本优先权专利申请JP2009-180575中公开的主题相关的主题，将其全部内容通过引用完全包括于此。

本领域技术人员应该理解根据设计要求及其它因数，可产生各种修改、组合、部分组合和替代，只要它们在所附权利要求及其等效物的范围之内。

Claims (10)

1.一种半导体存储器件，包括：

位线和传感线；

数据存储元件，具有根据施加到所述位线的电压而变化的数据存储状态；

第一开关，用于控制所述传感线到所述位线的连接；

数据锁存电路，具有第二数据保存节点和连接到所述传感线的第一数据保存节点；和

第二开关，用于控制所述数据锁存电路的所述第二数据保存节点到所述位线的连接；其中

在数据更新时间，所述第二开关被置于导通状态，以基于出现在所述第二数据保存节点上的信息将数据更新脉冲施加到所述数据存储元件；

之后，所述第一开关被置于导通状态；且

然后，所述数据锁存电路通过将提供给所述第二数据保存节点的参考电位取做比较参考执行读取-检验操作以检测出现在所述位线上的电位，且然后利用在所述读取-检验操作之后锁存的数据作为用于确定是否需要施加下一数据更新脉冲到所述数据存储元件的信息。

2.如权利要求1所述的半导体存储器件，所述半导体存储器件进一步具有电压生成控制部件，其被配置为在将所述第二开关置于导通状态的操作中，以两个或更多个连续步骤改变提供给所述第二开关的控制电压。

3.如权利要求2所述的半导体存储器件，其中，所述电压生成控制部件步进上升施加到所述第二开关的所述控制电压。

4.如权利要求2所述的半导体存储器件，其中，所述电压生成控制部件步进下降施加到所述第二开关的所述控制电压。

5.如权利要求2所述的半导体存储器件，其中，所述电压生成控制部件以下述开关速度改变施加到所述第二开关的所述控制电压，所述开关速度不使得在所述数据锁存电路中锁存的数据从紧接在之前的状态反相。

6.如权利要求3所述的半导体存储器件，其中，所述第二开关是负沟道类型的晶体管。

7.如权利要求4所述的半导体存储器件，其中，所述第二开关是正沟道类型的晶体管。

8.如权利要求1所述的半导体存储器件，其中：

所述数据存储元件具有两个电极；

在所述两个电极之间，在存储层上叠加离子提供层以形成层压体；

所述存储层由绝缘材料制成；和

所述离子提供层包括Cu、Ag和Zn的至少其中之一和S、Se和Te的至少其中之一。

9.一种操作半导体存储器件的方法，所述半导体存储器件包括数据锁存电路、位线、第一开关、第二开关和数据存储元件，所述方法包括：

(1)通过在断开用于控制所述数据锁存电路的第一数据保存节点到所述位线的连接的第一开关之后，导通用于控制所述数据锁存电路的第二数据保存节点到所述位线的连接的所述第二开关，施加在所述第二数据保存节点保存的反相锁存电位以作为到所述位线的偏压，从而使得连接到所述位线的所述数据存储元件的数据存储状态可变；

(2)断开所述第二开关；和

(3)通过将给予所述第二数据保存节点的参考信息取为比较参考，导通所述第一开关并驱动所述数据锁存电路以执行读取-检验操作，从而检测出现在所述位线上的电位，

由此执行所述步骤(1)到(3)作为重复多次的步进序列，且就在每一所述步进序列中的所述步骤(3)之后，在所述数据锁存电路中保存的锁存数据用作用于确定是否需要执行在所述步骤(3)之后施加偏压到所述位线的所述步骤(1)的信息。

10.如权利要求9所述的操作半导体存储器件的方法，由此通过在两个或更多个连续阶段改变施加到所述第二开关的控制电压来在所述步骤(1)导通所述第二开关。

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