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CN101689252A - 存储卡及其制造方法 - Google Patents

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CN101689252A
CN101689252A CN200880020434A CN200880020434A CN101689252A CN 101689252 A CN101689252 A CN 101689252A CN 200880020434 A CN200880020434 A CN 200880020434A CN 200880020434 A CN200880020434 A CN 200880020434A CN 101689252 A CN101689252 A CN 101689252A
Authority
CN
China
Prior art keywords
semi
semiconductor chip
conductor chip
electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200880020434A
Other languages
English (en)
Inventor
山田雄一郎
西川英信
山田博之
武田修一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Abstract

本发明涉及存储卡及其制造方法。具备电路基板、安装于电路基板上的不同区域的半导体芯片、在上表面具有半导体电极且下表面的至少一部分与半导体芯片的上表面的至少一部分被相对面固定的半导体芯片、对半导体电极与电路基板上的基板电极进行连接并使半导体芯片成为安装状态的引线、和从电路基板上侧覆盖包括3块半导体芯片和引线的电路形成区域的壳体；其中3块半导体芯片的至少一部分、电路基板的至少一部分、和引线被二次密封树脂、一次密封树脂覆盖。

Description

存储卡及其制造方法
技术领域
本发明涉及在电路基板安装半导体芯片所构成的存储卡及其制造方法。
背景技术
当前，作为信息存储媒介之一的存储卡由于其节省空间性而广泛使用于便携电话机等的便携型电子设备。
而且，对这些便携型电子设备，与高性能化同时要求便携性的提高。为此，对搭载于它们的存储卡，也要求小型化、大容量化。于是，进一步小型而薄型的存储卡标准化，在标准化的形状尺寸内，开发向大容量化迈进。
对于这些期望，公开了使存储卡薄型化的技术(例如，参照专利文献1)。也就是说，首先，在搭载于引线框架上的存储芯片上，使别的存储芯片错开进行层叠。然后，将2个存储芯片的电极及搭载于引线框架上的控制芯片的电极，通过金属引线连接于引线框架而薄型化。
可是，在示于专利文献1的存储卡中，用于接合来自全部的存储芯片与控制芯片的引线的电极需要处于引线框架上。为此，需要对电极进行配置的空间，和形成用于电极间、与外部电极相连接的布线的空间。其结果，限制存储卡的小型化、面积大而高容量的存储芯片的搭载。
并且，为了使引线立体地交叉进行布线，产生以窄的引线间隔的布线、以长的引线长度的布线等的连接部位。因此，在通过窄的引线间隔注入树脂进行密封的情况下，必须使用粘度低的热固性树脂。其结果，存在长的固化时间，施工方法、材料的选择范围的限制，在制造成本的降低存在极限等的问题。
进而，各芯片的安装是否良好，只有在安装全部芯片并进行了密封之后进行检查。因此，即使在最初安装的芯片产生安装不良，直到密封结束也无法对安装不良进行检查。其结果，由于成品率的降低，制造成本的增加等成为问题。
【专利文献1】日本特开2004-13738号公报。
发明内容
本发明的存储卡具有如下构成，具备：电路基板，其至少在上表面具有基板电极并在下表面具有外部电极；第1半导体芯片，其具有在电路基板的上表面安装的第1半导体电极；第3半导体芯片，其具有在电路基板的上表面上与安装第1半导体芯片的区域不同的区域安装的第3半导体电极；第2半导体芯片，其在上表面具有第2半导体电极；引线，其对第2半导体电极和基板电极进行连接；和壳体，其覆盖包括在电路基板的上表面设置的第1半导体芯片、第2半导体芯片、第3半导体芯片和引线的电路形成区域；其中，第2半导体芯片的下表面与第1半导体芯片的上表面的至少一部分被相对面固定(相面对固定)，并且第1半导体芯片、第2半导体芯片、第3半导体芯片和电路基板的至少一部分、以及引线被密封树脂覆盖。
通过该构成，第1半导体芯片、第2半导体芯片及第3半导体芯片独立地安装于电路基板而能够实现高容量的存储卡。并且，因为独立地安装各半导体芯片，所以能够在与电路基板之间在各个的、或者组合的状态下对安装不良等进行判定。并且，第1半导体芯片与第3半导体芯片用引绕于它们的下表面与电路基板的上表面的相对面区域的布线与电路基板电连接。
并且，因为第2半导体芯片的第2半导体电极与电路基板的基板电极通过引线进行连接，所以不必使第1半导体芯片与第2半导体芯片相对地错位而与电路基板进行连接。因此，通过引线的连接仅为第2半导体芯片，第1半导体芯片与第2半导体芯片的错位亦属不必。其结果，能够大幅度削减引线数量、基板电极数量。
并且，因为第1半导体芯片及第3半导体芯片与电路基板之间能够采用各种粘接、密封材料，以加压、加热、UV照射等进行安装，所以能够不增大地实现薄型而可靠的密封。进而，因为能够减少第2半导体芯片与电路基板通过引线的连接数，所以能够避免基板电极等的微细间距化。其结果，即使不用粘度低的密封材料，也能够容易且可靠地对受限的区域进行密封。
并且，本发明的存储卡的制造方法包括以下步骤：在电路基板的上表面安装第1半导体芯片；在电路基板的上表面而与安装第1半导体芯片的区域不同的区域安装第3半导体芯片；使第2半导体芯片的下表面与第1半导体芯片的上表面的至少一部分相对面用固定材料进行固定；用引线对第2半导体芯片的上表面的半导体电极与电路基板的上表面的基板电极进行连接；用密封树脂对第1半导体芯片、第2半导体芯片、第3半导体芯片和电路基板的至少一部分、以及引线进行密封；和用壳体覆盖包括在电路基板的上表面设置的第1半导体芯片、第2半导体芯片、第3半导体芯片和引线的电路形成区域。
通过该方法，能够以低成本高生产率制作大容量而高性能的存储卡。
附图说明
图1是表示本发明的实施方式1中的存储卡的内部构成的俯视图。
图2是对图1的存储卡在A-A线的位置进行了剖切的剖面图。
图3A是对本发明的实施方式1中的存储卡的制造方法进行说明的流程图。
图3B是对本发明的实施方式1中的存储卡的制造方法进行说明的流程图。
图4A是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
图4B是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
图4C是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
图4D是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
图4E是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
图5是表示本发明的实施方式1的另一例中的存储卡的内部构成的俯视图。
图6是对图5的存储卡在B-B线的位置进行了剖切的剖面图。
图7是表示本发明的实施方式2中的存储卡的内部构成的俯视图。
图8是对图7的存储卡在C-C线的位置进行了剖切的剖面图。
符号说明：
1、1a、1b存储卡
2电路基板
3第1半导体芯片
4第2半导体芯片
5第3半导体芯片
6非半导体芯片部件
7壳体
7a开口
8固定材料
9焊膏
10二次密封树脂
11一次密封树脂
12引线
21、31、41、51上表面
22、32、42、52、61下表面
33第1半导体电极
53第3半导体电极
71凹部
71a第1凹部
71b第2凹部
100电路形成区域
101对向区域
103阻堰
211、212、213基板电极
221外部电极
411第2半导体电极
具体实施方式
以下，关于本发明的实施方式，一边参照附图一边进行说明。还有，关于相同的要件附加相同的符号，并存在将说明进行省略的情况。
(实施方式1)
图1是表示本发明的实施方式1中的存储卡的内部构成的俯视图。图2是对图1的存储卡在A-A线的位置进行了剖切的剖面图。还有，图1为了使存储卡的内部结构的理解变得容易，关于壳体(cover)7以虚线仅示出轮廓，图2的一次密封树脂(第一密封树脂)11与二次密封树脂(第二密封树脂)10省略地表示。
并且，在以下，作为存储卡的代表，以SD存储卡(Secure Digitalmemory card，安全数字存储卡)为例进行说明。还有，SD存储卡一般具有长度与宽度(图1中的左右方向与上下方向的大小)及厚度(图2中的上下方向的大小)分别为14.9mm以上15.1mm以下、10.9mm以上11.1mm以下及0.9mm以上1.1mm以下的形状。还有，在本实施方式中，以各自的大小为15mm、11mm及1mm。而且，为了方便，分别以图2中的上侧及下侧为存储卡1的上侧及下侧进行说明。在以下的实施方式中也同样。进而，存储卡1在安装第1半导体芯片3、第2半导体芯片4与第3半导体芯片5的位置处的厚度为0.6mm以上0.8mm以下(在本实施方式中为0.7mm)。
如示于图1与图2地，存储卡1构成为：具备电路基板2、第1半导体芯片3、第3半导体芯片5、第2半导体芯片4、引线12、和壳体7，其中电路基板2至少在上表面21具有基板电极211在下表面22具有外部电极221，第1半导体芯片3具有安装于电路基板2的上表面21的第1半导体电极33，第3半导体芯片5具有安装于电路基板2的上表面21而与安装有第1半导体芯片3的区域不同的区域的第3半导体电极53，第2半导体芯片4在上表面41具有第2半导体电极411，引线12对第2半导体电极411与基板电极212进行连接，壳体7覆盖包括设置于电路基板2的上表面21的第1半导体芯片3、第2半导体芯片4、第3半导体芯片5、引线12的电路形成区域100；第2半导体芯片4的下表面42与第1半导体芯片3的上表面31的至少一部分对面地进行固定，并用包括一次密封树脂11与二次密封树脂10的密封树脂覆盖第1半导体芯片3、第2半导体芯片4、第3半导体芯片5及电路基板2的至少一部分、和引线12。
此时，电路基板2例如为FR-4.5相当的环氧树脂玻璃基板，厚度为0.1mm以上0.4mm以下(在本实施方式中为0.16mm)。而且，设置于电路基板2的上表面21的基板电极211、212、213与设置于上表面21上的布线(未图示)电连接。并且，在电路基板2的下表面22，具备用于与外部的电子设备(未图示)相连接的多个外部电极221。而且，外部电极221通过设置于电路基板2的下表面22的布线(未图示)与从电路基板2的下表面22向上表面21贯穿的通孔(未图示)，与设置于电路基板2的上表面21的布线电连接。
并且，第1半导体芯片3与第2半导体芯片4例如为存储信息的存储芯片，第3半导体芯片5例如为对第1半导体芯片3与第2半导体芯片4进行控制的控制芯片。在此，第1半导体芯片3、第2半导体芯片4、第3半导体芯片5为裸芯片3，其厚度分别为0.05mm以上0.3mm以下。
而且，第1半导体芯片3具备形成于下表面32的电极(未图示)上的突起状的第1半导体电极33，第1半导体电极33接合(包括通过接触保持电连接的状态)于电路基板2的上表面的基板电极211。并且，第3半导体芯片5具备形成于下表面52的电极(未图示)上的突起状的第3半导体电极53，第3半导体电极53接合(包括保持接触的状态)于电路基板2的基板电极211。此时，第1半导体芯片3的下表面32、第3半导体芯片5的下表面52与电路基板2的上表面21的至少一部分用一次密封树脂11所密封。
并且，第2半导体芯片4的下表面42的至少一部分与第1半导体芯片3的上表面31的至少一部分对面地设置。而且，通过设置于第1半导体芯片3的上表面31与第2半导体芯片4的下表面42面间的例如粘接剂等的固定材料8，将第2半导体芯片4固定于第1半导体芯片3进行层叠。进而，第2半导体芯片4的形成于上表面41的第2半导体电极411通过引线12接合于电路基板2的基板电极212，通过二次密封树脂10所密封。由此，第2半导体芯片4通过引线12与电路基板2电连接。此时，第2半导体芯片4与第1半导体芯片3并排配置，在第1半导体芯片3与第4半导体芯片5间并不直接进行连接。
在此，作为二次密封树脂10，可采用能够涂敷于引线12、第2半导体芯片4的一部分、第1半导体芯片3的一部分与电路基板2的上表面21的一部分的例如环氧树脂等的液状的非导电性树脂材料。并且，作为一次密封树脂11，可采用能够贴附于电路基板2的上表面21的膜状的非导电性树脂材料(NCF：Non-Conductive Film，非导电性膜)等。
还有，如示于图1与图2地，根据需要，例如以消除噪声(干扰)等为目的，也可以将电容器等的非半导体芯片部件6的下表面61安装于电路基板2的上表面21。此时，多个非半导体芯片部件6如示于图1地排列于例如沿电路基板2的一边的位置，并如示于图2地通过例如焊膏(creamsolder)9而与电路基板2的上表面21的基板电极213连接地安装。而且，在电路基板2的排列的非半导体芯片部件6与第1半导体芯片3之间的上表面21，排列通过引线21与第2半导体芯片4的第2半导体电极411连接的基板电极212。
而且，如示于图2地，壳体7具有包括第1凹部71a和第2凹部71b的凹部71，其中第1凹部71a收容第1半导体芯片3、第2半导体芯片4与第3半导体芯片5，第2凹部71b收容二次密封树脂10与非半导体芯片部件6，所述二次密封树脂10对由第2半导体芯片4的第2半导体电极411与基板电极212间的引线12产生的连接部进行了密封。还有，在本实施方式中，第2凹部71b的高度(深度)比第1凹部71a的高度(深度)形成得高。此时，壳体7例如由聚碳酸酯、聚对苯二甲酸乙二酯等的热塑性树脂构成，通过凹部71的开口7a嵌合于电路基板2的外周而安装。
通过上述构成，能够实现第1半导体芯片、第2半导体芯片及第3半导体芯片独立地安装于电路基板的高容量的存储卡。并且，因为独立地安装各半导体芯片，所以在与电路基板之间以各自的或者组合的状态，通过对例如电特性进行评估，能够对安装是否良好等进行判定。
并且，第1半导体芯片与第3半导体芯片能够通过形成于它们的下表面与电路基板的上表面的相对面区域的布线而与电路基板电连接。因此，仅使第2半导体芯片的第2半导体电极与电路基板的基板电极通过引线进行连接，所以不必使如示于专利文献1的第1半导体芯片与第2半导体芯片相对地错位而通过引线连接于电路基板。也就是说，通过引线的连接仅为第2半导体芯片，第1半导体芯片与第2半导体芯片的错位并非必需。其结果，因为能够大幅度削减用于电连接的引线数量、基板电极数量，所以能够避免基板电极等的间距微细化。因此，作为二次密封树脂，不必采用粘度低的密封材料，即使是高粘度的密封材料也能够容易且可靠密封用引线连接的区域。
并且，因为第1半导体芯片及第3半导体芯片与电路基板之间能够采用各种粘接、密封材料等的固定材料，以加压、加热、UV照射等进行安装，所以能够不增大地实现薄型而可靠的密封。
如果依照于本实施方式1，则直接将第1半导体芯片3与第3半导体芯片5安装于在与电路基板2的相对面区域形成的布线。而且，在电路基板2层叠第1半导体芯片3与第2半导体芯片4，并对设置于其周边的基板电极212与第2半导体电极411通过少量引线12进行连接。由此，能够实现存储卡的薄型化、小型化、高容量化。
并且，如果依照于本实施方式1，则在第1半导体芯片3、第2半导体芯片4、第3半导体芯片5与电路基板2的各安装阶段中，在各自独立的状态、或者组合的状态下，通过电特性的检查能够判定安装的良否。因此，可谋求存储卡的成品率的提高、低成本化。
并且，如果依照于本实施方式1，则直接安装的第1半导体芯片3、第3半导体芯片5与电路基板2间通过一次密封树脂11能够不增大而可靠地安装。并且，因为能够减少由引线12引起的连接数，所以可避免以微细间距的连接，也可以不将粘度低的密封材料用于二次密封树脂10。因此，能够容易且可靠地对第2半导体电极411与基板电极212通过引线12的连接区域进行密封，且可谋求电稳定的连接。
并且，如果依照于本实施方式1，则因为保护电路形成区域100的壳体7能够对应于电路形成区域100的大小容易地薄型化、小型化，所以能够实现整体并不增大的存储卡。
并且，如果依照于本实施方式1，则通过进一步设置非半导体芯片部件6，能够实现可靠性高、高性能的存储卡1。
在以下，关于本发明的实施方式1中的存储卡的制造方法，利用图3A、图3B与图4A～图4E进行说明。
图3A与图3B是对本发明的实施方式1中的存储卡的制造方法进行说明的流程图。图4A～图4E是表示本发明的实施方式1中的存储卡的制造方法的剖面图。
首先，如示于图3A与图4A地，在第1半导体芯片3的下表面32的电极(未图示)上形成凸起作为第1半导体电极33。并且，在第3半导体芯片5的下表面52的电极(未图示)上形成凸起作为第3半导体电极53(步骤S11)。
然后，在电路基板2的上表面21而安装第1半导体芯片3与第3半导体芯片5的区域，贴附例如NCF等的一次密封树脂11。此时，在电路基板2的基板电极212、213上并未贴附。由此，一次密封树脂11供给于基板电极211(步骤S12)。
进而，通过安装装置(未图示)，使第1半导体芯片3的下表面32与电路基板2的上表面21保持为对向。然后，在以第1半导体电极33夹着一次密封树脂11与基板电极211相对向的方式对第1半导体芯片3的位置进行调整之后，将第1半导体芯片3按压于电路基板2。同样地，通过安装装置，使第3半导体芯片5的下表面52与电路基板2的上表面21保持为对向。然后，在以第3半导体电极53夹着一次密封树脂11与基板电极211相对向的方式对第3半导体芯片5的位置进行调整之后，将第3半导体芯片5按压于电路基板2。之后，在将第1半导体芯片3与第3半导体芯片5按压于电路基板2的状态下，对第1半导体芯片3与第3半导体芯片5进行加热，使第1半导体芯片3的第1半导体电极33与第3半导体芯片5的第3半导体电极53与电路基板2的基板电极211电连接。
由此，如示于图4B地，一次密封树脂11固化，第1半导体芯片3与第3半导体芯片5电连接地安装于电路基板2(步骤S13)。
在以下，将安装于电路基板2的第1半导体芯片3、第3半导体芯片5统一表达为“一次安装组件”。
然后，如示于图4A地，采用检查装置(未图示)，对一次安装组件进行电检查。例如，由于使电通过电路基板流进一次安装组件，对第1半导体芯片3及第3半导体芯片5与电路基板2的安装的良否个别地进行电检查(步骤S14)。由此，能够甄别(选择)正常安装的一次安装组件。
接下来，如示于图3A与图4B地，准备利用划片装置(未图示)从晶片切割出的、将例如以热固性树脂为主要成分的膜状的固定材料8转印于下表面42的第2半导体芯片4。然后，通过装片装置(未图示)，如示于图4B地使第2半导体芯片4的下表面与第1半导体芯片3的上表面31相对向地保持。进而，在将第2半导体芯片4调整为预定的位置之后，将第2半导体芯片4夹着固定材料8按压于第1半导体芯片3。然后，通过加热装置(未图示)，对第2半导体芯片4、第1半导体芯片3与电路基板2进行加热，使固定材料8固化，将第2半导体芯片4固定于第1半导体芯片3(步骤S15)。
接下来，如示于图3A与图4C地，通过引线接合装置(未图示)，对第2半导体芯片4的第2半导体电极411与电路基板2的基板电极212用例如金引线等的引线12进行电连接(步骤S16)。
接下来，如示于图3B与图4D地，通过未图示的分散(disperse)装置，以覆盖第1半导体芯片3及第2半导体芯片4的至少一部分、电路基板2的一部分和引线12的方式，涂敷包括以例如环氧树脂等的热固性树脂为主要成分的液状的非导电性树脂材料的二次密封树脂10。然后，通过加热装置(未图示)，对二次密封树脂10进行加热使之固化，对第1半导体芯片3及第2半导体芯片4的至少一部分、电路基板2的一部分和引线12进行密封(步骤S17)。此时，在第3半导体芯片5配置于引线12的附近的情况下，第3半导体芯片的至少一部分也同样地用二次密封树脂10所密封。
在以下，将安装于一次安装组件的第2半导体芯片统一表达为“二次安装组件”。
接下来，如示于图3B地，采用检查装置(未图示)，对二次安装组件进行电检查。例如，由于使电通过电路基板流进二次安装组件，对第1半导体芯片3、第2半导体芯片4、第3半导体芯片5与电路基板2的安装的良否进行电检查(步骤S18)。由此，能够甄别正常安装的二次安装组件。
接下来，如示于图3B与图4E地，根据需要，在甄别过的二次安装组件的电路基板2的上表面21通过掩模将焊膏9供给于基板电极213上(步骤S19)。然后，将例如电容器等的非半导体芯片部件6通过焊膏9搭载于电路基板2的基板电极213上。之后，回流焊接搭载了非半导体芯片部件6的二次安装组件。由此，使非半导体芯片部件6与电路基板2的上表面21的基板电极213电连接地接合(步骤S20)。
接下来，如示于图2与图3B地，将壳体7通过其凹部71的开口71a安装于电路基板2。由此，在电路基板2的上表面21侧将第1半导体芯片3、第2半导体芯片4、第3半导体芯片5、非半导体芯片部件6、引线12收容于壳体7的凹部71内而制作存储卡1(步骤S21)。
如在以上进行了说明地，如果依照于本实施方式1，则电路基板2的与第1半导体芯片3、第3半导体芯片5相连接的基板电极211能够配置于第1半导体芯片3、第3半导体芯片5之下。而且，能够使与基板电极211连接的布线在第1半导体芯片3与第3半导体芯片5之下引绕。因此，在电路基板2上安装第1半导体芯片3、第3半导体芯片5、非半导体芯片部件6的空间以外，只要仅确保配置与第2半导体芯片4以引线接合相连接的基板电极212的空间即可。由此，因为能够减少电路基板2的层数，所以可以薄型化，并能够在电路基板的有限的安装区域，搭载更大容量大的形状的存储芯片等的半导体芯片。其结果，能够实现小型高容量的存储卡。
并且，如果依照于本实施方式1，则能够在形成了一次安装组件的状态下进行电检查，并只用甄别为良品的一次安装组件，安装第2半导体芯片4。进而，根据需要，能够在形成了二次安装组件的状态下进行电检查，并只用甄别为良品的二次安装组件，安装非半导体芯片部件6。由此，能够削减材料、时间的消耗而以低成本高生产率制作存储卡。
并且，如果依照于本实施方式1，则能够对第1半导体芯片3的第1半导体电极33与第3半导体芯片5的第3半导体电极53与基板电极211通过一次密封树脂统一安装并进行接合。其结果，与现有使全部的半导体芯片都以引线接合安装于电路基板2的情况相比，能够大幅度缩短时间而降低制造成本。
并且，如果依照于本实施方式1，则作为二次安装组件，使第2半导体芯片4的第2半导体电极411与基板电极212通过引线12连接于一次安装组件，并仅对其附近的最小限度的区域用二次密封树脂10进行密封。因此，即使通过电检查，判定为仅第2半导体芯片4不良，也能够仅断开第2半导体芯片4的暴露于电路基板2的上表面21的电源的布线而不让第2半导体芯片4工作。由此，作为具有仅一次安装组件的容量的存储卡能够有效地使用。其结果，能够大幅度地降低材料、部件的消耗。
另一方面，在现有将全部的半导体芯片都用引线接合安装于电路基板的情况下，必需对引线进行密封。因此，通常，为了覆盖引线，使电路基板的上表面的整体用采用了粘度低的热固化性树脂的传递模塑法进行成型。之后，通过切削加工等将成型部与电路基板加工成预定的存储卡形状。
相对于此，在本实施方式1中，成为如下结构：仅对连接第2半导体芯片与电路基板的引线12的附近用二次密封树脂10进行密封，安装用廉价的热塑性树脂进行了成型的壳体7。由此，能够使制造简单化，以低成本、高生成率地制作存储卡。
并且，在本实施方式1中，具有如下构成：在第2半导体芯片4的上表面41、与第3半导体芯片5相邻的边并不形成第2半导体电极411。由此，在电路基板2的第1半导体芯片3与第3半导体芯片5相邻的部分的上表面21，无需用于与第2半导体芯片4的第2半导体电极411相连接的基板电极212。而且，不必如现有地，为了在配置为窄间距的基板电极间，进一步形成基板电极，采用例如多层结构的电路基板，对层间通过通孔在下层形成布线层而进行连接。并且，能够通过电路基板2的上表面21的相邻部分以最短距离形成用于直接对第1半导体芯片3与第3半导体芯片5进行连接的布线。由此，可以采用层数少的电路基板2，进一步薄型化。并且，因为能够削减在第1半导体芯片3与第3半导体芯片5的相邻区间以外的区域的引绕布线的面积，所以能够以电路基板的有限的安装面积搭载更大的半导体芯片。其结果，能够实现小型化与高容量化的存储卡。
还有，虽然在本实施方式1中，以将第1半导体芯片3的第1半导体电极33如示于例如图2的剖面图地配置于左右的例进行了说明，但是并不限于此。例如，虽未图示，但是若参照图2具体地进行说明，则也可以仅在第1半导体芯片3的某一边配置第1半导体电极。具体地，例如消除第1半导体电极33在第1半导体芯片3的左侧的边的排列，并排列为右侧的边的第1半导体电极33等。此时，也可以设置为，排列有第1半导体电极33的右侧的边，与排列设置于第2半导体芯片4的上表面41的第2半导体电极411的边相对向。由此，在电路基板2的上表面21的包括第1半导体芯片3的正下的广阔的区域，可以进行第1半导体芯片3与第2半导体芯片4的布线交叉。进而，采用层数少的布线基板2，能够扩展布线的L/S(线与空间)。其结果，能够降低电路基板的成本、削减存储卡的制造成本。
以下，关于本发明的实施方式1的另外的例中的存储卡，利用图5与图6进行说明。
图5是表示本发明的实施方式1的另外的例中的存储卡的内部构成的俯视图。图6是对图5的存储卡在B-B线的位置进行了剖切的剖面图。
如示于图5与图6地，本发明的实施方式1的另外的例中的存储卡1a在电路基板2的上表面21在二次密封树脂10与非半导体芯片部件6之间，设置有阻堰(dam)103。此时，在电路基板2的上表面21的基板电极212与基板电极213之间，例如采用焊料剂，形成例如宽度0.1mm～1mm、高度0.01mm～0.1mm的至少一条阻堰103。
由此，当涂覆于电路基板2的上表面21时，能够通过阻堰103防止二次密封树脂10向基板电极213扩展。而且，能够防止非半导体芯片部件6的安装不良而降低制造成本。进而，因为能够缩短基板电极212与基板电极213的距离，所以在有限的安装区域，能够搭载更大存储容量而形状大的半导体芯片。其结果，能够实现容易小型化、高容量化的存储卡1a。
还有，虽然在上述，以将阻堰103设置于基板电极212与基板电极213之间的例进行了说明，但是并不限于此。例如，也可以设置于基板电极212与相邻的基板电极211之间。由此，当将第1半导体芯片3的第1半导体电极33与电路基板2的基板电极211按压于一次密封树脂11进行接合时，能够未然地防止一次密封树脂11扩展于基板电极212、覆盖基板电极212。
还有，在基板电极22与第2半导体电极411的连接数量增加，引线12间的间距变窄而二次密封树脂10的填充性下降的情况下，优选：使引线12的间隔部分地变宽。由此，二次密封树脂10容易从部分变宽的引线12间进入，能够有效地填充与电路基板2的空间。该结果，减少二次密封树脂10的未填充部分、空隙的产生，能够实现高质量损耗少而制造成本低的存储卡。
(实施方式2)
图7是表示本发明的实施方式2中的存储卡的内部构成的俯视图。图8是对图7的存储卡在C-C线的位置进行了剖切的剖面图。还有，在图7中，也与实施方式1同样地，为了使存储卡的内部结构的理解容易，关于壳体7以虚线仅示出轮廓，图8的一次密封树脂11与二次密封树脂10进行省略而示。
如示于图7与图8地，实施方式2的存储卡1b在电路基板2的一边至少并排安装第3半导体芯片5与非半导体芯片部件6。而且，设置于电路基板2的基板电极212的排列在以下之点与实施方式1不同：分开配置于第3半导体芯片5与第2半导体芯片4的对向区域101的两侧。此时，优选：第1半导体芯片3的上表面31与第2半导体芯片4的下表面42至少一部分不重叠地错位而进行固定。并且优选：第3半导体芯片5与第2半导体芯片4设置为，在对向区域101重叠。还有，因为其他构成要件、材料或者基本性功能等与实施方式1相同，所以存在对说明进行省略的情况。
在以下，利用图7与图8，具体地对存储卡1b进行说明。
也就是说，存储卡1b，沿电路基板2的一边与第3半导体芯片5并排而安装多个非半导体芯片部件6。此由于如下而能够实现：作为控制芯片的第3半导体芯片5形状比作为存储芯片的第1半导体芯片3、第2半导体芯片4小。
而且，电路基板2的通过引线12与第2半导体芯片4的第2半导体电极411相连接的基板电极212分开排列于第2半导体芯片4的一边与第3半导体芯片5的对向区域101的两侧。此时，如示于图7地，例如基板电极212在对向区域101的两侧沿第2半导体芯片4的相邻的2边分开。并且，分开的基板电极212的一方的排列设置于非半导体芯片部件6与第2半导体芯片4之间。
还有，优选：如示于图7地，使沿第2半导体芯片4的一边进行排列的第2半导体电极411与分开排列的基板电极212相对应分开排列。由此，因为能够用基本相等的长度的引线12连接第2半导体电极411与基板电极212，所以不产生信号的延迟差等。
通过上述构成，相比于第3半导体芯片5与电路基板2的一边相邻单独进行配置的情况，能够使电路基板2的大小进一步小型化。因此，在标准化了形状的存储卡中，能够安装存储容量大、形状大的存储芯片。
并且，虽然由于并排配置第3半导体芯片5与非半导体芯片部件6，基板电极212的排列区域受到限制，但是通过在第2半导体芯片4的一边与第3半导体芯片5的对向区域101的两侧分开排列，不用设置多余的空间，就能够设置必需数量的基板电极212。
并且，以第1半导体芯片3的上表面31与第2半导体芯片4的下表面42至少一部分不重叠的方式，使第2半导体芯片4偏离靠分开进行了排列的基板电极212侧的位置进行固定。例如，如示于图7地，相对于第1半导体芯片3，第2半导体芯片4偏离于右斜上方进行固定。具体地，第2半导体芯片4相对于第1半导体芯片3，以在图8中外伸(overhang)于右侧、在图5中外伸于上侧的状态所固定。由此，第1半导体芯片3能够确保离开电路基板2的基板电极212足够的距离而配置。并且，第3半导体芯片5能够确保厚度方向上的足够的距离并俯视以与基板电极212短的距离配置而固定。该结果，因为能够缩短对第2半导体芯片4的第2半导体电极411与电路基板2的基板电极212进行连接的引线12的长度，所以能够防止第1半导体芯片3、第2半导体芯片4与基板电极212的电干扰、噪声的影响。还有，在电干扰少的情况下，也可以不错开第1半导体芯片3与第2半导体芯片4的位置，叠层地进行固定。
并且，如示于图7与图8地，使第2半导体芯片4的下表面42与第3半导体芯片5的上表面51相对向，在对向区域101重叠而进行配置。此时，对第2半导体芯片4与第3半导体芯片5在重叠的对向区域101通过固定材料8进行固定。由此，从第1半导体芯片3外伸的第2半导体芯片4的支持强度提高，存储卡1b的抗弯曲变形的可靠性提高。
还有，本实施方式2的存储卡1a因为能够以与实施方式1的存储卡1相同的制造方法制作，所以对说明进行省略。
如在以上进行了说明地，如果依照于实施方式2，则可得到与实施方式1同样的效果。
进而，在实施方式1的存储卡1中，必须通过跨越处于直接安装于电路基板2的第1半导体芯片3与第3半导体芯片5的周围的一次密封树脂11而长的引线12对第2半导体电极411与基板电极212进行连接。而且，为了减轻施加于引线12的应力，也必需使引线12的高度变高。但是，在本实施方式2中，因为能够在外伸的状态下用引线12连接第2半导体芯片，所以能够缩短引线12的长度，并由此也能够降低高度。其结果，因为能够稳定地接合变形、形状的不匀少的引线12，所以引线接合工序的质量提高并能够以低成本制作可靠性高的存储卡。
并且，由于使第2半导体芯片4的从第1半导体芯片3外伸的部分与一次密封树脂11、第3半导体芯片5的上表面51通过固定材料8进行固定，能够降低当引线接合时容易在第2半导体芯片4的外伸部分产生的弯曲、振动。由此，能够以稳定的引线形状连接引线12与第2半导体电极411。而且，能够防止由弯曲、振动引起的第2半导体芯片4的开裂、缺陷等的产生。
还有，虽然在本实施方式2中，以第2半导体芯片4从第1半导体芯片3外伸的外伸端部达到第3半导体芯片5的上表面51的例进行了说明，但是并不限于此。例如，在根据第1半导体芯片3、第2半导体芯片4与第3半导体芯片5的尺寸、配置能够缩短引线12的长度的情况下，也可以未必使第2半导体芯片4的外伸的端部达到第3半导体芯片5的上表面51。
以上，虽然关于本发明的各实施方式进行了说明，但是本发明并非限定于上述实施方式，可以如示于以下地进行各种改变。
即，虽然在各实施方式中，以使第1半导体芯片3与第2半导体芯片4为存储芯片、使第3半导体芯片5为控制芯片的情况为例进行了说明，但是并不限于此。例如，也可以采用ASIC等其他的裸芯片作为第1半导体芯片3、第2半导体芯片4与第3半导体芯片5。而且，也可以构成为：在第2半导体芯片4之上层叠其他的存储芯片，与电路基板2以引线连接，以作为控制芯片的第3半导体芯片5，对3个存储芯片进行控制。
并且，也可以作为第3半导体芯片5，将信息的存储与对其他的存储芯片进行控制的存储、控制兼用芯片安装于电路基板2。此时，半导体芯片只要是部分地利用了半导体功能的芯片即可，也可以不是整体具有半导体功能的芯片。
并且，虽然在各实施方式中，以形成有作为第1半导体电极33、第3半导体电极53的凸起的例进行了说明，但是并不限于此。例如，也可以在电路基板2的与第1半导体电极33、第3半导体电极53对应的基板电极211上形成凸起。而且，作为凸起，也可以在柱状凸以外，采用球状凸起、镀覆凸起、焊料凸起等。
并且，虽然在各实施方式中，作为一次密封树脂11，以贴附了NCF等的例进行了说明，但是并不限于此。例如，也可以采用非导电性树脂胶的涂敷、各向异性导电性树脂膜、各向异性导电性树脂胶而形成一次密封树脂。
并且，虽然在各实施方式中，以将一次密封树脂11统一贴附于第1半导体芯片3与第3半导体芯片5的安装区域、将第1半导体芯片3与第3半导体芯片5统一向电路基板2进行接合的例进行了说明，但是并不限于此。例如，也可以在将一次密封树脂11分开贴附于第1半导体芯片3的安装区域与第3半导体芯片5的安装区域、使第1半导体芯片3进行了向电路基板2的接合之后，使第3半导体芯片5向电路基板2进行接合等、个别地进行接合。
并且，虽然在各实施方式中，以将包括通过树脂所形成的成型部件的壳体安装于电路基板的例进行了说明，但是并不限于此。也可以根据需要，以热塑性树脂或热固性树脂等将壳体成型于电路基板2上。但是，从使存储卡的制造更加简单化之点，优选使壳体成为成型部件。还有，从降低壳体的硬度并提高安全性之点，优选使壳体以热塑性树脂进行成型。
并且，虽然在各实施方式中，作为存储卡以SD卡为例进行了说明但是并不限于此，也可以应用于例如IC卡等其他的卡型记录媒介。
本发明在记录信息的尤其是要求小型化、薄型化的存储卡等技术领域有用。
在本说明书中，涉及数值范围的“以上”和“以下”都包括本值。

Claims (11)

1.一种存储卡，其特征在于，具备：
电路基板，其至少在上表面具有基板电极并在下表面具有外部电极；
第1半导体芯片，其具有在前述电路基板的前述上表面安装的第1半导体电极；
第3半导体芯片，其具有在前述电路基板的前述上表面上与安装前述第1半导体芯片的区域不同的区域安装的第3半导体电极；
第2半导体芯片，其在上表面具有第2半导体电极；
引线，其对前述第2半导体电极和前述基板电极进行连接；和
壳体，其覆盖包括在前述电路基板的前述上表面设置的前述第1半导体芯片、前述第2半导体芯片、前述第3半导体芯片和前述引线的电路形成区域；
其中，前述第2半导体芯片的下表面与前述第1半导体芯片的前述上表面的至少一部分被相对面固定，并且前述第1半导体芯片、前述第2半导体芯片、前述第3半导体芯片和前述电路基板的至少一部分、以及前述引线被密封树脂覆盖。
2.根据权利要求1所述的存储卡，其特征在于，还具有：
非半导体芯片部件，其被安装在前述电路基板的前述上表面上与安装前述第1半导体芯片和第2半导体芯片的区域不同的区域。
3.根据权利要求1所述的存储卡，其特征在于，具有：
至少固定前述第1半导体芯片的前述上表面和前述第2半导体芯片的前述下表面的固定材料。
4.根据权利要求1所述的存储卡，其特征在于：
前述壳体，由热塑性树脂形成，具有收容前述电路基板的前述电路形成区域的凹部，并通过前述凹部的开口被安装于前述电路基板。
5.根据权利要求4所述的存储卡，其特征在于：
前述凹部具有至少收容前述第1半导体芯片和前述第2半导体芯片的一部分的第1凹部、和至少收容前述非半导体芯片部件和前述引线的第2凹部。
6.根据权利要求1所述的存储卡，其特征在于：
在前述电路基板的一边侧安装有前述非半导体芯片部件和前述第3半导体芯片，通过前述引线与前述第2半导体芯片的前述第2半导体电极相连接的前述基板电极，被分开排列在前述第3半导体芯片与前述第2半导体芯片的相对向区域的两侧。
7.根据权利要求6所述的存储卡，其特征在于：
与分开的前述基板电极相对应，分开设置有前述第2半导体芯片的第2半导体电极。
8.根据权利要求6所述的存储卡，其特征在于：
前述第2半导体芯片的前述下表面的一部分，在与前述电路基板的分开的前述基板电极相对向的边侧，与前述第1半导体芯片不重叠。
9.根据权利要求6所述的存储卡，其特征在于：
前述第2半导体芯片的前述下表面的一部分与前述第3半导体芯片的前述上表面的一部分被相对面固定。
10.根据权利要求1所述的存储卡，其特征在于：
前述第1半导体芯片和前述第2半导体芯片为存储信息的存储芯片，前述第3半导体芯片为对前述第1半导体芯片和前述第2半导体芯片进行控制的控制芯片。
11.一种存储卡的制造方法，其特征在于，包括以下步骤：
在电路基板的上表面安装第1半导体芯片；
在前述电路基板的前述上表面上与安装前述第1半导体芯片的区域不同的区域安装第3半导体芯片；
使第2半导体芯片的下表面与前述第1半导体芯片的前述上表面的至少一部分相对面用固定材料进行固定；
用引线对前述第2半导体芯片的上表面的第2半导体电极与前述电路基板的前述上表面的基板电极进行连接；
用密封树脂对前述第1半导体芯片、前述第2半导体芯片、前述第3半导体芯片和前述电路基板的至少一部分、以及前述引线进行密封；和
用壳体覆盖包括在前述电路基板的前述上表面设置的前述第1半导体芯片、前述第2半导体芯片、前述第3半导体芯片和前述引线的电路形成区域。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100030126A (ko) 2008-09-09 2010-03-18 삼성전자주식회사 메모리 장치 및 그를 포함하는 전자 장치
USD795262S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
USD794644S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794034S1 (en) * 2009-01-07 2017-08-08 Samsung Electronics Co., Ltd. Memory device
USD794642S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794641S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794643S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD795261S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
JP5163776B2 (ja) * 2010-07-13 2013-03-13 株式会社デンソー カードキー
US8368192B1 (en) * 2011-09-16 2013-02-05 Powertech Technology, Inc. Multi-chip memory package with a small substrate
US20140233195A1 (en) * 2013-02-21 2014-08-21 Kabushiki Kaisha Toshiba Semiconductor device
EP3232751B1 (de) * 2016-04-12 2018-07-18 MD Elektronik GmbH Elektrische steckkupplungsvorrichtung
CN209298115U (zh) * 2018-12-14 2019-08-23 深圳市江波龙电子股份有限公司 一种存储装置
US11742302B2 (en) * 2020-10-23 2023-08-29 Wolfspeed, Inc. Electronic device packages with internal moisture barriers

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP4376448B2 (ja) 2000-03-30 2009-12-02 パナソニック株式会社 プリント配線基板およびそれを用いたｉｃカード用モジュールならびにその製造方法
US6433285B2 (en) 2000-03-30 2002-08-13 Matsushita Electronics Corporation Printed wiring board, IC card module using the same, and method for producing IC card module
JP4094957B2 (ja) * 2001-02-02 2008-06-04 株式会社ルネサステクノロジ メモリカード
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
JP4171246B2 (ja) * 2002-06-10 2008-10-22 株式会社ルネサステクノロジ メモリカードおよびその製造方法
JP3866178B2 (ja) * 2002-10-08 2007-01-10 株式会社ルネサステクノロジ Ｉｃカード
US6998721B2 (en) * 2002-11-08 2006-02-14 Stmicroelectronics, Inc. Stacking and encapsulation of multiple interconnected integrated circuits
JP2005166891A (ja) 2003-12-02 2005-06-23 Kingpak Technology Inc 小型メモリカード
JP2006119983A (ja) 2004-10-22 2006-05-11 Renesas Technology Corp Ｉｃカードおよびその製造方法
US7112875B1 (en) * 2005-02-17 2006-09-26 Amkor Technology, Inc. Secure digital memory card using land grid array structure
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP2007027287A (ja) 2005-07-14 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法
US7939923B2 (en) * 2006-02-02 2011-05-10 Panasonic Corporation Memory card and method for manufacturing memory card
JP2007205908A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ

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