CN101529584B - 半导体元件的安装结构体及半导体元件的安装方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 304
- 238000000034 method Methods 0.000 title claims description 44
- 229920005989 resin Polymers 0.000 claims description 238
- 239000011347 resin Substances 0.000 claims description 238
- 239000000758 substrate Substances 0.000 claims description 183
- 238000009434 installation Methods 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 29
- 238000007789 sealing Methods 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 11
- 208000034189 Sclerosis Diseases 0.000 claims description 7
- 230000002040 relaxant effect Effects 0.000 claims 1
- 238000004382 potting Methods 0.000 description 65
- 230000015572 biosynthetic process Effects 0.000 description 29
- 238000005266 casting Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000004604 Blowing Agent Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000008602 contraction Effects 0.000 description 5
- 238000001816 cooling Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000001404 mediated effect Effects 0.000 description 4
- 230000033228 biological regulation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000001002 morphogenetic effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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Abstract
在通过突起电极作媒介连接半导体元件的元件电极和基板的基板电极的同时,还在上述半导体元件和上述基板之间配置密封粘接用树脂后,将上述半导体元件安装到上述基板上的半导体元件的安装结构体中,在相当于密封粘接用树脂中的半导体元件的安装区域的缘部的位置,配置空隙部,从而能够利用空隙部吸收、减少半导体元件的安装工序中的加热处理及冷却处理产生的各部件的热膨胀差及热收缩差和安装工序后的对于机械性的负荷而言的基板的挠曲带来的在半导体元件的角部产生的负荷,能够避免半导体元件的安装结构体的内部破坏。
Description
技术领域
本发明涉及在通过突起电极作媒介连接半导体元件的元件电极与基板的基板电极的同时,还在上述半导体元件与上述基板之间配置密封粘接用树脂后,将上述半导体元件安装到上述基板上的半导体元件的安装结构体及半导体元件的安装方法。
背景技术
在采用作为电子部件,与现有技术的半导体封装相比,能够大幅度缩小安装面积的裸芯片安装的情况下,使半导体芯片(半导体元件)与基板的电路形成面相对,通过用金等金属形成的凸台(突起电极)作媒介重叠后获得导通的面朝上接合安装,与使基板的电路形成面和半导体芯片的电路形成面的相反面相对,利用引线接合法引出金属细线后连接两端的面朝下接合安装相比,可以使整个半导体芯片及其安装结构体进一步小型化,从而得到广泛采用。
在这里,图13表示这种现有技术的半导体芯片的安装结构体501的平面示意图,图14表示图13的安装结构体501中的A-A线剖面图。如图13及图14所示,在具有近似矩形的形状的半导体芯片2的下面侧——电路形成面,形成多个元件电极——凸垫(pad)3;在基板4的上面侧——电路形成面,形成多个基板电极5。各自的凸垫3和基板电极5,通过在凸垫3上单独形成的突起电极——凸台(bump)6作媒介,被单独电连接。另外,在半导体芯片2与基板4之间,作为密封粘接用的绝缘性树脂,充填配置填充树脂7,这样,在各自的凸垫3、基板电极5及凸台6被密封的状态中,形成半导体芯片2和基板4被粘接的安装结构体。
这种安装结构体,例如实施使在半导体芯片2的各自的凸垫3上形成的凸台6与在其表面粘贴了薄片(sheet)状的填充树脂7的基板4相对后,隔着填充树脂7将半导体芯片2按压到基板4上的所谓薄片工艺后形成。特别是在这种现有技术的薄片工艺中,能够同时进行将填充树脂7向半导体芯片2和基板4之间的充填配置,和使半导体芯片2的凸垫3与基板4的基板电极5通过凸台6作媒介的电连接,从简化工序及缩短时间的观点上说,被认为行之有效,而得到广泛利用。
近几年来,旨在实现将半导体封装的小型、低成本化作为目标的芯片内部布线的细微化的、芯片内部的绝缘材料的低介电常数化,突飞猛进。关于这种低介电常数的树脂材料(以下称作“Low-k”),伴随着介电常数的降低,其机械强度也越来越脆弱,在半导体芯片的安装工序中,材料的脆弱性导致半导体芯片的内部破坏,令人担心。
一般地说,半导体芯片的热膨胀系数,远远小于填充树脂及基板的热膨胀系数,在安装时的加热处理及冷却处理产生的各部件的热膨胀差及热收缩差的作用下,在半导体芯片的各部分,特别是在半导体芯片的拐角部分,产生很大的拉伸负荷。另外,在半导体芯片的安装工序中,例如在实施安装了半导体芯片后的基板的割断工序即多面基板的割断工序、在基板的背面进行的焊料球焊接工序等之际产生的机械性的负荷的作用下,基板挠曲,施加给半导体芯片的负荷进一步变大。
为了减少这些负荷,例如在JP特开平11-260973号公报中,采取了下述措施:在半导体芯片和基板之间的填充树脂部分中,将被称作刚性体的弹性率高、线膨胀率低的部件夹入拐角部分,从而缓和热膨胀、收缩带来的负荷等。可是,在这种方法中,尽管能够缓和热膨胀、收缩带来的负荷,但是因其弹性率高,所以难以减少对于安装后的机械性的负荷而言的基板的挠曲带来的负荷。另外相反,还采用了将被称作弹性体的弹性率低、线膨胀率高的部件夹入拐角部分的措施,但是因其线膨胀率高,所以有可能使热膨胀、收缩带来的负荷增大。
发明内容
因此,本发明的目的在于解决上述问题,提供在通过突起电极作媒介连接半导体元件的元件电极和基板的基板电极的同时,还在上述半导体元件和上述基板之间配置密封粘接用树脂后,将上述半导体元件安装到上述基板上的半导体元件的安装结构体及半导体元件的安装方法中,减少安装时的加热处理及冷却处理产生的各部件的热膨胀差及热收缩差和安装后的对于机械性的负荷而言的基板的挠曲带来的在半导体元件的角部产生的负荷,能够避免半导体元件的安装结构体的内部破坏的半导体元件的安装结构体及半导体元件的安装方法。
为了达到上述目的,本发明采用以下结构。
采用本发明的第1样态后,提供的半导体元件的安装结构体,具备半导体元件(该半导体元件具有多个元件电极)、基板(该基板具有多个基板电极)、多个突起电极(这些突起电极连接所述各自的元件电极和基板电极)、密封粘接用树脂(该密封粘接用树脂被配置在所述半导体元件和所述基板之间,在密封所述各自的元件电极、基板电极及突起电极的同时,还使所述半导体元件和所述基板粘接在一起),在所述密封粘接用树脂中,在所述半导体元件的缘部或相当于其附近的位置,形成空隙部。
采用本发明的第2样态后,提供第1样态所述的半导体元件的安装结构体,所述空隙部,是利用被附加的外在的能量,缓和所述树脂中产生的应力的应力缓和用空隙部。
采用本发明的第3样态后,提供第1样态所述的半导体元件的安装结构体,所述空隙部,在近似矩形的所述半导体元件的角部或相当于其附近的位置形成。
采用本发明的第4样态后,提供第3样态所述的半导体元件的安装结构体,所述空隙部,是配置在近似矩形的所述半导体元件的所有的所述角部的正下方的所述树脂中的多个空隙部。
采用本发明的第5样态后,提供第3样态所述的半导体元件的安装结构体,在所述基板上的与所述半导体元件的所述角部相对的位置,形成凹部;所述凹部的内侧的空间,被所述树脂覆盖后,形成所述空隙部。
采用本发明的第6样态后,提供第5样态所述的半导体元件的安装结构体,所述凹部,在所述基板上的与所述半导体元件的所述角部相对的位置形成,而且在不与所述元件电极连接的凹部形成用的基板电极的上面形成。
采用本发明的第7样态后,提供第1样态所述的半导体元件的安装结构体,所述空隙部,在近似矩形的所述半导体元件的侧边部或相当于其附近的位置形成。
采用本发明的第8样态后,提供第7样态所述的半导体元件的安装结构体,所述空隙部,在除了近似矩形的所述半导体元件的4个角部或相当于其附近之外的、4个所述侧边部或其附近的所有位置形成。
采用本发明的第9样态后,提供第1样态所述的半导体元件的安装结构体,所述空隙部,在所述半导体元件的所述整个缘部或相当于其附近的位置,作为环状的空隙部形成。
采用本发明的第10样态后,提供第1样态所述的半导体元件的安装结构体,所述树脂,具有由第1及第2树脂薄片形成的2层结构;配置在所述基板侧的所述第1树脂薄片的外形形状,小于配置在所述半导体元件侧的所述第2树脂薄片的外形形状地形成,与所述第1树脂薄片的外周相接的空间,被所述第2树脂薄片覆盖后,形成所述空隙部。
采用本发明的第11样态后,提供第10样态所述的半导体元件的安装结构体,所述第1树脂薄片的所述外形形状,被与所述半导体元件的外形形状大致相同或者小于它地设定。
采用本发明的第12样态后,提供第10样态所述的半导体元件的安装结构体,形成所述第1树脂薄片的树脂材料的粘度,高于形成所述第2树脂薄片的树脂材料的粘度。
采用本发明的第13样态后,提供第1样态所述的半导体元件的安装结构体,所述密封粘接用树脂,是绝缘性树脂薄片或各向异性导电树脂薄片。
采用本发明的第14样态后,提供半导体元件的安装方法,在所述基板的表面配置所述树脂,以便在基板中的半导体元件的安装区域的缘部或相当于其附近的位置,在所述基板和密封连接用树脂之间形成空隙;通过所述密封连接用树脂作媒介,将所述半导体元件按压到所述基板上后,在通过各自的突起电极作媒介,连接所述半导体元件的各自的元件电极和所述基板的各自的基板电极的同时,还利用所述树脂密封所述各自的元件电极、基板电极及突起电极;加热所述密封连接用树脂,使所述空隙膨胀,然后使所述树脂硬化,从而在所述密封连接用树脂中,在所述半导体元件的缘部或相当于其附近的位置,形成空隙部的同时,还将所述半导体元件安装到所述基板上。
采用本发明的第15样态后,提供第14样态所述的半导体元件的安装方法,在所述基板的表面配置所述树脂,以便在所述安装区域的角部或相当于其附近的位置,形成所述空隙;加热所述密封连接用树脂,使其硬化,从而在所述密封连接用树脂中,在所述半导体元件的角部或相当于其附近的位置,形成所述空隙部。
采用本发明的第16样态后,提供第15样态所述的半导体元件的安装方法,在配置所述树脂之际,在所述基板上的所述半导体元件的安装区域的所述角部预先形成的凹部的内侧的空间,被所述树脂覆盖,形成所述空隙。
采用本发明的第17样态后,提供第16样态所述的半导体元件的安装方法,所述凹部,在所述基板上的所述半导体元件的安装区域的所述角部形成,而且在不与所述元件电极连接的凹部形成用的基板电极上面形成。
采用本发明的第18样态后,提供第14样态所述的半导体元件的安装方法,在所述基板的表面配置所述树脂,以便在所述安装区域的侧边部或相当于其附近的位置,形成所述空隙;加热所述密封连接用树脂,使其硬化,从而在所述密封连接用树脂中,在所述半导体元件的侧边部或相当于其附近的位置,形成所述空隙部。
采用本发明的第19样态后,提供第18样态所述的半导体元件的安装结构体,在配置了壁部件(该壁部件在所述半导体元件的所述安装区域的所述侧边部或相当于其附近的位置,用绝缘性树脂材料形成)的所述基板的表面,配置所述密封连接用树脂,在所述安装区域的所述侧边部或相当于其附近的位置,形成所述空隙;利用所述壁部件,抑制被加热后成为熔化状态的所述密封连接用树脂的流动,从而在所述壁部件中的外周侧面和所述树脂之间,形成所述空隙部。
采用本发明的第20样态后,提供第14样态所述的半导体元件的安装方法,在所述树脂的配置中,作为所述树脂,使用具有由第1及第2树脂薄片形成的2层结构的树脂薄片;配置在所述基板侧的所述第1树脂薄片的外形形状,小于配置在所述半导体元件侧的所述第2树脂薄片的外形形状地形成,在所述基板上配置所述第1及第2树脂薄片后,与所述第1树脂薄片的外周连接的空间,被所述第2树脂薄片覆盖,形成所述空隙。
采用本发明的第21样态后,提供第20样态所述的半导体元件的安装方法,在所述2层结构的树脂薄片的配置中,使用其所述外形形状和所述半导体元件的外形形状大致相同或者较小地设定的所述第1树脂薄片。
采用本发明的第22样态后,提供第22样态所述的半导体元件的安装方法,形成所述第1树脂薄片的所述树脂材料的粘度,大于形成所述第2树脂薄片的所述树脂材料的粘度。
采用本发明的第23样态后,提供第14样态所述的半导体元件的安装方法,作为所述密封连接用树脂,使用绝缘性树脂薄片或各向异性导电树脂薄片,在所述基板上配置。
采用本发明的第24样态后,提供半导体元件的安装方法,在基板中的半导体元件的安装区域的缘部或相当于其附近的位置,配置发泡剂的同时,在所述基板的表面配置所述树脂;通过所述密封连接用树脂作媒介,将所述半导体元件按压到所述基板上后,在通过各自的突起电极作媒介,连接所述半导体元件的各自的元件电极和所述基板的各自的基板电极的同时,还利用所述树脂密封所述各自的元件电极、基板电极及突起电极;加热所述密封连接用树脂,利用所述发泡剂使气泡膨胀,然后使所述树脂硬化,从而在所述密封连接用树脂中,在所述半导体元件的缘部或相当于其附近的位置,形成空隙部的同时,还将所述半导体元件安装到所述基板上。
采用本发明的半导体元件的安装结构体后,在密封连接用树脂中,在相当于半导体元件的角部的位置,配置空隙部,从而能够使空隙部吸收、减轻在半导体元件的安装工序中的加热处理及冷却处理产生的各部件的热膨胀及热收缩之差,以及安装工序后的基板对于机械性的负荷而言的挠曲带来的半导体元件的角部产生的应力负荷。这样,能够避免半导体元件本身的破坏或半导体元件的安装结构体内部的破坏。另外,这种空隙部可以通过预先在基板表面形成凹部及使用大小不同的2层结构的树脂薄片,能够比较简单地形成,能够有效地实施将半导体元件安装到基板上的工序。
附图说明
图1是本发明的第1实施方式的半导体芯片的安装结构体的剖面示意图。图2是图1的半导体芯片的安装结构体的部分平面示意图。图3是表示上述第1实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示将薄片状的填充树脂粘贴到基板上的状态的图形。图4是表示上述第1实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示通过填充树脂作媒介将将半导体芯片安装到基板上的状态的图形。图5是上述第1实施方式的变形例涉及的半导体芯片的安装结构体的局部剖面示意图。图6是本发明的第2实施方式的半导体芯片的安装结构体的剖面示意图。图7是表示上述第2实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示将薄片状的2层的填充树脂粘贴到基板上的状态的图形。图8是表示上述第2实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示通过2层的填充树脂作媒介将将半导体芯片安装到基板上的状态的图形。图9是图6的半导体芯片的安装结构体的局部剖面示意图。图10是表示本发明的第3实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示在基板上涂敷了发泡剂的状态的图形。图11是表示上述第3实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示将薄片状的填充树脂粘贴到基板上的状态的图形。图12是表示上述第3实施方式的半导体芯片的安装结构体的制造方法的示意图,是表示安装了半导体芯片的状态的图形。图13是现有技术的半导体芯片的安装结构体的平面示意图。图14是图13的半导体芯片的安装结构体中的A-A线剖面图。图15是上述第2实施方式的变形例涉及的半导体芯片的安装结构体的平面示意图。图16是本发明的第4实施方式涉及的半导体芯片的安装结构体的平面示意图。图17是所述第4实施方式的半导体芯片的安装结构体的剖面示意图。图18是本发明的第5实施方式涉及的半导体芯片的安装结构体的平面示意图。图19是所述第5实施方式的半导体芯片的安装结构体的A部分的放大示意图。图20是图19的半导体芯片的安装结构体的电极图案的部分立体示意图。图21是所述第5实施方式的半导体芯片的安装结构体的剖面示意图。
具体实施方式
在继续讲述本发明之前,在附图中,对于相同的部件,赋予相同的参照符号。下面,参照附图,详细讲述本发明涉及的实施方式。
(第1实施方式)图1示出本发明的第1实施方式涉及的半导体元件的安装结构体的一个例子——半导体芯片的安装结构体1的剖面示意图,图2示出该部分的平面示意图。
如图1及图2所示,在本第1实施方式的半导体芯片的安装结构体1中,在基板4上配置密封粘接用树脂的一个例子——薄片状的填充树脂7,通过该填充树脂7作媒介,安装半导体芯片2。在半导体芯片2的图示下面侧——电路形成面上,形成元件电极的一个例子——多个凸垫3,在基板4的图示上面侧——电路形成面上,与这些凸垫3的形成位置对应地形成多个基板电极5,各自的凸垫3通过突起电极的一个例子——凸台6作媒介,与各自的基板电极5电连接。另外,填充树脂7由绝缘性树脂材料形成,在完全覆盖密封处于互相电连接状态的各自的凸垫3、基板电极5及凸台6的同时,还介于半导体芯片2和基板4之间,连接两者,以便维持它们的连接状态。在这种状态中,半导体芯片2被安装到基板4上,构成半导体芯片的安装结构体1即半导体封装部件。
另外,如图1及图2所示,半导体芯片2的平面性的形状近似矩形,在与半导体芯片2的矩形的拐角部(角部)相对的基板4上、即在基板4中安装半导体芯片2的安装区域(半导体芯片2投影到基板表面的区域)的拐角部,形成凹部形成用基板电极8,该凹部形成用基板电极8的表面具有凹部,而且是用和各自的基板电极5相同的材质(例如铜)形成的。该凹部形成用基板电极8被框形地形成,其中央部分被挖成矩形。由该被挖成矩形的部分和基板4的表面(上面),形成凹部8a。另外,该凹部8a在与半导体芯片2的拐角部的顶点相对的位置上形成。进而,如图1及图2所示,该凹部形成用基板电极8在半导体芯片2的4个拐角部的每一个上形成,并且还在填充树脂7中形成空隙部9,该空隙部9的一部分包含各自的凹部8a的内侧的空间,所述空间从凹部8a朝着上方扩大。就是说,在填充树脂7中,在相当于半导体芯片2的4个拐角部的位置形成空隙部9。此外,这些空隙部9在填充树脂7中,处于被密闭的状态。
接着,使用图3及图4所示的半导体芯片2及基板4的剖面示意图,讲述这种半导体芯片的安装结构体1的制造方法、即将半导体芯片2安装到基板4上的方法。
首先,准备基板4和半导体芯片2。前者在其电路形成面中,在规定的位置形成各自的基板电极5,同时在相当于半导体芯片2的安装区域的各自的角部的位置,形成凹部形成用基板电极8;后者在其电路形成面中,在规定的位置形成各自的凸垫3,同时在每个凸垫3上,形成凸台6。
然后,在基板4的上面侧——电路形成面上,配置具有薄片状的形态的填充树脂7。该填充树脂7,例如利用具有热硬化性的低介电常数的绝缘性树脂材料(NCF)形成。如图3所示,填充树脂7覆盖各自的基板电极5和凹部形成用基板电极8地被配置在基板4上。另外,在这样地配置填充树脂7的状态中,可以认为是填充树脂7不会进入各自的凹部形成用基板电极8中的凹部8a的内侧的空间地形成被该空间密闭的空隙S1的状态。另外,如图3所示,在基板电极5和凹部形成用基板电极8之间,也往往利用该电极的配置间隔,形成填充树脂7未进入的空隙S2。
这样地在基板4上配置填充树脂7后,如图3所示,一边使基板4的电路形成面和半导体芯片2的电路形成面相对,一边对两者进行定位,从而使各自的基板电极5和凸垫3对位,然后开始使半导体芯片2下降。下降的半导体芯片2,首先在各自的凸垫3上形成的凸台6的下方前端,与在基板4上配置的填充树脂7接触,进而使半导体芯片2下降后,凸台6推开填充树脂7地与基板4的基板电极5相接。从该相接状态进一步下降后,凸台6在下降带来的按压力(加压力)的作用下变形,成为半导体芯片2的各自的凸垫3,通过凸台6作媒介,与基板4的各自的基板电极5电连接的状态。另外,与此同时,在这样地进行电连接的状态中,各自的凸垫3、基板电极5及凸台6成为被填充树脂7密封的状态。
另一方面,由于这种半导体芯片2的下降,半导体芯片2的下面侧——电路形成面,就按压填充树脂7的上面。其结果,被配置在受半导体芯片2按压的半导体芯片2的正下方的区域、即半导体芯片的安装区域的填充树脂7,被附加比较大的加压力,如图4所示,填充树脂7进入配置在安装区域中的基板电极5和凹部形成用基板电极8在之间的空隙S2中,使空隙S2消失。而在半导体芯片的安装区域外(或区域的大致外缘部)配置的凹部8a的内侧形成的空隙S1,由于附加的加压力比较小,所以填充树脂7进入空隙S1内的量小,空隙S1就不会消失地残留。
另外,将这种半导体芯片2与基板4接合之际,半导体芯片2及填充树脂7被加热。进行这种加热后,首先填充树脂7成为熔化状态,然后再继续加热,成为熔化状态的填充树脂7就被硬化。在这种熔化状态中,残留在凹部8a中的空隙S1内的空气膨胀,在填充树脂7的内部,空隙S1扩大。然后,在空隙S1膨胀扩大的状态下使填充树脂7硬化,从而如图1所示,在各自的凹部8a中,形成空隙部9。此外,在凹部8a内的空隙S1膨胀扩大之际,能够利用凹部形成用基板电极8限制其扩大方向,以便使它容易朝着上方。这样,就通过填充树脂7作媒介,将半导体芯片2安装到基板4上,能够制造出在填充树脂7中,在相当于半导体芯片2的各自的拐角部的位置形成空隙部9的半导体芯片的安装结构体1。
接着,下面讲述在具有如上所述地在填充树脂7中形成各自的空隙部9的结构的半导体芯片的安装结构体1中,能够减少半导体元件2的拐角部或其附近产生的负荷的理由。
例如对于采用上述步骤制造的半导体芯片的安装结构体1,随后实施热处理工序时,半导体芯片2、填充树脂7及基板4就热膨胀·热收缩。在各自的部件的热膨胀率之差的作用下,产生应力,这种应力在拐角部尤其显著。但是如图1所示,在半导体芯片的安装结构体1中,在各自的拐角部形成空隙部9后,能够利用空隙部9吸收或者减少这样产生的应力。这样,就能够切实防止半导体芯片2及其安装结构体1由于热态的影响而出现破损的情况。进而,在所谓的多面基板上安装多个这种半导体芯片2后,切断基板,就能够作为一个个的半导体芯片的安装结构体1形成。即使在进行这种切断工序之际受到的机械性的负荷的作用下,基板4产生挠曲,也能够利用空隙部9的变形,在各自的拐角部中,缓和其影响。这样,就能够利用空隙部9即应力缓和用空隙部缓和热态负荷及机械性的负荷等被附近的外力,特别是能够预防出现在拐角部产生的可能性极高的半导体芯片2的破损及填充树脂7的剥离等现象。
从缓和应力等的负荷的观点上说,最好在填充树脂7中被密闭而且与其它的凸垫3、基板电极5及凸台6不连通的前提下,尽量较大地形成这种空隙部9。但是,必须不妨碍能够足以维持半导体芯片2和基板4的粘接状态的强度。这样,为了用足够的大小确保空隙部9,例如宜于如图5所示,切去在基板4上形成的凹部形成用基板电极18的凹部18a,直到基板4的表面为止,较深地形成。这种切去,例如可以利用激光加工进行。进而还能够如图5所示,实施镀金处理,以便在较深地形成的凹部18a的底部形成镀金层,降低填充树脂7和凹部18a的底部的贴紧性,更加切实地形成空隙。
另外,在本第1实施方式中,例如采用光腐蚀法,用和其它的基板电极5相同的材料、相同的高度,在基板4上形成凹部形成用基板电极8,从而使基板制作趋于简便。但是本第1实施方式并不局限于这种情况。取代这种情况,例如还能够通过电镀处理等,形成所需高度的凹部形成用部件。
在这里,讲述本第1实施方式中的半导体芯片的安装结构体1的尺寸例。例如:半导体芯片2,其平面性的外形尺寸为10mm×10mm、厚度为200μm;基板4,其平面性的外形尺寸为15mm×15mm、厚度为500μm。在安装结构体1中,半导体芯片2和基板4之间的尺寸即充填配置填充树脂7的空间的高度为25μm;凹部形成用基板电极8的外形为100μm×100μm,凹部8a的口径的深度为30μm。
(第2实施方式)此外,本发明并不局限于上述实施方式,还可以用其它各种方式实施。例如图6示出本发明的第2实施方式涉及的半导体元件的安装结构体的一个例子——半导体芯片的安装结构体21的剖面示意图。
如图6所示,本第2实施方式的半导体芯片的安装结构体21,在基板4上配置的填充树脂采用2层结构(在基板4侧配置的第1密封粘接用树脂薄片——第1填充树脂27和在半导体芯片2侧配置的第2密封粘接用树脂薄片——第2填充树脂28)的这一点,以及形成没有形成凹部的空隙部9的这一点上,与上述第1实施方式具有不同的结构。
下面,通过对其制造方法的讲述,讲述本第2实施方式的半导体芯片的安装结构体21。另外,图7及图8示出制造方法的示意图。
如图7所示,在规定的位置形成各自的基板电极5的基板4上,在半导体芯片安装区域,配置粘贴具有薄片状形态的第1充填树脂27。经过该粘贴后,各自的基板电极5成为被第1充填树脂27完全覆盖的状态。第1充填树脂27的大小,被和半导体芯片2的外形尺寸大致相同或者比它小地形成,但是至少形成能够完全覆盖基板4上的各自的基板电极5的大小。然后,配置粘贴同样具有薄片状形态的第2充填树脂28,以便覆盖第1充填树脂27的上面。另外,第2充填树脂28的大小,远比半导体芯片2的外形尺寸大地形成。另外,第1充填树脂27和第2充填树脂28,例如其材料物性相等。
这样,使填充树脂成为其外形尺寸互不相同的第1及第2充填树脂27、28的2层结构后,如图7所示,与第1充填树脂27的外周部邻接的基板4上的空间,被第2充填树脂28覆盖,形成成为密闭状态的空隙S3。该空隙S3,例如遍及整个第1充填树脂27的外周部地框状形成。不过,由于第1及第2充填树脂27、28的厚度等的差异,有可能未必框状地形成。但是即使这时,也至少在相当于半导体芯片的安装区域的各自的拐角部的位置,形成空隙S3。
接着,将形成凸垫3及凸台6的半导体芯片2和基板4互相定位后,和上述第1实施方式的安装方法同样,使半导体芯片2下降,如图8所示地通过凸台6作媒介,单独地将半导体芯片2的各自的凸垫3与基板4的各自的基板电极5电连接。另外,在将该半导体芯片2与基板4接合之际,利用半导体芯片2的下面向第1及第2充填树脂27、28附加按压力。但是,由于没有向半导体芯片的安装区域的外侧形成的框状的空隙S3附加较大的按压力,所以尽管空隙S3的大小较小,但是空隙S3却残留着。另外,由于在进行该接合工序之际,对于半导体芯片2及各自的第1及第2充填树脂27、28进行加热,所以在该加热的作用下,空隙S3内的空气膨胀,空隙扩大,框状形成图6所示的那种膨胀扩大的空隙部29。此外,由于接合工序中的加热及其后的冷却,第1及第2充填树脂27、28被互相作为一体性的层而硬化的同时,还维持空隙部29的形态。这样,就形成本第2实施方式的半导体芯片的安装结构体21。
在这里,图9示出这样形成的半导体芯片的安装结构体21的部分剖面示意图。由于接合工序中的加热,构成填充树脂的树脂材料熔化,树脂流动。其结果,如图9所示,在相当于半导体芯片2的拐角部以外的端部的位置形成的空隙S3a,由于该位置中的树脂的流动比较大,所以空隙S3a容易变小。而在相当于拐角部的位置形成的空隙S3b,却由于该位置中的树脂的流动比较小,所以空隙S3b不会变小,能够形成比较大的空隙部29。
在这里,作为本第2实施方式的变形例,图15示出利用使用第1及第2充填树脂27、28的2层结构,例如遍及半导体芯片2的缘部的整个周围形成具有框状的空隙部49时的半导体芯片的安装结构体41的平面示意图。如图15所示,在相当于半导体芯片2的缘部的整个周围的位置,形成空隙部49。
采用这种半导体芯片的安装结构体21后,和上述第1实施方式的安装结构体1同样,能够用各自的空隙部29缓和热态负荷及机械性的负荷。特别是在那种不仅在半导体芯片2的拐角部而且遍及半导体芯片2的整个周围地形成这种空隙部的上述变形例的半导体芯片的安装结构体41中,利用框状的空隙部29,不仅在拐角部而且在除此以外的端部附近也能够缓和热态负荷及机械性的负荷,能够更加切实地预防出现半导体芯片2的破损及填充树脂27、28的剥离等现象。另外,象本第2实施方式的安装结构体21那样,采用将填充树脂重叠大小互不相同的2层的结构后,能够象上述第1实施方式那样,不形成凹部地形成空隙部29。
此外,在以上的讲述中,使第1充填树脂27和第2充填树脂28具有相等的物性。但是,本第2实施方式并不局限于这种情况。也可以取代这种情况,例如将第1充填树脂27作为具有比较高的粘性的材料,将第2充填树脂28作为具有比较低的粘性的材料。这样,用配置在基板侧的第1充填树脂27和配置在半导体芯片侧的第2充填树脂28积极地赋予粘性高低后,能够良好地形成空隙S3。例如能够将第1充填树脂27的加热接合时(树脂熔化时)的粘度设定为300000Pa·s,将第2充填树脂28的加热接合时的粘度设定为10000Pa·s。
另外,在本第2实施方式中,例如可以使用比半导体芯片2的外周端部位于50μm内侧地形成第1充填树脂27的外周端部、比半导体芯片2的外周端部位于500μm外侧地形成第2充填树脂28的外周端部的结构。此外,各自的充填树脂27、28,例如作为相同的厚度,能够使用25μm的元件。但是这种厚度,可以按照形成的空隙部的大小等设定。
(第3实施方式)下面,使用图10、图11、图12所示的示意图,讲述本发明的第3实施方式涉及的半导体芯片的安装结构体31。本第3实施方式的安装结构体31,在作为在填充树脂中形成空隙的手段使用发泡剂的这一点上,与上述第1及第2实施方式成为不同的方法。
具体地说,如图10所示,在基板4中,在希望形成空隙的位置即相当于半导体芯片2的安装区域中的拐角部的位置,采用涂敷或印刷等手段,配置发泡剂38。然后,如图11所示,覆盖整个安装区域地配置具有薄片状的形态的填充树脂7。这样,先前在基板4上配置的发泡剂38,就成为被填充树脂7完全覆盖的状态。
然后,通过填充树脂7作媒介,将半导体芯片2与基板4接合。这时,因为填充树脂7被加热,所以填充树脂7中的发泡剂38发泡,然后进行树脂硬化,从而形成空隙部39。作为这种发泡剂38,最好选用具有在比填充树脂7熔化后固化(硬化)的温度(例如100℃左右)低的温度中发泡之类的特性的材料。
采用本第3实施的半导体芯片的安装结构体31的制作方法后,由于在基板4的规定位置涂敷发泡剂,从而能够在该位置形成空隙部,所以能够在所需的位置切实形成空隙部,而且不带来基板本身的加工,不必将树脂薄片多层化,能够提高制作方法的效率。
上述第1~第3实施方式涉及的半导体芯片的安装结构体,即使分别单独使用,也具有减少对于半导体芯片2及其安装结构体而言的负荷的效果。组合它们地利用后,加大其空隙部的尺寸,能够期待获得更大的减少负荷的效果。
此外,在上述各实施方式中,讲述了半导体芯片2具有近似矩形的形状,在填充树脂7中的相当于各自的拐角部(即4个拐角部)的位置上形成空隙部的情况。但是本发明并不只局限于这种情况。还能够取代这种情况,例如只在4个拐角部中的至少一处形成空隙部,也能够获得本发明的效果。另外,只在相对的拐角部中的一者形成空隙部,在一者的拐角部用空隙部吸收负荷,也能够减轻拐角部的负荷。
另外,在上述各实施方式中,讲述了作为密封粘接用树脂,使用绝缘性的树脂材料(NCF)的情况。但是还能够取代这种情况,使用各向异性导电树脂材料(ACF)。此外,从其易于操作的观点上说,各自的树脂材料最好具有薄片状的形态。但并不局限于这种形态,例如也可以具有膏状的形态。
另外,配置空隙部的位置,最好是半导体芯片的拐角部的顶点的正下方的位置。但是,考虑到空隙被半导体芯片的接合时的加压力压坏的情况及在比拐角部靠外的一侧产生更大的应力的情况,也可以比拐角部稍向外侧延伸地形成。
(第4实施方式)下面,使用图16及图17所示的示意图,讲述本发明的第4实施方式涉及的半导体芯片的安装结构体51。本第4实施方式的安装结构体51,具有不在相当于半导体芯片2的拐角部的位置形成空隙部,而沿着相当于半导体芯片2的4个侧边部的位置形成空隙部的结构。
具体地说,如图16所示,在半导体芯片的安装结构体51中,除了近似正方形的半导体芯片2的拐角部及其附近之外,在4个侧边部的正下方,形成沿着各自的侧边部延伸地形成的4个空隙部59。
另外,在各自的空隙部59中的半导体芯片2的中心侧,形成同样沿着侧边部延伸的壁部件61。各自的壁部件61,如图17所示,利用绝缘性树脂,在基板4的上面形成,作为空隙部59,形成被壁部件61的外周侧面和填充树脂7和基板4的表面包围的空间。
在填充树脂7被加热熔化后,朝着半导体芯片2的外侧方向辐射状地流动之际,各自的壁部件61抑制填充树脂7的流动,从而能够与壁部件61的外周侧面邻接地形成空隙部59。另外,这样地形成抑制填充树脂7的流动的壁部件61后,也因为没有在相当于各自的拐角部的位置配置壁部件61,所以能够使流动的树脂向半导体芯片2的周围特别是拐角部的周围流动,不会妨碍切实的密封。
此外,各自的壁部件61,在其端部位于距离半导体芯片2的拐角部例如100μm左右的位置形成。另外,壁部件61的宽度为50μm,其内周侧面位于从半导体芯片2的侧边部进入60μm左右的内侧的位置。用这种形状及位置形成各自的壁部件61后,能够在半导体芯片2的侧边部的正下方切实形成各自的空隙部59。另外,最好在半导体芯片2的下面和壁部件61之间,确保流动的填充树脂7能够通过的间隙,以免妨碍树脂向半导体芯片2的周围的充填性(即密封性)。从这种观点上说,对于半导体芯片2和基板4之间的尺寸40μm而言,例如使壁部件61的高度为20μm地形成。此外,作为壁部件61的形成材料,只要是绝缘性材料就行,还能够使用其它的材料例如钎焊料抗蚀剂材料等。
采用这种半导体芯片的安装结构体51的结构后,能够用各自的空隙部59缓和热态负荷及机械性的负荷。这种空隙部59,不是在半导体芯片2的拐角部,而是沿着半导体芯片2的4个侧边部形成时,也能够利用各自的空隙部59,缓和半导体芯片2的侧边部中的热态负荷及机械性的负荷,还能够缓和各自的拐角部产生的热态负荷及机械性的负荷。这样,能够预防出现半导体芯片2的破损及填充树脂7的剥离等现象。
另外,,在本第4实施方式的半导体芯片的安装结构体51中,讲述了空隙部59沿着4个侧边部的每一个连续性地延伸时的情况。但是取代这种情况,空隙部在各侧边部中分断地形成时,也能够获得同样的效果。
(第5实施方式)下面,使用图18~图21所示的示意图,讲述本发明的第5实施方式涉及的半导体芯片的安装结构体71。本第5实施方式的安装结构体71,具有多个空隙部沿着相当于半导体芯片2的4个侧边部的位置分断、即断续性地形成的结构。
在上述第4实施方式的半导体芯片的安装结构体51中,讲述了使用利用绝缘性树脂材料形成的壁部件61形成空隙部59情况。而在本第5实施方式的安装结构体71中,使用在基板4上形成的基板电极5或电极图案的一部分,形成具有类似于这种壁部件的功能的部件后,形成断续的空隙部。
下面,参照将图18中的部分A放大的局部放大示意图——图19、其立体示意图——图20及剖面示意图——图21,具体地讲述这种电极图案的结构。如图19、图20及图21所示,在基板4上,形成通过凸台6作媒介,与半导体芯片2的凸垫3电气性地连接的多个基板电极5。各自的基板电极5,与朝着基板4的外周大致辐射状地扩展后形成的电极图案72电连接。这种电极图案72,通常不与半导体芯片2等其它部件接触地沿着基板4的表面平坦性地延伸后形成。在本第5实施方式中,在该电极图案72的一部分上,形成隆起部73,使该隆起部73具备作为上述第4实施方式的壁部件的功能。
各自的电极图案72,在与邻接的电极图案72之间,例如具有40μm的间隔,用40μm的宽度形成。另外,隆起部73最好在比半导体芯片2的侧边部稍微靠内侧的位置形成。在这种位置形成隆起部73后,能够与位于半导体芯片2的外侧方向的隆起部73的侧面相接地形成空隙部79,能够切实地使空隙部79位于半导体芯片2的侧边部的正下方。另外,凸台6的高度是25μm左右、电极图案72的高度是12μm左右时,最好使隆起部73的高度为20μm左右地形成。形成这种高度后,能够切实防止隆起部73和半导体芯片2的接触。
采用这种半导体芯片的安装结构体71后,能够利用沿着半导体芯片2的各侧边部断续性地形成的各自的空隙部79缓和热态负荷及机械性的负荷,能够利用各自的空隙部79缓和半导体芯片2的各侧边部中的热态负荷及机械性的负荷,缓和各自的拐角部伴随着它产生的热态负荷及机械性的负荷。这样,能够预防出现半导体芯片2的破损及填充树脂7的剥离等现象。
此外,在上述各实施方式中,讲述了在半导体芯片的安装结构体中,对于半导体芯片2的中心而言,对称配置空隙部的情况。但是由于半导体芯片2的形状及其它制造上的理由,非对称地配置各自的空隙部时,也能够获得本发明的效果。
另外,各自的空隙部并不只局限于以密闭状态形成的情况。也可以在其一部分中存在与外部之间的连通部分之类的情况。这样地存在连通部分时,能够在加热引起的气泡的成长过程中,获得抑制气泡的破裂的效果。此外,最好尽量减小这种连通部分。
此外,适当组合上述各种实施方式中的任意的实施方式后,能够获得各自具有的效果。
本发明的半导体芯片的安装结构体,通过在半导体芯片的拐角部分的填充树脂中设置空隙,从而能够减轻安装时的加热、冷却处理带来的各部件的热膨胀差及热收缩差,以及安装后的对于机械性的负荷而言的基板的挠曲引起的半导体芯片的拐角部分等产生的负荷,能够避免芯片内部的破坏,非常有用。
以上,参照附图,联系理想的实施方式,充分讲述了本发明。对于该熟悉技术的人们来说,各种变形及修正是不言而喻的。这种变形及修正,只要在添附的《权利要求书》阐述的本发明的范围内,就应该理解为被其中所包含。
2006年10月19日递交的日本国专利申请No.2006-284895号的说明书、附图及权利要求书所公布的内容,作为整体被参照,纳入本说明书中。
Claims (23)
1.一种半导体元件的安装结构体,具备:
半导体元件,该半导体元件具有多个元件电极;
基板,该基板具有多个基板电极;
多个突起电极,这些突起电极连接所述的各元件电极与基板电极;和
密封粘接用树脂,该密封粘接用树脂配置在所述半导体元件与所述基板之间,在密封所述的各元件电极、基板电极及突起电极的同时,还使所述半导体元件与所述基板粘接,
在所述密封粘接用树脂中,在所述半导体元件的缘部或所述缘部的附近的位置,形成空隙部。
2.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述空隙部,是使因被附加的外在的能量而在所述树脂中产生的应力得到缓和的应力缓和用空隙部。
3.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述空隙部,形成在近似矩形的所述半导体元件的角部或所述缘部的附近的位置。
4.如权利要求3所述的半导体元件的安装结构体,其特征在于:所述空隙部,是配置在近似矩形的所述半导体元件的所有的所述角部的正下方的所述树脂中的多个空隙部。
5.如权利要求3所述的半导体元件的安装结构体,其特征在于:在所述基板上的与所述半导体元件的所述角部相对的位置,形成凹部,
所述凹部的内侧的空间,被所述树脂覆盖后,形成所述空隙部。
6.如权利要求5所述的半导体元件的安装结构体,其特征在于:所述凹部,形成在所述基板上的与所述半导体元件的所述角部相对的位置,而且形成在不与所述元件电极连接的凹部形成用的基板电极的上面。
7.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述空隙部,形成在近似矩形的所述半导体元件的侧边部或所述缘部的附近的位置。
8.如权利要求7所述的半导体元件的安装结构体,其特征在于:所述空隙部,形成在除了近似矩形的所述半导体元件的4个角部及其附近之外的、4个所述侧边部或所述缘部的附近的所有位置。
9.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述空隙部,形成在所述半导体元件的所述缘部全部或所述缘部的附近的位置,成为环状的空隙部。
10.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述树脂,具有由第1及第2树脂薄片形成的2层结构;
配置在所述基板侧的所述第1树脂薄片的外形形状,小于配置在所述半导体元件侧的所述第2树脂薄片的外形形状,
与所述第1树脂薄片的外周相接的空间,被所述第2树脂薄片覆盖后,形成所述空隙部。
11.如权利要求10所述的半导体元件的安装结构体,其特征在于:所述第1树脂薄片的所述外形形状,设定为与所述半导体元件的外形形状大致相同或者更小。
12.如权利要求10所述的半导体元件的安装结构体,其特征在于:形成所述第1树脂薄片的树脂材料的粘度,高于形成所述第2树脂薄片的树脂材料的粘度。
13.如权利要求1所述的半导体元件的安装结构体,其特征在于:所述密封粘接用树脂,是绝缘性树脂薄片或各向异性导电树脂薄片。
14.一种半导体元件的安装方法,在基板中的半导体元件的安装区域的缘部或所述缘部的附近的位置,按照使所述基板与密封连接用树脂之间形成空隙的方式,在所述基板的表面配置所述树脂;
隔着所述密封连接用树脂将所述半导体元件按压到所述基板上,通过各突起电极,连接所述半导体元件的各元件电极与所述基板的各基板电极,还利用所述树脂密封所述的各元件电极、基板电极及突起电极;
加热所述密封连接用树脂使所述空隙膨胀,然后使所述树脂硬化,从而在所述密封连接用树脂中,在所述半导体元件的缘部或所述缘部的附近的位置,形成空隙部,并将所述半导体元件安装到所述基板上。
15.如权利要求14所述的半导体元件的安装方法,其特征在于:通过在所述基板的表面配置所述树脂,在所述安装区域的角部或所述缘部的附近的位置,形成所述空隙;
通过加热所述密封连接用树脂并使其硬化,从而在所述密封连接用树脂中,在所述半导体元件的角部或所述缘部的附近的位置,形成所述空隙部。
16.如权利要求15所述的半导体元件的安装方法,其特征在于:在配置所述树脂之际,在所述基板上的所述半导体元件的安装区域的所述角部预先形成的凹部的内侧的空间,被所述树脂覆盖,从而形成所述空隙。
17.如权利要求16所述的半导体元件的安装方法,其特征在于:所述凹部,形成在所述基板上的所述半导体元件的安装区域的所述角部,而且形成在不与所述元件电极连接的凹部形成用的基板电极的上面。
18.如权利要求14所述的半导体元件的安装方法,其特征在于:通过在所述基板的表面配置所述树脂,从而在所述安装区域的侧边部或所述缘部的附近的位置,形成所述空隙;
通过加热所述密封连接用树脂并使其硬化,从而在所述密封连接用树脂中,在所述半导体元件的侧边部或所述缘部的附近的位置,形成所述空隙部。
19.如权利要求18所述的半导体元件的安装方法,其特征在于:在所述半导体元件的所述安装区域的所述侧边部或比其附近更靠内侧的位置,由绝缘性树脂材料形成壁部件,在配置了所述壁部件的所述基板的表面,配置所述密封连接用树脂,在所述安装区域的所述侧边部或所述缘部的附近的位置,形成所述空隙;
利用所述壁部件,抑制被加热后成为熔化状态的所述密封连接用树脂的流动,从而在所述壁部件中的外周侧面与所述树脂之间,形成所述空隙部。
20.如权利要求14所述的半导体元件的安装方法,其特征在于:在所述树脂的配置中,作为所述树脂,使用具有由第1及第2树脂薄片形成的2层结构的树脂薄片;
配置在所述基板侧的所述第1树脂薄片的外形形状,小于配置在所述半导体元件侧的所述第2树脂薄片的外形形状,
在所述基板上配置所述第1及第2树脂薄片后,与所述第1树脂薄片的外周相接的空间,被所述第2树脂薄片覆盖,形成所述空隙。
21.如权利要求20所述的半导体元件的安装方法,其特征在于:在所述2层结构的树脂薄片的配置中,使用其所述外形形状设定为与所述半导体元件的外形形状大致相同或者更小的所述第1树脂薄片。
22.如权利要求20所述的半导体元件的安装方法,其特征在于:形成所述第1树脂薄片的所述树脂材料的粘度,大于形成所述第2树脂薄片的所述树脂材料的粘度。
23.如权利要求14所述的半导体元件的安装方法,其特征在于:作为所述密封连接用树脂,使用绝缘性树脂薄片或各向异性导电树脂薄片,并将其配置在所述基板上。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP284895/2006 | 2006-10-19 | ||
JP2006284895 | 2006-10-19 | ||
PCT/JP2007/070170 WO2008050635A1 (fr) | 2006-10-19 | 2007-10-16 | Structure de montage d'élément semiconducteur et procédé de montage d'élément semiconducteur |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101529584A CN101529584A (zh) | 2009-09-09 |
CN101529584B true CN101529584B (zh) | 2010-09-08 |
Family
ID=39324434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200780038929.1A Expired - Fee Related CN101529584B (zh) | 2006-10-19 | 2007-10-16 | 半导体元件的安装结构体及半导体元件的安装方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8106521B2 (zh) |
JP (1) | JP5066529B2 (zh) |
CN (1) | CN101529584B (zh) |
WO (1) | WO2008050635A1 (zh) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8143110B2 (en) * | 2009-12-23 | 2012-03-27 | Intel Corporation | Methods and apparatuses to stiffen integrated circuit package |
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- 2007-10-16 WO PCT/JP2007/070170 patent/WO2008050635A1/ja active Application Filing
- 2007-10-16 JP JP2008540945A patent/JP5066529B2/ja not_active Expired - Fee Related
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WO2008050635A1 (fr) | 2008-05-02 |
JPWO2008050635A1 (ja) | 2010-02-25 |
CN101529584A (zh) | 2009-09-09 |
US8106521B2 (en) | 2012-01-31 |
US20110001233A1 (en) | 2011-01-06 |
JP5066529B2 (ja) | 2012-11-07 |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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EXPY | Termination of patent right or utility model |