CN101383335B - 半导体封装基板及其制作方法 - Google Patents
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Abstract
本发明涉及一种半导体封装基板及其制作方法，其主要是在一具有一打线区域与一凸块区域的电路板表面上的电性连接垫同时形成一镍/钯/金层，以减少制程的流程以及时间的浪费。在此镍/钯/金层中具有提升基板与芯片间的结合力的效果。
Description
技术领域
本发明涉及一种半导体封装基板及其制作方法，尤指一种适用于同时在打线区域与凸块区域形成一镍/钯/金层的半导体封装基板及其制作方法。
背景技术
由于电子产品日趋轻薄短小且多功能化等需求，同时带动集成电路芯片封装技术的发展，进而促使芯片封装朝向多脚化、薄型化。
为适应轻薄短小的趋势以及追求封装的高密度化，目前球状阵列封装(Ball Grid Array)、芯片尺寸型封装(Chip Scale Package)、及覆晶(Flip Chip)技术已成为封装主流技术。因此，对于小面积、I/O(输入/输出)接脚提高、布线致密化、低噪声、产品可靠性、甚至制作成本等需求，已成为封装基板制作的重要课题。
封装基板的制作过程一般需于基板表面形成致密的电路图案，以作为传输电子讯号或电源之用。目前业界普遍使用铜质导线作为电路布线，故电路布线的I/O接点处需镀有镍/金层，其除了可防止铜导线氧化之外，以维持I/O接点处的电性品质，亦可提升封装基板与芯片之间进行打金线时的稳固性。
传统封装基板制程是先于已形成线路图案的基板上覆盖有一防焊材料后在打线区域与凸块区域分开的制程中制造与芯片连接的接点。
在一般传统的制程中，请参考图1，其为传统制造半导体封装基板的方法的剖视图。如图1A所示，提供一表面具有多个电性连接垫11a，11b，11c的电路板10，以及一图案化防焊层12(solder mask)以保护电路板10。此电路板10具有一打线区域10a以及一凸块区域10b。接着，如图1B所示，首先先在打线区域10a中，于电性连接垫11a表面形成一镍/金层13(先形成镍，再形成金)。最后，再如图1C所示，于凸块区域10b内的电性连接垫11b表面先形成一保护层14，例如可为锡或镍/金的金属，再经由模板印刷的方式，最后形成一焊料凸块15，而得到现有的半导体封装基板。
在现有的制程中，电性连接垫凸块区域内若形成的金太厚，则会有离子迁移(migration)的现象至焊料凸块，造成表面接合不佳。然而，在打线区域内若金过薄，则其金属线接合能力会降低，镍则会有少部分金属迁移至金，会造成打线接合的结合度有问题。又在现有制程中，形成锡层，仍会有离子迁移的问题，会造成表面结合力不佳，使得制作成本的浪费，同时也浪费制造的时间。
发明内容
有鉴于此，本发明的目的在于克服现有技术的不足与缺陷，提出一种半导体封装基板及其制作方法，适用于同时在打线区域与凸块区域形成一镍/钯/金层，不但在打线区域内可维持与打线的结合度以及凸块区域内可维持与焊料凸块的结合度，而且可以减少制作的成本以及时间的浪费。进而可以维持I/O接点处的电性品质。
为达上述目的，本发明提供一种半导体封装基板，此半导体封装基板包括：一电路板，该电路板两侧表面具有多个电性连接垫，且一侧表面的部分电性连接垫作为打线垫以及凸块垫；一图案化防焊层，其配置于该电路板表面，该电路板其中一表面的图案化防焊层具有多个第一开口及多个第二开口，所述的多个第一开口显露出该打线垫与该打线垫周围的该电路板表面，所述的多个第二开口显露该凸块垫，该电路板的另一个表面的图案化防焊层具有多个第三开口，以显露出该电性连接垫；一金属凸块，其配置对应于该凸块垫表面；一镍/钯/金层，其配置于该金属凸块表面以及该打线垫表面；以及一导电层，其配置于该金属凸块和该凸块垫间、该镍/钯/金层和该打线垫间、以及该镍/钯/金层和该电性连接垫间。
在此，打线垫所在的区域可形成一打线区域，而凸块垫所在的区域则可作为一凸块区域。
上述本发明的半导体封装基板中，电路板另一侧表面还包括具有此图案化防焊层并显露出部分的电性连接垫，且此所显露出部分的电性连接垫表面亦形成有镍/钯/金层。
本发明的半导体封装基板中，还包括形成一半导体封装模块，且具有至少二芯片。其中，至少一芯片经由一金属线而与该打线垫电性连接，且至少另一芯片经由焊料凸块而与该凸块垫电性连接。
依据上述本发明的半导体封装基板，例如可由下述但不限于此的步骤制作。
本发明为了同时具有凸块区域以及打线区域的接点，因此，提供了一种半导体封装基板的制作方法，其步骤包括：首先，提供一电路板，于其表面上具有多个电性连接垫；然后，于此电路板表面形成一图案化防焊层，且电路板的其中一表面的图案化防焊层具有多个第一开口及多个第二开口，而多个第一开口可显露出电性连接垫及部分电路板外表面，以作为一打线区域，第二开口则可以显露出电性连接垫，以作为一凸块区域，在电路板的另一表面的图案化防焊层则形成多个第三开口，以显露出电性连接垫；接着，于具有防焊层的电路板表面上形成一导电层(seed layer)；再于具有此导电层的电路板表面形成一图案化阻层，且此阻层具有多个第四开口，所述的第四开口对应于第二开口；再者，于第四开口内分别形成一金属凸块；然后，再移除阻层及覆盖于防焊层与电路板表面的导电层；最后，于金属凸块及电性连接垫表面形成一镍/钯/金层。
除了完成上述本发明的半导体封装基板的制作方法后，还可包括形成一半导体封装模块，且具有至少二芯片，在本发明的半导体封装基板中的打线区域可经由一金属线而与至少一芯片电性连接。凸块区域中则可经由一焊料凸块与至少另一芯片电性连接。
上述本发明的半导体封装基板及其制作方法中，其中使用钯的主要原因在于，当单纯使用镍/金时，因为镍并非完全纯镍，而会具有少数的杂质金属，此少数的杂质金属会造成离子迁移的现象。因此，使用钯可以阻绝杂质金属所产生的离子迁移现象，可同时在凸块区域的金属凸块以及打线区域的电性连接垫上形成此镍/钯/金层，以直接作为后续制程的连接步骤。即凸块区域可以再进行形成焊料凸块，打线区域则可以直接经由金属线与芯片连接。且形成此镍/钯/金层的方式较佳地可以为溅镀、蒸镀、无电电镀及化学沉积之一。因此，镍/钯/金层除了有助于打线区域的电性连接垫与金属线间以及凸块区域的焊料凸块间的电性连接，亦可降低外界环境造成电性连接垫氧化的问题，以提高金属凸块、焊料凸块、或打线等植设于电性连接垫的导电元件的电性品质。
上述本发明的半导体封装基板及其制作方法中，此电路板不限为何种电路板，其可以为一单层或多层电路板。而前述所提及的电性连接垫提供的材料则可以为铜、镍、铬、钛、铜/铬合金或锡/铅合金。且在此所述的电性连接垫，较佳可为打线式半导体封装基板与芯片电性耦合用的打线垫(wire bonding pad，又可称为Finger)、封装基板与电路板电性耦合用的接触垫(contact pad或Land)、凸块垫、或其组合。
上述本发明的半导体封装基板及其制作方法中，此防焊层主要使用基板表面的绝缘层，亦可以保护电性连接垫，也可以防止零件被焊到不正确的地方。较佳地，防焊层可以使用的材料为绿漆或黑漆。当图案化此防焊层时，则可以用微影技术，即以曝光以及显影的方式使防焊层图案化，而形成本发明的第一开口、第二开口以及第三开口。
在本发明的半导体封装基板及其制作方法中，导电层可由金属、合金或堆叠数层的金属所组成，较佳地选自由铜、锡、镍、铬、钛、铜-铬合金以及锡-铅合金所组成的群组之一，更佳地可以使用铜，而导电层主要的目的是作为在进行形成后续制程时所需要的电流传导路径。另外，形成此导电层时，此导电层可以形成的方式有以溅镀、蒸镀、无电电镀及化学沉积之一。较佳地可以使用无电电镀的方式形成导电层。
再者，本发明中所使用的阻层可为现有微影制程所适用的阻层材料，较佳可为一感光材料，且此感光材料可为至少一选自由干膜(dryfilm)、及液态光阻所组成群组的材料。本发明中阻层的形成无限制，较佳可利用印刷、旋转涂布、贴合等前述方式为之。另外，图案化阻层时，可以利用曝光以及显影的技术，以图案化阻层，其中，当在进行曝光时使用的光源则可以为以紫外光照射，而显影时则可以以一般使用于半导体制程的显影剂，而形成本发明的第四开口。
本发明中的半导体封装基板及其制作方法中，使用金属凸块的目的在于可以将电性连接垫的厚度增厚，可以减少使用不同材料的成本浪费。此金属凸块可以使用的材料为铜、镍、铬、钛、铜/铬合金或锡/铅合金。较佳地，金属凸块可以使用铜。再者，形成此金属凸块的方式可以使用电镀方式。
因此，本发明解决了现有制程中，必须将打线区域以及凸块区域的表面分开处理。在打线区域内以及凸块区域内同时形成一镍/钯/金层，不但在打线区域内可维持与打线的结合度以及凸块区域内可维持与焊料凸块的结合度，而且可以减少制作的成本以及时间的浪费。进而可以维持I/O接点处的电性品质。
附图说明
图1为现有的制造半导体封装基板的方法的剖视图；
图2A至2F为本发明一较佳实施例的制造半导体封装基板的方法的剖视图；
图3为本发明一较佳实施例的半导体封装模块的剖视图。
图中符号说明
10，20 电路板 10a，20a 打线区域
10b，20b 凸块区域 12，22a，22b 防焊层
11a，11b，11c，21a，21b，21c，21d 电性连接垫
13 镍/金层 14 保护层
15 焊料凸块 23 第一开口
24 第二开口 25 第三开口
26 导电层 27 阻层
28 第四开口 29 金属凸块
30 镍/钯/金层 31 封装模块
33a，33b 芯片 34 金属线
35a 第一树脂部 35b 第二树脂部
36 打线垫 37 凸块垫
32 焊料凸块
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。
请参考图2A至2F，为本发明半导体封装基板的制作方法的剖视图。然而所述的图式均为简化的示意图。所述的图标仅显示与本发明有关的元件，其所显示各元件非为实际实施时的态样，其实际实施时的元件数目、形状等比例为一选择性的设计，且其元件布局型态可能更复杂。
首先，如图2A所示，提供一单层或多层的电路板20，例如本实施例为单层电路板20，于此电路板20的表面具有多个电性连接垫21a，21b，21c，21d。所述的电性连接垫21a，21b，21c，21d例如可以为打线垫、凸块垫、或接触垫等等，而其材料较佳可以为铜。
接着，如图2B所示，于此电路板20的上、下两表面经由光线照射，例如紫外光曝光以及经由显影剂显影以形成一图案化防焊层22a，22b，而此防焊层22a，22b可以使用的材料为绿漆以保护电性连接垫21a，21b，21c，21d。同时，电路板20的上表面的防焊层22a中具有多个第一开口23及多个第二开口24。在第一开口23内显露出电性连接垫21a及部分的电路板20，以作为一打线区域20a。此打线区域20a内的电性连接垫21a可作为一打线垫36。在第二开口24内显露出电性连接垫21b，以作为一凸块区域20b。此凸块区域内20b的电性连接垫21b可作为一凸块垫37。在此电路板20的下表面的防焊层22b中则形成多个第三开口25，在所述的第三开口25内亦显露出电性连接垫21d。其后仍复需进行除渣滓(De-scum)作业以移除因显影所残留于第一开口23、第二开口24以及第三开口25等内的渣滓。
然后，如图2C所示，于具有所述的防焊层22a，22b的电路板20的上下两表面分别可形成一导电层26。此导电层26则使用无电电镀的方式将一铜金属形成，以作为后述制程中所需要的电流传导路径。
再者，于具有此导电层26的电路板20的上表面经由一使用一紫外光进行曝光以及经由一显影剂进行显影的方式形成一图案化阻层27，且此阻层27具有多个第四开口28，而所述的第四开口28对应于第二开口24，其中可以使用一压合的方式将一干膜作为阻层27以形成于此电路板20的表面上。在前述步骤之后仍复需进行除渣滓作业以移除因显影所残留于第四开口28内的渣滓。
接着，如图2D所示，于第四开口28内分别经由电镀形成一金属凸块29，此金属凸块29的材料则为铜金属。而形成此金属凸块29可以避免后续制程中，会影响前述电性连接垫21b的表面结构，而使得结合力不佳的情形出现。
然后，如图2E所示，移除阻层27及覆盖于防焊层22a，22b与电路板20表面的导电层26。亦即，保留在电性连接垫21a，21d表面上的导电层26。
最后，如图2F所示，于金属凸块29及各电性连接垫21a，21d的表面均以无电电镀的方式形成一镍/钯/金层30，其中，此镍/钯/金层30先形成镍，再形成钯，最后才形成金。从而完成本发明的半导体封装基板的制作方法。
因此，请参考图2F，本实施例的半导体封装基板至少包括：一电路板20、一图案化的防焊层22a、一金属凸块29以及一镍/钯/金层30。电路板20两侧表面具有多个电性连接垫21a，21b，21c，21d，且一侧表面的部分电性连接垫21a，21b作为打线垫36以及凸块垫37。图案化的防焊层22a显露出凸块垫37及显露出打线垫36与打线垫36周围的电路板20表面。金属凸块29配置对应于凸块垫37表面。镍/钯/金层30则配置于金属凸块29表面以及打线垫36上表面。
在完成前述步骤后，可更完成一如图3所示的半导体封装模块。在此封装模块内的凸块区域中的凸块垫37透过镍/钯/金层30表面经由所形成的一焊料凸块32而与芯片33a结合。打线区域的打线垫36透过镍/钯/金层30表面，经由一金属线34(较佳为金线)与芯片33b电性连接。在此封装模块31中的芯片可为一个或多个。当其为多个芯片33a，33b的时候，所述的芯片33a，33b则互相层叠着。最后，在焊料凸块32所在的区域附近注入一树脂而形成一第一树脂部35a，在打金属线34的区域附近注入另一树脂而形成一第二树脂部35b而完成此封装模块31。
综上所述，本发明利用同一步骤使得打线区域的电性连接垫表面与凸块区域的金属凸块表面同时形成一镍/钯/金层。可减少制程流程，并且维持维持I/O接点处的电性品质。在此，镍/钯/金层中的钯主要可以防止镍中所具有的杂质金属所产生的离子迁移的现象而影响了后续制程中与芯片的结合力。可不用考虑到金是否会太厚而影响了凸块区域的结合度，也不用考虑金是否会太薄而影响了打线区域的结合度。解决现有技术需要分开步骤制造以及浪费时间的问题。
上述实施例仅为了方便说明而举例，本发明所主张的权利范围自应以权利要求书所述为准，而非仅限于上述实施例。
Claims (11)
1.一种半导体封装基板，其特征在于，包括：
一电路板，该电路板两侧表面具有多个电性连接垫，且一侧表面的部分电性连接垫作为打线垫以及凸块垫；
一图案化防焊层，其配置于该电路板表面，该电路板其中一表面的图案化防焊层具有多个第一开口及多个第二开口，所述的多个第一开口显露出该打线垫与该打线垫周围的该电路板表面，所述的多个第二开口显露该凸块垫，该电路板的另一个表面的图案化防焊层具有多个第三开口，以显露出该电性连接垫；
一金属凸块，其配置对应于该凸块垫表面；
一镍/钯/金层，其配置于该金属凸块表面以及该打线垫表面；以及
一导电层，其配置于该金属凸块和该凸块垫间、该镍/钯/金层和该打线垫间、以及该镍/钯/金层和该电性连接垫间。
2.如权利要求1所述的半导体封装基板，其中，该电路板另一侧表面还包括具有该图案化防焊层并显露出部分的电性连接垫，且该显露出部分的电性连接垫表面形成有镍/钯/金层。
3.如权利要求1所述的半导体封装基板，其中，该电路板为一单层或多层电路板。
4.如权利要求1所述的半导体封装基板，其中，该金属凸块使用的材料为铜、镍、铬、钛、铜/铬合金或锡/铅合金。
5.如权利要求1所述的半导体封装基板，其中，还包括形成一半导体封装模块，且具有至少二芯片，其中，至少一芯片经由一金属线而与该打线垫电性连接，且至少另一芯片经由焊料凸块而与该凸块垫电性连接。
6.一种半导体封装基板的制作方法，其特征在于，包括步骤：
(a)提供一电路板，于其表面具有多个电性连接垫；
(b)于该电路板表面形成一图案化防焊层，且该电路板的其中一表面的图案化防焊层具有多个第一开口及多个第二开口，所述的多个第一开口显露出电性连接垫及部分电路板外表面，以作为一打线区域，所述的多个第二开口显露出电性连接垫，以作为一凸块区域，该电路板的另一表面的图案化防焊层形成多个第三开口，以显露出电性连接垫；
(c)于具有该防焊层的该电路板表面形成一导电层；
(d)于具有该导电层的电路板表面形成一图案化阻层，且该阻层具有多个第四开口，所述的第四开口对应于所述的第二开口；
(e)于所述的第四开口内分别形成一金属凸块；
(f)移除该阻层及覆盖于该防焊层与该电路板表面的导电层；以及
(g)于该金属凸块及所述的电性连接垫表面形成一镍/钯/金层。
7.如权利要求6所述的半导体封装基板的制作方法，其中，该镍/钯/金层以溅镀、蒸镀、无电电镀及化学沉积之一形成。
8.如权利要求6所述的半导体封装基板的制作方法，还包括形成一半导体封装模块，且具有至少二芯片，其中，至少一芯片经由一金属线而与该打线垫电性连接，且至少另一芯片经由焊料凸块而与该凸块垫电性连接。
9.如权利要求6所述的半导体封装基板的制作方法，其中，该防焊层中以曝光以及显影的方式形成所述的第一开口、所述的第二开口以及所述的第三开口。
10.如权利要求6所述的半导体封装基板的制作方法，其中，该阻层中以曝光以及显影的方式形成所述的第四开口。
11.如权利要求6所述的半导体封装基板的制作方法，其中，该金属凸块以电镀方式形成。
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