CN101431031A - 半导体封装件及其制法 - Google Patents
半导体封装件及其制法 Download PDFInfo
- Publication number
- CN101431031A CN101431031A CNA2007101695489A CN200710169548A CN101431031A CN 101431031 A CN101431031 A CN 101431031A CN A2007101695489 A CNA2007101695489 A CN A2007101695489A CN 200710169548 A CN200710169548 A CN 200710169548A CN 101431031 A CN101431031 A CN 101431031A
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive
- conductive metal
- semiconductor package
- conducting wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title description 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 142
- 239000002184 metal Substances 0.000 claims abstract description 142
- 239000000084 colloidal system Substances 0.000 claims abstract description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 37
- 239000010931 gold Substances 0.000 claims description 29
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 22
- 229910052737 gold Inorganic materials 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 22
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 21
- 229910052759 nickel Inorganic materials 0.000 claims description 16
- 238000012856 packing Methods 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 15
- 239000011248 coating agent Substances 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 229910052763 palladium Inorganic materials 0.000 claims description 9
- 238000003466 welding Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000007772 electroless plating Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000005553 drilling Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 4
- 238000002360 preparation method Methods 0.000 abstract description 2
- 230000032798 delamination Effects 0.000 description 6
- 210000002683 foot Anatomy 0.000 description 6
- 229910000906 Bronze Inorganic materials 0.000 description 3
- 239000010974 bronze Substances 0.000 description 3
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种半导体封装件及其制法，在一金属载具上敷设一第一阻层，并于第一阻层中开设多个贯穿的开口，以于开口中形成导电金属层，接着移除第一阻层，并于金属载具上具导电金属层的一侧覆盖一介电层，且令介电层形成有盲孔以露出部分导电金属层，再于介电层上形成导电线路及于盲孔中形成导电柱，以使导电线路通过导电柱而电性连接至导电金属层，从而供导电线路及导电金属层利用导电柱与介电层有效接合，避免脱层问题，再者介电层中仅形成小尺寸的盲孔，以避免现有技术形成大尺寸开口所造成制程不便及成本增加问题，之后将至少一芯片电性连接至导电线路，且形成一包覆芯片及导电线路的封装胶体，及移除金属载具，进而形成不需芯片承载件的半导体封装件。
Description
技术领域
本发明涉及一种半导体封装件及其制法，特别是涉及一种不需芯片承载件的半导体封装件及其制法。
背景技术
传统半导体芯片是以导线架(Lead Frame)作为芯片承载件以形成一半导体封装件。该导线架包含一芯片座及形成于该芯片座周围的多个导脚，待半导体芯片黏接至芯片座上并以焊线电性连接该芯片与导脚后，经由一封装树脂包覆该芯片、芯片座、焊线以及导脚的内段而形成该具导线架的半导体封装件。
以导线架作为芯片承载件的半导体封件的型态及种类繁多，就四边扁平无导脚(Quad Flat Non-leaded，QFN)半导体封装件而言，其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flat package，QFP)半导体封装件中用以与外界电性连接的外导脚，如此，将得以缩小半导体封装件的尺寸。
但是，伴随着半导体产品轻薄短小的发展趋势的日益重要，传统导线架往往因其厚度的限制，而无法进一步缩小封装件的整体高度，因此，业界便发展出一种无承载件的半导体封装件，通过减低公知的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄。
请参阅图1A至图1E，美国专利第6,884,652号公开一种不需芯片承载件的半导体封装件的制法，首先是于一铜板10上敷设一如玻纤浸树脂(Prepreg，PP)或ABF(Ajinomoto Build-up Film)的介电层11，并于该介电层11的预定部位开设多个开口110，以通过电镀方式敷设一焊料12于各该介电层的开口110中(如图1A所示)；接着以无电解电镀(Electroless Plating)或溅镀(Sputtering)方式形成一第一薄铜层13于该介电层11及焊料12上(如图1B所示)；再以电镀方式敷设一第二铜层14于该第一薄铜层13上，且图案化(Patterning)该第一薄铜层及13第二铜层14以形成多个导电线路，而使各该导电线路具有一终端141，再以电镀方式敷设一金属层15于各该导电线路的终端141上(如图1C所示)；复接置至少一芯片16于该导电线路的预定部位上，并通过多条焊线17电性连接该芯片16至该敷设有金属层15的终端，且形成一封装胶体18以包覆该芯片16及焊线17(如图1D所示)；以及以蚀刻(Etching)方式移除该铜板10，而使该介电层11及焊料12外露(如图1E所示)。
然而于前述制法中，需利用介电层开口110定义出供芯片16与外界电性连接的终端(即焊料12)位置，该用以形成焊料12的介电层开口110尺寸必满足预定的大尺寸(如400微米)，且此使用的介电层如玻纤浸树脂(Prepreg，PP)或ABF(Ajinomoto Build-up Film)并非感光材料(photosensitive material)，因此不能以黄光制程形成，为此，传统上多采用激光烧制方式形成该开口110，但是如此不仅增加制程时间且提高制程成本。
再者，由于该导电线路厚仅5-10微米，且与封装胶体的结合力差，因此于该导电线路外露的终端与封装胶体间容易发生脱层问题。
因此，如何提供一种不需芯片承载件的半导体封装件及其制法，既可避免于介电层中形成大尺寸开口所导致制程不便及成本高等问题，同时亦可提供导电线路终端具镶嵌能力而不易发生脱层问题，实为目前业界亟待解决的问题。
发明内容
有鉴于前述现有技术问题，本发明的一目的在于提供一种不需芯片承载件的半导体封装件及其制法，同时避免于介电层中形成大尺寸开口所造成制程不便及成本增加问题。
本发明的另一目的在于提供一种导电线路具有镶嵌能力的半导体封装件及其制法。
本发明的又一目的在于提供一种半导体封装件及其制法，避免导电线路终端与封装胶体发生脱层问题。
为达到上述目的，本发明提供一种半导体封装件的制法，包括：敷设第一阻层于一金属载具上，并于该第一阻层的预定部位开设多个贯穿的开口，以外露出该金属载具；于该开口中形成导电金属层；移除该第一阻层，并于该金属载具上形成导电金属层的一侧覆盖一介电层，并令该介电层形成有盲孔(blind via)以露出部分导电金属层；于该介电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层；将至少一芯片电性连接至该导电线路；形成一封装胶体以包覆该芯片及导电线路；以及移除该金属载具，藉以外露出该介电层及导电金属层。
该导电线路及导电柱的制法包括：以无电解电镀方式于该介电层及外露于盲孔的导电金属层上形成一导电层；以一第二阻层覆盖该导电层，并形成有多个图案化的开口；通过电镀制程，以于外露出该第二阻层开口的导电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层；以及移除该第二阻层及其所覆盖的导电层部分。
通过前述制法，本发明复提供一种半导体封装件，包括：导电金属层；介电层，覆盖该导电金属层的一侧，其中该介电层形成有盲孔以外露出部分该导电金属层；导电线路，形成于该介电层上；导电柱，形成于该盲孔中，并使该导电线路通过该导电柱而电性连接至该导电金属层；芯片，电性连接至该导电线路；以及封装胶体，包覆该芯片及导电线路。另外该导电线路与该介电层间及该导电柱与该盲孔间复包含有一导电层。
于本发明中，复可于外露的导电金属层上接置如焊球的导电元件，以供芯片电性连接至外部装置。
再者，于形成该导电金属层前，可先于第一阻层开口中形成与金属载具相同材料的镀层，以于移除该金属载具时，同时移除该镀层，进而使该导电金属层相对内凹于该介电层中，以供导电元件有效接置于该导电金属层上。
另外，于该导电线路上亦可覆盖一例如拒焊层的绝缘层，并令该绝缘层形成有外露出部分导电线路的开孔，以供芯片以覆晶方式电性连接至该导电线路。
再者，该导电金属层的材料可与该金属载具相同，以于蚀刻移除该金属载具时，同时蚀刻部分的导电金属层，并控制该导电金属层的蚀刻量，进而使该导电金属层相对内凹于该介电层中，藉以有效于该导电金属层上接置导电元件。
因此本发明的半导体封装件及其制法主要是先在金属载具上敷设一第一阻层，并于该第一阻层中开设多个外露出该金属载具的开口，以于该开口中形成导电金属层，接着移除该第一阻层，并于该金属载具上具导电金属层的一侧覆盖一介电层，且于该介电层中形成盲孔(blind via)以外露出部分导电金属层，再于该介电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层，如此即可使该导电线路及作为电性连接终端(terminal)的导电金属层利用导电柱与该介电层有效嵌合，减少现有技术的脱层问题发生，再者于本发明中，该介电层中仅需形成小尺寸的盲孔，故可避免现有技术因形成大尺寸开口所造成制程不便及成本增加问题。之后即可将至少一芯片电性连接至该导电线路，且形成一包覆该芯片及导电线路的封装胶体，再移除该金属载具，藉以外露出该介电层及作为电性连接终端的导电金属层，进而形成不需芯片承载件的半导体封装件。
附图说明
图1A至图1E是显示美国专利第6,884,652号的不需芯片承载件的半导体封装件的制法剖视图；
图2A至图2H是显示本发明的半导体封装件及其制法第一实施例的示意图；
图3A至图3C是显示本发明的半导体封装件及其制法第二实施例的剖视图；
图4A及图4B是显示本发明的半导体封装件及其制法第三实施例的剖视图；以及
图5是显示本发明的半导体封装件及其制法第四实施例的剖视图。
主要元件符号说明：
10 铜板
11 介电层
110 开口
12 焊料
13 第一薄铜层
14 第二铜层
141 终端
15 金属层
16 芯片
17 焊线
18 封装胶体
20 金属载具
21 第一阻层
210 开口
22 导电金属层
221 芯片座
222 电性连接终端
23 介电层
230 盲孔
24 导电层
25 第二阻层
250 开口
261 导电线路
262 导电柱
263 焊接材料
27 芯片
28 焊线
29 封装胶体
30 金属载具
300 镀层
31 第一阻层
310 开口
32 导电金属层
33 介电层
330 盲孔
361 导电线路
362 导电柱
37 芯片
38 焊线
380 导电元件
39 封装胶体
40 金属载具
42 导电金属层
43 介电层
480 导电元件
511 绝缘层
5110 开孔
561 导电线路
57 芯片
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图2A至图2H，是本发明的半导体封装件及其制法第一实施的剖面示意图。
如图2A所示，首先，制备如铜板(Cu Plate)的金属载具(Carrier)20，并于该金属载具20的一表面上敷设第一阻层21，该第一阻层21例如为光阻层(photo-resist)等，并通过曝光、显影的方式使该第一阻层21形成有外露出部分该金属载具20的贯穿开口210。
接着于该第一阻层开口210中形成导电金属层22，其中该导电金属层22包括有对应芯片位置的芯片座(die pad)221及供芯片与外部装置电性连接的电性连接终端(terminal)222。该导电金属层22的材料例如为金/镍/铜(Au/Ni/Cu)、镍/金(Ni/Au)、金/镍/金(Au/Ni/Au)、金/镍/钯/金(Au/Ni/Pd/Au)、金/钯/镍/钯(Au/Pd/Ni/Pd)等。
如图2B及图2C所示，移除该第一阻层21，并于该金属载具20上形成有导电金属层22的一侧覆盖一介电层23，该介电层23例如为玻纤浸树脂(Prepreg，PP)或ABF(Ajinomoto Build-up Film)，且利用如激光开孔技术以于该介电层23中形成多个盲孔(blind via)230，其中该盲孔230的开孔孔径约100微米，藉以外露出部分导电金属层22，避免现有技术于介电层中形成大尺寸开口(400微米)时所造成制程不便及成本增加问题。
如图2D及图2E所示，通过例如无电解电镀方式于该介电层23及外露于盲孔230的导电金属层22上形成一例如薄铜的导电层24，再以一第二阻层25(例如干膜)覆盖该导电层24，并经曝光、显影制程而形成有多个图案化的开口250。
接着，通过电镀制程，以于该外露出该第二阻层开口250的导电层24上形成导电线路261及于该盲孔230中形成导电柱262，并使该导电线路261通过该导电柱262而电性连接至该导电金属层22。
如此即可使该导电线路261及作为电性连接终端(terminal)222的导电金属层22利用导电柱262与该介电层23有效嵌合，减少现有技术的脱层问题发生。
如图2F所示，移除该第二阻层25及其所覆盖的导电层24部分。另于该导电线路261的终端复形成有如镍/金的焊接材料263。
如图2G及图2H所示，对应该导电金属层22中作为芯片座221部分的导电线路261上接置至少一芯片27，并使该芯片27通过焊线28电性连接至该导电线路261终端的焊接材料263。
接着形成一封装胶体29以包覆该芯片27及导电线路261，以及移除该金属载具20，藉以外露出该介电层23及导电金属层22。后续即可利用该作为电性连接终端(terminal)的外露导电金属层22，通过导电材料而供芯片27与外部装置电性连接。
通过前述的制法，本发明还提供一种半导体封装件，包括：导电金属层22；介电层23，覆盖该导电金属层22的一侧，其中该介电层23形成有盲孔230以外露出该部分该导电金属层22；导电线路261，形成于该介电层23上；导电柱262，形成于该盲孔230中，并使该导电线路261通过该导电柱262而电性连接至该导电金属层22；芯片27，电性连接至该导电线路261；以及封装胶体29，包覆该芯片27及导电线路261。
该导电线路261与该介电层23间及该导电柱262与该盲孔230间复包含有一导电层24。
该导电金属层22包括有对应芯片27位置的芯片座(die pad)221及供该芯片27与外部装置电性连接的电性连接终端(terminal)222。
因此本发明的半导体封装件及其制法主要是先在金属载具上敷设一第一阻层，并于该第一阻层中开设多个外露出该金属载具的开口，以于该开口中形成导电金属层，接着移除该第一阻层，并于该金属载具上具导电金属层的一侧覆盖一介电层，且于该介电层中形成盲孔(blind via)以外露出部分导电金属层，再于该介电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层，如此即可使该导电线路及作为电性连接终端(terminal)的导电金属层利用导电柱与该介电层有效嵌合，减少现有技术的脱层问题发生，再者于本发明中，该介电层中仅需形成小尺寸的盲孔，故可避免现有技术因形成大尺寸开口所造成制程不便及成本增加问题。之后即可将至少一芯片电性连接至该导电线路，且形成一包覆该芯片及导电线路的封装胶体，再移除该金属载具，藉以外露出该介电层及作为电性连接终端的导电金属层，进而形成不需芯片承载件的半导体封装件。
第二实施例
请参阅图3A至图3C，为本发明的半导体封装件及其制法第二实施例的剖视图。本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异在于形成导电金属层前，可先于第一阻层开口中形成与金属载具相同材料的镀层，以于移除该金属载具时，同时移除该镀层，藉以使该导电金属层内凹于该介电层中，以供接置导电元件。
如图3A所示，敷设一第一阻层31于金属载具30(例如为铜板)上，并于该第一阻层31的预定部位开设多个贯穿的开口310，以外露出该金属载具30，接着于该第一阻层开口310中先电镀形成有与该金属载具30相同材料(铜)的镀层300，再于该镀层300上电镀形成导电金属层32。
如图3B所示，移除该第一阻层31，并于该金属载具30上形成有导电金属层32的一侧覆盖一介电层33，并令该介电层33形成有盲孔(blind via)330以露出部分导电金属层32，且于该介电层33上形成导电线路361及于该盲孔330中形成导电柱362，并使该导电线路361通过该导电柱362而电性连接至该导电金属层32，从而将至少一芯片37通过焊线38电性连接至该导电线路361，再形成一包覆该芯片37及导电线路361的封装胶体39。
如图3C图所示，通过蚀刻制程移除该相同材料的金属载具30及镀层300，藉以外露出该介电层33及导电金属层32，并使该导电金属层32内凹于该介电层33中，以供接置如焊球的导电元件380，并使该导电元件380有效接着于该导电金属层32上。
第三实施例
请参阅图4A及图4B，为本发明的半导体封装件及其制法第三实施例的剖视图。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异是在选择导电金属层42的材料与金属载具40的材料相同，以于蚀刻移除该金属载具40时，同时蚀刻部分该导电金属层42，并控制该导电金属层42的蚀刻量(蚀刻约10微米的深度)，藉以使该导电金属层42内凹于介电层43中，以供导电元件480有效固着于该导电金属层42上。
第四实施例
请参阅图5，为本发明的半导体封装件及其制法第四实施例的剖视图。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异是在导电线路561上覆盖一例如拒焊层的绝缘层511，并令该绝缘层511形成有外露出部分导电线路561的开孔5110，以供芯片57以覆晶方式电性连接至该导电线路561。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以权利要求书的范围为依据。
Claims (20)
1、一种半导体封装件的制法，包括：
敷设第一阻层于一金属载具上，并于该第一阻层的预定部位开设多个贯穿的开口，以外露出该金属载具；
于该开口中形成导电金属层；
移除该第一阻层，并于该金属载具上形成有导电金属层的一侧覆盖一介电层，且令该介电层形成有盲孔以露出部分导电金属层；
于该介电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层；
将至少一芯片电性连接至该导电线路；
形成一封装胶体以包覆该芯片及导电线路；以及
移除该金属载具，藉以外露出该介电层及导电金属层。
2、根据权利要求1所述的半导体封装件的制法，其中，该第一阻层为光阻层，并通过曝光、显影的方式使该第一阻层形成有外露出部分该金属载具的贯穿开口。
3、根据权利要求1所述的半导体封装件的制法，其中，该导电金属层包括有对应芯片位置的芯片座及供芯片与外部装置电性连接的电性连接终端。
4、根据权利要求1所述的半导体封装件的制法，其中，该导电金属层的材料为金/镍/铜、镍/金、金/镍/金、金/镍/钯/金、金/钯/镍/钯的其中一者。
5、根据权利要求1所述的半导体封装件的制法，其中，该介电层为玻纤浸树脂及ABF的其中一者，且利用激光开孔技术以于该介电层中形成多个盲孔。
6、根据权利要求1所述的半导体封装件的制法，其中，该导电线路及导电柱的制法包括：
以无电解电镀方式于该介电层及外露于盲孔的导电金属层上形成一导电层；
以一第二阻层覆盖该导电层，并形成有多个图案化的开口；
通过电镀制程，以于外露出该第二阻层开口的导电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层；以及
移除该第二阻层及其所覆盖的导电层部分。
7、根据权利要求1所述的半导体封装件的制法，其中，该导电线路的终端复形成有焊接材料，且该芯片通过焊线电性连接至该导电线路终端的焊接材料。
8、根据权利要求1所述的半导体封装件的制法，其中，于形成该导电金属层前，先于第一阻层开口中形成与金属载具相同材料的镀层，以于移除该金属载具时，同时移除该镀层，藉以使该导电金属层内凹于该介电层中。
9、根据权利要求1所述的半导体封装件的制法，复包括于外露出介电层的导电金属层上接置导电元件。
10、根据权利要求1所述的半导体封装件的制法，其中，该导电金属层的材料与金属载具的材料相同，以于蚀刻移除该金属载具时，同时蚀刻部分该导电金属层，并控制该导电金属层的蚀刻量，以使该导电金属层内凹于介电层中。
11、根据权利要求1所述的半导体封装件的制法，其中，该导电线路上覆盖有一绝缘层，并令该绝缘层形成有外露出部分导电线路的开孔，以供芯片以覆晶方式电性连接至该导电线路。
12、一种半导体封装件，包括：
导电金属层；
介电层，覆盖该导电金属层的一侧，其中该介电层形成有盲孔以外露出部分该导电金属层；
导电线路，形成于该介电层上；
导电柱，形成于该盲孔中，并使该导电线路通过该导电柱而电性连接至该导电金属层；
芯片，电性连接至该导电线路；以及
封装胶体，包覆该芯片及导电线路。
13、根据权利要求12所述的半导体封装件，其中，该导电金属层包括有对应芯片位置的芯片座及供芯片与外部装置电性连接的电性连接终端。
14、根据权利要求12所述的半导体封装件，其中，该导电金属层的材料为金/镍/铜、镍/金、金/镍/金、金/镍/钯/金、金/钯/镍/钯的其中一者。
15、根据权利要求12所述的半导体封装件，其中，该介电层为玻纤浸树脂及ABF的其中一者，且利用激光开孔技术以于该介电层中形成多个盲孔。
16、根据权利要求12所述的半导体封装件，其中，该导电线路的终端复形成有焊接材料，且该芯片通过焊线电性连接至该导电线路终端的焊接材料。
17、根据权利要求12所述的半导体封装件，其中，该导电金属层内凹于该介电层中。
18、根据权利要求12所述的半导体封装件，复包括于外露出介电层的导电金属层上接置有导电元件。
19、根据权利要求12所述的半导体封装件，其中，该导电线路上覆盖有一绝缘层，并令该绝缘层形成有外露出部分导电线路的开孔，以供芯片以覆晶方式电性连接至该导电线路。
20、根据权利要求12所述的半导体封装件，其中，该导电线路与该介电层间及该导电柱与该盲孔间复包含有一导电层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101695489A CN101431031B (zh) | 2007-11-09 | 2007-11-09 | 半导体封装件及其制法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101695489A CN101431031B (zh) | 2007-11-09 | 2007-11-09 | 半导体封装件及其制法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101431031A true CN101431031A (zh) | 2009-05-13 |
| CN101431031B CN101431031B (zh) | 2010-06-02 |
Family
ID=40646322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101695489A Active CN101431031B (zh) | 2007-11-09 | 2007-11-09 | 半导体封装件及其制法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101431031B (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102774804A (zh) * | 2011-05-12 | 2012-11-14 | 矽品精密工业股份有限公司 | 具微机电元件的封装件及其制造方法 |
| CN102874745A (zh) * | 2011-07-11 | 2013-01-16 | 矽品精密工业股份有限公司 | 具微机电组件的封装结构的制法 |
| CN103208467A (zh) * | 2012-01-13 | 2013-07-17 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103208476A (zh) * | 2012-01-13 | 2013-07-17 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103579173A (zh) * | 2012-08-10 | 2014-02-12 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN104517895A (zh) * | 2013-10-02 | 2015-04-15 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN105575823A (zh) * | 2015-12-24 | 2016-05-11 | 南通富士通微电子股份有限公司 | 半导体器件扇出封装结构的制作方法 |
| CN105789066A (zh) * | 2016-05-09 | 2016-07-20 | 南通富士通微电子股份有限公司 | 一种半导体封装结构的制造方法 |
| CN107611098A (zh) * | 2016-07-12 | 2018-01-19 | 恒劲科技股份有限公司 | 电子封装件及其制法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040089470A1 (en) * | 2002-11-12 | 2004-05-13 | Nec Corporation | Printed circuit board, semiconductor package, base insulating film, and manufacturing method for interconnect substrate |
| CN100342526C (zh) * | 2003-08-22 | 2007-10-10 | 全懋精密科技股份有限公司 | 有电性连接垫金属保护层的半导体封装基板结构及其制法 |
-
2007
- 2007-11-09 CN CN2007101695489A patent/CN101431031B/zh active Active
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102774804A (zh) * | 2011-05-12 | 2012-11-14 | 矽品精密工业股份有限公司 | 具微机电元件的封装件及其制造方法 |
| CN102874745A (zh) * | 2011-07-11 | 2013-01-16 | 矽品精密工业股份有限公司 | 具微机电组件的封装结构的制法 |
| CN102874745B (zh) * | 2011-07-11 | 2015-05-20 | 矽品精密工业股份有限公司 | 具微机电组件的封装结构的制法 |
| CN103208476A (zh) * | 2012-01-13 | 2013-07-17 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103208467A (zh) * | 2012-01-13 | 2013-07-17 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103208467B (zh) * | 2012-01-13 | 2015-12-23 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103208476B (zh) * | 2012-01-13 | 2016-03-02 | 东琳精密股份有限公司 | 内嵌封装体的封装模块及其制造方法 |
| CN103579173A (zh) * | 2012-08-10 | 2014-02-12 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN103579173B (zh) * | 2012-08-10 | 2016-06-08 | 矽品精密工业股份有限公司 | 半导体封装件的制法 |
| CN104517895A (zh) * | 2013-10-02 | 2015-04-15 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN104517895B (zh) * | 2013-10-02 | 2018-01-23 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN105575823A (zh) * | 2015-12-24 | 2016-05-11 | 南通富士通微电子股份有限公司 | 半导体器件扇出封装结构的制作方法 |
| CN105789066A (zh) * | 2016-05-09 | 2016-07-20 | 南通富士通微电子股份有限公司 | 一种半导体封装结构的制造方法 |
| CN107611098A (zh) * | 2016-07-12 | 2018-01-19 | 恒劲科技股份有限公司 | 电子封装件及其制法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101431031B (zh) | 2010-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101431031A (zh) | 半导体封装件及其制法 | |
| TWI316749B (en) | Semiconductor package and fabrication method thereof | |
| TWI389220B (zh) | 半導體封裝件及其製法 | |
| US7399399B2 (en) | Method for manufacturing semiconductor package substrate | |
| TWI260079B (en) | Micro-electronic package structure and method for fabricating the same | |
| TWI404175B (zh) | 具電性連接結構之半導體封裝件及其製法 | |
| US8945994B2 (en) | Single layer coreless substrate | |
| CN101335217B (zh) | 半导体封装件及其制法 | |
| US9779940B2 (en) | Chip package | |
| CN100573865C (zh) | 半导体封装及其制造方法 | |
| CN101290917B (zh) | 焊接垫结构 | |
| CN102386106A (zh) | 部分图案化的引线框以及在半导体封装中制造和使用其的方法 | |
| JP2013065869A (ja) | 垂直に取り付けることのできるｉｃパッケージを作る方法 | |
| TWI413210B (zh) | 電子裝置封裝及製造方法 | |
| CN101192550A (zh) | 半导体封装件及其制法 | |
| US20150287669A1 (en) | Method of manufacturing resin-encapsulated semiconductor device, and lead frame | |
| US8742567B2 (en) | Circuit board structure and packaging structure comprising the circuit board structure | |
| CN103021969B (zh) | 基板、半导体封装件及其制法 | |
| US20080308951A1 (en) | Semiconductor package and fabrication method thereof | |
| US20090140419A1 (en) | Extended plating trace in flip chip solder mask window | |
| CN101383335B (zh) | 半导体封装基板及其制作方法 | |
| CN102446775A (zh) | 无载具的半导体封装件及其制造方法 | |
| CN102136459B (zh) | 封装结构及其制法 | |
| TW200826206A (en) | Semiconductor fabrication method and structure thereof | |
| CN1980530A (zh) | 电路板导电凸块结构的制法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |