CN101226962B - Hvmos及集成hvmos与cmos的半导体器件 - Google Patents

Abstract

本发明提供一种HVMOS及集成HVMOS与CMOS的半导体器件，该HVMOS包括衬底、沟道、栅极、源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间。本HVMOS充分利用CMOS已有的工艺，大大减化掩膜层数，具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低等优点。

Description

HVMOS及集成HVMOS与CMOS的半导体器件

技术领域

本发明涉及高压金属氧化物半导体晶体管(High Voltage Metal Oxide Semiconductor，HVMOS)及集成HVMOS与CMOS的半导体器件。

背景技术

互补型金属氧化物半导体晶体管(CMOS，Complementary Metal Oxide Semiconductor)器件被广泛应用于微电子领域。通常用于逻辑器件、存储器等。除CMOS外，许多能承受高于CMOS电压的高压半导体晶体管也被广泛应用于微电子工业领域。其中最为常见的是各种类型的横向扩散型金属氧化物半导体晶体管(LDMOS，Laterally Diffused Metal OxideSemiconductor)，除LDMOS外，还有漏极延长型金属氧化物半导体晶体管(EDMOS，ExtendedDrain Metal Oxide Semiconductor)，漏极两次扩散型金属氧化物半导体晶体管(DDD-MOS，Double Diffused Drain Metal Oxide Semiconductor)等等。以上所有这些不同类型的高压器件在本发明中将统称为高压金属氧化物半导体晶体管(HVMOS，High Voltage Metal OxideSemiconductor)。与CMOS一样，HVMOS也分为两类：一类是N型HVMOS，简称HVNMOS，另一类是P型HVMOS，简称HVPMOS。HVMOS通常用于微电子领域中的电源管理。电源管理是指一些电路组合用于控制电能的转换和输送到相应的负载。这个负载可以是任何芯片、系统或子系统，如微处理器芯片、浮点处理器、光学器件、微电机系统等。

CMOS工艺在数字技术的推动下，最小栅极线宽变得越来越小，氧化层厚度也相应越来越薄，这样做使得单位面积上CMOS集成度越来越高，同时也使得相应的CMOS速度越来越快。HVMOS通常由于击穿电压远远高于CMOS，通常采用相对CMOS来说落后几代的工艺。而且氧化层厚度也不同于标准的CMOS工艺。近几年来有一种趋势将CMOS和HVMOS集成到同一块半导体衬底上。由于CMOS和HVMOS有各自不同的工艺，把它们集成到一起并不容易。通常集成到一起的CMOS和HVMOS拥有各自不同的氧化层厚度，也有不同的最小栅极线宽。而且往往是HVMOS的最小栅极线宽比CMOS的要大几倍。

近来出现了一些HVMOS与CMOS拥有相同氧化层厚度的工艺，尽管如此，HVMOS的最小栅极线宽还是比CMOS大了几倍。例如将12伏的HVMOS集成到0.35微米的CMOS工艺中，0.35微米工艺的CMOS最小线宽是0.35微米，但集成于同一工艺的12伏HVMOS最小线宽则是2.2微米，比CMOS最小线宽大了7倍。当HVMOS最小栅极线宽比CMOS大时，说明该HVMOS并没有完全利用先进的CMOS工艺技术来优化HVMOS的指标。而只是完成了一个两套工艺的简单合并。由于HVMOS的沟道长，使得寄生电容大，这样的HVMOS驱动起来须耗费大量的能量，导通关闭的速度也非常慢，因而开关频率很低，如300千赫兹。另一方面，HVMOS的沟道长，使得沟道电阻大，单位面积也增大，设计同样导通电阻的HVMOS所占芯片面积很大。尽管旧线程的晶圆片很便宜，最终单位芯片的成本却不低。

发明内容

本发明的目的在于，提供一种新的HVMOS及集成HVMOS与CMOS的半导体器件。其设计能够充分利用CMOS的先进工艺来优化高压器件的各项性能指标，使得高压器件导通电阻小，寄生电容低，开关速度快，开关频率高，成本低。

本发明提供的HVMOS，包括一半导体衬底/外延层，一位于该衬底/外延层表面的沟道，以及位于该沟道上的一栅极，其特征在于还包括：一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极及所述另一源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且不完全包含该沟道；一与所述源/漏极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全保含所述反向掺杂阱所没有包含的沟道部分。

本发明还提供一种集成HVMOS与CMOS的半导体器件，包括设于一半导体衬底/外延层上一CMOS和一HVMOS，所述CMOS包括一NMOS和一PMOS，所述HVMOS包括一HVNMOS和一HVPMOS，其特征在于所述HVNMOS和所述HVPMOS分别包括：一位于该衬底/外延层表面的沟道；位于该沟道上的一栅极；一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且不完全包含该沟道；一与所述源/漏极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全保含所述反向掺杂阱所没有包含的沟道部分。

本发明也同时描述了如何将本HVMOS与CMOS工艺集成。从工艺流程可以看出，本HVMOS充分利用CMOS(BiCMOS)已有的工艺，优化高压器件的性能指标，使得此种新型HVMOS具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低，耐压高等优点。

附图说明

图1到图13为制成本发明半导体HVMOS及集成HVMOS与CMOS半导体器件的主要工艺流程剖面图；

图14为单边高压的HVPMOS和HVNMOS，建在P型衬底/外延层上的示意图。

图15为单边高压的HVPMOS和HVNMOS，建在N型衬底/外延层上的示意图。

图16为图14所示器件变成源极和漏极都能承受高压的对称器件结构示意图。

图17为图15所示器件变成源极和漏极都能承受高压的对称器件结构示意图。

具体实施方式

实施例一

一种HVMOS如图14所示，既可是一HVPMOS也可是一HVNMOS，位于一半导体衬底/外延层211上，所述HVPMOS和HVNMOS各自包括一位于该衬底/外延层211表面的沟道，以及位于该沟道上的一栅极270。所述HVPMOS还包括：一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区251和一紧挨着该轻掺杂区251的重掺杂区261；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区256和一紧挨着该另一轻掺杂区256的重掺杂区261，该另一轻掺杂区256与所述轻掺杂区251掺杂类型相同；一与所述源/漏极掺杂类型相反的反向掺杂阱241，该反向掺杂阱241位于该沟道下方且不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱235，该另一反向掺杂阱235位于所述另一源/漏极的另一轻掺杂区256和所述反向掺杂阱241之间，且完全包含所述反向掺杂阱241所不包含的沟道部分。所述HVNMOS还包括：一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区252和一紧挨着该轻掺杂区252的重掺杂区262；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区257和一紧挨着该另一轻掺杂区257的重掺杂区262，该另一轻掺杂区257与所述轻掺杂区252掺杂类型相同；一与所述源/漏极掺杂类型相反的反向掺杂阱242，该反向掺杂阱242位于该沟道下方且不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱243，该另一反向掺杂阱243位于所述另一源/漏极的另一轻掺杂区257和所述反向掺杂阱242之间，且完全包含所述反向掺杂阱242所不包含的沟道部分；一与所述源/漏极掺杂类型相同的同向掺杂阱235，该同向掺杂阱235完全包含所述源/漏极的所述轻掺杂区252和所述重掺杂区262，所述另一源/漏极的所述另一轻掺杂区257和所述重掺杂区262，所述反向掺杂阱242，所述另一反向掺杂阱243。

图14示出所述HVMOS在P型衬底/外延层211上实现。HVPMOS和HVNMOS的沟道位于该P型衬底/外延层211表面，所述HVPMOS的源/漏极是P型轻掺杂区251和P型重掺杂区261，所述HVPMOS的另一源/漏极是P型另一轻掺杂区256和P型重掺杂区261，所述HVPMOS的反向掺杂阱241是N型阱，所述HVPMOS的另一反向掺杂阱235是N型阱，其掺杂浓度低于所述反向掺杂阱241。所述HVNMOS的源/漏极是N型轻掺杂区252和N型重掺杂区262，所述HVNMOS的另一源/漏极是N型另一轻掺杂区257和N型重掺杂区262，所述HVNMOS的反向掺杂阱242是P型阱，所述HVNMOS的另一反向掺杂阱243是P型阱，其掺杂浓度低于所述反向掺杂阱242，所述HVNMOS的同向掺杂阱235是N型，其掺杂浓度低于所述HVNMOS的另一反向掺杂阱243。

如图14，当衬底/外延层211为P型时，所述HVPMOS已通过N型反向掺杂阱235与P型衬底/外延层211上的其它元器件隔离，而HVNMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图14所示，该HVNMOS已经通过N型同向掺杂阱235与P型衬底/外延层211上的其它元器件隔离。如HVNMOS没有被所述N型同向掺杂阱235所包围，则所述HVNMOS的P型另一反向掺杂阱243与P型衬底/外延层连在一起，为非隔离HVNMOS。

此外，本实施例中HVPMOS和HVNMOS既可以是非对称的，也可以是对称的。图14所示的是非对称的HVPMOS和非对称的HVNMOS。对称的结构如图16所示，当HVPMOS的所述源/漏极的轻掺杂区与所述另一源/漏极的另一轻掺杂区为同一掺杂区256，且HVPMOS的所述源/漏极的重掺杂区261离栅极270的距离与HVPMOS的所述另一源/漏极的重掺杂区261离栅极270的距离相同时即为对称的HVPMOS。同理，当HVNMOS所述源/漏极的轻掺杂区与所述另一源/漏极的另一轻掺杂区为同一掺杂区257，且HVNMOS所述源/漏极的重掺杂区262离栅极270的距离与HVNMOS所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称的HVNMOS。

如图16所示，对称的HVPMOS已通过N型反向掺杂阱235与P型衬底/外延层211上的其它元器件隔离，而对称的HVNMOS既可以是隔离的，也可以是非隔离的。隔离的结构如图16所示，HVNMOS通过N型阱235与P型衬底/外延层211上的其它元器件隔离，如对称的HVNMOS没有被所述N型掺杂阱235所包围，则为对称非隔离HVNMOS。

上述HVMOS也可以在N型衬底/外延层上实现。如图15所示，在所述N型衬底/外延层212上，HVPMOS和HVNMOS的沟道位于该N型衬底/外延层212表面。所述HVPMOS的源/漏极是P型轻掺杂区251和P型重掺杂区261，所述HVPMOS的另一源/漏极是P型另一轻掺杂区256和P型重掺杂区261，所述HVPMOS的反向掺杂阱241是N型阱，所述HVPMOS的另一反向掺杂阱236是N型阱，其掺杂浓度低于所述反向掺杂阱241。所述HVNMOS的源/漏极是N型轻掺杂区252和N型重掺杂区262，所述HVNMOS的另一源/漏极是N型另一轻掺杂区257和N型重掺杂区262，所述HVNMOS的反向掺杂阱242是P型阱，所述HVNMOS的另一反向掺杂阱244是P型，其掺杂浓度低于所述反向掺杂阱242。

如图15，当外延层为N型时，所述HVNMOS已通过P型反向掺杂阱244与同衬底/外延层212上的其它元器件隔离，而HVPMOS既可以是隔离的，也可以是非隔离的。隔离的结构如图15所示，还包括包围所述HVPMOS所述源/漏极的所述轻掺杂区251和所述重掺杂区261，所述另一源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241，所述另一反向掺杂阱236的同向掺杂阱244。如HVPMOS没有被所述同向掺杂阱244包围，则为非隔离HVPMOS。

同样在N型外延层上的HVNMOS和HVPMOS既可以是非对称的，也可以是对称的。图15所示是非对称的HVNMOS和非对称的HVPMOS。对称的结构如图17所示，当HVPMOS所述源/漏极的所述轻掺杂区与所述另一源/漏极的所述另一轻掺杂区为同一掺杂区256，且HVPMOS所述源/漏极的重掺杂区261离栅极270的距离与HVPMOS所述另一源/漏极的重掺杂区261离栅极270的距离相同时即为对称的HVPMOS。同理，当HVNMOS所述源/漏极的所述轻掺杂区与所述另一源/漏极的所述另一轻掺杂区为同一掺杂区257，且HVNMOS所述源/漏极的重掺杂区262离栅极270的距离与HVNMOS所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称的HVNMOS。

当衬底/外延层212为N型时，对称的HVNMOS已通过P型反向掺杂阱244与同衬底/外延层212上的其它元器件隔离，而对称的HVPMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图17所示，还包括包围所述HVPMOS所述源/漏极的所述轻掺杂区256和所述重掺杂区261，所述另一源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241，所述另一反向掺杂阱236的同向掺杂阱244。如对称的HVPMOS没有被所述同向掺杂阱244包围，则为对称非隔离HVPMOS。

实施例二

如图14所示，一种集成HVMOS与CMOS的半导体器件，包括设于一半导体衬底/外延层211上一CMOS和一HVMOS，所述CMOS既可是一NMOS也可是一PMOS，还可是两者都包括，所述HVMOS既可是一HVNMOS和也可是一HVPMOS，还可是两者都包括。其特征在于所述PMOS和所述NMOS分别包括：

一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270，

一源/漏极，该源/漏极包含一轻掺杂区251、252和紧挨着该轻掺杂区251、252的重掺杂区261、262，

一与所述源/漏极掺杂类型相反的反向掺杂阱241、242。

其特征还在于所述HVPMOS和所述HVNMOS分别包括：

一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270，

一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区251、252和一紧挨着该轻掺杂区251、252的重掺杂区261、262；

另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区256、257和一紧挨着该另一轻掺杂区256、257的重掺杂区261、262；

一与所述源/漏极掺杂类型相反的反向掺杂阱241、242，该反向掺杂阱241、242位于该沟道下方且不完全包含该沟道；

一与所述源/漏极掺杂类型相反的另一反向掺杂阱235、243，该另一反向掺杂阱235、243位于所述另一源/漏极的另一轻掺杂区256、257和所述反向掺杂阱241、242之间，且完全包含所述反向掺杂阱241、242所不包含的沟道部分。

如图14所示，所述HVPMOS和所述PMOS具有相同掺杂分布的反向掺杂阱241。

如图14所示，所述HVNMOS和所述NMOS具有相同掺杂分布的反向掺杂阱242。

下面将详细描述本发明上述二实施例的制造过程。必须指出的是本发明所提供的器件的结构可通过许多不同的工艺方式来实现。这里所描述的实现方法只是其中的一种方法，该方法不应该构成对本发明的限制。

本发明的描述以在电源管理中的应用为背景，但是任何其它的将此高压器件和此低压器件集成在一起的应用都将属本发明所涵盖的范围。本发明所指的低压器件是指被选用的CMOS工艺中所采用的标准工作电压器件，而高压器件是指漏极或/和源极能承受比标准电压高的器件。栅极电压不限，可以是与标准CMOS工艺相同的电压，或者比标准CMOS工艺更高或更低的电压。只要漏极/源极电压高于标准电压即为本实施例所指的高压器件。例如，当选用0.18微米CMOS工艺时，标准器件的漏极/源极工作电压为1.8伏，这属于本发明所指的低压器件。而高压器件是指漏极/源极所承受的电压高于1.8伏的器件，无论栅极所能承受的最高电压是高于、低于或等于1.8伏。

图1到图13是制成本发明HVMOS器件的主要工艺流程剖面图。根据半导体行业的惯例，本发明所有剖面图都不是按比例画的。下面对工艺的描述只是抓住实现本器件结构的主要的工艺步骤。本领域的技术人员应当知道其中未提及的非主要步骤，这些非主要工艺步骤的未提及不应构成对本发明的限制。本工艺流程说明以P型衬底为例，器件在N型衬底或外延层上的流程与此类似，不再一一说明。

图1显示P型衬底211在完成隔离槽225工艺后的剖面图。常用形成隔离槽225的方法有两种。一种是浅槽隔离(Shallow Trench Isolation，STI)，另一种是基本的局部区域氧化隔离技术(Local Oxidation Of Silicon，LOCOS)。本实施例中以STI为例。先通过一掩膜光刻定位出隔离槽的位置，然后形成浅槽，之后清除光刻胶材料及表面氧化层，再向浅槽内注入介质材料(通常是氧化物或氮化物)将浅槽填平。此处所提到的光刻定位是半导体制作过程中常用的一道工艺。它是先将半导体表面均匀涂上光刻胶材料，然后通过掩膜将无需掩膜的地方的光刻胶材料暴光后，再清除暴光的光刻胶材料，而留下的光刻胶材料用于下一道工艺的掩膜。由于该光刻定位是半导体制作过程中常用的工艺，在下述工艺中不再一一详述其过程。图1显示形成隔离槽后，衬底211被分成4个区域，它们之间由隔离槽分隔。这4个区域将分别形成不同的器件：PMOS、NMOS、HVPMOS和HVNMOS。其中PMOS和NMOS是CMOS工艺中所提供的标准器件，属于本实施例所定义的低压器件。这些器件主要是用于各种各样的电路设计，如控制器、信号处理器等。而HVPMOS和HVNMOS是本实施例中所定义的高压器件。通常用于功率转换电路，功率器件的驱动电路，静电放电(ESD)电路中，有时也可用于控制电路中。

图2显示半导体工艺完成深层N型阱235后的剖面图。在图1的基础上光刻定位出需要深层N型阱235的地带，进行N型杂质注入，形成深层N型阱235。为了简化工艺，HVPMOS与HVNMOS共用同一个深层N型阱235，这样只需一次掩膜。HVPMOS和HVNMOS的深层N型阱也可采用不同的杂质分布以优化各自的性能，那样需经过两次掩膜来分别形成各自的深层N型阱。

图3显示半导体工艺完成高压P型阱243后的剖面图。在图2的基楚上光刻定位出需要高压P型阱243的地带，进行P型杂质注入，形成高压P型阱243。高压P型阱243是形成HVPMOS的重要一步。

图4显示半导体工艺完成P型阱242步骤后的剖面图。先由掩膜光刻定位出需要P型阱242的地方，然后通过P型杂质注入形成P型阱242。P型阱242是形成NMOS和HVNMOS的重要一步。图中显示对NMOS而言，这个P型阱是注入到前面提到的P型衬底211上，对HVNMOS而言，这个P型阱242是注入到前面提到的深层N型阱235内。通常高压P型阱243的杂质浓度高于深层N型阱235和衬底211的杂质浓度，但低于P型阱242的杂质浓度。通常进行完P型阱杂质注入后用同样的P型阱掩膜马上进行域值电压调整的杂质注入。NMOS和HVNMOS可以有不同的P型阱杂质分布，但为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。

图5显示半导体工艺完成N型阱241步骤后的剖面图。先由掩膜光刻定位出需要N型阱241的地方，然后通过N型杂质注入形成N型阱241。N型阱241是形成PMOS和HVPMOS的重要一步。图中显示对PMOS而言，这个N型阱是注入到前面提到的P型衬底211上，对于HVPMOS而言，这个N型阱241是注入到前面提到的深层N型阱235内。通常N型阱的241杂质浓度高于深层N型阱235和衬底211的杂质浓度。通常进行完N型阱241杂质注入后，用同样的N型阱掩膜立即进行域值电压调整的杂质注入。PMOS和HVPMOS可以有不同的N型阱杂质分布，但同样为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。

上述图4和图5的工艺顺序可以互换。

图6显示出半导体工艺在完成栅极270后的剖面图。先氧化形成栅极介质层275至指定厚度。介质层通常材料是二氧化硅。其它常用介质材料也属本发明所涵盖的范围。为了简化工艺，提高开关频率，高压器件HVPMOS和HVNMOS的栅极介质厚度最好和低压器件PMOS和NMOS的栅极介质厚度一致。这样只须经过一次氧化过程即可完成。有时需要高压器件HVPMOS或HVNMOS的栅极介质厚度高于低压器件PMOS和NMOS的栅极介质厚度。这时则需要进行两次氧化。在这种情况下，可先氧化形成厚的栅极介质，然后通过一掩膜光刻定位出需要薄的栅极介质的区域。腐蚀掉该区域的介质，清除光刻胶材料，再氧化形成薄的栅极介质。有时高压器件HVPMOS或HVNMOS的栅极介质由于厚度过高，需在这一步进行一次域值电压调整杂质注入。栅极氧化层形成后，将多晶硅沉淀到栅极介质275上，然后用适当的杂质种类将多晶硅掺杂成N型或P型。然后通过高温退火以激活掺杂。最后用一掩膜来定位栅极270。

图7显示半导体工艺完成N型低压轻掺杂区252和P型低压轻掺杂区后251的剖面图。它们的位置分别由各自的掩膜光刻定位来确定。然后通过杂质注入而形成。注入N型杂质形成该N型低压轻掺杂区252，注入P型杂质形成该P型低压轻掺杂区251。图中所示HVPMOS和HVNMOS只有一边注入低压掺杂区，因为此工艺介绍的时形成单边高压的高压器件。当需形成双边高压的高压器件时，低压掺杂区则不注入HVPMOS和HVNMOS内。

图8显示半导体工艺形成N型高压轻掺杂区257和P型高压轻掺杂区256后的剖面图。N型高压轻掺杂区257和P型高压轻掺杂区256的位置和宽度分别由各自的掩膜光刻定位来确定，然后通过杂质注入而形成。N型高压轻掺杂区257注入N型杂质，P型高压轻掺杂区256注入P型杂质。通常高压轻掺杂区257、256比低压轻掺杂区252、251的掺杂浓度要低。这个N型高压轻掺杂区257是形成HVNMOS重要的一步，它使得HVNMOS这一极能承受高于NMOS源极/漏极所能承受的电压。这个极通常是HVNMOS的漏极，但也可是源极。当漏极和源极同时都需要高压时，则漏极和源极都得引入这个高压轻掺杂区257。P型高压轻掺杂区256是形成HVPMOS重要的一步。它使得HVPMOS此极能承受高于PMOS源极/漏极所能承受的电压。这个极通常是HVPMOS的漏极，但也可是源极。当漏极和源极同时都需要高压时，则漏极和源极都得引入这个高压轻掺杂区256。

图9显示半导体工艺形成栅极侧墙结构271后的剖面图。栅极侧墙结构271通常是氧化栅极多晶硅后紧跟着腐蚀掉栅极多晶硅表层的一部分氧化硅而形成。本领域中其它形成栅极侧墙结构271的方式也属于本发明的范围之内。

图10显示半导体工艺形成NMOS和HVNMOS源/漏极重掺杂区262后的剖面图。它们由掩膜光刻定位然后通过N型杂质注入而形成。对于NMOS来说，这个重掺杂区262形成NMOS的源/漏极，对于HVNMOS来说，重掺杂区262和紧挨着的轻掺杂区252形成一个低压的源/漏极，重掺杂区262和紧挨着的另一轻掺杂区257形成一个高压的源/漏极。通常为了简化工艺，如图10所示，低压器件NMOS源/漏极的重掺杂区具有和高压器件HVNMOS源/漏极的重掺杂区相同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVNMOS源/漏极的重掺杂区可以拥有和低压器件NMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。

图11显示半导体工艺形成PMOS和HVPMOS源/漏极重掺杂区261后的剖面图。它们由掩膜光刻定位然后通过P型杂质注入而形成。对于PMOS来说，这个重掺杂区261形成PMOS的源/漏极，对于HVPMOS来说，重掺杂区261和紧挨着的轻掺杂区251形成一个低压的源/漏极，重掺杂区261和紧挨着的另一轻掺杂区256形成一个高压的源/漏极。通常为了简化工艺，如图11所示，低压器件PMOS源/漏极的重掺杂区具有和高压器件HVPMOS源/漏极的重掺杂区相同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVPMOS源/漏极的重掺杂区可以拥有和低压器件PMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。

图10和图11的工艺顺序可以互换。

图12显示半导体工艺形成金属硅化物层268后的剖面图。首先通过一掩膜光刻定位NMOS、PMOS、HVNMOS、HVPMOS中源极、漏极、栅极需要形成金属硅化物层的部分，然后将表面的介质腐蚀掉，沉淀金属材料(通常是铝)到硅表面，最后高温退火。与硅表面接触的金属在高温退火时与硅发生化学反应形成一层金属硅化物层268。然后将其余没有发生反应的金属腐蚀掉。

图13显示半导体工艺形成第一层金属连接口后的剖面图。先将完成上述步骤后的衬底全部沉淀一层介质，然后通过一掩膜光刻定位出需要打开第一层金属连接口的地方。将该处的介质腐蚀掉而形成图13中的介质280。

图14显示上述器件形成第一层金属连接285后的剖面图。将完成上述步骤后的衬底沉淀一层金属材料(通常是铝)然后通过一掩膜光刻定位出不需要金属的地方，将该处金属腐蚀掉，清除光刻胶材料后，留下来的金属形成第一层金属连接层285。图13和图14的工艺过程可以重复许多次以形成多层金属连接。通常半导体流程拥有1到7层金属连接。

图14中HVPMOS的深层N型阱235与N型阱241使用不同的掩膜来进行水平定位。图中显示深层N型阱235把N型阱241从旁边到下面全包了，实际上无须全包也可以。只须深层N型阱235和N型阱241相接即可。这样的话既能保证深层N型阱235的电位通过N型阱241与外界电路接触，不至于使该处的电位浮空，又能保证深层N型阱235能完全包含N型阱241所没有包含的沟道部分。通常深层N型阱235要比N型阱241深许多，杂质浓度也要轻许多。这个深层N型阱235与P型重掺杂区261及P型轻掺杂区256形成一个二极管。该二极管的击穿电压决定该HVPMOS的最大击穿电压，该二极管的结电容决定该HVPMOS的输出电容。为了增大击穿电压，减小输出电容，深层N型阱235杂质浓度要越低越好，深度越深越好；P型轻掺杂区256杂质浓度也要越低越好，深度越深越好。此HVPMOS的沟道由两部分组成：一是N型阱241所包含的部分，如图14中PLa所示的部分，另一是N型阱241所不包含的部分，如图14中PLb所示的部分。由于深层N型阱235的掺杂浓度比N型阱要低许多，PLb部分沟道的阈值电压要比PLa部分沟道的阈值电压低，因此最终该器件的阈值电压由PLa部分沟道来决定。图14中N型阱241与标准PMOS工艺中的N型阱一样，不但可以节省一N型阱掩膜，而且可以确保该HVPMOS的阈值电压与标准PMOS相近。此类HVPMOS栅极的最小线宽由沟道的齐纳击穿(Punch Through)电压决定。由于N型阱241杂质浓度通常比深层N型阱235高出几十倍甚至上百倍以上，可以将HVPMOS轻掺杂区256杂质浓度设计成比深层N型阱235高但仍比N型阱241低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区256。如图14所示，HVPMOS的最小栅极线宽PLc由两部分组成：PLa和PLb。PLa是N型阱241所包含的沟道长度，PLb是N型阱241所不包含的沟道长度。由于N型阱采用和标准CMOS工艺一样的掺杂浓度高的阱，PLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVPMOS的沟道不象CMOS一样是自对准(Selfaligned)的，而是通过一掩膜来定位的，PLa最小需要工艺的最小栅极线宽加上对准误差(Misalignment Tolerence)。以0.18微米工艺为例，最小线宽为0.18微米，对准公差(Misalignment)为0.1微米，所以PLa最小可为0.28微米。PLb是深层N型阱235所包含的沟道部分。由于深层N型阱241掺杂浓度极低，虽然增加PLb能使这一区域承受更大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的话可以使PLb做得非常小。PLb的最小尺寸由N型阱241横向扩散的距离来定。由于在小线程CMOS工艺中N型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距离也非常小，以0.18微米工艺为例，PLb可以做到0.15微米以内。由此可见这类HVPMOS最小线宽PLc可以做到0.28+0.15＝0.43微米。比传统的HVPMOS最小栅极线宽2.2微米要小5倍以上。本发明中的HVPMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减小了栅极270到源极的电容，又由于深层阱235可以做到杂质浓度很低，而且很深，不但增大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVPMOS具有沟道短，导通电阻小，寄生电容小的优点。由于寄生电容小，用此HVPMOS做开关器件能做到开关速度快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本低.

图14中HVNMOS的深层P型阱243与P型阱242使用不同的掩膜来进行水平定位。图中显示深层P型阱243把P型阱242从旁边到下面全包了，实际上无须全包也可以。只须深层P型阱243和P型阱242相接即可。这样的话既能保证深层P型阱243的电位通过P型阱242与外届电路接触，不至于使该处的电位浮空，又能保证深层P型阱243完全包含P型阱242所没有包含的沟道部分。通常深层P型阱243要比P型阱242深许多，杂质浓度也要轻许多。这个深层P型阱243与N型重掺杂区262及N型轻掺杂区257形成一个二极管。该二极管的击穿电压决定该HVNMOS的最大击穿电压，该二极管的结电容决定该HVNMOS的输出电容。为了增大击穿电压，减小输出电容，深层P型阱243杂质浓度要越低越好，深度越深越好；N型轻掺杂区257杂质浓度也要越低越好，深度越深越好。此HVNMOS的沟道由两部分组成：一是P型阱242所包含的部分，如图14中NLa所示的部分，另一是P型阱242所不包含的部分，如图14中NLb所示的部分。由于深层P型阱243的掺杂浓度比P型阱要低许多，NLb部分沟道的阈值电压要比NLa部分沟道的阈值电压低，因此最终该器件的阈值电压由NLa部分沟道来决定。图14中P型阱242与标准NMOS工艺中的P型阱一样，不但可以节省一P型阱掩膜，而且可以确保该HVNMOS的阈值电压与标准NMOS相近。此类HVNMOS栅极的最小线宽由沟道的齐纳击穿(Punch Through)电压决定。由于P型阱242杂质浓度通常比深层P型阱243高出几十倍甚至上百倍以上，可以将HVNMOS轻掺杂区257杂质浓度设计成比深层P型阱243高但仍比P型阱242低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区257。如图14所示，HVNMOS的最小栅极线宽NLc由两部分组成：NLa和NLb。NLa是P型阱242所包含的沟道长度，NLb是P型阱242所不包含的沟道长度。由于P型阱采用和标准CMOS工艺一样的掺杂浓度高的阱，NLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVNMOS的沟道不象CMOS一样是自对准的(Selfaligned)，而是通过一掩膜来定位的，NLa最小需要工艺的最小栅极线宽加上对准误差(Misalignment Tolerence)。以0.18微米工艺为例，最小线宽为0.18微米，对准公差(Misalignment)为0.1微米，所以NLa最小可为0.28微米。NLb是深层P型阱243所包含的沟道部分。由于深层P型阱243掺杂浓度极低，虽然增加NLb能使这一区域承受更大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的话可以使NLb做得非常小。NLb的最小尺寸由P型阱242横向扩散的距离来定。由于在小线程CMOS工艺中P型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距离也非常小，以0.18微米工艺为例，NLb可以做到0.15微米以内。由此可见这类HVNMOS最小线宽NLc可以做到0.28+0.15＝0.43微米。比传统的HVNMOS最小栅极线宽2.2微米要小5倍以上。本发明中的HVNMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减小了栅极270到源极的电容，又由于深层阱243可以做到杂质浓度很低，而且很深，不但增大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVNMOS具有沟道短，导通电阻小，寄生电容小的优点。由于寄生电容小，用此HVNMOS做开关器件能做到开关速度快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本低.

上述HVMOS器件工作原理，设计要点及性能优势的分析以图14所示P型衬底/外延层为例，当器件如图15所示建在N型衬底/外延层上时，以及如图16、17所示，器件为对称的双边高压结构时，器件工作原理，设计要点及性能优势的分析同上，这里不再一一列举。

以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在于使本领域内的技术人员能够了解本发明的内容并据以实施，当不能仅以本实施例来限定本发明的专利范围，即凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。

Claims (10)

1.一HVMOS，包括一半导体衬底，一位于该衬底表面的沟道，以及位于该沟道上的一栅极，其特征在于还包括：

一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的低压轻掺杂区和一紧挨着该低压轻掺杂区的重掺杂区；

另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的高压轻掺杂区和一紧挨着该高压轻掺杂区的重掺杂区；其中，该高压轻掺杂区比该低压轻掺杂区的掺杂浓度低；

一与所述源/漏极及所述另一源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部分该沟道,但不完全包含该沟道；

一与所述源/漏极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的高压轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道部分，其中，所述另一反向掺杂阱的掺杂浓度低于所述反向掺杂阱的掺杂浓度。

2.根据权利要求1所述的HVMOS，其特征在于：所述源/漏极的该低压轻掺杂区是P型轻掺杂区，所述源/漏极的重掺杂区是P型重掺杂区，所述另一源/漏极的该高压轻掺杂区是P型轻掺杂区，所述另一源/漏极的重掺杂区是P型重掺杂区，所述反向掺杂阱是N型阱，所述另一反向掺杂阱是N型阱。

3.根据权利要求2所述的HVMOS，其特征在于：还包括包围所述源/漏极、所述另一源/漏极、所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同向掺杂阱。

4.根据权利要求1所述的HVMOS，其特征在于：所述源/漏极的该低压轻掺杂区是N型轻掺杂区，所述源/漏极的重掺杂区是N型重掺杂区，所述另一源/漏极的该高压轻掺杂区是N型轻掺杂区，所述另一源/漏极的重掺杂区是N型重掺杂区，所述反向掺杂阱是P型阱，所述另一反向掺杂阱是P型阱。

5.根据权利要求4所述的HVMOS，其特征在于：还包括包围所述源/漏极，所述另一源/漏极、所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同向掺杂阱。

6.一种集成HVMOS与CMOS的半导体器件，包括设于一半导体衬底上的一CMOS、一HVNMOS和一HVPMOS，其特征在于该HVNMOS和该HVPMOS分别包括：

一位于该衬底表面的沟道以及位于该沟道上的栅极，

一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的低压轻掺杂区和一紧挨着该低压轻掺杂区的重掺杂区；

另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的高压轻掺杂区和一紧挨着该高压轻掺杂区的重掺杂区；其中，该高压轻掺杂区比该低压轻掺杂区的掺杂浓度低；

一与所述源/漏极及所述另一源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部分该沟道但不全部包含该沟道；

一与所述源/漏极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的该高压轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道部分，其中，所述另一反向掺杂阱的掺杂浓度低于所述反向掺杂阱的掺杂浓度。

7.根据权利要求6所述的集成HVMOS与CMOS的半导体器件，其特征在于：所述CMOS包括一NMOS和一PMOS，该HVNMOS的源/漏极的重掺杂区的掺杂浓度比该NMOS源/漏极的重掺杂区的掺杂浓度低。

8.根据权利要求6所述的集成HVMOS与CMOS的半导体器件，其特征在于：所述CMOS包括一NMOS和一PMOS，该HVPMOS的源/漏极的重掺杂区的掺杂浓度比该PMOS源/漏极的重掺杂区的掺杂浓度低。

9.根据权利要求6所述的集成HVMOS与CMOS的半导体器件，其特征在于：所述CMOS包括一NMOS和一PMOS，所述NMOS和所述PMOS均包括有沟道和沟道下的阱，该HVNMOS的所述反向掺杂阱与该NMOS沟道下的阱具有相同的掺杂分布。

10.根据权利要求6所述的集成HVMOS与CMOS的半导体器件，其特征在于：所述CMOS包括一NMOS和一PMOS，所述NMOS和所述PMOS均包括有沟道和沟道下的阱，该HVPMOS的所述反向掺杂阱与该PMOS沟道下的阱具有相同的掺杂分布。

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