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CN101211792A - 半导体封装件及其制法与堆叠结构 - Google Patents

半导体封装件及其制法与堆叠结构 Download PDF

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CN101211792A CNA200610156691XA CN200610156691A CN101211792A CN 101211792 A CN101211792 A CN 101211792A CN A200610156691X A CNA200610156691X A CN A200610156691XA CN 200610156691 A CN200610156691 A CN 200610156691A CN 101211792 A CN101211792 A CN 101211792A
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substrate
semiconductor
chip
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蔡和易
黄建屏
萧承旭
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Siliconware Precision Industries Co Ltd
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Siliconware Precision Industries Co Ltd
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Abstract

本发明公开了一种半导体封装件及其制法与堆叠结构，是提供一具多个基板的基板模块片，以于各该基板上接置并电性连接半导体芯片及多个导电凸块，接着进行封装制造过程，以于该基板模块片上形成包覆该半导体芯片及导电凸块的封装体，并使该导电凸块的端部外露出该封装体顶面，其后沿各该基板间进行切割，以形成多个封装体顶面外露有导电凸块端部的半导体封装件，从而供另一半导体封装件通过导电元件而堆叠并电性连接至外露出该封装体顶面的导电凸块端部，避免现有半导体封装件堆叠结构中封装树脂污染焊垫、电性连接的I/O数目少、无充足空间可供设置无源元件及容易发生翘曲等问题。

Description

半导体封装件及其制法与堆叠结构
技术领域
本发明涉及一种半导体封装件及其制法，尤其涉及一种可供多个封装结构进行堆叠的半导体封装件及其制法与堆叠结构。
背景技术
电子产品在小型化之余，仍要求性能与处理速度的提升。提升性能与处理速度的较佳方法，不外乎是增加半导体封装件中的芯片数量或尺寸，但是供芯片接置的基板上所能使用的面积往往无法供多个芯片水平设置或较大尺寸的芯片的置放。故而，目前的发展乃着眼于多个封装件上下堆叠的堆叠式多封装件模块(Package on Package，POP)。
参阅图1，美国专利第5,222,014号揭示一种半导体封装件的POP堆叠结构，其提供一上表面设置有多个堆叠焊垫(stacked pad)110的球栅阵列(BGA)基板11，以在该基板11上接置半导体芯片10并形成包覆该半导体芯片10的封装体13，以形成下层半导体封装件101，接着将一完成封装的上层半导体封装件102通过焊球14而接置并电性连接至该下层半导体封装件101的基板表面的堆叠焊垫110上，藉以形成一半导体封装件的POP堆叠结构。
然而，由于前述该上层半导体封装件与下层半导体封装件是藉焊球回焊而电性连接，而该焊球高度H一般为0.5mm，如此将限制下层半导体封装件的封装体的高度h必须小于焊球高度H，即该封装体的高度h正常大约在0.3mm以下，然而封装体过低的高度会影响到用以电性连接芯片至基板的焊线的焊线品质，导致下层半导体封装件的可靠性不佳。
另外，该下层半导体封装件的封装体距离最近焊垫的距离至少须为0.25mm，以减少形成该封装体的树脂溢流至焊垫而发生污染，造成堆叠接点的电性不良问题。但是，如此将缩限可供设置该焊垫的空间，使得焊垫数目变小，造成上层与下层半导体封装件间电性连接的I/O数目减少；另外，针对不同尺寸、形状的封装体，即须使用相对应的不同模具，造成制造成本及复杂性的提高，且该封装体的形状亦限制可供后续于下层半导体封装件堆叠另一半导体封装件的应用。
相对地，如为增加可供上层与下层半导体封装件间电性连接的I/O数目，即需尽可能增加该焊垫，亦即必须尽量限缩下层半导体封装件的封装体尺寸，但是如此即无充足空间可供设置无源元件以改善封装件电性品质。
另外，参阅图2，如下层半导体封装件101的封装体13尺寸相对过小，将导致该下层半导体封装件101结构强度不佳，而容易发生结构翘曲(warpage)问题，造成后续不易在该下层半导体封装件101上堆叠上层半导体封装件102，甚或导致堆叠上层半导体封装件102时发生提供该上、下层半导体封装件102，101彼此电性耦合的焊球14裂损问题。
所以，如何提供一种半导体封装件及其制法可避免下层堆叠的半导体封装件因其封装体的设置而限制堆叠焊垫数量与无源元件设置、污染堆叠焊垫、结构翘曲，以及针对不同封装体形状、尺寸须准备不同对应生产模具所产生的制造费用及复杂度增加等问题，实已成为目前亟欲解决的课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的主要目的在于提供一种半导体封装件及其制法与堆叠结构，以避免现有下层半导体封装件因封装体的设置而限制堆叠焊垫数量问题。
本发明的另一目的在于提供一种半导体封装件及其制法与堆叠结构，以避免现有下层半导体封装件因封装体的设置而污染堆叠焊垫问题。
本发明的又一目的在于提供一种半导体封装件及其制法与堆叠结构，以避免现有下层半导体封装件因封装体尺寸过小所导致的结构翘曲问题。
本发明的再一目的在于提供一种半导体封装件及其制法与堆叠结构，可有效设置无源元件，以改善封装件电性品质。
本发明的另一目的在于提供一种半导体封装件及其制法与堆叠结构，仅使用单一模具即可完成芯片封装，从而可避免现有下层半导体封装件中针对不同封装体形状、尺寸须准备不同对应生产模具所产生的制造费用及复杂度增加等问题。
为达成上述及其他目的，本发明的半导体封装件的制法包括：提供一具多个基板的基板模块片，各该基板的表面设有一芯片接置区及多个堆叠焊垫；于该基板堆叠焊垫上接置导电凸块及于该芯片接置区上接置并电性连接半导体芯片；进行封装制造过程，以于基板模块片上形成包覆该半导体芯片及导电凸块的封装体，并使该导电凸块的端部外露出该封装体顶面；以及沿各该基板间进行切割作业，以形成多个封装体顶面外露有导电凸块端部的半导体封装件。另外，于该基板上还可接置并电性连接多个无源元件，以改善封装件电性品质。该基板可为薄型球栅阵列(TFBGA)基板或平面栅格阵列(Land Grid Array，LGA)基板。
该半导体封装件于进行封装制造过程时，可先于该基板模块片上形成全面包覆该半导体芯片及导电凸块的封装体；接着进行薄化作业，以移除部分封装体而使该导电凸块端部外露出该封装体顶面。另外亦可于该半导体封装件于进行封装制造过程时，将该接置有半导体芯片及导电凸块的基板模块片置于一封装模具的模穴中，其中该模穴的顶面预先敷设有一薄膜层，并使该模穴顶面的薄膜层压抵于该导电凸块端部，接着于该模穴中填充封装树脂，藉以形成包覆该半导体芯片及导电凸块的封装体；之后即移除该模具及薄膜层，藉以直接使该导电凸块端部外露出该封装体。
通过前述制法，本发明还揭示一种半导体封装件，包括：基板，该基板表面设有一芯片接置区及多个堆叠焊垫；半导体芯片，接置于该芯片接置区且电性连接至该基板；导电凸块，接置于该堆叠焊垫上；以及封装体，形成于该基板上且包覆该半导体芯片及导电凸块，并使该导电凸块端部外露出该封装体顶面。另外，于该基板上还可接置并电性连接多个无源元件，以改善封装件电性品质。
本发明亦揭示一种半导体封装件堆叠结构，包括有一下层半导体封装件；以及一上层半导体封装件，堆叠并电性连接于该下层半导体封装件上，其中，该下层半导体封装件包括表面设有一芯片接置区及多个堆叠焊垫的基板、接置于该芯片接置区且电性连接至该基板的半导体芯片、接置于该堆叠焊垫的导电凸块、以及形成于该基板上以包覆该半导体芯片及导电凸块的封装体，该导电凸块端部外露于该封装体顶面，以供该上层半导体封装件通过多个导电元件而接置并电性连接至该下层半导体封装件所外露出该封装体顶面的导电凸块端部。
因此，本发明的半导体封装件及其制法与堆叠结构，是提供一具多个基板的基板模块片，各该基板的表面设有一芯片接置区及多个堆叠焊垫，以于该基板堆叠焊垫上接置导电凸块及于该芯片接置区上接置并电性连接半导体芯片，接着进行封装制造过程，以于基板模块片上形成包覆该半导体芯片及导电凸块的封装体，并使该导电凸块的端部外露出该封装体顶面，之后即可沿各该基板间进行切割作业，以形成多个封装体顶面外露有导电凸块端部的半导体封装件，以供其它半导体封装件得以通过多个导电元件而接置并电性连接至该半导体封装件所外露出该封装体顶面的导电凸块端部。
如此即可避免现有半导体封装件堆叠结构中，因下层半导体封装件中所包覆半导体芯片的封装体高度受限于焊球高度所造成产品可靠性不佳、溢流至焊垫而发生污染，或为免焊垫污染而缩限可供设置焊垫的空间，造成所堆叠的半导体封装件间电性连接的I/O数目减少问题，亦或为增加半导体封装件间电性连接的I/O数目，限缩下层半导体封装件的封装体尺寸，造成无充足空间可供设置无源元件及容易发生翘曲等问题，同时仅需利用单一封装模具即可制得本发明的半导体封装件及其堆叠结构，以降低制造费用及复杂度。
附图说明
图1为美国专利第5,222,014号所揭示的一种半导体封装件的堆叠结构；
图2为现有半导体封装件的堆叠结构中下层半导体封装件发生翘曲的示意图；
图3A至3E为本发明的半导体封装件及其制法第一实施例的剖面示意图；
图4A至4C为本发明的半导体封装件制法第二实施例的剖面示意图；
图5为本发明的半导体封装件第三实施例的剖面示意图；以及
图6为本发明的半导体封装件堆叠结构示意图。
主要元件符号说明
10半导体芯片
11基板
110堆叠焊垫
13封装体
14焊球
101下层半导体封装件
102上层半导体封装件
30半导体芯片
31基板
31A基板模块片
311芯片接置区
312堆叠焊垫
32导电凸块
33封装体
35无源元件
40半导体芯片
41基板
41A基板模块片
42导电凸块
43封装体
45无源元件
46封装模具
460模穴
47薄膜层
50半导体芯片
51基板
60半导体芯片
61基板
62导电凸块
63封装体
64导电元件
601下层半导体封装件
602上层半导体封装件
611芯片接置区
612堆叠焊垫
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例
参阅图3A至3E，为本发明的半导体封装件及其制法第一实施例的示意图。
如图3A所示，提供一具多个基板31的基板模块片31A，各该基板31的表面设有一芯片接置区311及多个堆叠焊垫312。该基板可为薄型球栅阵列(TFBGA)基板或平面栅格阵列(LGA)基板等。
如图3B所示，于该基板31的堆叠焊垫312上接置导电凸块32，以及于该芯片接置区311上接置并电性连接半导体芯片30，其中该导电凸块32例如为焊锡凸块，且该半导体芯片30可以引线方式电性连接至该基板31，另于该基板31上还可充分接置有如电容器、电阻器或电感器等多个无源元件35。
如图3C及3D所示，进行封装制造过程，首先于该基板模块片31A上形成全面包覆该半导体芯片30、无源元件35及导电凸块32的封装体33。
接着通过如研磨的薄化作业，以移除封装体33顶部，以使该导电凸块32端部与该封装体33顶面齐平，进而使该导电凸块32端部外露出该封装体33。
如图3E所示，沿各该基板31间进行切割作业，以形成多个封装体33顶面外露有导电凸块32端部的薄型球栅阵列(TFBGA)或平面栅格阵列(LGA)半导体封装件，其中该封装体33与基板31侧边相互齐平。
通过前述制法，本发明还揭示一种半导体封装件，包括：基板31，该基板31表面设有一芯片接置区311及多个堆叠焊垫312；半导体芯片30，接置于该芯片接置区311且电性连接至该基板31；导电凸块32，接置于该堆叠焊垫312上；以及封装体33，形成于该基板31上以包覆该半导体芯片30及导电凸块32，并使该导电凸块32端部外露出该封装体33顶面。另外，于该基板31上还可接置并电性连接多个无源元件35，以改善封装件电性品质。
另外，由于本发明的半导体封装件在该基板31上全面形成一包覆半导体芯片30及导电凸块32(但是外露出导电凸块端部)的TFBGA或LGA封装体33，其结构均衡可有效防止翘曲问题产生，亦不致发生如现有技术的堆叠焊垫受封装树脂污染及封装体尺寸限制问题。
第二实施例
参阅图4A至4C，为本发明的半导体封装件制法第二实施例的示意图。
如图4A所示，本实施例的制法主要与前述实施例大致相同，首先提供一具多个基板41的基板模块片41A，以于各该基板41上接置并电性连接半导体芯片40、无源元件45及导电凸块42，并将该接置有半导体芯片40、无源元件45及导电凸块42的基板模块片41A置于一封装模具46的模穴460中，其中该模穴460的顶面预先敷设有一薄膜层47，如为聚酰亚胺(polyimide)胶片，并使该敷设于模穴460顶面的薄膜层47压抵于该导电凸块42端部，接着于该模穴460中填充封装树脂，藉以形成包覆该半导体芯片40、无源元件45及导电凸块42的封装体43。
如图4B所示，接着移除该模具46及薄膜层47，以供该导电凸块42端部直接外露出该封装体43。
如图4C所示，沿各该基板41间进行切割作业，以形成多个封装体43顶面外露有导电凸块42端部的TFBGA或LGA半导体封装件。
第三实施例
参阅图5，为本发明的半导体封装件第三实施例的剖面示意图。
如图所示，本实施例的半导体封装件与前述实施大致相同，主要差异在于半导体芯片50除可通过前述引线方式电性连接至该基板外，亦可以倒装芯片方式而电性连接至该基板51。
另参阅图6，显示本发明的半导体封装件堆叠结构的剖面示意图，主要将前述的TFBGA或LGA半导体封装件作为堆叠结构中的下层半导体封装件，以于其上接置并电性连接其它半导体封装件，而构成半导体封装件堆叠结构。
该半导体封装件堆叠结构包括有：一下层TFBGA或LGA半导体封装件601；以及一上层半导体封装件602，堆叠并电性连接于该下层半导体封装件601上，其中，该下层半导体封装件601包括表面设有一芯片接置区611及多个堆叠焊垫612的基板61、接置于该芯片接置区611且电性连接至该基板61的半导体芯片60、接置于该堆叠焊垫612的导电凸块62、以及形成于该基板61上以包覆该半导体芯片60及导电凸块62的封装体63，该导电凸块62端部外露出该封装体63顶面，以供该上层半导体封装件602通过多个如焊球的导电元件64而接置并电性连接至该下层半导体封装件601所外露出该封装体63顶面的导电凸块62端部。
因此，本发明的半导体封装件及其制法与堆叠结构，是提供一具多个基板的基板模块片，各该基板的表面设有一芯片接置区及多个堆叠焊垫，以于该基板堆叠焊垫上接置导电凸块及于该芯片接置区上接置并电性连接半导体芯片，接着进行封装制造过程，以于基板模块片上形成包覆该半导体芯片及导电凸块的封装体，并使该导电凸块的端部外露出该封装体顶面，之后即可沿各该基板间进行切割作业，以形成多个封装体顶面外露有导电凸块端部的TFBGA或LGA半导体封装件，以供其它半导体封装件得以通过多个导电元件而接置并电性连接至该半导体封装件所外露出该封装体顶面的导电凸块端部。
如此即可避免现有半导体封装件堆叠结构中，因下层半导体封装件中所包覆半导体芯片的封装体高度受限于焊球高度所造成产品可靠性不佳、溢流至焊垫而发生污染，或为免焊垫污染而缩限可供设置焊垫的空间，造成所堆叠的半导体封装件间电性连接的I/O数目减少问题，亦或为增加半导体封装件间电性连接的I/O数目，限缩下层半导体封装件的封装体尺寸，造成无充足空间可供设置无源元件及容易发生翘曲等问题，同时仅需利用单一的TFBGA或LGA封装模具即可制得本发明的半导体封装件及其堆叠结构，以降低制造费用及复杂度。
上述的实施例仅用以例示本发明的原理及其功效，而非用于限定本发明，因此任何本领域技术人员均可在不违背本发明的精神及范围下，对上述实施例进行修饰与变化，视实施型态而定。

Claims (15)

1.一种半导体封装件的制法，包括：
提供一具多个基板的基板模块片，各该基板的表面设有一芯片接置区及多个堆叠焊垫；
于该基板堆叠焊垫上接置导电凸块及于该芯片接置区上接置并电性连接半导体芯片；
进行封装制造过程，以于基板模块片上形成包覆该半导体芯片及导电凸块的封装体，并使该导电凸块的端部外露出该封装体顶面；以及
沿各该基板间进行切割作业，以形成多个封装体顶面外露有导电凸块端部的半导体封装件。
2.根据权利要求1所述的半导体封装件的制法，其中，该半导体封装件为薄型球栅阵列半导体封装件及平面栅格阵列半导体封装件的其中之一。
3.根据权利要求1所述的半导体封装件的制法，其中，该半导体芯片以引线及倒装芯片的其中一方式电性连接至该基板。
4.根据权利要求1所述的半导体封装件的制法，其中，该基板上还接置有多个无源元件。
5.根据权利要求1所述的半导体封装件的制法，其中，该封装制造过程包括：
于该基板模块片上形成全面包覆该半导体芯片及导电凸块的封装体；以及
进行薄化作业，以移除部分封装体而使该导电凸块端部外露出该封装体顶面。
6.根据权利要求1所述的半导体封装件的制法，其中，该封装制造过程包括：
将该接置有半导体芯片及导电凸块的基板模块片置于一封装模具的模穴中，其中该模穴的顶面预先敷设有一薄膜层，并使该模穴顶面的薄膜层压抵于该导电凸块端部；
于该模穴中填充封装树脂，藉以形成包覆该半导体芯片及导电凸块的封装体；以及
移除该模具及薄膜层，藉以直接使该导电凸块端部外露出该封装体。
7.根据权利要求6所述的半导体封装件的制法，其中，该薄膜层为聚酰亚胺胶片。
8.一种半导体封装件，包括：
基板，该基板表面设有一芯片接置区及多个堆叠焊垫；
半导体芯片，接置于该芯片接置区且电性连接至该基板；
导电凸块，接置于该堆叠焊垫上；以及
封装体，形成于该基板上且包覆该半导体芯片及导电凸块，并使该导电凸块端部外露出该封装体顶面。
9.根据权利要求8所述的半导体封装件，其中，该半导体封装件为薄型球栅阵列半导体封装件及平面栅格阵列半导体封装件的其中之
10.根据权利要求8所述的半导体封装件，其中，该半导体芯片以引线及倒装芯片的其中一方式电性连接至该基板。
11.根据权利要求8所述的半导体封装件，其中，该基板上还接置有多个无源元件。
12.一种半导体封装件堆叠结构，包括：
一下层半导体封装件；以及
一上层半导体封装件，堆叠并电性连接于该下层半导体封装件上，其中，该下层半导体封装件包括有表面设有一芯片接置区及多个堆叠焊垫的基板、接置于该芯片接置区且电性连接至该基板的半导体芯片、接置于该堆叠焊垫的导电凸块、以及形成于该基板上以包覆该半导体芯片及导电凸块的封装体，该导电凸块端部外露出该封装体顶面，以供该上层半导体封装件通过多个导电元件而接置并电性连接至该下层半导体封装件所外露出该封装体顶面的导电凸块端部。
13.根据权利要求12所述的半导体封装件堆叠结构，其中，该下层半导体封装件为薄型球栅阵列半导体封装件及平面栅格阵列半导体封装件的其中之一。
14.根据权利要求12所述的半导体封装件堆叠结构，其中，该下层半导体封装件的半导体芯片以引线及倒装芯片的其中一方式电性连接至该基板。
15.根据权利要求12所述的半导体封装件堆叠结构，其中，该下层半导体封装件的基板上还接置有多个无源元件。
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