CN101165916A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制造方法。在P型半导体衬底表面部分中形成有N型降低表面电场区域和与降低表面电场区域相邻的P型基极区域。在基极区域内以与降低表面电场区域隔离的方式形成有N型发射极区域。此外形成有覆盖基极区域中位于发射极区域与降低表面电场区域之间的部分的栅极绝缘膜，在栅极绝缘膜上形成有栅极电极。在降低表面电场区域表面部分中形成有与基极区域电连接的P型顶部半导体层。在降低表面电场区域表面部分中，以与顶部半导体层隔离的方式形成有P型集电极区域。集电极区域和顶部半导体层有基本上相同的杂质浓度，位于基本上一样深的位置。因此能提供能在从小负载时到大负载时的整个范围内减低损失的高耐压半导体装置。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，特别涉及用于开关电源装置中的高耐压横向绝缘栅型双极晶体管等半导体装置及其制造方法。

背景技术

近年来，由于地球变暖对策的立场，减低家电产品等的待命功率这一事情备受关注，人们强烈要求待命时的功耗很低的开关电源装置。

下面，对现有开关电源装置进行说明。

图36，表示现有开关电源装置的电路结构之一例。如图36所示，现有开关电源装置具有上游整流滤波电路411、主体电路412、变压器404以及下游整流滤波电路421。

具体而言，输入到上游整流滤波电路411的输入端416与417之间的交流电压，被上游整流滤波电路411进行整流滤波，作为输入直流电压被提供给主体电路412。在此，上游整流滤波电路411具有二极管电桥431和输入电容器432，被二极管电桥431进行全波整流后的电压被输入电容器432进行滤波，再被提供给主体电路412。

在主体电路412内，设置有半导体开关元件413和电压控制电路414。所述半导体开关元件413和电压控制电路414，能集成在一块芯片内。在变压器404内设置有一次绕组441，所述一次绕组441和半导体开关元件413串联连接起来，来自上游整流滤波电路411的输入直流电压被提供给所述串联连接电路。

半导体开关元件413的控制端连接在电压控制电路414上，构成为这样的，即：半导体开关元件413的导通状态和截止状态，受到电压控制电路414所输出的栅极信号的控制。

在变压器404内，设置有与一次绕组441具有磁耦合关系的二次绕组442、和与一次绕组441及二次绕组442具有磁耦合关系的辅助绕组443。若半导体开关元件413进行开关工作，电流断续地流过一次绕组441，在二次绕组442和辅助绕组443上就被诱发而产生电压。

下游整流滤波电路421，对被诱发而产生在二次绕组442上的电压进行整流滤波，生成直流输出电压，再从输出端426及427输出该直流输出电压。具体而言，下游整流滤波电路421，具有二极管422、扼流线圈423、第一输出电容器424以及第二输出电容器425。扼流线圈423、和第一输出电容器424及第二输出电容器425，互相连接为π形状，设为这样的，即：被诱发而产生在二次绕组442上的电压被二极管422进行半波整流，再被扼流线圈423、第一输出电容器424及第二输出电容器425进行滤波。

产生在辅助绕组443两端的电压，通过电压控制电路414被输入到半导体开关元件413的控制端中。就是说，图36所示的开关电源装置是RCC(ringing choke converter：振铃扼流变换器)方式的装置，半导体开关元件413根据产生在辅助绕组443上的电压而进行自激式开关工作。

输出端426与427之间的电压，通过光耦合器429反馈到电压控制电路414。比如说，在输出端426与427之间的电压下降了的情况下，电压控制电路414强制地延长半导体开关元件413的导通时间，相反，在输出端426与427之间的电压上升了的情况下，电压控制电路414强制地缩短半导体开关元件413的导通时间。这样，出现在输出端426及427上的电压就被维持为一定不变的值。

因为在电压控制电路414内部，利用被诱发而产生在辅助绕组443上的电压生成辅助性直流电压，所以除了开关电源装置启动时以外，电压控制电路414用该辅助性直流电压进行工作。

补充说明一下，在开关电源装置启动时，即开始在输入端416与417之间施加交流电压的时候，因为半导体开关元件413还没进行开关工作，所以辅助绕组443不被诱发电压的产生，因而电压控制电路414处于无电源状态。因此，为了使半导体开关元件413开始进行开关工作，通过设置在外部的电阻451(高耐压、大功率)从上游整流滤波电路411提供适于使电压控制电路414启动的低电压。

在上述开关电源中，损失是主要在半导体开关元件413中发生的。在通常情况下，用MOSFET(Metal Oxide Semiconductor Field-EffectTransistor：金属氧化物半导体场效应晶体管)作为该开关元件413。一般来说，在双极晶体管中，从导通状态切换为截止状态时的开关损失较大，而在MOSFET中，因为开关速度较快，所以开关损失较小。但另一方面，在MOSFET中，因为导通电阻较大，所以不能忽视导通损失，这一点与双极晶体管不同。因此，在大电流流过MOSFET的情况下，造成较大的损失。

近年来，除了单极型MOSFET以外，还有将少数载流子注入到漂移层中的双极型IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)在开关电源技术领域备受关注。在图36所示的现有开关电源装置中用IGBT作为开关元件413的情况下，因为与双极晶体管一样地发生电导率调制，所以导通电阻较小，但是因为利用少数载流子，所以开关速度较慢，其结果是开关损失较大。

在上述RCC方式的开关电源中，在连接于输出端426和427上的负载较大的情况下，开关元件413的开关频率降低，开关元件413的导通时间延长。其结果是，大电流流过一次绕组441，因而输出端426与输出端427之间的电压被维持为一定不变的值。相反，在如待命模式那样的、负载较小的时候，开关元件413的开关频率升高，导通时间缩短。其结果是，流过一次绕组441的电流减少，因而输出端426与输出端427之间的电压被维持为一定不变的值。

因此，在综合地考虑开关损失和导通损失这两种损失的情况下，在负载很大的情况下，因为频率低、电流大，所以不利于MOSFET而有利于IGBT。相反，在如待命模式那样的、负载很小的时候，因为频率高、电流小，所以有利于MOSFET而不利于IGBT。

图37，是表示在将MOSFET(横向、漂移区具有降低表面电场(RESURF)结构)和IGBT(横向)分别用于开关电源中的情况下，对负载与损失之间的关系进行比较的结果的图。如图37所示，在输出功率小(负载小)的那一侧，因为开关频率高，所以IGBT的损失较大；在输出功率大(负载大)的那一侧，因为开关频率低，所以MOSFET的损失较大。

【专利文献1】日本公开专利公报特开平7-153951号公报

【专利文献2】日本公开专利公报特开2002-345242号公报

【专利文献3】日本公告专利公报特公平6-52791号公报(美国专利第5072268号说明书)

【专利文献4】日本专利第2629437号公报

【专利文献5】美国专利第4811075号说明书

【专利文献6】美国专利第5313082号说明书

【专利文献7】日本公开专利公报特开平8-213617号公报

【专利文献8】日本公开专利公报特开2007-115871号公报(美国专利申请11/582441)

【非专利文献1】D.S.Byeon及其他、The separated shorted-anodeinsulated gate bipolar transistor with the suppressed negativedifferntial resistance regime、Microelectronics Journal 30、1999年、p.571-575

如上所述，在用MOSFET作为开关元件的情况下，负载很大时的导通损失较大；在用IGBT作为开关元件的情况下，待命时和负载很小时的开关损失较大。因此，在现有半导体开关元件中，难以在从负载很小时到负载很大时为止的整个范围内减低损失。

在专利文献1中，有人提案过使纵向IGBT和纵向功率MOSFET共同存在于开关元件的一块芯片内的结构。然而，在所述结构中，纵向功率MOSFET相对纵向IGBT的驱动能力的电流能力太小。其结果是，实际使用起来，就难以在负载很小时驱动功率MOSFET。而且，在该结构中，因为须要在半导体衬底背面形成台阶，所以在制造工序中有困难。

在专利文献2中，有人提案过用肖特基结型IGBT作为开关元件的结构。但是，在该肖特基结型IGBT中，因为负载很小时的损失比功率MOSFET大，负载很大时的损失比现有IGBT也大，所以基于专利文献2的结构不一定算得上在损失减低方面有进展的结构。

而且，因为专利文献1及2所公开的开关元件都具有纵向结构，所以例如在用所述具有纵向结构的开关元件作为图36所示的现有开关电源装置的半导体开关元件413的情况下，难以将电压控制电路414和半导体开关元件413形成在一块芯片内。这也是一个问题。

虽然目的不在于设为能利用一个元件有选择地使用MOSFET及IGBT这两者，但是在非专利文献1和专利文献3中，有人提案过具有阳极短路结构的横向IGBT作为发挥MOSFET及IGBT之间的中间性作用的半导体元件。

图38是剖面图，表示专利文献3所公开的、具有阳极短路结构的横向IGBT之一例。在图38所示的结构中，P⁺型袋区(pocket)514和N⁺型袋区515通过漏极电极513短路。在该阳极短路横向IGBT中，当在漏极电极513与源极电极505之间施加正向偏压，并将正电压施加在栅极电极512上时，电流开始从N⁺型袋区515经过N⁺型源极区域507流向源极电极505(MOSFET工作)。之后，N型阱区503中位于P⁺型袋区514下侧的部分的电位下降得比P⁺型袋区514低0.6V左右时，空穴开始从P⁺型袋区514被注入到N型阱区503中，成为IGBT工作状态。因为在栅极信号截止时，电子从N型阱区503中被排出到N⁺型袋区515中，所以图38所示的阳极短路横向IGBT具有开关工作很快这一特点。而且，该开关元件具有横向结构，因而在用该开关元件例如作为图36所示的半导体开关元件413的情况下，也能将电压控制电路414和半导体开关元件413形成在一块芯片内。

然而，即使采用图38所示的阳极短路横向IGBT作为开关元件，也难以在从负载很小时到负载很大时为止的整个范围内减低损失。其理由是：因为在该开关元件中，只有设P⁺型袋区514的长度523为较大的值，开关元件才能容易从MOSFET工作转移到IGBT工作，所以在本来最好进行IGBT工作的负载区域也进行MOSFET工作，其结果是损失增大。若设P⁺型袋区514的长度523为较大的值，在P⁺型袋区514与N型阱区503之间就容易产生电位差，开关元件容易转移到IGBT工作。但是，在设P⁺型袋区514的长度523为较大的值的情况下，元件的单位面积较大。其结果是，在元件的导通电阻在MOSFET工作时和IGBT工作时都很大，造成损失增大。

因此，从实用方面来看，即使将如图38所示的阳极短路横向IGBT用于开关电源装置中，也难以在从负载很小时到负载很大时为止的整个范围内减低损失。

发明内容

本发明，正是为解决所述问题而研究开发出来的。其目的在于：提供一种能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

为了达成上述目的，本发明所涉及的第一半导体装置，包括：第二导电型降低表面电场区域、第一导电型基极区域、第二导电型发射极区域、第一栅极绝缘膜、第一栅极电极、第一导电型顶部半导体层、第一导电型集电极区域、集电极电极、以及发射极电极，该第二导电型降低表面电场区域形成在第一导电型半导体衬底的表面部分中；该第一导电型基极区域以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内；该第二导电型发射极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内；该第一栅极绝缘膜形成为覆盖所述基极区域中的位于所述发射极区域与所述降低表面电场区域之间的部分；该第一栅极电极形成在所述第一栅极绝缘膜上；该第一导电型顶部半导体层形成在所述降低表面电场区域的表面部分中，并且与所述基极区域电连接；该第一导电型集电极区域以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，并且具有基本上与所述顶部半导体层相同的杂质浓度，位于基本上与所述顶部半导体层一样深的位置；该集电极电极形成在所述半导体衬底上，并且与所述集电极区域电连接；该发射极电极形成在所述半导体衬底上，并且与所述基极区域及所述发射极区域电连接。

就是说，本发明的第一半导体装置是横向IGBT，在该IGBT中设集电极区域的杂质浓度为与顶部半导体层的杂质浓度大致相同的低浓度。因此，与用高杂质浓度层形成了集电极区域的情况相比，能将在IGBT工作时被注入到半导体衬底中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

在用高杂质浓度层形成集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置杂质浓度高于降低表面电场区域的第二导电型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本发明的第一半导体装置中，因为以低杂质浓度形成了集电极区域，所以不需要设置第二导电型缓冲层，能够将工序简化。

补充说明一下，在本案说明书中，“具有基本上相同的杂质浓度”是指杂质浓度差为1×10¹/cm³左右以下(即，以指数表示时两者都在于同一指数阶的范围内)，“位于基本上一样深的位置”是指深度差为1μm左右以下。

本发明所涉及的第二半导体装置，包括：第二导电型降低表面电场区域、第一导电型基极区域、第二导电型发射极兼源极区域、第一栅极绝缘膜、第一栅极电极、第一导电型顶部半导体层、第一导电型集电极区域、第二导电型漏极区域、集电极兼漏极电极、以及发射极兼源极电极，该第二导电型降低表面电场区域形成在第一导电型半导体衬底的表面部分中；该第一导电型基极区域以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内；该第二导电型发射极兼源极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内；该第一栅极绝缘膜形成为覆盖所述基极区域中的位于所述发射极兼源极区域与所述降低表面电场区域之间的部分；该第一栅极电极形成在所述第一栅极绝缘膜上；该第一导电型顶部半导体层形成在所述降低表面电场区域的表面部分中，并且与所述基极区域电连接；该第一导电型集电极区域以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，并且具有基本上与所述顶部半导体层相同的杂质浓度，位于基本上与所述顶部半导体层一样深的位置；该第二导电型漏极区域以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中；该集电极兼漏极电极形成在所述半导体衬底上，并且分别与所述集电极区域及所述漏极区域电连接；该发射极兼源极电极形成在所述半导体衬底上，并且分别与所述基极区域及所述发射极兼源极区域电连接。

就是说，本发明的第二半导体装置，是根据集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置。在该半导体装置中，设集电极区域的杂质浓度为与顶部半导体层的杂质浓度大致相同的低浓度。因此，与用高杂质浓度层形成了集电极区域的情况相比，能将在IGBT工作时被注入到半导体衬底中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

在用高杂质浓度层形成集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置杂质浓度高于降低表面电场区域的第二导电型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本发明的第二半导体装置中，因为以低杂质浓度形成了集电极区域，所以不需要设置第二导电型缓冲层，能够将工序简化。而且，能够避免下述状况的发生，即：因为设置了第二导电型缓冲层，所以从MOSFET工作到IGBT工作的切换更难了。

在本发明的第二半导体装置中，最好是这样的，所述集电极区域和所述漏极区域分别由隔离开的多个部分构成；在与从所述集电极区域朝向所述发射极兼源极区域的方向垂直的方向上，交替设置有所述集电极区域的各个部分和所述漏极区域的各个部分。

这么一来，就能在根据集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置中，通过改变集电极区域的各个部分的长度，来容易地调整从MOSFET工作切换为IGBT工作时的集电极电压Vch。

在本发明的第一或第二半导体装置中，最好是这样的，所述半导体装置还包括第二栅极绝缘膜和第二栅极电极，该第二栅极绝缘膜形成在所述降低表面电场区域上，从所述集电极区域上延伸到所述顶部半导体层上；该第二栅极电极形成在所述第二栅极绝缘膜上。

这么一来，第二栅极电极就在所述第一或第二半导体装置截止时导通，从而能进一步从顶部半导体层抽出过剩载流子，因而能够进一步缩短为载流子的抽出所需的时间。因此，能够进一步改善开关速度。

在该情况下，更好的是这样的，所述半导体装置还包括第一导电型埋入式半导体层，该第一导电型埋入式半导体层以与所述顶部半导体层接触的方式形成在所述降低表面电场区域内，并且与所述基极区域电连接。

这么一来，因为在降低表面电场区域内还形成有埋入式半导体层，所以在IGBT工作的截止时，除了从顶部半导体层中以外，还能从埋入式半导体层中高效地抽出残留于降低表面电场区域内的过剩载流子，因而能进一步缩短为载流子的抽出所需的时间。因此，能进一步改善开关速度。与在降低表面电场区域内只形成了顶部半导体层的情况相比，因为能从埋入式半导体层沿上下两个方向形成耗尽层，所以能使降低表面电场区域的杂质浓度更高，从而能够谋求开关速度的改善和导通电阻的减低。

本发明所涉及的第一半导体装置制造方法，是用以制造本发明的第一或第二半导体装置的方法，至少包括通过同一注入杂质过程来形成所述顶部半导体层和所述集电极区域的工序。

根据本发明的第一半导体装置制造方法，因为通过同一注入杂质过程来形成顶部半导体层和集电极区域，所以与分开形成半导体层和集电极区域的情况相比，能使工序数量更少，从而能够谋求成本的减低。

本发明所涉及的第三半导体装置，包括：第二导电型降低表面电场区域、第一导电型基极区域、第二导电型发射极区域、栅极绝缘膜、栅极电极、第一导电型埋入式半导体层、第一导电型集电极区域、第一导电型集电极接触区域、集电极电极、以及发射极电极，该第二导电型降低表面电场区域形成在第一导电型半导体衬底的表面部分中；该第一导电型基极区域以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内；该第二导电型发射极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内；该栅极绝缘膜形成为覆盖所述基极区域中的位于所述发射极区域与所述降低表面电场区域之间的部分；该栅极电极形成在所述栅极绝缘膜上；该第一导电型埋入式半导体层形成在所述降低表面电场区域内，并且与所述基极区域电连接；该第一导电型集电极区域以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域内，并且具有基本上与所述埋入式半导体层相同的杂质浓度，位于基本上与所述埋入式半导体层一样深的位置；该第一导电型集电极接触区域以与所述集电极区域接触的方式形成在所述降低表面电场区域的表面部分中；该集电极电极形成在所述半导体衬底上，并且与所述集电极接触区域电连接；该发射极电极形成在所述半导体衬底上，并且与所述基极区域及所述发射极区域电连接。

就是说，本发明的第三半导体装置是横向IGBT。因为在该IGBT中，设集电极区域的杂质浓度为与埋入式半导体层的杂质浓度大致相同的低浓度，所以与用高杂质浓度层形成了集电极区域的情况相比，能将在IGBT工作时被注入到半导体衬底中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

根据本发明的第三半导体装置，因为在降低表面电场区域内形成有埋入式半导体层，所以能从埋入式半导体层沿上下两个方向形成耗尽层。因此，能使降低表面电场区域的杂质浓度较高，从而能够谋求开关速度的改善和导通电阻的减低。

在用高杂质浓度层形成了集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置杂质浓度高于降低表面电场区域的第二导电型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本发明的第三半导体装置中，因为以低杂质浓度形成了集电极区域，所以不需要设置第二导电型缓冲层，能够将工序简化。

本发明所涉及的第四半导体装置，包括：第二导电型降低表面电场区域、第一导电型基极区域、第二导电型发射极兼源极区域、栅极绝缘膜、栅极电极、第一导电型埋入式半导体层、第一导电型集电极区域、第一导电型集电极接触区域、第二导电型漏极区域、集电极兼漏极电极、以及发射极兼源极电极，该第二导电型降低表面电场区域形成在第一导电型半导体衬底的表面部分中；该第一导电型基极区域以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内；该第二导电型发射极兼源极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内；该栅极绝缘膜形成为覆盖所述基极区域中的位于所述发射极兼源极区域与所述降低表面电场区域之间的部分；该栅极电极形成在所述栅极绝缘膜上；该第一导电型埋入式半导体层形成在所述降低表面电场区域内，并且与所述基极区域电连接；该第一导电型集电极区域以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域内，并且具有基本上与所述埋入式半导体层相同的杂质浓度，位于基本上与所述埋入式半导体层一样深的位置；该第一导电型集电极接触区域以与所述集电极区域接触的方式形成在所述降低表面电场区域的表面部分中；该第二导电型漏极区域以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域的表面部分中；该集电极兼漏极电极形成在所述半导体衬底上，并且分别与所述集电极接触区域及所述漏极区域电连接；该发射极兼源极电极形成在所述半导体衬底上，并且分别与所述基极区域及所述发射极兼源极区域电连接。

就是说，本发明的第四半导体装置是根据集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置。因为在该半导体装置中，设集电极区域的杂质浓度为与埋入式半导体层的杂质浓度大致相同的低浓度，所以与用高杂质浓度层形成了集电极区域的情况相比，能将在IGBT工作时被注入到半导体衬底中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

根据本发明的第四半导体装置，因为在降低表面电场区域内形成有埋入式半导体层，所以能从埋入式半导体层沿上下两个方向形成耗尽层。因此，能使降低表面电场区域的杂质浓度较高，从而能够谋求开关速度的改善和导通电阻的减低。

在用高杂质浓度层形成集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置杂质浓度高于降低表面电场区域的第二导电型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本发明的第四半导体装置中，因为以低杂质浓度形成了集电极区域，所以不需要设置第二导电型缓冲层，能够将工序简化。而且，能够避免下述状况的发生，即：因为设置了第二导电型缓冲层，所以从MOSFET工作到IGBT工作的切换更难了。

在本发明的第四半导体装置中，最好是这样的，所述集电极区域和所述漏极区域分别由隔离开的多个部分构成；在与从所述集电极区域朝向所述发射极兼源极区域的方向垂直的方向上，交替设置有所述集电极区域的各个部分和所述漏极区域的各个部分。

这么一来，就能在根据集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置中，通过改变集电极区域的各个部分的长度，来容易地调整从MOSFET工作切换为IGBT工作时的集电极电压Vch。

本发明所涉及的第二半导体装置制造方法，是用以制造本发明的第三或第四半导体装置的方法，至少包括通过同一注入杂质过程来形成所述埋入式半导体层和所述集电极区域的工序。

根据本发明的第二半导体装置制造方法，因为通过同一注入杂质过程来形成埋入式半导体层和集电极区域，所以与分开形成埋入式半导体层和集电极区域的情况相比，能使工序数量更少，从而能够谋求成本的减低。

补充说明一下，在本发明的第一到第四半导体装置中，若栅极绝缘膜(在本发明的第一及第二半导体装置中，为第一栅极绝缘膜)形成到发射极区域(在本发明的第二及第四半导体装置中，为发射极兼源极区域)上，就能够防止栅极电极和发射极区域短路。

-发明的效果-

根据本发明，因为能够减低在截止时残留于半导体衬底中的过剩载流子的量，所以能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。因此，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

附图说明

图1，是本发明的第一实施例所涉及的半导体装置的剖面图。

图2是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图3是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图4是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图5是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图6是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图7是剖面图，表示本发明的第一实施例所涉及的半导体装置的制造方法的一道工序。

图8(a)，是本发明的第二实施例所涉及的半导体装置的剖面图(沿图8(b)中的C-C’线的剖面图)；图8(b)，是本发明的第二实施例所涉及的半导体装置的平面图。

图9，是本发明的第二实施例所涉及的半导体装置的剖面图(沿图8(b)中的D-D’线的剖面图)。

图10，是表示以本发明的第二实施例所涉及的半导体装置和比较例所涉及的半导体装置为对象测定了下降时间tf对温度的依赖性的结果的图。

图11，是表示以本发明的第二实施例所涉及的半导体装置和比较例所涉及的半导体装置为对象测定了导通电阻Ron对温度的依赖性的结果的图。

图12(a)，是本发明的第三实施例所涉及的半导体装置的剖面图(沿图12(b)中的E-E’线的剖面图)；图12(b)，是本发明的第三实施例所涉及的半导体装置的平面图。

图13是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图14是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图15是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图16是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图17是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图18是剖面图，表示本发明的第三实施例所涉及的半导体装置的制造方法的一道工序。

图19，是本发明的第四实施例所涉及的半导体装置的剖面图。

图20是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图21是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图22是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图23是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图24是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图25是剖面图，表示本发明的第四实施例所涉及的半导体装置的制造方法的一道工序。

图26，是本发明的第五实施例所涉及的半导体装置的剖面图。

图27是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图28是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图29是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图30是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图31是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图32是剖面图，表示本发明的第五实施例所涉及的半导体装置的制造方法的一道工序。

图33(a)，是比较例所涉及的半导体装置的剖面图(沿图33(b)中的A-A’线的剖面图)；图33(b)，是比较例所涉及的半导体装置的平面图。

图34，是比较例所涉及的半导体装置的剖面图(沿图33(b)中的B-B’线的剖面图)。

图35，是表示比较例所涉及的半导体装置中的集电极电压与集电极电流之间的关系的图。

图36，是表示现有开关电源装置的电路结构之一例的图。

图37，是表示在将MOSFET(横向、漂移区具有降低表面电场结构)和IGBT(横向)分别用于开关电源中的情况下，对负载与损失之间的关系进行比较的结果的图。

图38是剖面图，表示现有阳极短路横向IGBT之一例。

符号说明

101-半导体衬底；102-降低表面电场区域；103-栅极绝缘膜；104-电场绝缘膜；105-顶部半导体层；106-基极区域；107-栅极电极；108-发射极兼源极区域；109-集电极区域；110-接触区域；111-层间膜；112-集电极兼漏极电极；113-发射极兼源极电极；114-保护膜；116-漏极电极；201-半导体衬底；202-降低表面电场区域；203-栅极绝缘膜(第一栅极绝缘膜)；204-电场绝缘膜；205-顶部半导体层；206-基极区域；207-栅极电极(第一栅极电极)；208-发射极区域(发射极兼源极区域)；209-集电极接触区域；210-接触区域；211-层间膜；212-集电极电极(集电极兼漏极电极)；213-发射极电极(发射极兼源极电极)；214-保扩膜；215-集电极区域；216-漏极区域；217-埋入式半导体层；218-集电极区域；219-集电极接触区域；220-第二栅极绝缘膜；221-第二栅极电极；222-顶部半导体层。

具体实施方式

(第一实施例)

下面，参照附图对本发明的第一实施例所涉及的的半导体装置，具体而言对高耐压半导体开关元件进行说明。

图1，表示第一实施例所涉及的半导体装置的剖面结构。如图1所示，在例如为P^-型的半导体衬底201(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有例如为N型的降低表面电场区域202(杂质浓度例如为1×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底201的表面部分中以与降低表面电场区域202相邻的方式还形成有例如为P型的基极区域206(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域206内，以与降低表面电场区域202隔离的方式形成有例如为P⁺型的接触区域210(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和例如为N⁺型的发射极区域208(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域206中位于发射极区域208与降低表面电场区域202之间的部分的栅极绝缘膜203，在栅极绝缘膜203上形成有栅极电极207。

补充说明一下，若栅极绝缘膜203形成到发射极区域208上，就能够防止栅极电极207和发射极区域208短路。

在降低表面电场区域202的表面部分中，形成有例如为P型的顶部半导体层205(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。虽然在附图中未示，但是该顶部半导体层205经由降低表面电场区域202的规定部分或位于上层的布线等与基极区域206电连接。

在降低表面电场区域202的表面部分中，以与顶部半导体层205隔离的方式形成有例如为P型的集电极区域215(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。在此，集电极区域215具有基本上与顶部半导体层205相同的杂质浓度，位于基本上与顶部半导体层205一样深的位置。

在集电极区域215的表面部分中，形成有例如为P⁺型的集电极接触区域209(杂质浓度例如为1×10¹⁹/cm³、深度有0.5μm)。补充说明一下，也可以不形成集电极接触区域209。

在形成有上述各个杂质区域等的半导体衬底201上，隔着形成在降低表面电场区域202的表面上的电场绝缘膜204形成有层间膜211。

在半导体衬底201上，形成有集电极电极212和发射极电极213，该集电极电极212贯穿了层间膜211，与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213贯穿了层间膜211，与接触区域210(即，基极区域206)及发射极区域208都电连接。

在形成有集电极电极212和发射极电极213的层间膜211上，形成有保护膜214。

在本实施例的半导体装置中，在将正向偏压施加于集电极电极212与发射极电极213之间(使集电极电极212一侧成为高电位)，再将正电压施加在栅极电极207上的情况下，当集电极区域215的电位与降低表面电场区域202中包围集电极区域215的部分的电位之间的电位差约达0.6V时，空穴从集电极区域215被注入到降低表面电场区域202，该半导体装置开始进行IGBT工作。

就是说，本实施例的半导体装置(开关元件)是横向IGBT。在该IGBT中，设集电极区域215的杂质浓度为与顶部半导体层205的杂质浓度大致相同的低浓度。因此，与用高杂质浓度层(P⁺层)形成了集电极区域的情况相比，能将在IGBT工作时被注入到包括降低表面电场区域202在内的半导体衬底201中的过剩载流子量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底201中的过剩载流子量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

在用高杂质浓度层形成了集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置杂质浓度高于降低表面电场区域的、例如为N型的缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本实施例的半导体装置中，因为以低杂质浓度形成了集电极区域215，所以不需要设置N型缓冲层，能够将工序简化。

下面，参照图2到图7这些剖面图，对图1所示的、本实施例的开关元件的制造方法之一例进行说明。

首先，在图2所示的工序中，例如通过磷离子注入来在杂质浓度例如为1×10¹⁴/cm³左右的P^-型半导体衬底201的表面部分中选择性地形成例如为N型的降低表面电场区域202。降低表面电场区域202的杂质浓度例如为1×10¹⁶/cm³左右，降低表面电场区域202的形成深度例如为7μm左右。

接着，在图3所示的工序中，通过硼离子注入来在降低表面电场区域202的表面部分中同时且选择性地形成例如为P型的顶部半导体层205和例如为P型的集电极区域215。在此，将顶部半导体层205及集电极区域215形成为互相隔离开的状态。顶部半导体层205的杂质浓度和集电极区域215的杂质浓度例如分别为1×10¹⁶/cm³左右，顶部半导体层205和集电极区域215的形成深度例如分别为1μm左右。

补充说明一下，虽然在附图中未示，但是顶部半导体层205形成为与后述的基极区域206电连接。

接着，在图4所示的工序中，通过硼离子注入来在半导体衬底201的表面部分中形成例如为P型的基极区域206。基极区域206，形成为与降低表面电场区域202相邻。基极区域206的杂质浓度例如为1×10^16/cm³左右，基极区域206的形成深度例如为4μm。此外，例如通过湿式氧化等来在降低表面电场区域202的表面上选择性地形成厚度例如为500nm的电场绝缘膜204。这时，顶部半导体层205的杂质扩散，使得顶部半导体层205的杂质浓度下降一点。

补充说明一下，在本实施例中，为了形成各个杂质区域所实施的离子注入的顺序并不受限制。

接着，在图5所示的工序中，例如通过热氧化来形成覆盖基极区域206中位于后述的发射极区域208与降低表面电场区域202之间的部分的栅极绝缘膜203。之后，在栅极绝缘膜203上选择性地形成例如由多晶硅构成的栅极电极207。此外，用栅极电极207作为掩模，例如通过砷离子注入等来以自我对准在基极区域206内选择性地形成例如为N⁺型的发射极区域208。发射极区域208形成为与降低表面电场区域202隔离。发射极区域208的杂质浓度例如为1×10²⁰/cm³左右，发射极区域208的形成深度例如为0.5μm左右。

接着，在图6所示的工序中，例如通过硼离子注入来在基极区域206内形成例如为P⁺型的接触区域210。接触区域210，形成为与降低表面电场区域202隔离。接触区域210的杂质浓度例如为1×10¹⁹/cm³左右，接触区域210的形成深度例如为2μm。之后，例如通过硼离子注入来在集电极区域215的表面部分中形成例如为P⁺型的集电极接触区域209。集电极接触区域209的杂质浓度例如为1×10¹⁹/cm³左右，集电极接触区域209的形成深度例如为0.5μm。补充说明一下，也可以省略而不形成集电极接触区域209。

接着，在图7所示的工序中，例如利用常压CVD(chemical vapordeposition：化学气相沉积)法在包括电场绝缘膜204上及栅极电极207上在内的半导体衬底201上形成层间膜211，而后使层间膜211的规定部分开口，再在半导体衬底201上分别形成集电极电极212和发射极电极213，该集电极电极212与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213与接触区域210(即，基极区域206)及发射极区域208都电连接。最后，在层间膜211上形成例如由等离子体氮化硅膜构成的保护膜214后，使保护膜214中的衬垫形成区域开口。这样，图1所示的、本实施例的开关元件就形成完了。

根据前面进行说明的本实施例的制造方法，因为通过同一注入杂质过程形成顶部半导体层205和集电极区域215，所以与分开形成顶部半导体层205和集电极区域215的情况相比，能使工序数量更少，能够减低成本。

(比较例)

作为对高电压且大功率的电力使用、导通电阻很低并且截止速度很快的半导体装置，有人提案过下述装置，即：将横向双扩散金属氧化物半导体(LDMOS)及横向绝缘栅双极晶体管(LIGBT)这两者的结构形成在同一块衬底内而成的装置(例如，参照专利文献7)。

专利文献7所公开的半导体装置，具有双栅结构，即分开设置有LIGBT的栅极和LDMOS的栅极、并且LIGBT的阳极和LDMOS的漏极被沟槽阱(trench well)隔离开的结构。

本案发明人，曾经在专利文献8中提过与专利文献7所公开的半导体装置不同的结构，该结构是能在不采用沟槽阱隔离的状态下，以简单的结构进行MOSFET工作及IGBT工作这两种工作的单栅横向IGBT结构。

下面，作为比较例，参照附图说明该本案发明人所公开过的、具有IGBT结构的半导体装置。图33(a)和图34是比较例所涉及的半导体装置的剖面图，图33(b)是比较例所涉及的半导体装置的平面图。补充说明一下，图33(a)是沿图33(b)中的A-A’线的剖面图；图34是沿图33(b)中的B-B’线的剖面图。在图33(b)中，省略了一部分结构因素的图示。

如图33(a)、图33(b)及图34所示，在P^-型半导体衬底101(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有N型降低表面电场区域102(杂质浓度例如为1×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底101的表面部分中，以与降低表面电场区域102相邻的方式还形成有P型基极区域106(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域106内，以与降低表面电场区域102隔离的方式形成有P⁺型接触区域110(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和N⁺型发射极兼源极区域108(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域106中位于发射极兼源极区域108与降低表面电场区域102之间的部分的栅极绝缘膜103，在栅极绝缘膜103上形成有栅极电极107。

在降低表面电场区域102的表面部分中，形成有与基极区域106电连接的P型顶部半导体层105(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。

在降低表面电场区域102的表面部分中，以与顶部半导体层105隔离的方式形成有P⁺型接触区域109(杂质浓度例如为1×10¹⁹/cm³、深度有1μm)(特别参照图33(a))。在此，接触区域109形成为其杂质浓度远远高于顶部半导体层105，以减低导通电阻。

此外，在降低表面电场区域102的表面部分中，以与顶部半导体层105隔离的方式形成有与集电极区域109电连接的N⁺型漏极区域116(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)(特别参照图34)。

在此，如图33(b)所示，集电极区域109和漏极区域116分别由隔离开的多个部分构成。在与从集电极区域109朝向发射极兼源极区域108的方向垂直的方向上，交替设置有集电极区域109的各个部分和漏极区域116的各个部分。

在形成有上述各个杂质区域等的半导体衬底101上，隔着形成在降低表面电场区域102的表面上的电场绝缘膜104形成有层间膜111。

在半导体衬底101上，形成有集电极兼漏极电极112和发射极兼源极电极113，该集电极兼漏极电极112贯穿了层间膜111，与集电极区域109及漏极区域116都电连接；该发射极兼源极电极113贯穿了层间膜111，与接触区域110(即，基极区域106)及发射极兼源极区域108都电连接。

在形成有集电极兼漏极电极112和发射极兼源极电极113的层间膜111上，形成有保护膜114。

在比较例所涉及的半导体装置中，当在集电极兼漏极电极112与发射极兼源极电极113之间施加正向偏压(以下，也有些地方将该正向偏压称为集电极电压)，并在栅极电极107上施加正电压时，电子流(以下，也有些地方将该电子流称为集电极电流)从漏极区域116流向发射极兼源极电极113，该半导体装置由此进行MOSFET工作。当流向发射极兼源极电极113的电子流即集电极电流的大小达到一定程度，集电极区域109的电位与降低表面电场区域102中包围集电极区域109的部分的电位之间的电位差约达0.6V时，空穴从集电极区域109被注入到降低表面电场区域102，该半导体装置由此从MOSFET工作转移到IGBT工作。图35，表示本比较例所涉及的半导体装置中的集电极电压与集电极电流之间的关系。

这样，在比较例所涉及的半导体装置中，能当流过元件的集电极电流较小时使该半导体装置进行MOSFET工作，能在流过元件的集电极电流的大小达到一定程度后使该半导体装置进行IGBT工作。就是说，能够实现根据流过元件的集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置。

补充说明一下，在比较例所涉及的半导体装置中，集电极区域109和漏极区域116分别由隔离开的多个部分构成，在与从集电极区域109朝向发射极兼源极区域108的方向垂直的方向上，交替设置有集电极区域109的各个部分和漏极区域116的各个部分。这样，就能使集电极区域109的在垂直方向(即，集电极区域109和漏极区域116所排列的方向)上的长度较短。因此，能容易地使从MOSFET工作转移到IGBT工作时的集电极电压(即，集电极区域的电位与降低表面电场区域中的包围集电极区域的部分的电位之间的电位差因电压的下降而约达0.6V时的集电极电压(例如约为1V))增大。因此，能通过调整从MOSFET工作切换为IGBT工作的集电极电压值，来进行更为实用的设计，例如扩大能够进行具有高速开关性能的MOSFET工作的集电极电压范围(就是说，设计为将具有高速开关功能的MOSFET工作进行到集电极电压例如达到大于1V左右的电压值为止)等。就是说，例如能够自由地设计开关特性优良的MOSFET工作和导通电阻较低的IGBT工作的分配。

然而，在前面作为比较例所涉及的半导体装置进行说明的、进行MOSFET工作或IGBT工作的半导体装置中，在IGBT工作过程中有下述问题。

因为与双极晶体管一样，在IGBT中发生电导率调制，所以能够谋求导通损失的减低，因而和其芯片尺寸与IGBT的芯片尺寸大致一样的MOSFET相比，能使IGBT的功率损失更小。

但是，在比较例所涉及的半导体装置中，将集电极区域109形成为其杂质浓度远远高于顶部半导体层105，以减低导通电阻。因此，当从导通状态切换为遮断状态的截止时，残留于半导体衬底101内部中的过剩载流子的抽出需要较长的时间。因此，会发生这样的问题，即：IGBT的开关速度比MOSFET的开关速度慢，其结果是开关损失很大，不能充分地减低功率损失。

若要应对所述问题，就想得到采用限制使用寿命的技术等做法作为改善IGBT的开关速度的方法。但是，在采用了该技术的情况下，随之而来的是成本的增大和特性的恶化等牺牲。因此，该做法算不上很好的解决方案。

此外，在比较例所涉及的半导体装置中，因为以其浓度远远高于顶部半导体层105的高杂质浓度形成了集电极区域109，所以有必要在集电极区域109与降低表面电场区域102之间设置其杂质浓度高于降低表面电场区域102的N型缓冲层，以减低从集电极区域109注入到降低表面电场区域102的空穴注入效率。这会导致工序数量的增加，同时还造成难以从MOSFET工作切换为IGBT工作这一新问题。

下面进行说明的、本发明的第二实施例所涉及的半导体装置，是在不导致成本的增大和特性的恶化等的状态下解决上述比较例所涉及的半导体装置的各种问题的装置。

(第二实施例)

下面，参照附图，对本发明的第二实施例所涉及的半导体装置，具体而言对高耐压半导体开关元件进行说明。

图8(a)和图9，是第二实施例所涉及的半导体装置的剖面图；图8(b)是第二实施例所涉及的半导体装置的平面图。补充说明一下，图8(a)是沿图8(b)中的C-C’线的剖面图；图9是沿图8(b)中的D-D’线的剖面图。在图8(b)中，省略了一部分结构因素的图示。

如图8(a)、图8(b)及图9所示，在例如为P^-型的半导体衬底201(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有例如为N型的降低表面电场区域202(杂质浓度例如为1×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底201的表面部分中以与降低表面电场区域202相邻的方式还形成有例如为P型的基极区域206(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域206内，以与降低表面电场区域202隔离的方式形成有例如为P⁺型的接触区域210(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和例如为N⁺型的发射极兼源极区域208(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域206中位于发射极兼源极区域208与降低表面电场区域202之间的部分的栅极绝缘膜203，在栅极绝缘膜203上形成有栅极电极207。

补充说明一下，若栅极绝缘膜203形成到发射极兼源极区域208上，就能够防止栅极电极207和发射极兼源极区域208短路。

在降低表面电场区域202的表面部分中，形成有例如为P型的顶部半导体层205(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。虽然在附图中未示，但是该顶部半导体层205经由降低表面电场区域202的规定部分或位于上层的布线等与基极区域206电连接。

在降低表面电场区域202的表面部分中，以与顶部半导体层205隔离的方式形成有例如为P型的集电极区域215(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。在此，集电极区域215具有基本上与顶部半导体层205相同的杂质浓度，位于基本上与顶部半导体层205一样深的位置。

在集电极区域215的表面部分中，形成有例如为P⁺型的集电极接触区域209(杂质浓度例如为1×10¹⁹/cm³、深度有0.5μm)。补充说明一下，也可以不形成集电极接触区域209。

此外，在降低表面电场区域202的表面部分中，以与顶部半导体层205隔离的方式形成有例如为N⁺型的漏极区域216(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。

在此，如图8(b)所示，集电极区域215和漏极区域216分别由隔离开的多个部分构成。在与从集电极区域215朝向发射极兼源极区域208的方向垂直的方向(以下，也有些地方将该垂直的方向称为垂直方向)上，交替设置有集电极区域215的各个部分和漏极区域216的各个部分。集电极区域215的各个部分的在该垂直方向上的长度(图8(b)所示的长度X)例如为60μm左右；漏极区域216的各个部分的在该垂直方向上的长度(图8(b)所示的长度Y)例如为30μm左右。

在形成有上述各个杂质区域等的半导体衬底201上，隔着形成在降低表面电场区域202的表面上的电场绝缘膜204形成有层间膜211。

在半导体衬底201上，形成有集电极兼漏极电极212和发射极兼源极电极213，该集电极兼漏极电极212贯穿了层间膜211，与集电极接触区域209(即，集电极区域215)及漏极区域216都电连接；该发射极兼源极电极213贯穿了层间膜211，与接触区域210(即，基极区域206)及发射极兼源极区域208都电连接。

在形成有集电极兼漏极电极212和发射极兼源极电极213的层间膜211上，形成有保护膜214。

在本实施例所涉及的半导体装置中，当在集电极兼漏极电极212与发射极兼源极电极213之间施加正向偏压(以下，也有些地方将该正向偏压称为集电极电压)，并在栅极电极207上施加正电压时，电子流(以下，也有些地方将该电子流称为集电极电流)从漏极区域216流向发射极兼源极电极213，该半导体装置由此进行MOSFET工作。当流向发射极兼源极电极213的电子流即集电极电流的大小达到一定程度，集电极区域215的电位与降低表面电场区域202中包围集电极区域215的部分的电位之间的电位差约达0.6V时，空穴从集电极区域215被注入到降低表面电场区域202，该半导体装置由此从MOSFET工作转移到IGBT工作。

这样，在本实施例所涉及的半导体装置中，能当流过元件的集电极电流较小时使该半导体装置进行MOSFET工作，能在流过元件的集电极电流的大小达到一定程度后使该半导体装置进行IGBT工作。就是说，能够实现根据流过元件的集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置。在所述本实施例所涉及的半导体装置中，因为设集电极区域215的杂质浓度为与顶部半导体层205的杂质浓度大致相同的低浓度，所以与用高杂质浓度层(P⁺层)形成了集电极区域的情况(比较例)相比，能将在IGBT工作时被注入到包括降低表面电场区域202在内的半导体衬底201中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底201中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

图10，是以图8(a)、图8(b)及图9所示的本实施例的半导体装置(用P型半导体层(杂质浓度为1×10¹⁶/cm³、深度有1μm)形成了集电极区域215的元件)和图33(a)、图33(b)及图34所示的比较例所涉及的半导体装置(用P⁺型半导体层(杂质浓度为1×10¹⁹/cm³、深度有1μm)形成了集电极区域109的元件)为对象测定下降时间tf(在栅极截止后，集电极电流从即将截止时的值的90％的值下降到10％的值为止的过程所花的时间)对温度(K)的依赖性，再将该测定的结果图表化而得到的图。补充说明一下，在图10中，横轴表示温度(K)，纵轴表示下降时间tf。将比较例所涉及的半导体装置中的当温度398K时的下降时间tf(nsec)假设为100％，以表示各个下降时间值有该100％时的下降时间tf值的多少％的方式表示下降时间tf。

如图10所示，在以与P型顶部半导体层205的杂质浓度大致相同的低杂质浓度形成了集电极区域215的、本实施例的半导体装置中，和用P⁺型半导体层形成了集电极区域的比较例比较起来，下降时间tf在各种温度上得到了显著改善。

图11，是以图8(a)、图8(b)及图9所示的本实施例的半导体装置(用P型半导体层(杂质浓度为1×10¹⁶/cm³、深度有1μm)形成了集电极区域215的元件)和图33(a)、图33(b)及图34所示的比较例所涉及的半导体装置(用P⁺型半导体层(杂质浓度为1×10¹⁹/cm³、深度有1μm)形成了集电极区域109的元件)为对象测定导通电阻Ron对温度(K)的依赖性，再将该测定的结果图表化而得到的图。补充说明一下，在图11中，横轴表示温度(K)，纵轴表示导通电阻Ron。将本实施例的半导体装置中的当温度223K时的导通电阻Ron(Ω)假设为100％，以表示各个导通电阻值有该100％时的导通电阻Ron值的多少％的方式表示导通电阻Ron。

如图11所示，在以与P型顶部半导体层205的杂质浓度大致相同的低杂质浓度形成了集电极区域215的、本实施例的半导体装置中，也能得到与用P⁺型半导体层形成了集电极区域的比较例中的导通电阻值大致相同的导通电阻值。虽然在温度低于250K的范围内，本实施例的半导体装置的导通电阻值稍高一点，但是该半导体装置的实际使用范围大约在250K到400K(-20℃到140℃左右)，因而没有问题。

由前面说明的图10和图11的测定结果可见，在以与P型顶部半导体层205的杂质浓度大致相同的低杂质浓度形成了集电极区域215的、本实施例的半导体装置中，能够得到在几乎不增大起因于导通电阻Ron的损失的状态下大大减低开关损失的效果。

在用高杂质浓度层(P⁺型半导体层)形成了集电极区域的比较例中，需要在集电极区域与降低表面电场区域之间设置其杂质浓度高于降低表面电场区域的N型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本实施例的半导体装置中，因为以低杂质浓度形成了集电极区域215，所以不需要设置N型缓冲层，能够将工序简化。而且，能够避免下述状况的发生，即：如比较例那样，因为设置了N型缓冲层，所以从MOSFET工作到IGBT工作的切换更难了。

补充说明一下，在图8(a)、图8(b)及图9所示的本实施例的半导体装置(开关元件)的制造方法中，能以与第一实施例中的图2到图7所示的各道工序一样的方式进行用来制作沿图8(b)的C-C’线的剖面图(即，图8(a))的结构的各道工序，因而省略这些工序的说明。若要进行用来制作沿图8(b)的D-D’线的剖面图(即，图9)的结构的工序，则这样做就可以，即：改变掩模平面布置，从而在第一实施例中的、图5所示的工序中，在形成N⁺型发射极区域208的同时形成N⁺型漏极区域216。补充说明一下，漏极区域216的杂质浓度例如为1×10²⁰/cm³左右、漏极区域216的形成深度例如为0.5μm左右。

(第三实施例)

下面，参照附图，对本发明的第三实施例所涉及的半导体装置，具体而言对高耐压半导体开关元件进行说明。

图12(a)，是第三实施例所涉及的半导体装置的剖面图；图12(b)是第三实施例所涉及的半导体装置的平面图。补充说明一下，图12(a)是沿图12(b)中的E-E’线的剖面图。沿图12(b)中的F-F’线的剖面图，呈与下述图一样的样子，即：在图8(a)、图8(b)及图9所示的第二实施例所涉及的半导体装置的、相当于图9的剖面图中，形成后述的埋入式半导体层217来代替顶部半导体层205而得到的图。在图12(b)中，省略了一部分结构因素的图示。

如图12(a)、图12(b)及图9所示，在例如为P^-型的半导体衬底201(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有例如为N型的降低表面电场区域202(杂质浓度例如为2×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底201的表面部分中以与降低表面电场区域202相邻的方式还形成有例如为P型的基极区域206(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域206内，以与降低表面电场区域202隔离的方式形成有例如为P⁺型的接触区域210(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和例如为N⁺型的发射极兼源极区域208(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域206中位于发射极兼源极区域208与降低表面电场区域202之间的部分的栅极绝缘膜203，在栅极绝缘膜203上形成有栅极电极207。

补充说明一下，若栅极绝缘膜203形成到发射极区域208上，就能够防止栅极电极207和发射极区域208短路。

在降低表面电场区域202内，形成有例如为P型的埋入式半导体层217(杂质浓度例如为2×10¹⁶/cm³)。埋入式半导体层217，是以衬底201的表面为基准，例如从1μm左右的深度处(图12(a)的Z)沿深度方向形成的。该埋入式半导体层217的宽度(图12(a)的W)例如有1μm左右。虽然在附图中未示，但是该埋入式半导体层217经由降低表面电场区域202的规定部分或位于上层的布线等与基极区域206电连接。

在降低表面电场区域202内，以与埋入式半导体层217隔离的方式形成有例如为P型的集电极区域218(杂质浓度例如为2×10¹⁶/cm³)。在此，集电极区域218具有基本上与埋入式半导体层217相同的杂质浓度，位于基本上与埋入式半导体层217一样深的位置。此外，在降低表面电场区域202的表面部分中，以与集电极区域218接触的方式形成有例如为P⁺型的集电极接触区域219(杂质浓度例如为1×10¹⁹/cm³、深度有1μm)。

此外，在降低表面电场区域202的表面部分中，以与埋入式半导体层217隔离的方式形成有例如为N⁺型的漏极区域216(杂质浓度例如为1×1020/cm³、深度有0.5μm)。

在此，如图12(b)所示，集电极区域218和漏极区域216分别由隔离开的多个部分构成。在与从集电极区域218朝向发射极兼源极区域208的方向垂直的方向(以下，也有些地方将该垂直的方向称为垂直方向)上，交替设置有集电极区域218的各个部分和漏极区域216的各个部分。集电极区域218的各个部分的在该垂直方向上的长度(图12(b)所示的长度X)例如为60μm左右；漏极区域216的各个部分的在该垂直方向上的长度(图12(b)所示的长度Y)例如为30μm左右。

在形成有上述各个杂质区域等的半导体衬底201上，隔着形成在降低表面电场区域202的表面上的电场绝缘膜204形成有层间膜211。

在半导体衬底201上，形成有集电极兼漏极电极212和发射极兼源极电极213，该集电极兼漏极电极212贯穿了层间膜211，与集电极接触区域219(即，集电极区域218)及漏极区域216都电连接；该发射极兼源极电极213贯穿了层间膜211，与接触区域210(即，基极区域206)及发射极兼源极区域208都电连接。

在形成有集电极兼漏极电极212和发射极兼源极电极213的层间膜211上，形成有保护膜214。

在本实施例所涉及的半导体装置中，当在集电极兼漏极电极212与发射极兼源极电极213之间施加正向偏压(以下，也有些地方将该正向偏压称为集电极电压)，并在栅极电极207上施加正电压时，电子流(以下，也有些地方将该电子流称为集电极电流)从漏极区域216流向发射极兼源极电极213，该半导体装置由此进行MOSFET工作。当流向发射极兼源极电极213的电子流即集电极电流的大小达到一定程度，集电极区域218的电位与降低表面电场区域202中包围集电极区域218的部分的电位之间的电位差约达0.6V时，空穴从集电极区域218被注入到降低表面电场区域202，该半导体装置由此从MOSFET工作转移到IGBT工作。

这样，在本实施例所涉及的半导体装置中，能当流过元件的集电极电流较小时使该半导体装置进行MOSFET工作，能在流过元件的集电极电流的大小达到一定程度后使该半导体装置进行IGBT工作。就是说，能够实现根据流过元件的集电极电流量的多少而进行MOSFET工作或IGBT工作的半导体装置。在所述本实施例所涉及的半导体装置中，因为设集电极区域218的杂质浓度为与埋入式半导体层217的杂质浓度大致相同的低浓度，所以与用高杂质浓度层(P⁺层)形成了集电极区域的情况(比较例)相比，能将在IGBT工作时被注入到包括降低表面电场区域202在内的半导体衬底201中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底201中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

特别是本实施例的半导体装置(开关元件)，因为在该半导体装置中的降低表面电场区域202内形成有埋入式半导体层217，所以能够从埋入式半导体层沿上下两个方向形成耗尽层。因此，与形成了顶部半导体层205的情况(第二实施例)相比，能使降低表面电场区域202的杂质浓度更高，从而能够谋求开关速度的改善和导通电阻的减低。

在用高杂质浓度层(P⁺型半导体层)形成了集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置其杂质浓度高于降低表面电场区域的N型缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本实施例的半导体装置中，因为以低杂质浓度形成了集电极区域218，所以不需要设置N型缓冲层，能够将工序简化。而且，能够避免下述状况的发生，即：如比较例那样，因为设置了N型缓冲层，所以从MOSFET工作到IGBT工作的切换更难了。

补充说明一下，在本实施例中说明的是形成了漏极区域216的结构，即从MOSFET工作切换为IGBT工作的结构。不过，如在第一实施例中说明的那样，在不设置漏极区域216的结构，即构成了横向IGBT的情况下，也能够得到与本实施例一样的效果，具体而言，能够得到能在从负载很小时到负载很大时为止的整个范围内减低损失这一效果。

下面，参照图13到图18这些剖面图，对图12(a)、12(b)及图9所示的本实施例的开关元件的制造方法之一例进行说明。

首先，在图13所示的工序中，准备杂质浓度例如为1×10¹⁴/cm³左右的P^-型半导体衬底201。

接着，在图14所示的工序中，例如通过磷离子注入来在半导体衬底201的表面部分中选择性地形成例如为N型的降低表面电场区域202。降低表面电场区域202的杂质浓度例如为2×10¹⁶/cm³左右，降低表面电场区域202的形成深度例如为7μm左右。之后，例如通过硼离子注入来在半导体衬底201的表面部分中形成例如为P型的基极区域206。基极区域206，形成为与降低表面电场区域202相邻。基极区域206的杂质浓度例如为1×10¹⁶/cm³左右，基极区域206的形成深度例如为4μm。此外，例如通过湿式氧化等来在降低表面电场区域202的表面上选择性地形成厚度例如为500nm的电场绝缘膜204。

接着，在图15所示的工序中，例如通过高能硼离子注入来在降低表面电场区域202内同时且选择性地形成例如为P型的埋入式半导体层217和例如为P型的集电极区域218。在此，将埋入式半导体层217及集电极区域218形成为互相隔离开的状态。埋入式半导体层217的杂质浓度和集电极区域218的杂质浓度例如分别为2×10¹⁶/cm³左右。埋入式半导体层217和集电极区域218，是分别以衬底201的表面为基准，例如从1μm左右的深度处(图12(a)的Z)沿深度方向形成的。该埋入式半导体层217和该集电极区域218的宽度(图12(a)的W)例如有1μm左右。这时，因为通过经由电场绝缘膜204进行离子注入，来形成埋入式半导体层217，所以集电极区域218的形成深度比埋入式半导体层217的形成深度大一点。

补充说明一下，虽然在附图中未示，但是埋入式半导体层217形成为与基极区域206电连接。

在本实施例中，为了形成各个杂质区域所实施的离子注入的顺序并不受限制。

接着，在图16所示的工序中，例如通过热氧化来形成覆盖基极区域206中位于后述的发射极兼源极区域208与降低表面电场区域202之间的部分的栅极绝缘膜203。之后，在栅极绝缘膜203上选择性地形成例如由多晶硅构成的栅极电极207。此外，以栅极电极207和未示的抗蚀图案为掩模，例如通过砷离子注入等以自我对准来在基极区域206内选择性地形成例如为N⁺型的发射极兼源极区域208，同时以自我对准在降低表面电场区域202内选择性地形成例如为N⁺型的漏极区域216(关于漏极区域216，参照图12(b)和图9)。发射极兼源极区域208形成为与降低表面电场区域202隔离，漏极区域216形成为与埋入式半导体层217隔离。发射极兼源极区域208和漏极区域216的杂质浓度例如分别为1×10²⁰/cm³左右，发射极兼源极区域208和漏极区域216的形成深度例如分别为0.5μm左右。

接着，在图17所示的工序中，例如通过硼离子注入来在基极区域206内形成例如为P⁺型的接触区域210。接触区域210，形成为与降低表面电场区域202隔离。接触区域210的杂质浓度例如为1×10¹⁹/cm³左右，接触区域210的形成深度例如为2μm。之后，例如通过硼离子注入在降低表面电场区域202的表面部分中形成例如为P⁺型的、与集电极区域218接触的集电极接触区域219。集电极接触区域219的杂质浓度例如为1×10¹⁹/cm³左右，集电极接触区域219的形成深度例如为1μm。

接着，在图18所示的工序中，例如利用常压CVD法在包括电场绝缘膜204上及栅极电极207上在内的半导体衬底201上形成层间膜211，而后使层间膜211的规定部分开口，再在半导体衬底201上分别形成集电极兼漏极电极212和发射极兼源极电极213，该集电极兼漏极电极212与集电极接触区域219(即，集电极区域218)及漏极区域216都电连接；该发射极兼源极电极213与接触区域210(即，基极区域206)及发射极兼源极区域208都电连接。最后，在层间膜211上形成例如由等离子体氮化硅膜构成的保护膜214后，使保护膜214中的衬垫形成区域开口。这样，图12(a)、图12(b)及图9所示的本实施例的开关元件就形成完了。

根据前面进行说明的本实施例的制造方法，因为通过同一注入杂质过程形成埋入式半导体层217和集电极区域218，所以与分开形成埋入式半导体层217和集电极区域218的情况相比，能使工序数量更少，能够减低成本。

(第四实施例)

下面，参照附图，对本发明的第四实施例所涉及的半导体装置，具体而言对高耐压半导体开关元件进行说明。

图19，表示第四实施例所涉及的半导体装置的剖面结构。如图19所示，在例如为P^-型的半导体衬底201(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有例如为N型的降低表面电场区域202(杂质浓度例如为1×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底201的表面部分中以与降低表面电场区域202相邻的方式还形成有例如为P型的基极区域206(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域206内，以与降低表面电场区域202隔离的方式形成有例如为P⁺型的接触区域210(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和例如为N⁺型的发射极区域208(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域206中位于发射极区域208与降低表面电场区域202之间的部分的第一栅极绝缘膜203，在第一栅极绝缘膜203上形成有第一栅极电极207。

补充说明一下，若第一栅极绝缘膜203形成到发射极区域208上，就能够防止第一栅极电极207和发射极区域208短路。

在降低表面电场区域202的表面部分中，形成有例如为P型的顶部半导体层205(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。虽然在附图中未示，但是该顶部半导体层205经由降低表面电场区域202的规定部分或位于上层的布线等与基极区域206电连接。

在降低表面电场区域202的表面部分中，以与顶部半导体层205隔离的方式形成有例如为P型的集电极区域215(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。在此，集电极区域215具有基本上与顶部半导体层205相同的杂质浓度，位于基本上与顶部半导体层205一样深的位置。

在集电极区域215的表面部分中，形成有例如为P⁺型的集电极接触区域209(杂质浓度例如为1×10¹⁹/cm³、深度有0.5μm)。补充说明一下，也可以不形成集电极接触区域209。

在降低表面电场区域202上，形成有从集电极区域215上延伸到顶部半导体层205上的第二栅极绝缘膜220。在第二栅极绝缘膜220中的位于集电极区域215与顶部半导体层205之间的部分上，形成有第二栅极电极221。虽然在附图中未示，但是第二栅极电极221经由栅极电极用布线或位于上层的布线等与第一栅极电极207电连接。

在形成有上述各个杂质区域及栅极电极等的半导体衬底201上，形成有层间膜211。

在半导体衬底201上，形成有集电极电极212和发射极电极213，该集电极电极212贯穿了层间膜211，与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213贯穿了层间膜211，与接触区域210(即，基极区域206)及发射极区域208都电连接。

在形成有集电极电极212和发射极电极213的层间膜211上，形成有保护膜214。

在本实施例的半导体装置中，在集电极电极212与发射极电极213之间施加了正向偏压(使集电极电极212一侧的电位较高)，并在第一栅极电极207上施加了正电压的情况下，当集电极区域215的电位与降低表面电场区域202中的包围集电极区域215的部分的电位之间的电位差约达0.6V时，空穴从集电极区域215被注入到降低表面电场区域202，该半导体装置开始进行IGBT工作。就是说，本实施例的半导体装置(开关元件)是横向IGBT。

根据本实施例的半导体装置(开关元件)，因为当开关元件截止时(若发射极电极213的电压为0V，就在第一栅极电极207和第二栅极电极221的电压都例如从6V下降到0V时)，降低表面电场区域202中的位于集电极区域215与顶部半导体层205之间的部分的电位(以下，也有些地方将该电位称为集电极电位)升高，所以利用集电极区域215的一部分形成的P沟道MOSFET导通。这样，就能用经过所述P沟道MOSFET、顶部半导体层205、基极区域206及接触区域210的路径从集电极区域215抽出残留于降低表面电场区域202内的过剩载流子。而且，还能从顶部半导体层205抽出残留于降低表面电场区域202内的过剩载流子。因此，能够谋求缩短下降时间(tf)，换句话说，能够缩短为抽出载流子所需的时间来改善开关速度。因此，能够谋求开关损失的减低。

补充说明一下，在本实施例中，在当截止时使集电极电位升高来抽出残留于降低表面电场区域202内的过剩载流子(空穴)后，耗尽层从顶部半导体层205向降低表面电场区域202内扩大，从而能够拦住从集电极电极212流过包括所述P沟道MOSFET在内的所述路径的空穴电流。因此，元件的耐压特性不会恶化。

根据本实施例的半导体装置，因为设集电极区域215的杂质浓度为与顶部半导体层205的杂质浓度大致相同的低浓度，所以与用高杂质浓度层(P⁺层)形成了集电极区域的情况相比，能将在IGBT工作时被注入到包括降低表面电场区域202在内的半导体衬底201中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底201中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

在用高杂质浓度层形成了集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置其杂质浓度高于降低表面电场区域的、例如为N型的缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本实施例的半导体装置中，因为以低杂质浓度形成了集电极区域215，所以不需要设置N型缓冲层，能够将工序简化。

补充说明一下，在本实施例中说明的是不形成漏极区域的结构，即不从MOSFET工作切换为IGBT工作的结构。不过，如在第二实施例和第三实施例中说明的那样，在设置了漏极区域的情况下，也能够得到与本实施例一样的效果，具体而言，能够得到能在从负载很小时到负载很大时为止的整个范围内减低损失这一效果。在该情况下，也可以是这样的，集电极区域215和所述漏极区域分别由隔离开的多个部分构成，在与从集电极区域215朝向发射极区域208(在该情况下，为发射极兼源极区域)的方向垂直的方向上，交替设置有集电极区域215的各个部分和所述漏极区域的各个部分。

下面，参照图20到图25这些剖面图，对图19所示的本实施例的开关元件的制造方法之一例进行说明。

首先，在图20所示的工序中，例如通过磷离子注入来在杂质浓度例如为1×10¹⁴/cm³左右的P^-型半导体衬底201的表面部分中选择性地形成例如为N型的降低表面电场区域202。降低表面电场区域202的杂质浓度例如为1×10¹⁶/cm³左右，降低表面电场区域202的形成深度例如为7μm左右。

接着，在图21所示的工序中，例如通过硼离子注入来在降低表面电场区域202的表面部分中同时且选择性地形成例如为P型的顶部半导体层205和例如为P型的集电极区域215。在此，将顶部半导体层205及集电极区域215形成为互相隔离开的状态。顶部半导体层205的杂质浓度和集电极区域215的杂质浓度例如分别为1×10¹⁶/cm³左右。顶部半导体层205和集电极区域215的形成深度，例如分别为1μm左右。

补充说明一下，虽然在附图中未示，但是顶部半导体层205形成为与后述的基极区域206电连接。

接着，在图22所示的工序中，例如通过硼离子注入来在半导体衬底201的表面部分中形成例如为P型的基极区域206。基极区域206，形成为与降低表面电场区域202相邻。基极区域206的杂质浓度例如为1×10¹⁶/cm³左右，基极区域206的形成深度例如为4μm。此外，例如通过湿式氧化等来在降低表面电场区域202的表面上选择性地形成从集电极区域215延伸到顶部半导体层205上、厚度例如为500nm的第二栅极绝缘膜220。这时，顶部半导体层205的杂质扩散，使得顶部半导体层205的杂质浓度下降一点。

补充说明一下，在本实施例中，为了形成各个杂质区域所实施的离子注入的顺序并不受限制。

接着，在图23所示的工序中，例如通过热氧化来形成覆盖基极区域206中位于后述的发射极区域208与降低表面电场区域202之间的部分的第一栅极绝缘膜203。之后，在第一栅极绝缘膜203上选择性地形成例如由多晶硅构成的第一栅极电极207。这时，在形成该第一栅极电极207的同时在第二栅极绝缘膜220中的位于集电极区域215与顶部半导体层205之间的部分上选择性地形成例如由多晶硅构成的第二栅极电极221。此外，用第一栅极电极207作为掩模，例如通过砷离子注入等以自我对准来在基极区域206内选择性地形成例如为N⁺型的发射极区域208。发射极区域208形成为与降低表面电场区域202隔离。发射极区域208的杂质浓度例如为1×10²⁰/cm³左右，发射极区域208的形成深度例如为0.5μm左右。

接着，在图24所示的工序中，例如通过硼离子注入来在基极区域206内形成例如为P⁺型的接触区域210。接触区域210，形成为与降低表面电场区域202隔离。接触区域210的杂质浓度例如为1×10¹⁹/cm³左右，接触区域210的形成深度例如为2μm。之后，例如通过硼离子注入在集电极区域215的表面部分中形成例如为P⁺型的集电极接触区域209。集电极接触区域209的杂质浓度例如为1×10¹⁹/cm³左右，集电极接触区域209的形成深度例如为0.5μm。补充说明一下，也可以省略而不形成集电极接触区域209。

接着，在图25所示的工序中，例如利用常压CVD法在形成有所述各个杂质区域和栅极电极等的半导体衬底201上形成层间膜211，而后使层间膜211的规定部分开口，再在半导体衬底201上形成集电极电极212和发射极电极213，该集电极电极212与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213与接触区域210(即，基极区域206)及发射极区域208都电连接。最后，在层间膜211上形成例如由等离子体氮化硅膜构成的保护膜214后，使保护膜214中的衬垫形成区域开口。这样，图19所示的、本实施例的开关元件就形成完了。

根据前面进行说明的本实施例的制造方法，因为通过同一注入杂质过程形成顶部半导体层205和集电极区域215，所以与分开形成顶部半导体层205和集电极区域215的情况相比，能使工序数量更少，能够减低成本。

(第五实施例)

下面，参照附图，对本发明的第五实施例所涉及的半导体装置，具体而言对高耐压半导体开关元件进行说明。

图26，表示第五实施例所涉及的半导体装置的剖面结构。如图26所示，在例如为P^-型的半导体衬底201(杂质浓度例如为1×10¹⁴/cm³)的表面部分中，形成有例如为N型的降低表面电场区域202(杂质浓度例如为2×10¹⁶/cm³、深度有7μm)。此外，在半导体衬底201的表面部分中以与降低表面电场区域202相邻的方式还形成有例如为P型的基极区域206(杂质浓度例如为1×10¹⁶/cm³、深度有4μm)。

在基极区域206内，以与降低表面电场区域202隔离的方式形成有例如为P⁺型的接触区域210(杂质浓度例如为1×10¹⁹/cm³、深度有2μm)和例如为N⁺型的发射极区域208(杂质浓度例如为1×10²⁰/cm³、深度有0.5μm)。此外，形成有覆盖基极区域206中位于发射极区域208与降低表面电场区域202之间的部分的第一栅极绝缘膜203，在第一栅极绝缘膜203上形成有第一栅极电极207。

补充说明一下，若第一栅极绝缘膜203形成到发射极区域208上，就能够防止第一栅极电极207和发射极区域208短路。

在降低表面电场区域202的表面部分中，形成有例如为P型的顶部半导体层222(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。

在降低表面电场区域202内的顶部半导体层222的下侧，以与顶部半导体层222接触的方式形成有例如为P型的埋入式半导体层217(杂质浓度例如为2×10¹⁶/cm³)。埋入式半导体层217，是以衬底201的表面为基准，例如从1μm左右的深度处沿深度方向形成的。该埋入式半导体层217的宽度例如有1μm左右。虽然在附图中未示，但是该埋入式半导体层217经由降低表面电场区域202的规定部分或位于上层的布线等与基极区域206电连接。就是说，顶部半导体层222和基极区域206，经由埋入式半导体层217互相电连接。

在降低表面电场区域202的表面部分中，以与顶部半导体层222隔离的方式形成有例如为P型的集电极区域215(杂质浓度例如为1×10¹⁶/cm³、深度有1μm)。在此，集电极区域215具有基本上与顶部半导体层222相同的杂质浓度，位于基本上与顶部半导体层222一样深的位置。

补充说明一下，埋入式半导体层217形成在降低表面电场区域202内的从集电极区域215附近到基极区域206附近为止的部分中，而顶部半导体层222仅形成在降低表面电场区域202内的集电极区域215附近而已。在与从集电极区域215朝向基极区域206的方向垂直的方向上，顶部半导体层222由互相隔离开的多个部分构成。这是为了确保后述的用于抽出载流子的路径所布置的。

在集电极区域215的表面部分中，形成有例如为P⁺型的集电极接触区域209(杂质浓度例如为1×10¹⁹/cm³、深度有0.5μm)。补充说明一下，也可以不形成集电极接触区域209。

在降低表面电场区域202上，形成有从集电极区域215上至少延伸到顶部半导体层222上的第二栅极绝缘膜220。在第二栅极绝缘膜220中的位于集电极区域215与顶部半导体层222之间的部分上，形成有第二栅极电极221。虽然在附图中未示，但是第二栅极电极221经由栅极电极用布线或位于上层的布线等与第一栅极电极207电连接。

在形成有上述各个杂质区域及栅极电极等的半导体衬底201上，形成有层间膜211。

在半导体衬底201上，形成有集电极电极212和发射极电极213，该集电极电极212贯穿了层间膜211，与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213贯穿了层间膜211，与接触区域210(即，基极区域206)及发射极区域208都电连接。

在形成有集电极电极212和发射极电极213的层间膜211上，形成有保护膜214。

在是本实施例的半导体装置的开关元件的工作，基本上与第四实施例一样。就是说，在集电极电极212与发射极电极213之间施加了正向偏压(使集电极电极212一侧的电位较高)，并在第一栅极电极207上施加了正电压的情况下，当集电极区域215的电位与降低表面电场区域202中的包围集电极区域215的部分的电位之间的电位差约达0.6V时，空穴从集电极区域215被注入到降低表面电场区域202，该半导体装置开始进行IGBT工作。换句话说，本实施例的半导体装置(开关元件)是横向IGBT。

根据本实施例的半导体装置(开关元件)，因为当开关元件截止时(若发射极电极213的电压为0V，就在第一栅极电极207和第二栅极电极221的电压都例如从6V下降到0V时)，降低表面电场区域202中的位于集电极区域215与顶部半导体层222之间的部分的电位(以下，也有些地方将该电位称为集电极电位)升高，所以利用集电极区域215的一部分形成的P沟道MOSFET导通。这样，就能用经过所述P沟道MOSFET、顶部半导体层222、埋入式半导体层217、基极区域206及接触区域210的路径从集电极区域215抽出残留于降低表面电场区域202内的过剩载流子。而且，还能从顶部半导体层222及埋入式半导体层217抽出残留于降低表面电场区域202内的过剩载流子。因此，能够谋求缩短下降时间(tf)，换句话说，能够缩短为抽出载流子所需的时间来改善开关速度。因此，能够谋求开关损失的减低。

补充说明一下，在本实施例中，在当截止时使集电极电位升高来抽出残留于降低表面电场区域202内的过剩载流子(空穴)后，耗尽层从顶部半导体层222及埋入式半导体层217向降低表面电场区域202内扩大，从而能够拦住从集电极电极212流过包括所述P沟道MOSFET在内的所述路径的空穴电流。因此，元件的耐压特性不会恶化。

根据本实施例的半导体装置，因为设集电极区域215的杂质浓度为与顶部半导体层222的杂质浓度大致相同的低浓度，所以与用高杂质浓度层(P⁺层)形成了集电极区域的情况相比，能将在IGBT工作时被注入到包括降低表面电场区域202在内的半导体衬底201中的过剩载流子的量抑制得更多。其结果是，能够减低在截止时残留于半导体衬底201中的过剩载流子的量。因此，能够缩短为抽出载流子所需的时间，因而能够改善开关速度，从而能够谋求开关损失的减低。就是说，能够实现能在从负载很小时到负载很大时为止的整个范围内减低损失的高耐压半导体装置。

在用高杂质浓度层形成了集电极区域的情况下，需要在集电极区域与降低表面电场区域之间设置其杂质浓度高于降低表面电场区域的、例如为N型的缓冲层，以减低从集电极区域注入到降低表面电场区域的空穴注入效率。与此相对，在本实施例的半导体装置中，因为以低杂质浓度形成了集电极区域215，所以不需要设置N型缓冲层，能够将工序简化。

根据本实施例的半导体装置，因为在降低表面电场区域202内还形成有埋入式半导体层217，所以能从埋入式半导体层217沿上下两个方向形成耗尽层，因而与在降低表面电场区域202内仅形成了顶部半导体层205的情况(第四实施例)相比，能使降低表面电场区域202的杂质浓度更高，从而能够谋求开关速度的改善和导通电阻的减低。

补充说明一下，在本实施例中说明的是不形成漏极区域的结构，即不从MOSFET工作切换为IGBT工作的结构。不过，如在第二实施例和第三实施例中说明的那样，在设置了漏极区域的情况下，也能够得到与本实施例一样的效果，具体而言，能够得到能在从负载很小时到负载很大时为止的整个范围内减低损失这一效果。在该情况下，也可以是这样的，集电极区域215和所述漏极区域分别由隔离开的多个部分构成，在与从集电极区域215朝向发射极区域208(在该情况下，为发射极兼源极区域)的方向垂直的方向上，交替设置有集电极区域215的各个部分和所述漏极区域的各个部分。

下面，参照图27到图32这些剖面图，对图26所示的本实施例的开关元件的制造方法之一例进行说明。

首先，在图27所示的工序中，例如通过磷离子注入来在杂质浓度例如为1×10¹⁴/cm³左右的P^-型半导体衬底201的表面部分中选择性地形成例如为N型的降低表面电场区域202。降低表面电场区域202的杂质浓度例如为2×10¹⁶/cm³左右，降低表面电场区域202的形成深度例如为7μm左右。

接着，在图28所示的工序中，例如通过硼离子注入来在降低表面电场区域202的表面部分中同时且选择性地形成例如为P型的顶部半导体层222和例如为P型的集电极区域215。在此，将顶部半导体层222及集电极区域215形成为互相隔离开的状态。顶部半导体层222的杂质浓度和集电极区域215的杂质浓度例如分别为1×10¹⁶/cm³左右。顶部半导体层222和集电极区域215的形成深度，例如分别为1μm左右。

接着，在图29所示的工序中，例如通过硼离子注入来在半导体衬底201的表面部分中形成例如为P型的基极区域206。基极区域206，形成为与降低表面电场区域202相邻。基极区域206的杂质浓度例如为1×10¹⁶/cm³左右，基极区域206的形成深度例如为4μm。此外，例如通过湿式氧化等来在降低表面电场区域202的表面上选择性地形成从集电极区域215至少延伸到顶部半导体层222上、厚度例如为500nm的第二栅极绝缘膜220。这时，顶部半导体层222的杂质扩散，使得顶部半导体层222的杂质浓度下降一点。

之后，例如通过高能硼离子注入以与顶部半导体层222相邻的方式在降低表面电场区域202内的顶部半导体层222的下侧选择性地形成例如为P型的埋入式半导体层217。埋入式半导体层217的杂质浓度例如为2×10¹⁶/cm³左右。埋入式半导体层217，是以衬底201的表面为基准，例如从1μm左右的深度处沿深度方向形成的。该埋入式半导体层217的宽度例如有1μm左右。补充说明一下，虽然在附图中未示，但是埋入式半导体层217形成为与后述的基极区域206电连接。

补充说明一下，在本实施例中，为了形成各个杂质区域所实施的离子注入的顺序并不受限制。

接着，在图30所示的工序中，例如通过热氧化来形成覆盖基极区域206中位于后述的发射极区域208与降低表面电场区域202之间的部分的第一栅极绝缘膜203。之后，在第一栅极绝缘膜203上选择性地形成例如由多晶硅构成的第一栅极电极207。这时，在形成该第一栅极电极207的同时在第二栅极绝缘膜220中的位于集电极区域215与顶部半导体层222之间的部分上选择性地形成例如由多晶硅构成的第二栅极电极221。此外，用第一栅极电极207作为掩模，例如通过砷离子注入等来以自我对准在基极区域206内选择性地形成例如为N⁺型的发射极区域208。发射极区域208形成为与降低表面电场区域202隔离。发射极区域208的杂质浓度例如为1×10²⁰/cm³左右，发射极区域208的形成深度例如为0.5μm左右。

接着，在图31所示的工序中，例如通过硼离子注入来在基极区域206内形成例如为P⁺型的接触区域210。接触区域210，形成为与降低表面电场区域202隔离。接触区域210的杂质浓度例如为1×10¹⁹/cm³左右，接触区域210的形成深度例如为2μm。之后，例如通过硼离子注入来在集电极区域215的表面部分中形成例如为P⁺型的集电极接触区域209。集电极接触区域209的杂质浓度例如为1×10¹⁹/cm³左右，集电极接触区域209的形成深度例如为0.5μm。补充说明一下，也可以省略而不形成集电极接触区域209。

接着，在图32所示的工序中，例如利用常压CVD法在形成有所述各个杂质区域和栅极电极等的半导体衬底201上形成层间膜211，而后使层间膜211的规定部分开口，再在半导体衬底201上形成集电极电极212和发射极电极213，该集电极电极212与集电极接触区域209(即，集电极区域215)电连接；该发射极电极213与接触区域210(即，基极区域206)及发射极区域208都电连接。最后，在层间膜211上形成例如由等离子体氮化硅膜构成的保护膜214后，使保护膜214中的衬垫形成区域开口。这样，图26所示的、本实施例的开关元件就形成完了。

根据前面进行说明的本实施例的制造方法，因为通过同一注入杂质过程形成顶部半导体层222和集电极区域215，所以与分开形成顶部半导体层222和集电极区域215的情况相比，能使工序数量更少，能够减低成本。

-工业实用性-

本发明，涉及一种半导体装置及其制造方法，特别是在将本发明用于在开关电源装置中使用的高耐压半导体开关元件的情况下，能通过减低在截止时残留于半导体衬底中的过剩载流子量，来缩短为抽出载流子所需的时间，从而能够得到能改善开关速度这一效果，非常有用。

Claims (10)

1.一种半导体装置，其特征在于：

包括：

第二导电型降低表面电场区域，形成在第一导电型半导体衬底的表面部分中，

第一导电型基极区域，以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内，

第二导电型发射极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内，

第一栅极绝缘膜，形成为覆盖所述基极区域中的位于所述发射极区域与所述降低表面电场区域之间的部分，

第一栅极电极，形成在所述第一栅极绝缘膜上，

第一导电型顶部半导体层，形成在所述降低表面电场区域的表面部分中，并且与所述基极区域电连接，

第一导电型集电极区域，以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，并且具有基本上与所述顶部半导体层相同的杂质浓度，位于基本上与所述顶部半导体层一样深的位置，

集电极电极，形成在所述半导体衬底上，并且与所述集电极区域电连接，以及

发射极电极，形成在所述半导体衬底上，并且与所述基极区域及所述发射极区域电连接。

2.一种半导体装置，其特征在于：

包括：

第二导电型降低表面电场区域，形成在第一导电型半导体衬底的表面部分中，

第一导电型基极区域，以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内，

第二导电型发射极兼源极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内，

第一栅极绝缘膜，形成为覆盖所述基极区域中的位于所述发射极兼源极区域与所述降低表面电场区域之间的部分，

第一栅极电极，形成在所述第一栅极绝缘膜上，

第一导电型顶部半导体层，形成在所述降低表面电场区域的表面部分中，并且与所述基极区域电连接，

第一导电型集电极区域，以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，并且具有基本上与所述顶部半导体层相同的杂质浓度，位于基本上与所述顶部半导体层一样深的位置，

第二导电型漏极区域，以与所述顶部半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，

集电极兼漏极电极，形成在所述半导体衬底上，并且分别与所述集电极区域及所述漏极区域电连接，以及

发射极兼源极电极，形成在所述半导体衬底上，并且分别与所述基极区域及所述发射极兼源极区域电连接。

3.根据权利要求2所述的半导体装置，其特征在于：

所述集电极区域和所述漏极区域，分别由隔离开的多个部分构成；

在与从所述集电极区域朝向所述发射极兼源极区域的方向垂直的方向上，交替设置有所述集电极区域的各个部分和所述漏极区域的各个部分。

4.根据权利要求1到3中的任一项所述的半导体装置，其特征在于：

还包括：

第二栅极绝缘膜，形成在所述降低表面电场区域上，从所述集电极区域上延伸到所述顶部半导体层上，和

第二栅极电极，形成在所述第二栅极绝缘膜上。

5.根据权利要求4所述的半导体装置，其特征在于：

还包括第一导电型埋入式半导体层，以与所述顶部半导体层接触的方式形成在所述降低表面电场区域内，并且与所述基极区域电连接。

6.一种半导体装置的制造方法，该半导体装置的制造方法是用以制造权利要求1到3中的任一项所述的半导体装置的，其特征在于：

至少包括通过同一注入杂质过程来形成所述顶部半导体层和所述集电极区域的工序。

7.一种半导体装置，其特征在于：

包括：

第二导电型降低表面电场区域，形成在第一导电型半导体衬底的表面部分中，

第一导电型基极区域，以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内，

第二导电型发射极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内，

栅极绝缘膜，形成为覆盖所述基极区域中的位于所述发射极区域与所述降低表面电场区域之间的部分，

栅极电极，形成在所述栅极绝缘膜上，

第一导电型埋入式半导体层，形成在所述降低表面电场区域内，并且与所述基极区域电连接，

第一导电型集电极区域，以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域内，并且具有基本上与所述埋入式半导体层相同的杂质浓度，位于基本上与所述埋入式半导体层一样深的位置，

第一导电型集电极接触区域，以与所述集电极区域接触的方式形成在所述降低表面电场区域的表面部分中，

集电极电极，形成在所述半导体衬底上，并且与所述集电极接触区域电连接，以及

发射极电极，形成在所述半导体衬底上，并且与所述基极区域及所述发射极区域电连接。

8.一种半导体装置，其特征在于：

包括：

第二导电型降低表面电场区域，形成在第一导电型半导体衬底的表面部分中，

第一导电型基极区域，以与所述降低表面电场区域相邻的方式形成在所述半导体衬底内，

第二导电型发射极兼源极区域，以与所述降低表面电场区域隔离的方式形成在所述基极区域内，

栅极绝缘膜，形成为覆盖所述基极区域中的位于所述发射极兼源极区域与所述降低表面电场区域之间的部分，

栅极电极，形成在所述栅极绝缘膜上，

第一导电型埋入式半导体层，形成在所述降低表面电场区域内，并且与所述基极区域电连接，

第一导电型集电极区域，以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域内，并且具有基本上与所述埋入式半导体层相同的杂质浓度，位于基本上与所述埋入式半导体层一样深的位置，

第一导电型集电极接触区域，以与所述集电极区域接触的方式形成在所述降低表面电场区域的表面部分中，

第二导电型漏极区域，以与所述埋入式半导体层隔离的方式形成在所述降低表面电场区域的表面部分中，

集电极兼漏极电极，形成在所述半导体衬底上，并且分别与所述集电极接触区域及所述漏极区域电连接，以及

发射极兼源极电极，形成在所述半导体衬底上，并且分别与所述基极区域及所述发射极兼源极区域电连接。

9.根据权利要求8所述的半导体装置，其特征在于：

所述集电极区域和所述漏极区域，分别由隔离开的多个部分构成；

在与从所述集电极区域朝向所述发射极兼源极区域的方向垂直的方向上，交替设置有所述集电极区域的各个部分和所述漏极区域的各个部分。

10.一种半导体装置的制造方法，该半导体装置的制造方法是用以制造权利要求7到9中的任一项所述的半导体装置的，其特征在于：

至少包括通过同一注入杂质过程来形成所述埋入式半导体层和所述集电极区域的工序。

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