CN101150094B - 半导体晶圆结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000012360 testing method Methods 0.000 claims abstract description 194
- 238000001465 metallisation Methods 0.000 claims description 20
- 239000003989 dielectric material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 12
- 239000013078 crystal Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 45
- 238000000034 method Methods 0.000 description 20
- 239000000523 sample Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 230000032798 delamination Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/011—Division of wafers or substrates to produce devices, each consisting of a single electric circuit element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/011—Division of wafers or substrates to produce devices, each consisting of a single electric circuit element
- H10D89/013—Division of wafers or substrates to produce devices, each consisting of a single electric circuit element the wafers or substrates being semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/011—Division of wafers or substrates to produce devices, each consisting of a single electric circuit element
- H10D89/015—Division of wafers or substrates to produce devices, each consisting of a single electric circuit element the wafers or substrates being other than semiconductor bodies, e.g. insulating bodies
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
为解决测试垫剥离问题，本发明提供一种半导体晶圆结构，包括多个晶粒。第一切割线沿第一方向延伸，第二切割线沿第二方向延伸且与该第一切割线交叉，其中该第一切割线与该第二切割线具有交叉区域。第一测试线形成于该第一切割线中，其中该第一测试线越过该交叉区域。多个第一测试垫形成于该第一测试线中，其中所述第一测试垫仅形成于未被占用的区域的外侧，该未被占用的区域实质上定义于该交叉区域中。本发明可显著减少低介电常数材料的剥离问题，并且不仅给测试线提供了设置上的较大弹性，还可增加测试线的长度及测试线中测试垫的数目，此外，还可在各晶圆中制造出更多的晶粒。
Description
技术领域
本发明涉及具有低介电常数(low-k)介电材料的半导体晶圆的制造方法，特别是涉及测试线布置的设计方法。
背景技术
集成电路的制造业者采用较细的电路线宽，低介电常数材料，以及其他技术以制造微缩、高速的半导体元件。伴随着上述技术的改进，维持合格率及产出率的挑战也随之增加。就可靠度的观点而论，位于晶粒角落的低介电常数材料会导致形成裂缝的机会增加，尤其在切割过程中特别显著。
典型的半导体晶圆实质上包括彼此间相互隔离的晶粒(或芯片)，其间隔以切割线。在晶圆中，各晶粒包含线路。晶粒在切割步骤中分离，且各别地封装。或者，各别的晶粒可封装成多芯片模块(multi-chip modules)。在半导体制造过程中，半导体元件(例如集成电路IC)在每一步骤中必须不断地测试以维持且确保元件的品质。测试元件通常与实际要制造的元件同时形成于晶圆中。典型的测试方法提供多个测试垫位于所述切割线上，测试垫通过探针与外部终端电性耦接。选用测试垫来测试晶圆的不同性质，例如阈值电压(threshold voltage)、饱和电流(saturation current)、栅极氧化层厚度(gate oxide thickness)或漏电流(leakage current)。测试垫沿着切割线形成，因此，“测试线”的逻辑含意泛指其内具有测试垫的条状区域(strip-likeregion)。
大体而言，切割线的定义为不具有晶粒图案的多层结构区域，且其宽度大约80至100微米(μm)，视晶圆中晶粒的大小维度而定。为了避免在晶圆切割过程中诱发裂缝，且避免裂缝延伸至晶粒中，各晶粒通常由宽度3至10微米的封合环(seal ring)围绕。然而，在晶圆制造过程中，往往由于切割线的因素而导致损伤。更有甚者，当上述多层结构中的至少一层包括具高热膨胀系数的金属层时，各层之间的尺寸维度变化便足以产生高度内应力(high-level internal stress)于晶圆的切割线区域中。因此缘故，导致晶圆上沿着切割线的部分区域受到损伤，例如剥离(peeling)、分层(delamination)或介电损伤(dielectric fracture)。上述切割线损伤的型态通常可由具有低介电常数的金属层间介电层(inter-metal-dielectric)的多层结构中观察到。
在考虑测试垫于切割线中布置的设计方法时，主要的考量点为切割过程中所导致的应力，使得位于晶粒角落的测试垫发生严重的剥离。这也导致位于晶粒角落的多层结构间分层。分层直接冲击元件的可靠度，且主要造成横梁形式缺陷(即残留材料)，干扰并阻碍集成电路元件的后续工艺及测试步骤。
美国专利早期公开第US 10/675,862号揭示一种设计方法，用以减少晶粒角落处的低介电常数材料发生剥离现象。图1显示传统技术中具有晶粒的晶圆的俯视图。请参阅图1，半导体晶圆1包括晶粒(或芯片)6，其彼此间由第一切割线2与第二切割线4隔离。第一切割线2沿第一方向延伸，且第二切割线4沿第二方向延伸。由第一切割线2与第二切割线4其中之一的交会点定义交叉区域8。
接着，定义未被占用的区域10(阴影线区域)。此未被占用的区域10可包括交叉区域8以及靠近晶粒角落的区域。较佳的条件为无任何测试垫设置于未被占用的区域10中。
然而，上述设计方法导致越过切割线的测试线的位置受到限制。由于在未被占用的区域排除设置测试垫，导致测试垫位置构成的测试线可能无法穿过未被占用的区域，且必须设置于未被占用的区域的任一侧。其直接的限制即导致测试线的长度必须小于晶粒的长度。当测试线的长度大于晶粒可提供的长度时，在晶粒之间就必须保留额外的空间以容纳测试线，其结果导致晶圆空间的浪费，且降低每片晶圆上可提供的晶粒数目。
因此，业界亟需一种设计方法，减少晶粒角落处的低介电常数材料发生剥离的问题，同时对测试线的设计与布置造成最小的限制。
发明内容
有鉴于此，为解决上述问题，本发明的一个方案在于提供一种半导体晶圆结构，包括：多个晶粒；第一切割线，沿第一方向延伸；第二切割线，沿第二方向延伸且与该第一切割线交叉，其中该第一切割线与该第二切割线具有交叉区域；第一测试线，在该第一切割线中，其中该第一测试线越过该交叉区域；以及多个第一测试垫，在该第一测试线中，其中所述第一测试垫仅形成于未被占用的区域的外侧，该未被占用的区域实质上定义于该交叉区域中。
上述半导体晶圆结构中，该未被占用的区域所具有的宽度约小于该第一切割线与该第二切割线的宽度的65％。
上述半导体晶圆结构中，所述半导体晶圆结构还包括介电常数低于3.5的多层介电层。
上述半导体晶圆结构中，该未被占用的区域的一侧距离该交叉区域的对应侧有距离，且该距离约大于该第一切割线与该第二切割线的宽度的17.5％。
上述半导体晶圆结构中，该未被占用的区域由该第一切割线与该第二切割线中最大的切口线定义。
上述半导体晶圆结构中，还包括第二测试线，其垂直于该第一测试线。
上述半导体晶圆结构中，该第二测试线越过该交叉区域，并且其中多个第二测试垫在该第二测试线中，且形成于该未被占用的区域的外侧。
上述半导体晶圆结构中，该未被占用的区域自该晶圆结构的顶部表面延伸至该晶圆结构的底部表面。
本发明的另一方案在于提供一种半导体晶圆结构，包括：晶粒区域，自该半导体晶圆的底部表面延伸至该半导体晶圆的顶部表面；切割线区域，邻近该晶粒区域，且自该半导体晶圆的该底部表面延伸至该半导体晶圆的该顶部表面；多个测试元件，在该切割线区域中；多个测试垫，在该切割线区域中，且在多层介电层中，其中位于顶介电层中的所述测试垫连接至所述测试元件与位于所述介电层中的下层测试垫，并且其中所述测试垫形成测试线于对应的介电层中；以及未被占用的区域，实质上设置于该切割线区域与额外的切割线区域的交叉区域中，该额外的切割线区域与该切割线区域垂直，其中该测试线的至少之一穿越该交叉区域，以及其中多个测试垫形成于该未被占用的区域的外侧。
上述半导体晶圆结构中，所述多个介电层的至少之一包括介电常数低于3.5的介电材料。
上述半导体晶圆结构中，位于相同的介电层中的所述多个测试垫具有实质上相同的间距。
上述半导体晶圆结构中，位于该未被占用的区域的一端与该切割线最接近的一端之间的距离约大于该切割线区域的宽度的17.5％。
本发明的另一方案在于提供一种半导体晶圆结构，包括：第一切割线，沿第一方向延伸且邻近晶粒；第一最大切口区域，位于该第一切割线中；第二切割线，沿第二方向延伸且邻近晶粒，其中该第一切割线与该第二切割线具有交叉区域；第二最大切口区域，位于该第二切割线中；测试线，在该第一切割线中，其中该第一测试线越过该交叉区域；未被占用的区域，由该第一与该第二最大切口区域的重叠区域所定义；以及多个测试垫，在该测试线中且仅位于该未被占用的区域的外侧。
上述半导体晶圆结构中，该第一与该第二最大切口区域的宽度约小于对应的该第一与该第二切割线的宽度的65％。
上述半导体晶圆结构中，所述测试垫位于顶金属化层与多层下层的金属化层上。
上述半导体晶圆结构中，位于该顶金属化层上的所述测试垫具有的间距实质上等于位于所述下层的金属化层上的所述测试垫的间距。
本发明又一方案在于提供一种半导体晶圆结构的制造方法，包括：提供半导体晶圆，具有第一切割线与第二切割线；保留位置供测试线，其中该位置位于该第一切割线中且穿越该第一切割线与该第二切割线的交叉区域；在交叉区域中，定义未被占用的区域，其中切口线落于该未被占用的区域以外的几率为实质的低；形成多个测试垫在该位置中，其中两个所述测试垫设置于该未被占用的区域的对面两侧，并且该未被占用的区域内未设置测试垫；沿该第一切割线切开；以及沿该第二切割线切开。
本发明可显著减少低介电常数材料的剥离问题，并且不仅给测试线提供了设置上的较大弹性，还可增加测试线的长度及测试线中测试垫的数目，此外，还可在各晶圆中制造出更多的晶粒。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1显示传统的半导体晶圆的示意图，其具有未被占用的区域未供测试垫设置；
图2A显示本发明的较佳实施例的示意图，其中测试线设置越过切割线的交叉区域，且测试垫设置于交叉区域的外侧；
图2B显示根据本发明实施例图2A沿切割线A-A′的剖面示意图；
图2C与图2D分别显示根据本发明图2A与图2B的较佳实施例的中间阶段的剖面示意图；
图3显示本发明的较佳实施例的示意图，其中两相互垂直测试线设置越过切割线的交叉区域，且位于交叉区域的外侧；以及
图4及图5显示未被占用的区域定义于切割线的交叉区域内的示意图。
其中，附图标记说明如下：
现有技术部分(图1)
1～半导体晶圆；2～第一切割线；4～第二切割线；6～晶粒(或芯片)；8～交叉区域；10～未被占用的区域。
本发明部分(图2A～图5)
20～芯片；22～测试线；24～测试线；23、231至23n～测试垫；26～测试卡；28、281至28n～探针；30～第一切割线；32～第二切割线；34～交叉区域；36～衬底；38～多层结构设置；40～装置/电路；41～层间介电层；42～介电层；44～测试垫；46～测试垫；50～测试线；52、521至52n～测试垫；60、62、64、66～线；W～未被占用的区域的宽度；ΔW～未被占用的区域的一端与交叉区域的一端的距离；WS～切割线的宽度；X、Y～方向。
具体实施方式
由本发明的背景技术可知，造成剥离问题的重要因素之一在于切割测试垫的步骤时，由于典型的测试垫由金属层构成，其机械强度显然比测试垫形成位置的低介电常数材料的机械强度高。更有甚者，当测试垫设置于两相互垂直的切割线交叉处的位置时，由于测试垫必须在两个垂直方向上各切割一次，因此导致此剥离问题尤其严重。有鉴于此，本发明的较佳实施例提供解决避免测试垫被切割两次的技术方案。
图2A显示根据发明实施例的测试线的布置的俯视图。芯片20，为晶圆的一部分，被第一切割线30与第二切割线32围绕。第一切割线30沿着X方向延伸，且第二切割线32沿着Y方向延伸。测试线可沿着第一切割线30和/或第二切割线32形成。
测试线22与测试线24示于图2A中。如现有技术所知，测试线是为了测试方便而设计的，测试步骤可在集成电路制造过程中或完成之后，但在晶圆切割步骤之前实施。测试线22包括多个测试垫23，其标号自231至23n，彼此间分隔，较佳具有相同的间距。
通过探针281至28n形成对应测试垫231至23n的电性连接，各探针281至28n组装成测试卡26，如图2A所示。探针281至28n连接至线路，进而通过该线路连接至晶粒切割器(die-saw machine)。探针281至28n之间的间距与应测试垫231至23n之间的间距相对应。当执行测试程序时，将测试卡26设置于测试线22上，使得探针281至28n与对应的测试垫231至23n电性连接。接着，可通过该晶粒切割器测试连接至测试垫的装置/线路。在测试程序完成之后，可将测试卡26移至测试线24上，并执行相同步骤的测试程序。
在相同的晶圆上，测试线较佳具有相同的长度，且测试垫之间的间距较佳与测试线与测试线之间的间距相同。若测试线的长度和/或间距与其他测试线不同，必须制作不同的测试卡以适用于各具有不同间距的测试线。其结果导致高制造成本与工艺复杂化，因此并非业界所要采用的方式。
根据本发明的较佳实施例，请再参阅图2A，测试线设置成越过交叉区域34。交叉区域34定义为切割线30与切割线32的重叠区域。未被占用的区域实质上定义于交叉区域34中，其中该未被占用的区域为限制测试垫设置的区域，并且以确保该未被占用的区域内无测试垫为设计方法。根据本发明的较佳实施例，该未被占用的区域为交叉区域34。测试线22的位置依据较佳的方式为微幅调整，使得在未被占用的区域34内无测试垫设置。当沿着切割线32切割晶圆时，测试垫231至23n非常可能被沿着X方向切割。然而，并无任一测试垫231至23n会被沿着Y方向切割。上述方式明显地降低低介电常数材料发生剥离的可能性。
图2B显示根据本发明实施例图2A沿切割线A-A′的剖面示意图。切割线30以多层结构38设置于衬底36上的方式呈现。衬底36可用硅(Si)块材、绝缘体上硅(SOI)、硅化锗(SiGe)、砷化镓(GaAs)、磷化铟(InP)、或其他半导体材料制造。如图2B中所示，装置/电路40形成于衬底36上。多层结构设置38较佳为包括多层介电层42及多层金属化层，并且多个导电孔形成于其中。还包括多个线，例如由测试垫44所构成的测试线，形成于顶金属化层下层的金属化层中。在图2B中显示的结构的工艺步骤图示于图2C与图2D，并详述如下。
请参阅图2C，测试装置/电路40形成于衬底36上，且位于测试线区域中。较佳为，装置/电路40采用与形成集成电路相同的工艺步骤形成于晶粒区域中。层间介电层(ILD)41形成于衬底36上，并接着形成接触栓(contactplug)43于层间介电层41中。接触栓43较佳的形成方式为先形成接触窗于层间介电层41中，再将接触窗填入导电材料。上述导电材料较佳为包括钨、铝、铜、或其他公知的替代材料。接触栓43可具有复合结构，例如包括阻障层及粘结层。
多层金属化层及连接导电孔形成于层间介电层41上以形成电性连接，其完成结构如图2D所示。较佳为，应用单镶嵌或双镶嵌工艺来形成导电孔及金属化层。由现有技术所知，在镶嵌工艺中，开口(包括沟槽式开口及导孔式开口)形成于介电层中。金属材料，较佳为铜或铜合金，填入上述开口中，并且接着应用化学机械研磨(CMP)法将过量的金属材料去除。较佳的是，至少一个介电层42为低介电常数层，其介电常数(k)大约低于3.5，更佳者为大约低于3.0。
在本发明的较佳实施例中，请再参阅图2D，测试垫44形成于第一金属化层中，并且通过测试垫44构成连接至装置/电路40的线路。在另一实施例中，测试垫44可形成于第一金属化层上的金属化层中。测试垫44之间的间距较佳为与相对的探针28的间距相互对应(请参阅图2A)。因此，测试垫44形成测试线于相对的金属化层中。较佳为，无任何测试垫44形成于切割线30与32的交叉区域34中。
介电层与测试垫逐层交替形成，直至该测试垫23形成于顶金属化层中，其完成的结构如图2A与图2B所示。为了图示说明的缘故，顶测试垫23为垂直对齐且位于相对的测试垫44的上方。在其他实施例中，各种不同的金属线及导电，可依设计及布局的优选方法，彼此间以横向错位方式错开。
在本发明的较佳实施例中，未被占用的区域定义成切割线30与32的交叉区域34，且该未被占用的区域34较佳者为自晶圆的顶部表面延伸至晶圆的底部表面。虽然有连接至测试垫的金属层可能延伸越过未被占用的区域34，然而较佳为，无任何测试垫形成于未被占用的区域34中。在其他实施例中，该未被占用的区域为位于该交叉区域34内的次区域，其中该未被占用的区域的各种实施例将于以下段落中详细讨论。
在测试垫形成于各金属化层上的步骤之后，可实施测试程序。例如，将测试探针28(请参阅图2A)设置成与测试垫44接触，使其与装置/电路40之间形成电性连接。在本说明书实施例的描述中，“测试垫”一词不仅用以泛指顶金属化层中的测试垫，例如测试垫231至23n，另外也指下层的测试垫44。
在本发明另一实施例中，如图3所示，测试线沿X与Y方向设置且可相互重叠。测试线22设置于沿X方向的切割线30中。测试线22较佳为越过交叉区域34设置。另一测试线50设置于沿Y方向的切割线32中。测试垫52形成于测试线50中。测试线50也可越过交叉区域34而设置。在本实施例中，未被占用的区域定义为交叉区域34。此结果导致，测试垫23会被沿着X方向切割，测试垫52会被沿着Y方向切割。然而，并无任一测试垫会被沿着X与Y两个方向切割。
在本发明又一实施例中，如图4所示，未被占用的区域35由已切割晶圆后累积所获得的数据而决定。切割线一般的宽度大约介于80微米至100微米之间，并且比切口的宽度大。一般切口的宽度约为50微米。较佳为，切割步骤沿切割线的中心线进行，虽然在实际执行过程中，切口也有可能偏离该中心线。然而，在某些导体制造工艺所采用的某些设备中，切口自切割线的中心线偏移有典型的最大变量。假设累积的数据显示切口位于线60与线62之间，其定义小于交叉区域34的区域，因此切口超过线60与62的几率实质上很低，例如，低于百分之一。因此，未被占用的区域35于是定义成由线60与62与切割线30的边界所定义出的矩形区域。在一比较实施例中，该未被占用的区域35具有的宽度W约小于该切割线的宽度WS的65％。换言之，假设未被占用的区域35的一端与交叉区域34的的一端的距离为ΔW，则ΔW/WS的比值较佳为约大于17.5％。
在图4所示的实施例中，测试垫46可设置于未被占用的区域35之外，但是仍有一部分位于交叉区域34内。由于切口非常可能对齐切割线32的中心线，因此测试垫46被切割两次的几率非常低。
请参阅图5，未被占用的区域35位于交叉区域34内，且由线60、62、64与66之间所构成的区域所定义，此区域也为实验数据累积的切口边界。测试线22及50为彼此相互垂直的测试线，并且至少其中之一，或者两者均设置成越过未被占用的区域35。在一比较实施例中，测试垫52j设置于未被占用的区域35之外，但是仍有一部分位于交叉区域34内。
虽然在本发明的较佳实施例中，测试线22和/或50越过交叉区域34，然而应了解的是，其也可采用未越过交叉区域34的方式形成。
通过本发明的较佳实施例所提供的方法，一个测试垫至多只会被切割一次。因此，低介电常数材料的剥离问题可显著地减少。测试线可设置成越过切割线所构成的交叉区域，此不仅给测试线提供了较大的设置上的较大弹性，且测试线的长度及测试线中测试垫的数目也可因此而增加。此外，由于测试线的长度并未受限于晶粒本身的长度，因此无需提供晶粒额外的晶粒空间来容纳测试线，因此在各晶圆中可制造出更多的晶粒。
本发明虽以较佳实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，可做若干动动与修改，因此本发明的保护范围应以所附权利要求为准。
Claims (16)
1.一种半导体晶圆结构，包括：
第一切割线，沿第一方向延伸；
第二切割线，沿第二方向延伸且与该第一切割线交叉，其中该第一切割线与该第二切割线具有交叉区域；
第一测试线，在该第一切割线中，其中该第一测试线越过该交叉区域；以及
多个第一测试垫，在该第一测试线中，其中所述多个第一测试垫仅形成于未被占用的区域的外侧，该未被占用的区域实质上定义于该交叉区域中。
2.如权利要求1所述的半导体晶圆结构，其中该未被占用的区域所具有的宽度小于该第一切割线与该第二切割线的宽度的65％。
3.如权利要求1所述的半导体晶圆结构，其中所述半导体晶圆结构还包括介电常数低于3.5的多层介电层。
4.如权利要求1所述的半导体晶圆结构，其中该未被占用的区域的一侧距离该交叉区域的对应侧有距离，且该距离大于该第一切割线与该第二切割线的宽度的17.5％。
5.如权利要求1所述的半导体晶圆结构，其中该未被占用的区域由该第一切割线与该第二切割线中最大的切口线定义。
6.如权利要求1所述的半导体晶圆结构，还包括第二测试线，其垂直于该第一测试线。
7.如权利要求6所述的半导体晶圆结构，其中该第二测试线越过该交叉区域，并且其中多个第二测试垫在该第二测试线中，且形成于该未被占用的区域的外侧。
8.如权利要求7所述的半导体晶圆结构，其中该未被占用的区域自该晶圆结构的顶部表面延伸至该晶圆结构的底部表面。
9.一种半导体晶圆结构，包括：
晶粒区域，自该半导体晶圆的底部表面延伸至该半导体晶圆的顶部表面；
切割线区域，邻近该晶粒区域，且自该半导体晶圆的该底部表面延伸至该半导体晶圆的该顶部表面；
多个测试元件，在该切割线区域中；
多个测试垫，在该切割线区域中，且在多层介电层中，其中位于顶介电层中的所述多个测试垫连接至所述多个测试元件以及位于所述多层介电层中的下层测试垫，并且其中所述多个测试垫形成测试线于对应的介电层中；以及
未被占用的区域，实质上设置于该切割线区域与额外的切割线区域的交叉区域中，该额外的切割线区域与该切割线区域垂直，其中该测试线的至少之一穿越该交叉区域，并且其中多个测试垫形成于该未被占用的区域的外侧。
10.如权利要求9所述的半导体晶圆结构，其中所述多层介电层的至少之一包括介电常数低于3.5的介电材料。
11.如权利要求9所述的半导体晶圆结构，其中位于相同的介电层中的所述多个测试垫具有实质上相同的间距。
12.如权利要求9所述的半导体晶圆结构，其中位于该未被占用的区域的一端与该切割线最接近的一端之间的距离大于该切割线区域的宽度的17.5％。
13.一种半导体晶圆结构，包括：
第一切割线，沿第一方向延伸且邻近晶粒；
第一最大切口区域，位于该第一切割线中；
第二切割线，沿第二方向延伸且邻近晶粒，其中该第一切割线与该第二切割线具有交叉区域；
第二最大切口区域，位于该第二切割线中；
测试线，在该第一切割线中，其中该第一测试线越过该交叉区域；
未被占用的区域，由该第一与该第二最大切口区域的重叠区域所定义；以及
多个测试垫，在该测试线中，且仅位于该未被占用的区域的外侧。
14.如权利要求13所述的半导体晶圆结构，其中该第一与该第二最大切口区域的宽度小于对应的该第一与该第二切割线的宽度的65％。
15.如权利要求13所述的半导体晶圆结构，其中所述多个测试垫位于顶金属化层与多层下层的金属化层上。
16.如权利要求15所述的半导体晶圆结构，其中位于该顶金属化层上的所述多个测试垫具有的间距实质上等于位于所述多层下层的金属化层上的所述多个测试垫的间距。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/525,575 US8519512B2 (en) | 2006-09-22 | 2006-09-22 | Test line placement to improve die sawing quality |
| US11/525,575 | 2006-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101150094A CN101150094A (zh) | 2008-03-26 |
| CN101150094B true CN101150094B (zh) | 2011-02-02 |
Family
ID=39224043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100887246A Expired - Fee Related CN101150094B (zh) | 2006-09-22 | 2007-03-20 | 半导体晶圆结构 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8519512B2 (zh) |
| CN (1) | CN101150094B (zh) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080244475A1 (en) * | 2007-03-30 | 2008-10-02 | Tseng Chin Lo | Network based integrated circuit testline generator |
| US7782073B2 (en) * | 2007-03-30 | 2010-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | High accuracy and universal on-chip switch matrix testline |
| US7825678B2 (en) * | 2008-08-22 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test pad design for reducing the effect of contact resistances |
| CN102194796B (zh) * | 2010-03-18 | 2012-12-05 | 北大方正集团有限公司 | 一种晶圆检测结构及其制作方法、晶圆检测方法 |
| CN102237307A (zh) * | 2010-04-27 | 2011-11-09 | 瑞鼎科技股份有限公司 | 集成电路晶圆切割方法 |
| US9343365B2 (en) * | 2011-03-14 | 2016-05-17 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
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| KR102677081B1 (ko) | 2016-12-28 | 2024-06-21 | 삼성전자주식회사 | 소잉 라인 상에 비아 홀이 내재된 패드가 배치되는 스크라이브 레인 구조 |
| CN110060979B (zh) | 2018-01-18 | 2021-05-28 | 华邦电子股份有限公司 | 半导体装置 |
| TWI658526B (zh) * | 2018-01-18 | 2019-05-01 | 華邦電子股份有限公司 | 半導體裝置 |
| KR102438682B1 (ko) * | 2018-07-12 | 2022-08-31 | 삼성전자주식회사 | 커버 보호층을 가지는 반도체 칩 |
| US20200185337A1 (en) | 2018-12-10 | 2020-06-11 | Dialog Semiconductor (Uk) Limited | Buffer Defense Band (BDB) Outside the Seal Ring to Enhance Crack Stopping in IC's |
| US10896878B2 (en) * | 2019-06-18 | 2021-01-19 | Nxp B.V. | Integrated circuit saw bow break point |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5371411A (en) * | 1980-09-01 | 1994-12-06 | Hitachi, Ltd. | Resin molded type semiconductor device having a conductor film |
| US5285082A (en) * | 1989-11-08 | 1994-02-08 | U.S. Philips Corporation | Integrated test circuits having pads provided along scribe lines |
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-
2006
- 2006-09-22 US US11/525,575 patent/US8519512B2/en active Active
-
2007
- 2007-03-20 CN CN2007100887246A patent/CN101150094B/zh not_active Expired - Fee Related
-
2013
- 2013-07-30 US US13/954,641 patent/US8993355B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8993355B2 (en) | 2015-03-31 |
| US20080073753A1 (en) | 2008-03-27 |
| US8519512B2 (en) | 2013-08-27 |
| US20130316471A1 (en) | 2013-11-28 |
| CN101150094A (zh) | 2008-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110202 |