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KR102677081B1 - 소잉 라인 상에 비아 홀이 내재된 패드가 배치되는 스크라이브 레인 구조 - Google Patents

소잉 라인 상에 비아 홀이 내재된 패드가 배치되는 스크라이브 레인 구조 Download PDF

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KR102677081B1
KR102677081B1 KR1020160181445A KR20160181445A KR102677081B1 KR 102677081 B1 KR102677081 B1 KR 102677081B1 KR 1020160181445 A KR1020160181445 A KR 1020160181445A KR 20160181445 A KR20160181445 A KR 20160181445A KR 102677081 B1 KR102677081 B1 KR 102677081B1
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Abstract

소잉 라인 상에 비아 홀이 내재된 패드가 배치되는 스크라이브 레인 구조가 개시된다. 스크라이브 레인 구조는, 반도체 기판, 반도체 기판 상에 배치되는 반도체 칩들, 그리고 반도체 칩들 사이에 배치되고 반도체 칩들을 동시에 테스트하기 위한 적어도 하나의 재배선 패드를 포함하는 스크라이브 레인을 포함한다. 스크라이브 레인의 소잉 라인이 재배선 패드의 도전형 비아홀의 일부 영역을 지나가도록 배치된다.

Description

소잉 라인 상에 비아 홀이 내재된 패드가 배치되는 스크라이브 레인 구조 {Scribe lane structure including via hole of pad arranged in sawing line}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 웨이퍼 소잉 시 파티클 오염을 방지하기 위하여 재배선 패드의 비아 홀을 소잉 라인 상에 배치하는 스크라이브 레인 구조 및 반도체 웨이퍼 소잉 방법에 관한 것이다.
반도체 공정(fabrication)된 웨이퍼는 전기적인 기능 검사(EDS: Electrical Die Sort)가 완료된 후, 웨이퍼에 있는 많은 칩들을 개별 칩들로 분리하는 다이싱 공정을 진행하게 된다. 다이싱 공정은 웨이퍼의 상태 또는 두께에 따라 블레이드 소잉과 레이저 소잉으로 구분될 수 있다. 소잉 공정에서 웨이퍼 절단용 블레이드(wafer cutting blade)를 이용하여 또는 레이저를 이용하여 웨이퍼를 절단할 때, 절단된 실리콘 파티클이 웨이퍼 표면을 오염시키는 문제가 발생한다.
파티클이 칩의 본딩 패드 표면을 오염시켜 본딩 공정에서 본딩이 정상적으로 이루어지지 않아 수율(yield)이 떨어지고, 칩 표면에 존재하는 파티클이 칩의 최종 보호막인 패시베이션층(passivation layer)을 손상시켜(damage) 반도체 패키지의 신뢰성(reliability)을 떨어뜨린다.
이에 따라, 소잉 시 파티클 오염을 방지하여 수율을 향상시키고 반도체 패키지의 신뢰도를 높일 수 있는 방안이 요구된다.
본 발명의 목적은 소잉 라인에 비아 홀이 내재된 재배선 패드가 배치되는 스크라이브 레인 구조를 제공하는 것이다.
본 발명의 다른 목적은 상기 스크라이브 레인을 포함하는 반도체 웨이퍼를 소잉하는 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 스크라이브 레인 구조는, 반도체 기판, 반도체 기판 상에 배치되는 반도체 칩들, 그리고 반도체 칩들 사이에 배치되고 반도체 칩들을 동시에 테스트하기 위한 적어도 하나의 재배선 패드를 포함하는 스크라이브 레인을 포함한다. 재배선 패드는 반도체 기판 상에 그리고 재배선 패드 하부에 형성된 메탈 인터컨넥션 구조의 도전형 비아홀과 접촉하고, 스크라이브 레인의 소잉 라인 상에 도전형 비아홀이 배치된다.
본 발명의 실시예들에 따른 반도체 웨이퍼 소잉 방법은, 반도체 칩들과 반도체 칩들 사이에 배치된 스트라이브 레인들을 포함하는 반도체 기판을 제공하는 단계, 스크라이브 레인들에 포함된 재배선 패드에 내재된 비아홀 위로 소잉 라인을 설정하는 단계, 그리고 재배선 패드의 비아홀의 일부가 소잉되도록 소잉 라인을 따라 반도체 기판을 소잉하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 스크라이브 레인 내 재배선 패드의 도전성 비아홀의 일부가 소잉되고 난 후, 금속간절연층에 박혀있는 남은 도전성 비아홀이 남은 재배선 패드의 메탈이 파티클로 날아가지 않도록 잡기 때문에, 소잉 시 파티클 오염을 방지할 수 있다. 이에 따라, 수율을 향상시키고 반도체 패키지의 신뢰도를 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 웨이퍼의 소잉 공정을 설명하는 도면이다.
도 2는 도 1의 A 영역을 구체적으로 설명하는 도면이다.
도 3 및 도 4는 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제1 예의 도면들이다.
도 5 및 도 6은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제2 예의 도면들이다.
도 7 및 도 8은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제3 예의 도면들이다.
도 9 및 도 10은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제4 예의 도면들이다.
도 11은 본 발명의 실시예들에 따른 반도체 웨이퍼의 소잉 방법을 설명하는 플로우챠트이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명할 것이지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 반도체 웨이퍼의 소잉 공정을 설명하는 도면이다.
도 1을 참조하면, 반도체 웨이퍼(100)에 반도체 칩들(110, 120, 130, 140)이 규칙적으로 반복되어 형성되어 있다. 반도체 칩들(110, 120, 130, 140) 사이에는 반도체 웨이퍼(100)의 제1 방향(X)과 제1 방향(X)에 수직인 제2 방향(Y)으로 스크라이브 레인들(210, 220)이 형성되어 있다.
스크라이브 레인들(210, 220)에는 다양한 테스트 공정 패턴들, 테스트 공정 패턴들과 연결되는 테스트 패드들, 그리고 오버레이 키나 얼라인 키와 같은 포토 리소그래피용 패턴들이 형성될 수 있다. 또한, 스크라이브 레인들(210, 220)에는 재배선 패드들(redistribution pad: 212, 도 2), 재배선 패드들(212)과 연결되는 테스트 회로들(214, 216, 도 2), 그리고 재배선 라인들(213, 215, 217, 도 2)이 형성될 수 있다.
일반적으로, 재배선 패드들은 반도체 칩 패키지, 예컨대 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package: WL-CSP)에 이용되고 있다. 반도체 칩들(110, 120, 130, 140)의 크기가 축소됨에 따라, 반도체 칩 패키지에서도 소형의 크기를 가지면서 다수의 핀들(pins)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array: FBGA) 패키지, 칩 스케일 패키지(Chip Scale Package: CSP), 마이크로 볼 그리드 어레이(micro BGA: uBGA) 패키지 또는 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)가 개발되고 있다.
웨이퍼 레벨 칩 스케일 패키지(WL-CSP)는 반도체 칩의 본딩 패드의 재배선 (또는 재배치)을 이용한다. 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)는 반도체 소자 제조 공정에서 직접 반도체 칩 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball) 또는 본딩 와이어(bonding wire) 등과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
본 실시예에서는 재배선 패드들(212)을 스크라이브 레인들(210, 220)에 배치하고, 재배선 패드들(212)을 이용하여 일군의 반도체 칩들(110, 120, 130, 140)을 동시에 테스트할 수 있다.
스크라이브 레인들(210, 220)을 따라 반도체 웨이퍼(100)를 절단함으로써, 반도체 칩들(110, 120, 130, 140)이 분리된다. 절단은 커터(200), 예를 들어, 다이아몬드 휠 블레이드(wheel blade)를 이용할 수 있다. 실시예에 따라, 절단은 스크라이브 레인들(210, 220)을 따라 반도체 웨이퍼(100)에 레이저광을 조사하는 레이저 소잉을 이용할 수 있다.
반도체 웨이퍼(100)의 두께가 얇아지고 반도체 칩들(110, 120, 130, 140)의 크기가 작아지고 있다. 이에 따라, 스크라이브 레인(210, 220)에 테스트 패드들과 재배선 패드들(212)의 수가 증가하면서, 스크라이브 레인(210, 220) 내 메탈 밀도(metal density)가 높아진다. 이에 따라, 반도체 웨이퍼(100) 소잉 시, 패드들(212)의 메탈이 들드거나 파티클 오염 등과 같은 문제가 발생하게 된다.
이러한 문제점들을 해결하기 위하여, 본 발명은 스크라이브 레인(210, 220) 내 패드의 금속간절연층(IMD, Inter Metal Dielectric)에 박혀있는(stuck) 비아 홀을 소잉 라인 상에 배치한다. 이에 따라, 금속간절연층에 박혀있는 비아홀이 패드 메탈을 잡기 때문에, 패드 메탈이 들드거나 파티클 오염되는 것이 방지될 수 있다.
도 2는 도 1의 A 영역을 구체적으로 설명하는 도면이다.
도 2를 참조하면, 반도체 웨이퍼(100)에 배치된 제1 내지 제4 반도체 칩들(110, 120, 130, 140)의 일부분들을 보여준다. 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 사이에는 스크라이브 레인 영역들(210, 220)이 배치된다. 제1 내지 제4 반도체 칩들(110, 120, 130, 140) 각각에는 메인 패드들(112, 122, 132, 142), 제1 스위치들(114, 124, 134, 144), 입력 버퍼들(116, 126, 136, 146), 그리고 제2 스위치들(118, 128, 138, 148)을 포함한다.
메인 패드들(112, 122, 132, 142) 각각은 제1 내지 제4 반도체 칩들(110, 120, 130, 140)의 내부 회로들(internal circuitry)과 전기적으로 연결되고, 내부 회로들로 신호들을 전달할 수 있다. 메인 패드들(112, 122, 132, 142)로 인가된 신호들, 예컨대, 커맨드와 어드레스에 따라 제1 내지 제4 반도체 칩들(110, 120, 130, 140)이 동작될 것이다.
반도체 웨이퍼(100)의 제1 내지 제4 반도체 칩들(110, 120, 130, 140)에 대하여 테스트 장비에 의한 EDS 테스트가 수행될 수 있다. 이 때, 테스트 시간을 줄이기 위해 제1 내지 제4 반도체 칩들(110, 120, 130, 140)이 동시에 병렬적으로 테스트될 수 있다.
테스트 장비는 스크라이브 레인들(210, 220)에 배치되는 재배선 패드들(212), 테스트 회로들(214, 216), 그리고 재배선 라인들(213, 215, 217)을 이용하여 제1 내지 제4 반도체 칩들(110, 120, 130, 140)의 메인 패드들(112, 122, 132, 142)로 신호들을 동시에 인가할 수 있다. 테스트 장비는 재배선 패드들(212)로 커맨드와 어드레스를 인가할 수 있다.
반도체 웨이퍼(100)의 제1 방향(X)의 스크라이브 레인(210)에는 재배선 패드들(212)과 테스트 회로들(214, 216)이 배치되고, 재배선 패드들(212)과 테스트 회로들(214, 216) 사이에는 제1 재배선 라인(213)이 연결될 수 있다. 도면의 간결성을 위하여, 제1 재배선 라인(213)은 하나의 라인으로 도시되어 있지만, 재배선 패드(212)와 테스트 회로(214, 216) 사이에 제1 재배선 라인(213)이 일대일 대응적으로 배치될 수 있음을 밝혀둔다.
제1 및 제2 테스트 회로들(214, 216)은, 예를 들어, 재배선 패드들(212)로 인가되는 신호를 버퍼링하는 리피터 회로(repeater circuit)로 구성될 수 있다. 제1 테스트 회로들(214)은 제2 재배선 라인들(215)을 통하여 제1 및 제 3 반도체 칩들(110, 130)과 연결되고, 제2 테스트 회로들(216)은 제2 재배선 라인들(217)을 통하여 제2 및 제4 반도체 칩들(120, 140)과 연결될 수 있다.
제1 내지 제4 반도체 칩들(110, 120, 130, 140) 각각은, 재배선 패드들(212)로 인가되는 신호들을 제1 및 제2 테스트 회로들(214, 216)과 제2 재배선 라인들(215, 217)을 통하여 수신할 수 있다. 제1 내지 제4 반도체 칩들(110, 120, 130, 140)은 EDS 병렬 테스트시 제1 스위치들(114, 124, 134, 144)과 제2 스위치들(118, 128, 138, 148)이 온되도록 설정될 수 있다.
제1 반도체 칩(110)에서, 제2 재배선 라인들(215)을 통하여 수신되는 신호들은 제1 스위치들(114), 제1 입력 버퍼들(116), 그리고 제2 스위치들(118)을 통하여 메인 패드들(112)로 전달할 수 있다. 제1 입력 버퍼(116)는 제1 재배선 라인들(215)의 신호를 버퍼링하여 메인 패드들(112)로 전달할 수 있다.
제2 반도체 칩(120)은 제2 재배선 라인들(217)을 통하여 수신되는 신호들을 제1 스위치들(124), 제1 입력 버퍼들(126), 그리고 제2 스위치들(128)을 통하여 메인 패드들(122)로 전달할 수 있다. 제3 반도체 칩(130)은 제2 재배선 라인들(215)을 통하여 수신되는 신호들을 제1 스위치들(134), 제1 입력 버퍼들(136), 그리고 제2 스위치들(138)을 통하여 메인 패드들(132)로 전달할 수 있다. 제4 반도체 칩(140)은 제2 재배선 라인들(217)을 통하여 수신되는 신호들을 제1 스위치들(144), 제1 입력 버퍼들(146), 그리고 제2 스위치들(148)을 통하여 메인 패드들(142)로 전달할 수 있다.
제1 내지 제4 반도체 칩들(110, 120, 130, 140) 각각은 메인 패드들(112, 122, 132, 142)로 인가된 신호들, 예컨대, 커맨드와 어드레스에 의해서 동작되고, 그 동작 결과가 테스트 장비에 의해 모니터링될 것이다.
도 3 및 도 4는 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제1 예의 도면들이다. 도 3은 도 2의 재배선 패드(212)를 지나는 소잉 라인을 확대한 도면이다. 도 4는 도 3의 I-I` 단면선에 따른 단면도를 보여준다.
도 3을 참조하면, 재배선 패드(212)는 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이의 스크라이브 레인(210)에 배치된다. 재배선 패드(212)에는 적어도 하나의 도전성 비아홀(conductive via, 310)이 내재된다. 소잉 라인(300)이 스크라이브 레인(210)에 윤곽을 나타낸다(defined). 소잉 라인(300)은 재배선 패드(212)의 도전성 비아홀(310)의 센터 영역을 지나가도록 설정될 수 있다.
도 3에서, 도전성 비아홀(310)의 상부 형상은 사각형으로 도시되어 있다. 실시예에 따라, 도전성 비아홀(310)의 상부 형상은 라운드(round) 형, 타원형, 삼각형, 육각형, 팔각형, 다른 적절한 형상, 및/또는 이들의 조합들일 수 있다.
본 실시예에서는 설명의 편의를 위하여 소잉 라인(300) 상에 하나의 재배선 패드(212)가 배치되는 예를 설명하고 있으나, 소잉 라인(300) 상에 도전성 비아홀(310)이 내재된 재배선 패드(212)이 다수개 배치될 수 있다. 실시예에 따라, 재배선 패드(212) 내 다수개의 도전성 비아홀들(310)을 포함하고, 소잉 라인(300)이 다수개의 도전성 비아홀들(310)의 센터 영역을 지나가도록 설정될 수 있다.
도 4를 참조하면, 재배선 패드(212)는 금속 패드로 형성되고, 재배선 패드(212) 아래로 메탈 인터컨낵션 구조(400)가 형성되어 있다. 메탈 인터컨넥션 구조(400)는 반도체 기판(102) 상에 형성된 절연막(104) 위에 형성될 수 있다. 메탈 인터컨넥션 구조(400)는 절연막(104) 상에 형성된 금속층(106)과, 금속층(106)에 접촉하는 금속간절연층(108)에 내재된 도전성 비아홀(310)로 구성될 수 있다. 도전성 비아홀(310)은 재배선 패드(212)와 직접 접촉할 수 있다.
금속층(106)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 다른 전도성 물질, 및/또는 이들의 조합들과 같은 재질을 가질 수 있다. 금속간절연층(108)은 옥사이드, 나이트라이드, 옥시나이트라이드, 저-k 유전체(low-k dielectric), 극저-k 유전체(ultra-low-k dielectric), 및/또는 이들의 조합들과 같은 재질을 가질 수 있다. 도전성 비아홀(310)은 금속 등의 도전성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다.
실시예에 따라, 금속층(106)과 금속간절연층(108)에 내재된 도전성 비아홀(310)을 포함하는 메탈 인터컨넥션 구조(400)는 기판(102)과 재배선 패드(212) 사이에 복수개 형성될 수 있다. 실시예에 따라, 재배선 패드(212) 내 도전성 비아홀(310)이 일렬로 복수개 배치될 수 있다.
소잉 라인(300)이 스크라이브 레인(210) 내 재배선 패드(212)의 도전성 비아홀(310)을 지나가고 나면, 스크라이브 레인(210)에 일부 도전성 비아홀(310a, 310b)과 일부 재배선 패드(212a, 212b)가 남겨질 것이다. 도전성 비아홀(310a, 310b)은 금속간절연층(108)에 박혀있기 때문에, 도전성 비아홀(310a, 310b)에 접촉된 재배선 패드(212a, 212b)의 메탈은 들뜨지 않는다. 이에 따라, 소잉 공정시, 재배선 패드(212a, 212b)의 메탈이 파티클이 되어 날아가는 문제점을 방지할 수 있다. 이에 따라, 반도체 칩들(110, 120)이 깨끗하게 분리될 수 있다.
도 5 및 도 6은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제2 예의 도면들이다. 도 5는 도 2의 재배선 패드(212)를 지나는 소잉 라인을 확대한 도면이고, 도 6은 도 5의 II-II` 단면선에 따른 단면도를 보여준다.
도 5를 참조하면, 재배선 패드(212)에는 적어도 2개의 도전성 비아홀들(510, 520)이 내재된다. 도전성 비아홀들(510, 520)은 이격되어 재배선 패드(212)에 서로 나란히 배치되어 있다. 소잉 라인(500)은 재배선 패드(212)의 도전성 비아홀들(510, 520)의 일부를 지나가도록 설정될 수 있다. 도전성 비아홀들(510, 520)의 상부 형상은 사각형으로 도시되어 있다. 실시예에 따라, 도전성 비아홀들(510, 520)의 상부 형상은 라운드(round) 형, 타원형, 삼각형, 육각형, 팔각형, 다른 적절한 형상, 및/또는 이들의 조합들일 수 있다.
도 6을 참조하면, 재배선 패드(212) 아래로 메탈 인터컨낵션 구조(600)가 형성되어 있다. 메탈 인터컨넥션 구조(600)는 반도체 기판(102)의 절연막(104) 상에 형성된 금속층(106)과, 금속층(106)에 접촉하는 금속간절연층(108)에 내재된 도전성 비아홀들(510, 520)로 구성될 수 있다. 도전성 비아홀들(510, 520)은 재배선 패드(212)와 직접 접촉할 수 있다.
실시예에 따라, 금속층(106)과 금속간절연층(108)에 내재된 도전성 비아홀들(510, 520)을 포함하는 메탈 인터컨넥션 구조(600)는 기판(102)과 재배선 패드(212) 사이에 복수개 형성될 수 있다. 실시예에 따라, 재배선 패드(212) 내 도전성 비아홀들(510, 520)이 복수개 배치되어 2열로 평행하게 배치될 수 있다.
도 6에서, 소잉 라인(500)이 스크라이브 레인(210) 내 재배선 패드(212)의 도전성 비아홀들(510, 520)을 지나가고 나면, 스크라이브 레인(210)에 일부 도전성 비아홀들(510a, 520b)과 일부 재배선 패드(212a, 212b)가 남겨질 것이다. 소잉 공정시, 도전성 비아홀(510a, 520b)은 금속간절연층(108)에 박혀있기 때문에, 도전성 비아홀(510a, 520b)에 접촉된 재배선 패드(212a, 212b)의 메탈이 들뜨거나 파티클이 되어 날아가는 문제점을 방지할 수 있다. 이에 따라, 반도체 칩들(110, 120)이 깨끗하게 분리될 수 있다.
도 7 및 도 8은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제3 예의 도면들이다. 도 7은 도 2의 재배선 패드(212)를 지나는 소잉 라인을 확대한 도면이고, 도 8은 도 7의 III-III` 단면선에 따른 단면도를 보여준다.
도 7을 참조하면, 재배선 패드(212)에는 적어도 2개의 도전성 비아홀들(710, 720)이 내재된다. 도전성 비아홀들(710, 720)은 재배선 패드(212)에 서로 어슷하게 배치되어 있다. 소잉 라인(700)은 재배선 패드(212)의 도전성 비아홀들(710, 720)의 일부를 지나가도록 설정될 수 있다. 도전성 비아홀들(710, 720)의 상부 형상은 사각형으로 도시되어 있다. 실시예에 따라, 도전성 비아홀들(710, 720)의 상부 형상은 라운드(round) 형, 타원형, 삼각형, 육각형, 팔각형, 다른 적절한 형상, 및/또는 이들의 조합들일 수 있다.
도 8을 참조하면, 재배선 패드(212) 아래로 메탈 인터컨낵션 구조(800)가 형성되어 있다. 메탈 인터컨넥션 구조(800)는 반도체 기판(102)의 절연막(104) 상에 형성된 금속층(106)과, 금속층(106)에 접촉하는 금속간절연층(108)에 내재된 도전성 비아홀들(710, 720)로 구성될 수 있다. 도전성 비아홀들(710, 720)은 재배선 패드(212)와 직접 접촉할 수 있다.
실시예에 따라, 금속층(106)과 금속간절연층(108)에 내재된 도전성 비아홀들(710, 720)을 포함하는 메탈 인터컨넥션 구조(800)는 기판(102)과 재배선 패드(212) 사이에 복수개 형성될 수 있다. 실시예에 따라, 재배선 패드(212) 내 도전성 비아홀들(710, 720)이 복수개 배치되어 지그재그 형태로 배치될 수 있다.
도 8 에서, 소잉 라인(700)이 스크라이브 레인(210) 내 재배선 패드(212)의 도전성 비아홀들(710, 720)을 지나가고 나면, 스크라이브 레인(210)에 일부 도전성 비아홀들(710a, 720b)과 일부 재배선 패드(212a, 212b)가 남겨질 것이다. 소잉 공정시, 도전성 비아홀(710a, 720b)은 금속간절연층(108)에 박혀있기 때문에, 도전성 비아홀(710a, 720b)에 접촉된 재배선 패드(212a, 212b)의 메탈이 들뜨거나 파티클이 되어 날아가는 문제점을 방지할 수 있다. 이에 따라, 반도체 칩들(110, 120)이 깨끗하게 분리될 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따른 스크라이브 레인의 소잉 라인 상에 배치되는 재배선 패드를 설명하는 제4 예의 도면들이다. 도 9는 도 2의 재배선 패드(212)를 지나는 소잉 라인을 확대한 도면이고, 도 10은 도 9의 IV-IV` 단면선에 따른 단면도를 보여준다.
도 9를 참조하면, 재배선 패드(212)에는 적어도 2개의 도전성 비아홀들(910, 920)이 내재된다. 도전성 비아홀들(910, 920)은, 도 7의 도전성 비아홀들(710, 720)처럼, 재배선 패드(212)에 서로 어슷하게 배치되어 있다. 소잉 라인(900)은 재배선 패드(212)의 도전성 비아홀들(910, 920)의 일부를 지나가도록 설정될 수 있다. 도전성 비아홀들(910, 920)의 상부 형상은 사각형으로 도시되어 있다. 실시예에 따라, 도전성 비아홀들(910, 920)의 상부 형상은 라운드(round) 형, 타원형, 삼각형, 육각형, 팔각형, 다른 적절한 형상, 및/또는 이들의 조합들일 수 있다.
도10을 참조하면, 재배선 패드(212) 아래로 메탈 인터컨낵션 구조(1000)가 형성되어 있다. 메탈 인터컨넥션 구조(1000)는 반도체 기판(102)의 절연막(104) 상에 형성된 금속층(106)과, 금속층(106)에 접촉하는 금속간절연층(108)에 내재된 도전성 비아홀들(910, 920)로 구성될 수 있다. 도전성 비아홀들(910, 920)은 재배선 패드(212)와 직접 접촉할 수 있다.
실시예에 따라, 금속층(106)과 금속간절연층(108)에 내재된 도전성 비아홀들(910, 920)을 포함하는 메탈 인터컨넥션 구조(1000)는 기판(102)과 재배선 패드(212) 사이에 복수개 형성될 수 있다. 실시예에 따라, 재배선 패드(212) 내 도전성 비아홀들(910, 920)이 복수개 배치되어 지그재그 형태로 배치될 수 있다.
도 10 에서, 소잉 라인(900)이 스크라이브 레인(210) 내 재배선 패드(212)의 도전성 비아홀들(910, 920)을 지나가고 나면, 스크라이브 레인(210)에 일부 도전성 비아홀들(910a, 920b)과 일부 재배선 패드(212a, 212b)가 남겨질 것이다. 소잉 공정시, 도전성 비아홀(910a, 920b)은 금속간절연층(108)에 박혀있기 때문에, 도전성 비아홀(910a, 920b)에 접촉된 재배선 패드(212a, 212b)의 메탈이 들뜨거나 파티클이 되어 날아가는 문제점을 방지할 수 있다. 이에 따라, 반도체 칩들(110, 120)이 깨끗하게 분리될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 웨이퍼의 소잉 방법을 설명하는 플로우챠트이다. 도 11에서, 반도체 웨이퍼는 예를 들면, 도 1 내지 도 10에서 설명된 반도체 웨이퍼(100)로 구현될 수 있다.
도 11을 참조하면, S1100단계에서, 반도체 칩들(110, 120, 130, 140)과 상기 반도체 칩들(110, 120, 130, 140) 사이에 배치된 스트라이브 레인들(210, 220)을 포함하는 반도체 기판(102)이 제공될 수 있다.
S1120 단계에서, 스크라이브 레인들(210, 220)에 포함된 재배선 패드(212)에 내재된 비아홀(310, 510, 520, 710, 720, 910, 920) 위로 소잉 라인(300, 500, 700, 900)이 설정될 수 있다. 재배선 패드(212)의 비아홀 비아홀(310, 510, 520, 710, 720, 910, 920)은 반도체 기판(102) 상에 형성된 금속층(106)과 금속층(106)에 접촉하는 금속간절연층(108)에 내재될 수 있다. 금속간절연층(108)은 옥사이드, 나이트라이드, 옥시나이트라이드, 저-k 유전체 또는 극저-k 유전체와 같은 재질로 구현될 수 있다.
S1130 단계에서, 재배선 패드(212)의 비아홀(310, 510, 520, 710, 720, 910, 920)의 일부가 소잉되도록 소잉 라인(300, 500, 700, 900)을 따라 반도체 기판이 소잉될 수 있다. 소잉 라인(300, 500, 700, 900)이 스크라이브 레인(210) 내 재배선 패드(212)의 비아홀(310, 510, 520, 710, 720, 910, 920)을 지나가고 나면, 스크라이브 레인(210)에 남겨진 일부 비아홀(310a, 310b, 510a, 520b, 710a, 720b, 910a, 920b)과 일부 재배선 패드(212a, 212b)가 남겨질 것이다.
이에 따라, 소잉 공정시, 비아홀(310a, 310b, 510a, 520b, 710a, 720b, 910a, 920b)은 금속간절연층(108)에 박혀있기 때문에, 비아홀(310a, 310b, 510a, 520b, 710a, 720b, 910a, 920b)에 접촉된 재배선 패드(212a, 212b)의 메탈이 들뜨거나 파티클이 되어 날아가는 문제점을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 단일 반도체 칩으로 나누는 방법에 있어서,
    반도체 기판, 상기 반도체 기판을 가로질러 배열되고 스크라이브 레인들을 건너서 분리 배열되는 집적 회로들, 상기 스크라이브 레인들의 하나 내 재배선 패드, 그리고 상기 재배선 패드의 하부에 접촉하는 적어도 하나의 도전성 비아를 포함하는 구조를 제공하는 단계, 상기 적어도 하나의 도전성 비아는 상기 스크라이브 레인들의 상기 하나에 수직한 방향으로 너비를 갖고; 및
    상기 스크라이브 레인들의 상기 하나의 길이 축을 따라서 상기 반도체 기판 내 라인을 컷팅하는 단계를 포함하고,
    상기 반도체 기판이 컷팅되는 상기 라인은 상기 스트라이브 레인들 중 하나의 상기 너비 보다 작고 상기 적어도 하나의 도전성 비아 각각의 너비보다 작은 너비를 갖고,
    상기 반도체 기판이 컷팅되는 상기 라인은 상기 적어도 하나의 도전성 비아에 인접하게 배치되어 상기 컷팅에 의해 상기 적어도 하나의 도전성 비아 각각의 일부는 제거되고 상기 적어도 하나의 도전성 비아 각각의 나머지 일부는 상기 재배선 패드에 붙어 남아 있는 방법
  2. 제1항에 있어서,
    상기 제공되는 구조는
    상기 반도체 기판 상에 형성된 금속층과 상기 금속층에 접촉하는 금속간절연층을 포함하고, 상기 적어도 하나의 도전성 비아 각각은 상기 금속간절연층 내 확장되어 상기 금속층에 접촉하는 방법.
  3. 제2항에 있어서,
    상기 금속간절연층은 옥사이드, 나이트라이드, 옥시나이트라이드, 저-k 유전체 또는 극저-k 유전체으로 구성된 그룹들에서 선택되는 적어도 하나의 물질을 갖는 방법.
  4. 제1항에 있어서,
    상기 구조는 상기 스크라이브 레인들의 상기 하나 내에 배치되는 다수개의 재배선 패드들을 포함하고, 상기 다수개의 재배선 패드들 각각은 상기 반도체 칩들의 상기 집적 회로들 그룹에 전기적으로 연결되어 상기 반도체 칩들의 상기 집적 회로들이 상기 다수개의 재배선 패드들을 통해 동시에 테스트될 수 있게 하는 방법.
  5. 제1항에 있어서,
    상기 적어도 하나의 도전성 비아는 상기 스크라이브 레인들 중 상기 하나의 상기 길이 축을 따라 배치되는 중심부를 갖고, 상기 반도체 기판의 상기 컷팅은 상기 적어도 하나의 비아 각각의 상기 중심부를 통해 컷팅되고 그 자리의 상기 적어도 하나의 도전성 비아 각각의 반대쪽은 남겨놓는 방법.
  6. 반도체 칩을 형성하는데 이용되는 제조 물품에 있어서,
    반도체 기판;
    칩 영역들 각각 내에 상기 반도체 기판을 가로질러 배열되는 실제적으로 동일한 집적 회로들, 상기 칩 영역들은 제1 방향으로 확장되는 중심 길이 축을 갖는 제1 스크라이브 레인과 상기 제1 방향을 가로지르는 제2 방향으로 확장되는 중심 길이 축을 갖는 제2 스크라이브 레인을 갖는 스크라이브 레인들에 의해 서로 분리되고, 서로 교차하는 상기 제1 스크라이브 레인과 상기 제2 스크라이브 레인에 의해 상기 칩 영역들의 제1, 제2, 제3 및 제4 칩 영역들이 존재하고;
    상기 스크라이브 레인들 사이에 배치되고, 상기 스크라이브 레인들의 상기 제1 스크라이브 레인의 상기 중심 길이 축의 반대쪽에 서로 배치되는 제1 테스트 회로 및 제2 테스트 회로;
    상기 제1 스크라이브 레인의 하부의 상기 반도체 기판에 배치된 전기적으로 도전성 물질인 다수개의 재배선 패드들, 상기 다수개의 재배선 패드들은 상기 제1 및 제2 테스트 회로들과 전기적으로 연결되고;
    상기 제2 스크라이브 레인 내 상기 제1 테스트 회로에 연결되고 상기 칩 영역들의 상기 제1 및 제3 칩 영역 내 상기 집적 회로들에 연결되는 제1 재배선 라인들;
    상기 제2 스크라이브 레인 내 상기 제2 테스트 회로에 연결되고 상기 칩 영역들의 상기 제2 및 제4 칩 영역 내 상기 집적 회로들에 연결되는 제2 재배선 라인들; 및
    상기 다수개의 재배선 패드들과 접촉하는 도전성 비아들을 포함하고, 상기 도전성 비아들 각각은 상기 다수개의 재배선 패드들 각각의 하단부에 접촉하고,
    상기 다수개의 재배선 패드들은 상기 칩 영역들의 상기 제1, 제2, 제3 및 제4 칩 영역들 내 상기 집적 회로들에 전기적으로 연결되는 제조 물품.
  7. 제6항에 있어서, 상기 제조 물품은,
    상기 반도체 기판 상에 형성된 금속층; 및
    상기 금속층과 상기 다수개의 재배선 패드들 사이에 배치되는 금속간절연층을 포함하고,
    상기 다수개의 재배선 패드들 각각은 상기 금속간절연층에 직접 배치되고,
    상기 도전성 비아들 각각은 상기 금속간절연층 내 확장되어 상기 금속층에 접촉하는 제조 물품.
  8. 제6항에 있어서
    상기 제1 스크라이브 레인의 상기 중심 길이 축은 상기 다수개의 도전성 비아들 각각의 줌심부를 통과하는 제조 물품.
  9. 제6항에 있어서
    상기 제1 테스트 회로 및 상기 제2 테스트 회로는 상기 제1 스크라이브 레인과 상기 제2 스크라이브 레인이 서로 교차하는 영역에 배치되는 제조 물품.
  10. 제6항에 있어서
    상기 다수개의 재배선 패드들은 상기 제1 스크라이브 레인의 상기 중심 길이 축에 대칭적으로 배치되는 제조 물품.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731260B (zh) * 2018-08-30 2021-06-21 奕力科技（開曼）股份有限公司 半導體基板結構及其製造方法
KR102600001B1 (ko) * 2018-10-18 2023-11-08 삼성전자주식회사 스크라이브 레인을 포함하는 반도체 칩
US11721586B2 (en) 2019-12-19 2023-08-08 Nxp B.V. Method and system for regulating plasma dicing rates
FR3124308B1 (fr) * 2021-06-17 2023-11-03 St Microelectronics Rousset Puce électronique
CN114295960A (zh) * 2021-12-29 2022-04-08 南京宙讯微电子科技有限公司 Saw滤波器及双工器、芯片的晶圆测试结构及芯片制造方法
TWI790139B (zh) * 2022-03-09 2023-01-11 力晶積成電子製造股份有限公司 基底穿孔測試結構

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246031A1 (en) 2007-04-09 2008-10-09 Hao-Yi Tsai PCM pad design for peeling prevention
US20100007029A1 (en) 2008-07-14 2010-01-14 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down rdl and recessed thv in peripheral region of the device
US20110111591A1 (en) 2007-05-04 2011-05-12 Stats Chippac, Ltd. Semiconductor Wafer Having Through-Hole Vias on Saw Streets With Backside Redistribution Layer
JP2013077800A (ja) 2011-09-15 2013-04-25 Fujitsu Semiconductor Ltd 半導体装置、半導体ウェハ及び半導体装置の製造方法
US20130299947A1 (en) 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer
KR101469331B1 (ko) 2012-09-14 2014-12-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼의 스크라이브 라인

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003374A (en) 1988-05-23 1991-03-26 North American Philips Corporation Semiconductor wafer
US5285082A (en) 1989-11-08 1994-02-08 U.S. Philips Corporation Integrated test circuits having pads provided along scribe lines
JPH07302773A (ja) 1994-05-06 1995-11-14 Texas Instr Japan Ltd 半導体ウエハ及び半導体装置
US8519512B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Test line placement to improve die sawing quality
US7129566B2 (en) 2004-06-30 2006-10-31 Freescale Semiconductor, Inc. Scribe street structure for backend interconnect semiconductor wafer integration
US7365556B2 (en) 2004-09-02 2008-04-29 Texas Instruments Incorporated Semiconductor device testing
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
KR20090024408A (ko) * 2007-09-04 2009-03-09 삼성전자주식회사 스크라이브 래인 내의 금속 버를 제거하는 노즐을 갖는웨이퍼 소잉 장치, 웨이퍼 소잉 방법 및 이를 이용하여제작된 반도체 패키지
KR20090046993A (ko) * 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8368180B2 (en) 2009-02-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line metal structure
US8039367B2 (en) 2009-05-13 2011-10-18 United Microelectronics Corp. Scribe line structure and method for dicing a wafer
IT1398204B1 (it) * 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8569086B2 (en) 2011-08-24 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of dicing semiconductor devices
US9379065B2 (en) 2013-08-16 2016-06-28 Qualcomm Incorporated Crack stopping structure in wafer level packaging (WLP)
KR20170070434A (ko) 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246031A1 (en) 2007-04-09 2008-10-09 Hao-Yi Tsai PCM pad design for peeling prevention
US20110111591A1 (en) 2007-05-04 2011-05-12 Stats Chippac, Ltd. Semiconductor Wafer Having Through-Hole Vias on Saw Streets With Backside Redistribution Layer
US20100007029A1 (en) 2008-07-14 2010-01-14 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down rdl and recessed thv in peripheral region of the device
JP2013077800A (ja) 2011-09-15 2013-04-25 Fujitsu Semiconductor Ltd 半導体装置、半導体ウェハ及び半導体装置の製造方法
US20130299947A1 (en) 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer
KR101469331B1 (ko) 2012-09-14 2014-12-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼의 스크라이브 라인

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