[go: up one dir, main page]

CN101106094A - 内埋式晶片封装结构及其制程 - Google Patents

内埋式晶片封装结构及其制程 Download PDF

Info

Publication number
CN101106094A
CN101106094A CNA2006100902608A CN200610090260A CN101106094A CN 101106094 A CN101106094 A CN 101106094A CN A2006100902608 A CNA2006100902608 A CN A2006100902608A CN 200610090260 A CN200610090260 A CN 200610090260A CN 101106094 A CN101106094 A CN 101106094A
Authority
CN
China
Prior art keywords
patterned circuit
circuit layer
layer
substrate
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100902608A
Other languages
English (en)
Other versions
CN100485895C (zh
Inventor
郑振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unimicron Technology Corp
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Priority to CNB2006100902608A priority Critical patent/CN100485895C/zh
Publication of CN101106094A publication Critical patent/CN101106094A/zh
Application granted granted Critical
Publication of CN100485895C publication Critical patent/CN100485895C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种内埋式晶片封装制程，包括：提供一第一基板，此基板上具有一第一图案化线路层，将一第一晶片配置于第一图案化线路层上且与第一图案化线路层电性连接。接着提供一第二基板，此基板上具有一第二图案化线路层，将一第二晶片配置于第二图案化线路层上且与第二图案化线路层电性连接。之后将一介电材料覆盖于第一图案化线路层与第一晶片上；接着再进行一压合步骤，将第二基板覆盖于介电材料上，且第二基板上的第二图案化线路层以及第二晶片内埋于介电材料中。

Description

内埋式晶片封装结构及其制程
技术领域
本发明是有关于一种晶片封装结构及其制程，且特别是有关于一种内埋式晶片封装结构及其制程。
背景技术
近年来，随着电子技术的日新月异，高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。在这些电子产品内通常会配置一电路基板，此电路基板用以承载单个晶片或多个晶片，以作为电子产品的资料处理单元，然而晶片配置于电路基板上会造成承载面积增加，因而如何将晶片内藏于电路基板中，已成为当前的关键技术。
图1为习知的内埋式晶片封装结构的剖面图。请参照图1，此内埋式晶片封装结构30包括一基板300、多个晶片310、一介电层330、抗氧化层360以及防焊层370。其中，多个晶片310位于基板300上，而介电层330则形成于基板300上且覆盖多个晶片310。此外，每一晶片310的焊垫320与导电孔340相连接，且导电孔340再与对应的导电插塞350连接，以形成一内埋式晶片封装结构30。
由习知的内埋式晶片封装结构30可知，晶片310采用配置在同一平面上的排列方式，若欲增加晶片310的数目时，则相对的基板300面积亦必需随之增大。在这样的限制之下，若欲提升内埋式晶片封装结构的效能，就必须增加内埋式晶片封装结构的体积以容纳更多晶片，然而这并不符合现今产品轻巧外型的潮流。相反的，若想将内埋式晶片封装结构的体积缩小以符合产品的需求时，则无法配置更多的晶片，使得内埋式晶片封装结构的效能下降。
发明内容
本发明的目的是提供一种内埋式晶片封装结构及其制程，可以在不增加内埋式晶片封装结构面积的情况下，置入较多数量的晶片。
为达上述或是其他目的，本发明提出一种内埋式晶片封装制程，首先提供一第一基板，第一基板上具有一第一图案化线路层，此第一图案化线路层具有至少一第一焊垫，将一第一晶片配置于焊垫上且与第一图案化线路层电性连接。接着，提供一第二基板，第二基板上具有一第二图案化线路层，第二图案化线路层具有至少一第二焊垫，将一第二晶片配置于第二焊垫上且与第二图案化线路层电性连接。尔后，将一介电材料覆盖于第一图案化线路层与第一晶片上。接着再进行一压合步骤，将第二基板覆盖于介电材料上，且第二基板上的第二图案化线路层以及第二晶片内埋于介电材料中。
在本发明的一实施例中，上述的第一晶片配置于第一图案化线路层以及第二晶片配置于第二图案化线路层的方法为覆晶接合。
在本发明的一实施例中，上述的介电材料包括一胶片，而胶片由半固化树脂材料胶化而成。
在本发明的一实施例中，上述的压合步骤之后，更包括一固化步骤，以固化介电材料。
在本发明的一实施例中，上述进行固化步骤之后，更包括移除第一基板以及第二基板。
在本发明的一实施例中，其中在移除第一基板以及第二基板之后，更包括于介电材料中形成至少一导电贯孔，使第一图案化线路层电性连接第二图案化线路层。
在本发明的一实施例中，其中第一图案化线路层对应于导电贯孔的一端配置一第一接点，而第二图案化线路层对应于导电贯孔的另一端配置一第二接点，且第一接点与第二接点藉由导电贯孔相互导通。
为达上述或是其他目的，本发明另提出一种内埋式晶片封装结构，包括一介电材料层、一第一图案化线路层、一第一晶片、一第二图案化线路层以及一第二晶片。其中第一图案化线路层内埋于介电材料层的一边内，包括至少一第一焊垫以及至少一第一接点。第一晶片内埋于介电材料层中，并与第一焊垫电性连接。第二图案化线路层，内埋于介电材料层的另一边内，包括至少一第二焊垫以及至少一第二接点。第二晶片内埋于介电材料层中，并与第二焊垫电性连接。另外，介电材料层中具有至少一导电贯孔，其分别连接第一接点与第二接点。
在本发明的一实施例中，上述的第一晶片与第一图案化线路层以及第二晶片与第二图案化线路层间电性连接的型态为覆晶接合。
在本发明的一实施例中，上述的介电材料的材质包括玻璃环氧基树脂、双顺丁烯二酸酰亚胺或环氧树脂。
本发明因采用堆叠式的配置方式将晶片配置于内埋式晶片封装结构中，与习知相较，可以在同样面积的基板中，置入更多的晶片数量，使得内埋式晶片封装结构可以兼顾尺寸的缩小以及晶片数量的增加，进而提升了内埋式晶片封装结构的效能。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为习知的内埋式晶片封装结构的剖面图。
图2A到图2E为本发明一实施例的内埋式晶片封装制造流程示意图。
图3为本发明另一实施例的内埋式晶片封装电路板剖面图。
30、150：内埋式晶片封装结构
100：第一基板
102：第一粘着层
104：第一图案化线路层
104a、204a：焊垫
104b：第一接点
106、206：凸块
108：第一晶片
120：介电材料
130：导电贯孔
140a：第一介电层
140b：第二介电层
160：内埋式晶片封装电路板
170、172、174：导电孔
180：焊球
200：第二基板
202：第二粘着层
204：第二图案化线路层
204b：第二接点
208：第二晶片
300：基板
310：晶片
320：焊垫
330：介电层
340：接触窗
350：插塞
360：抗氧化层
370：防焊层
具体实施方式
图2A到图2E为本发明一实施例的内埋式晶片封装制造流程示意图。请参照图2A，提供一第一基板100以及一第二基板200，且第一基板100上具有一第一粘着层102以及第一图案化线路层104，第二基板200上具有一第二粘着层202以及第二图案化线路层204。其中，第一图案化线路层104附着于第一粘着层102上，具有多个焊垫104a与至少一第一接点104b；而第二图案化线路层204则附着于第二粘着层202上，同样具有多个焊垫204a与至少一第二接点204b。
在本实施例中，可以采用背胶铜箔预先形成于第一与第二基板100、200上，此背胶铜箔是由一铜箔层以及一粘着层所构成，经由一压合步骤使铜箔层藉由粘着层分别附着于第一基板100以及第二基板200上。接着再进行图案化制程，以分别形成第一图案化线路层104以及第二图案化线路层204。
请继续参照图2B，将一已形成多个凸块106的一第一晶片108配置于第一基板100上，且各凸块106对应连接于第一图案化线路层104上的多个焊垫104a，使第一晶片108与第一图案化线路层104电性连接。同样的，具有多个凸块206的第二晶片208亦配置于第二基板200上，且对应连接于第二图案化线路层204上的多个焊垫204a，使第二晶片208与第二第二图案化线路层204电性连接。
在本实施例中，采用覆晶接合(Flip Chip，F/C)制程使第一晶片108连接于第一基板100上，此覆晶接合制程包括凸块制作、晶圆切割、晶粒接合、回焊、填胶、固化等步骤，在此不再赘述。同样的，第二晶片208配置于第二基板200的过程亦相同。
请继续参照图2C与图2D，在图2C中，进行一压合步骤，首先将一介电材料120形成于第一图案化线路层104与第一晶片108上。接着，将第二基板覆盖于该介电材料上并进行压合的动作，使第二基板上的第二图案化线路层以及第二晶片内埋于该介电材料中。经上述的压合步骤后，可使介电材料120均匀的充满于与第一图案化线路层104与第二图案化线路层204之间，如图2D所示。
在本实施例中，将上述的介电材料120形成于第一基板100表面上的方法为采用一半固化(prepreg)状态的树脂材料，其可经由单体聚合(polymerization)反应并达到胶化程度而形成一胶片，此种状态的介电材料400本身具有可压缩性，并可附着于第一晶片载板110的表面上。
在进行上述的压合步骤之后，本实施例更包括进行一固化步骤，使半固化的介电材料120完全固化成为固态。在本实施例中，此固化步骤是采用将图2D中的封装结构加热的热固化法，而在其他实施例中，则可视基板材质以及制程设计所需，采用其他固化方法例如是以紫外光为光源的光固化法。
上述的固化步骤中，是利用介电材料120间的聚合反应(polymerization)，使得介电材料120在照光或受热之后得到一能量，此能量足以使得各介电材料120的分子间进行聚合(polymerize)而彼此交联(crosslink)，进而成为一固化的介电材料120。
请参照图2E，本实施例可以在形成如图2D的封装结构后，进行后续的步骤，包括利用剥离法(lift-off)移除第一基板100、第一粘着层102、第二基板200以及第二粘着层202。接着以激光贯穿第一接点104b，并贯穿介电材料120，再填入导电材料，以形成一导电贯孔130于第一接点104b与第二接点204b之间。此导电贯孔130可使第一图案化线路层104与第二图案化线路层204彼此电性连接，形成一内埋式晶片封装结构150。尔后再利用压合法(lamination)或增层法(build up)与其他的线路连接，以形成完整的产品。
图3为本发明另一实施例的内埋式晶片封装电路板160剖面图。请参照图3，本实施例的内埋式晶片封装电路板160是以前述实施例中图2E的内埋式晶片封装结构150为基础，经由后续制程所得。故本实施例的内埋式晶片封装电路板160中，与前述实施例相同的构件与其相对关系则不再赘述。
与前述实施例不同的是，本实施例在进行压合、固化、移除基板与形成导电贯孔130等步骤之后，接着再以增层法于第一图案化线路层104以及第二图案化线路层204的外侧分别形成第一介电层140a与第二介电层140b。之后再于对应于第一接点104b的第一介电层140a中形成导电孔170以及植上焊球180。除了利用导电贯孔130连接上下晶片108、208之外，第一介电层140a与第二介电层140b中亦可形成多个导电孔172、174，以分别电性连接第一焊垫104a以及第二焊垫204a，以使上下晶片108、208可透过其他的电路(未绘示)达到相互连接的目的。
由本实施例的内埋式晶片封装电路板160可知，第一晶片108与第二晶片208藉由导电贯孔130而电性连接，而导电贯孔130再经由导电孔170与焊球180与其他电路系统连接。因此，若与习知的内埋式晶片封装结构30相较，所需要的导电孔数量可明显减少，将可助于制程的简化。
在本实施例中，第一基板与第二基板(以上未绘示)可为印刷电路基板(Printed Circuit Substrate，PCS)，而在其他实施例中，亦可为玻璃、绝缘材料以及金属材料所构成。另外，在本实施例中凸块106与焊球180的材质为铅锡合金，而在其他实施例中亦可以为镍金合金或金。此外，在本实施例中，介电材料120的材质例如是玻璃环氧基树脂(FR-4、FR-5)、双顺丁烯二酸酰亚胺(Bismaleimide-Triazine，BT)或环氧树脂(epoxy resin)。
在本发明的内埋式晶片封装结构的制造方法中，利用堆叠的方式，将两片晶片载板以压合的方式接合起来，可以增加内埋式晶片封装结构中的晶片数量。此外，若与习知相较，本发明的内埋式晶片封装结构，可以在相同基板面积的情况下，拥有较多的晶片数量。因此，本发明的内埋式晶片封装结构若与习知相较，可拥有较佳的效能。此外，再经由后续制程形成内埋式晶片封装电路板后，则可藉由图案化线路层的设计，与导电贯孔电性连接，因此减少了导电孔的数量，使得制程得以简化。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后权利要求所界定者为准。

Claims (11)

1.一种内埋式晶片封装制程，其特征在于其包括：
提供一第一基板，该第一基板上具有一第一图案化线路层，该第一图案化线路层具有至少一第一焊垫，将一第一晶片配置于该第一焊垫上且与该第一图案化线路层电性连接；
提供一第二基板，该第二基板上具有一第二图案化线路层，该第二图案化线路层具有至少一第二焊垫，将一第二晶片配置于该第二焊垫上且与该第二图案化线路层电性连接；
将一介电材料覆盖于该第一图案化线路层与该第一晶片上；以及
进行一压合步骤，将该第二基板覆盖于该介电材料上，且该第二基板上的该第二图案化线路层以及该第二晶片内埋于该介电材料中。
2.根据权利要求1的内埋式晶片封装制程，其特征在于其中该第一晶片配置于该第一图案化线路层以及该第二晶片配置于该第二图案化线路层的方法为覆晶接合。
3.根据权利要求1的内埋式晶片封装制程，其特征在于其中将该介电材料包括一胶片，该胶片由半固化树脂材料胶化而成。
4.根据权利要求1的内埋式晶片封装制程，其特征在于其中进行压合步骤之后，更包括一固化步骤，以固化该介电材料。
5.根据权利要求4的内埋式晶片封装制程，其特征在于其中在进行固化步骤之后，更包括移除该第一基板以及该第二基板。
6.根据权利要求5的内埋式晶片封装制程，其特征在于其中在移除该第一基板以及该第二基板之后，更包括于该介电材料中形成至少一导电贯孔，使该第一图案化线路层电性连接该第二图案化线路层。
7.根据权利要求6的内埋式晶片封装制程，其特征在于其中该第一图案化线路层对应于该导电贯孔的一端配置一第一接点，而该第二图案化线路层对应于该导电贯孔的另一端配置一第二接点，且该第一接点与该第二接点藉由该导电贯孔相互导通。
8.根据权利要求6的内埋式晶片封装制程，其特征在于其中在移除该第一基板以及该第二基板之后，更包括：
形成一第一介电层于该第一图案化线路层上；
形成至少一第一导电孔于该第一介电层中，并电性连接该第一焊垫；
形成一第二介电层于该第二图案化线路层上；以及
形成至少一第二导电孔于该第二介电层中，并电性连接该第二焊垫。
9.一种内埋式晶片封装结构，其特征在于其包括：
一介电材料层；
一第一图案化线路层，内埋于该介电材料层的一边内，包括至少一第一焊垫以及至少一第一接点；
一第一晶片，内埋于该介电材料层中，并与该第一焊垫电性连接；
一第二图案化线路层，内埋于该介电材料层的另一边内，包括至少一第二焊垫以及至少一第二接点；以及
一第二晶片，内埋于该介电材料层中，并与该第二焊垫电性连接，其中该介电材料层中具有至少一导电贯孔，而该导电贯孔分别连接该第一接点与该第二接点。
10.根据权利要求9的内埋式晶片封装结构，其特征在于其中该第一晶片与该第一图案化线路层以及该第二晶片与该第二图案化线路层间电性连接的型态为覆晶接合。
11.根据权利要求9的内埋式晶片封装结构，其特征在于其中该介电材料层的材质包括玻璃环氧基树脂、双顺丁烯二酸酰亚胺或环氧树脂。
CNB2006100902608A 2006-07-11 2006-07-11 内埋式晶片封装结构及其工艺 Expired - Fee Related CN100485895C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006100902608A CN100485895C (zh) 2006-07-11 2006-07-11 内埋式晶片封装结构及其工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006100902608A CN100485895C (zh) 2006-07-11 2006-07-11 内埋式晶片封装结构及其工艺

Publications (2)

Publication Number Publication Date
CN101106094A true CN101106094A (zh) 2008-01-16
CN100485895C CN100485895C (zh) 2009-05-06

Family

ID=38999913

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100902608A Expired - Fee Related CN100485895C (zh) 2006-07-11 2006-07-11 内埋式晶片封装结构及其工艺

Country Status (1)

Country Link
CN (1) CN100485895C (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104007A (zh) * 2009-12-21 2011-06-22 北大方正集团有限公司 一种特种电路板的制造方法和设备
CN102800980A (zh) * 2011-06-29 2012-11-28 深圳光启高等理工研究院 一种超材料封装方法
CN103137613A (zh) * 2011-11-29 2013-06-05 中国科学院微电子研究所 有源芯片封装基板及制备该基板的方法
CN104779176A (zh) * 2014-01-15 2015-07-15 矽品精密工业股份有限公司 嵌埋有晶片的封装结构的制法
WO2018098651A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路系统及封装方法
CN108922856A (zh) * 2018-07-13 2018-11-30 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108962770A (zh) * 2018-07-13 2018-12-07 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108962771A (zh) * 2018-07-13 2018-12-07 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
WO2022104927A1 (zh) * 2020-11-17 2022-05-27 瑞声声学科技(深圳)有限公司 Mems 传感器的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
TW409490B (en) * 1998-12-31 2000-10-21 World Wiser Electronics Inc The equipment for plug hole process and the method thereof
US6204089B1 (en) * 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
US20040089946A1 (en) * 2002-11-12 2004-05-13 Amkor Technology, Inc. Chip size semiconductor package structure
TWI226101B (en) * 2003-06-19 2005-01-01 Advanced Semiconductor Eng Build-up manufacturing process of IC substrate with embedded parallel capacitor
TWI237885B (en) * 2004-10-22 2005-08-11 Phoenix Prec Technology Corp Semiconductor device having carrier embedded with chip and method for fabricating the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104007A (zh) * 2009-12-21 2011-06-22 北大方正集团有限公司 一种特种电路板的制造方法和设备
CN102104007B (zh) * 2009-12-21 2013-04-17 北大方正集团有限公司 一种特种电路板的制造方法和设备
CN102800980A (zh) * 2011-06-29 2012-11-28 深圳光启高等理工研究院 一种超材料封装方法
CN103137613A (zh) * 2011-11-29 2013-06-05 中国科学院微电子研究所 有源芯片封装基板及制备该基板的方法
CN103137613B (zh) * 2011-11-29 2017-07-14 华进半导体封装先导技术研发中心有限公司 制备有源芯片封装基板的方法
CN104779176A (zh) * 2014-01-15 2015-07-15 矽品精密工业股份有限公司 嵌埋有晶片的封装结构的制法
CN104779176B (zh) * 2014-01-15 2018-01-12 矽品精密工业股份有限公司 嵌埋有晶片的封装结构的制法
US20200006310A1 (en) * 2016-11-30 2020-01-02 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit system and packaging method therefor
CN109997222A (zh) * 2016-11-30 2019-07-09 深圳修远电子科技有限公司 集成电路系统及封装方法
WO2018098651A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路系统及封装方法
US10930634B2 (en) * 2016-11-30 2021-02-23 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit system and packaging method therefor
CN109997222B (zh) * 2016-11-30 2024-03-05 深圳修远电子科技有限公司 集成电路系统及封装方法
CN108922856A (zh) * 2018-07-13 2018-11-30 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108962770A (zh) * 2018-07-13 2018-12-07 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108962771A (zh) * 2018-07-13 2018-12-07 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108922856B (zh) * 2018-07-13 2020-11-10 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
WO2022104927A1 (zh) * 2020-11-17 2022-05-27 瑞声声学科技(深圳)有限公司 Mems 传感器的制作方法

Also Published As

Publication number Publication date
CN100485895C (zh) 2009-05-06

Similar Documents

Publication Publication Date Title
US7663249B2 (en) Embedded chip package structure
KR100792352B1 (ko) 패키지 온 패키지의 바텀기판 및 그 제조방법
CN104428892B (zh) 用于基板核心层的方法和装置
JP4023159B2 (ja) 半導体装置の製造方法及び積層半導体装置の製造方法
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
US9040361B2 (en) Chip scale package with electronic component received in encapsulant, and fabrication method thereof
TWI302732B (en) Embedded chip package process and circuit board with embedded chip
CN101106094A (zh) 内埋式晶片封装结构及其制程
KR100851072B1 (ko) 전자 패키지 및 그 제조방법
US7936061B2 (en) Semiconductor device and method of manufacturing the same
US7619317B2 (en) Carrier structure for semiconductor chip and method for manufacturing the same
JP2004335641A (ja) 半導体素子内蔵基板の製造方法
JP2004247706A (ja) 電子部品実装構造及びその製造方法
CN101515574A (zh) 芯片封装载板、芯片封装体及其制造方法
WO2020090601A1 (ja) 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法
CN101252092B (zh) 多芯片封装结构及其制作方法
CN107785331A (zh) 封装结构及其制作方法
JP2002043467A (ja) 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法
CN111755409A (zh) 半导体封装基板及其制法与电子封装件及其制法
US20110083891A1 (en) Electronic component-embedded printed circuit board and method of manufacturing the same
JP2004071946A (ja) 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
CN102036498B (zh) 内埋式组件基板结构及其制作方法
CN109637995B (zh) 基板结构、封装结构及其制造方法
US8153472B2 (en) Embedded chip package process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090506