CN101090080A

CN101090080A - 多芯片堆叠的封装方法及其封装结构

Info

Publication number: CN101090080A
Application number: CN 200610082830
Authority: CN
Inventors: 胡朝雄
Original assignee: Advanced Semiconductor Engineering Inc
Current assignee: Advanced Semiconductor Engineering Inc
Priority date: 2006-06-13
Filing date: 2006-06-13
Publication date: 2007-12-19
Anticipated expiration: 2026-06-13
Also published as: CN100511614C

Abstract

一种多芯片堆叠的封装结构，其包括：一基板、至少一第一芯片、及至少一第二芯片。基板具有绝缘层、金属层及焊罩层，其中金属层包括分别形成在绝缘层上端的一导电迹线区及一遮蔽区，焊罩层形成在金属层的导电迹线区上。第一、二芯片分别与导电迹线区电连接，并分别设置在焊罩层上，其中第一芯片的封装体与金属层的一表面连接，使得第一芯片位于焊罩层与金属层的遮蔽区之间；而第二芯片的封装体与金属层的另一表面连接，使得第二芯片位于焊罩层与金属层的遮蔽区之间。

Description

多芯片堆叠的封装方法及其封装结构

技术领域

本发明关于一种多芯片堆叠的封装方法及其封装结构，特别是一种具有绝缘层及金属层的基板，将两芯片堆叠在绝缘层及金属层、或金属层之间，使得两芯片达到高散热及金属屏蔽效果的封装方法及其封装结构。

背景技术

随着电子工业的进步与数字时代的来临，消费者对于电子产品的功能要求也日益增多，因此，如何突破半导体制造与集成电路设计的技术，以制造功能更为强大的高频芯片，显然已成为目前研究的重要课题。而对于采用高频芯片的半导体封装件而言，操作过程中往往会产生极为严重的电磁波问题，这是由于高频芯片进行运算或传输时往往会产生很强的电磁波，而电磁波透过封装胶体传播至外界，造成周围电子装置的电磁干扰(EMI)问题，同时也可能降低此封装件的电气质量与散热性能，形成高频半导体封装件的一大问题。

一般现有的解决方法为：将一金属屏蔽覆盖在封装件外，并将金属屏蔽接地，以解决电磁干扰的问题，然而金属屏蔽具有重量过大与材料成本昂贵的缺点，并且接置方式难以进行自动化生产，显然不符合封装技术轻型化、低成本、高产量等发展趋势，成为高频芯片封装上的一大障碍。

因此，如何研发一种可避免电磁波干扰的封装方法及其封装结构，同时可兼顾高散热、低成本与轻薄短小等封装需求，成为相关领域所迫切需要解决的问题。

本发明人认为上述缺点可以改善，并依据多年来从事此方面的相关经验，悉心观察研究，并配合理论加以运用，从而提出一种设计合理且有效改善上述缺点的发明。

发明内容

本发明所要解决的技术问题，主要在于提供一种避免电磁波干扰，并可兼顾高散热、低成本与轻薄短小的封装方法，使两芯片达到高散热及金属屏蔽的效果，还可以简化现有抗电磁波干扰的制程并节省制作的成本。此外本发明另一个要解决的技术问题是还要提供一种将两芯片堆叠在金属层之间提升散热及提高金属屏蔽的封装方法，以及二种多芯片堆叠的封装结构。为了解决上述技术问题，本发明提供一种多芯片堆叠的封装方法，其步骤包括：首先，提供一绝缘层(dielectric layer)；接着，在绝缘层上形成一金属层(metal layer)，其中金属层包括一导电迹线区(conducting trace area)及一遮蔽区(shieldingarea)；然后，在金属层的导电迹线区上形成一焊罩层(solder mask)；接下来，使用封装胶在焊罩层上封装至少一第一芯片与至少一第二芯片，形成第一芯片的封装体与第二芯片的封装体，并使芯片与导电迹线区实现电连接；最后，弯折绝缘层与金属层，使金属层的遮蔽区表面与绝缘层表面分别与第一芯片的封装体及第二芯片的封装体连接。

为了解决上述技术问题，本发明提供一种多芯片堆叠之封装方法，其步骤包括：首先，提供一绝缘层(dielectric layer)；接着，在绝缘层上形成一金属层(metal layer)，其中金属层包括一导电迹线区(conducting trace area)及一遮蔽区(shielding area)；然后，在金属层之导电迹线区上形成一焊罩层(solder mask)；接下来，使用封装胶在焊罩层上封装至少一第一芯片及至少一第二芯片，形成第一芯片的封装体与第二芯片的封装体，并使芯片与导电迹线区实现电连接；然后，移除遮蔽区下方的绝缘层；最后，弯折绝缘层与金属层，使金属层的遮蔽区的两表面分别与第一芯片的封装体及第二芯片的封装体连接。

为了解决上述技术问题，本发明提供一种多芯片堆叠的封装结构，其包括：一基板、一具有封装体的第一芯片、及一具有封装体的第二芯片。其中，基板包括一绝缘层(dielectric layer)、一金属层(metal layer)及一焊罩层(soldermask)，其中金属层包括分别形成在绝缘层上端的一导电迹线区(conductingtrace area)及一遮蔽区(shielding area)，并且焊罩层形成在金属层的导电迹线区上。此外，第一芯片与导电迹线区电连接，其中第一芯片设置在焊罩层上，并且第一芯片的封装体与金属层的一表面连接，使第一芯片位于焊罩层与金属层的遮蔽区之间。此外，第二芯片与导电迹线区电连接，其中第二芯片设置在焊罩层上，且第二芯片的封装体与金属层的另一表面连接，使第二芯片位于焊罩层与金属层的遮蔽区之间。

为了解决上述技术问题，本发明提供一种多芯片堆叠的封装结构，其包括：一基板、一具有封装体的第一芯片、及一具有封装体的第二芯片。其中，基板包括一绝缘层(dielectric layer)、一金属层(metal layer)及一焊罩层(soldermask)，其中金属层包括形成在绝缘层上的一导电迹线区(conducting tracearea)、及从导电迹线区向外延伸而出的一遮蔽区(shielding area)，并且焊罩层形成在金属层的导电迹线区上。此外，第一芯片与导电迹线区电连接，其中第一芯片设置在焊罩层上，并且第一芯片的封装体与绝缘层的一表面连接，使第一芯片位于焊罩层与绝缘层之间。此外，第二芯片与导电迹线区电连接，其中第二芯片设置在焊罩层上，且第二芯片的封装体与金属层的遮蔽区的表面连接，使第二芯片位于焊罩层与金属层的遮蔽区之间。

综上所述，采用本发明因使用一具有绝缘层及金属层的基板，将两芯片堆叠在绝缘层及金属层之间、或金属层之间，此方式不但可使得两芯片达到高散热及金属屏蔽效果，而且可以简化现有抗电磁波干扰的制程并节省制作之成本。

为了进一步了解本发明为达到预定目的所采取的技术、手段及效果，请参阅以下有关本发明的详细说明与附图，可由此深入及具体地了解本发明的目的、特征与特点，然而附图仅供参考与说明，并非用以限制本发明。

附图说明

图1为本发明基带与射频芯片堆叠的封装方法的第一实施例的流程图；

图2为本发明基带与射频芯片堆叠的封装结构的第一实施例的绝缘层与金属层弯折前的剖面示意图；

图3为本发明基带与射频芯片堆叠的封装结构的第一实施例的绝缘层与金属层弯折后的剖面示意图；

图4为本发明的金属层形成在绝缘层后的上视示意图；

图5为本发明基带与射频芯片堆叠的封装方法的第二实施例之流程图；

图6为本发明基带与射频芯片堆叠的封装结构的第二实施例的绝缘层与金属层弯折前的剖面示意图；

图7为本发明基带与射频芯片堆叠的封装结构的第二实施例的绝缘层与金属层弯折后的剖面示意图。

其中，附图标记说明如下：

1 绝缘层

2 金属层

3 焊罩层

4 第一芯片

5 第二芯片

6 锡焊

10 通孔

20 导电迹线区

21 遮蔽区

40 封装体

50 封装体

200 焊垫

201 导电迹线

具体实施方式

请参考图1至图3，分别为本发明基带与射频芯片堆叠的封装方法的第一实施例的流程图、绝缘层与金属层弯折前的剖面示意图、以及绝缘层与金属层弯折后的剖面示意图。由图1的流程图结合图2及图3可知，本发明提供一种多芯片堆叠的封装方法，其步骤包括：首先，提供一绝缘层(dielectric layer)1(S100)；接着，在绝缘层1上形成一金属层(metal layer)2，其中金属层2包括一导电迹线区(conducting trace area)20及一遮蔽区(shielding area)21(S102)；然后，在金属层2的导电迹线区20上形成一焊罩层(solder mask)3(S104)。

接下来，在焊罩层3上使用封装胶(图未示)封装至少一第一芯片4及至少一第二芯片5，形成第一芯片4的封装体40及第二芯片5的封装体50，并使芯片4、5与导电迹线区20实现电连接(S106)。其中，第一芯片4可为一基带芯片(base band chip)，第二芯片5可为一射频芯片(RF chip)；或者，第一芯片4可为一射频芯片(RF chip)，第二芯片5可为一基带芯片(baseband chip)。此外，封装第一芯片4或第二芯片5的方式包括有：引线接合(wirebonding)、倒装(Flip chip)或四方扁平无引脚封装(Quad flat non-leadedpackage，QFN)，使芯片4、5与导电迹线区20实现电连接。

最后，弯折绝缘层1与金属层2，使金属层2的遮蔽区21表面与绝缘层1的表面分别与第一芯片4的封装体40及第二芯片5的封装体50连接(S108)。其中，绝缘层1与遮蔽层2通过粘合剂(图未示)分别与第一芯片4的封装体40及第二芯片5的封装体50实现连接效果，并且该粘合剂可为导电粘合剂(conductive adhesive)、或者任何可产生电粘合的胶体即可。

请参考图2及图3，并配合图4所示，本发明提供一种多芯片堆叠的封装结构，其包括：一基板、一具有封装体的第一芯片4、及一具有封装体的第二芯片5。

此外，基板包括一绝缘层1、一金属层2及一焊罩层3。其中，绝缘层1可为一柔性(flexible)PI基板(polyimide substrate)，并且绝缘层1上形成有复数个通孔(via hole)10，通孔10内形成有相对应的锡焊6。此外，金属层2包括分别形成在绝缘层1上端的一导电迹线区20及一遮蔽区21，并且金属层2进一步包括：复数个形成在导电迹线区20的焊垫200、以及复数个分别与相对应的焊垫200与锡焊6电连接的导电迹线201。另外，焊罩层3形成在金属层2的导电迹线区20上，而上述PI基板可根据布线时的电气要求，以选择导电迹线区20为单层或双层。

此外，通过焊垫200及导电迹线201，第一芯片4与锡焊6电连接，使第一芯片4与导电迹线区20实现电连接。其中，第一芯片4设置在焊罩层3上，并且第一芯片4的封装体40与绝缘层1的一表面连接，使第一芯片4位于焊罩层3与绝缘层1之间。

另外，通过焊垫200及导电迹线201，第二芯片5与锡焊6电连接，使第二芯片5与导电迹线区20实现电连接。其中，第二芯片5设置在焊罩层3上，并且第二芯片5的封装体50与金属层2的遮蔽区21的表面连接，使第二芯片5位于焊罩层3与金属层2的遮蔽区21之间。

请参考图5至图7，分别为本发明基带与射频芯片堆叠的封装方法的第二实施例的流程图、绝缘层与金属层弯折前的剖面示意图、及绝缘层与金属层弯折后的剖面示意图。由图5的流程图结合图6与图7可知，本发明提供一种多芯片堆叠的封装方法，其步骤包括：首先，提供一绝缘层1(S200)；接着，在绝缘层1上形成一金属层2，其中金属层2包括一导电迹线区20及一遮蔽区21(S202)；然后，在金属层2的导电迹线区20上形成一焊罩层3(S204)。

然后，在焊罩层3上使用封装胶(图未示)封装至少一第一芯片4及至少一第二芯片5，以形成第一芯片4的封装体40及第二芯片5的封装体50，并使芯片4、5与该导电迹线区20实现电连接(S206)；然后，移除遮蔽区21下方的绝缘层1(S208)；最后，弯折绝缘层1及金属层2，使金属层1的遮蔽区21的两表面分别与第一芯片4的封装体40及该第二芯片5的封装体50连接(S210)。

请参考图6与图7，本发明的第二实施例与第一实施例最大的不同在于：第二实施例的金属层2的遮蔽区21从导电迹线区20向外延伸而出。也就是说，第二实施例的绝缘层1并没有形成于金属层2的遮蔽区21。因此，第一芯片4的封装体40与金属层2的一表面连接，使第一芯片4位于焊罩层3与金属层2的遮蔽区21之间；并且，第二芯片5的封装体50与金属层2的另一表面连接，使第二芯片5位于焊罩层3与金属层2的遮蔽区21之间。也就是说，金属层2的遮蔽区21设置在第一芯片4的封装体40与第二芯片5的封装体50之间，使得两芯片4、5能达到高散热及金属屏蔽(避免两芯片4、5相互干扰)的效果。

综上所述，本发明使用一具有绝缘层1及金属层2的基板，将两芯片4、5堆叠在绝缘层1及金属层2之间(如第一实施例所述)、或金属层2之间(如第二实施例所述)，此方式不但可使得两芯片4、5达到高散热及金属屏蔽效果，而且可以简化现有抗电磁波干扰的制程并节省制作之成本。

以上所述仅为本发明较佳的具体实施例的详细说明与图式，本发明的特征并非局限于此，并非用以限制本发明，本发明的保护范围应以下述权利要求为准，凡依照本发明权利要求的精神及与其变化类似的实施例，皆应包含于本发明的范畴之中，任何熟悉该项技艺者在本发明之领域内，可轻易想到的变化或修饰皆为本发明专利范围所涵盖。

Claims

1、一种多芯片堆叠的封装方法，其特征在于，该方法包括：

提供一绝缘层；

在该绝缘层上形成一金属层，其中该金属层包括一导电迹线区及一遮蔽区；

在该金属层的该导电迹线区上形成一焊罩层；

在该焊罩层上使用一封装胶以封装至少一第一芯片及至少一第二芯片，以形成一第一芯片的封装体及一第二芯片的封装体，并使该芯片与该导电迹线区实现电连接；以及

弯折该绝缘层及该金属层，使该金属层的该遮蔽区表面及该绝缘层表面分别与该第一芯片的封装体及该第二芯片的封装体连接。

2、如权利要求1所述的多芯片堆叠的封装方法，其特征在于，所述绝缘层上形成有复数个通孔，并且该通孔内形成有相对应的锡焊。

3、如权利要求2所述的多芯片堆叠的封装方法，其特征在于，所述金属层包括：复数个形成在该导电迹线区的焊垫、及复数个分别电连接于相对应的该焊垫及该锡焊之间的导电迹线；该第一芯片与该第二芯片皆通过该焊垫及该导电迹线，与该锡焊电连接。

4、如权利要求1所述的多芯片堆叠的封装方法，其特征在于，所述绝缘层与该遮蔽层通过一粘合剂分别与该第一芯片的封装体及该第二芯片的封装体实现连接效果。

5、一种多芯片堆叠之封装方法，其特征在于，该方法包括：

提供一绝缘层；

在该金属层的该导电迹线区上形成一焊罩层；

使用封装胶封装至少一第一芯片及至少一第二芯片于该焊罩层上，形成一第一芯片的封装体及一第二芯片的封装体，并使该芯片与该导电迹线区实现电连接；

移除该遮蔽区下方的该绝缘层；以及

弯折该绝缘层及该金属层，使该金属层的该遮蔽区的两表面分别与该第一芯片的封装体及该第二芯片的封装体连接。

6、一种多芯片堆叠的封装结构，其特征在于，该结构包括：

一基板，包括一绝缘层、一金属层及一焊罩层，其中该金属层包括分别形成在该绝缘层上端的一导电迹线区及一遮蔽区，并且该焊罩层形成在该金属层的该导电迹线区上；

至少一具有封装体的第一芯片，与该导电迹线区电连接，其中该第一芯片设置在该焊罩层上，并且该第一芯片的封装体与该金属层的一表面连接，使该第一芯片位于该焊罩层与该金属层的该遮蔽区之间；以及

至少一具有封装体的第二芯片，与该导电迹线区电连接，其中该第二芯片设置在该焊罩层上，并且该第二芯片的封装体与该金属层的另一表面连接，使该第二芯片位于该焊罩层与该金属层的该遮蔽区之间。

7、如权利要求6所述的多芯片堆叠的封装结构，其特征在于，所述绝缘层上形成有复数个通孔，并且该通孔内形成有相对应的锡焊。

8、如权利要求7所述的多芯片堆叠的封装结构，其特征在于，所述金属层包括：复数个形成于该导电迹线区的焊垫、及复数个分别电连接于相对应的该焊垫及该锡焊之间的导电迹线；因此，该第一芯片与该第二芯片皆通过该焊垫及该导电迹线，与该锡焊电连接。

9、如权利要求6所述的多芯片堆叠的封装结构，其特征在于，所述绝缘层与该遮蔽层通过一粘合剂分别与该第一芯片的封装体或该第二芯片的封装体实现连接效果。

10、一种多芯片堆叠之封装结构，其包括：

一基板，包括一绝缘层、一金属层及一焊罩层，其中该金属层包括形成在该绝缘层上的一导电迹线区、及从该导电迹线区向外延伸而出的一遮蔽区，并且该焊罩层形成在该金属层的该导电迹线区上；

至少一具有封装体的第一芯片，与该导电迹线区电连接，其中该第一芯片设置在该焊罩层上，并且该第一芯片的封装体与该绝缘层的一表面连接，使该第一芯片位于该焊罩层与该绝缘层之间；以及

至少一具有封装体的第二芯片，与该导电迹线区电连接，其中该第二芯片设置在该焊罩层上，并且该第二芯片的封装体与该金属层的该遮蔽区的表面连接，使该第二芯片位于该焊罩层与该金属层的该遮蔽区之间。