CN101078663B - 制造使用soi晶片的压力传感器的方法 - Google Patents

Abstract

通过将两个晶片(1a、14)相接合来制造压力传感器，第一晶片包含CMOS电路(2)，第二晶片为SOI晶片。在第一晶片(1a)的最上层材料层上形成凹部，由第二晶片(14)的硅层覆盖凹部以形成空腔(18)。去除也第二晶片(14)的基板(15)的部分或全部以由硅层(17)形成膜。另外，空腔可以形成于第二晶片(14)中。第二晶片(14)电连接至第一晶片(1a)上的电路(2)。本发明可以使用标准CMOS工艺以将电路集成在第一晶片(1a)上。

Description

制造使用SOI晶片的压力传感器的方法

技术领域

本发明涉及使用第一晶片和第二晶片制造压力传感器的方法，其中第一晶片上集成有电路，第二晶片包括操作基板、硅层以及在操作基板与硅层之间的绝缘层。

背景技术

众所周知，通过将第一晶片和第二晶片结合起来制造压力传感器，其中第一晶片具有被第二晶片覆盖的凹部。第二晶片为SOI(绝缘体上硅)晶片，即具有相当厚的硅操作基板的晶片，在操作基板上设置有薄的绝缘层，并在绝缘层之上设置薄硅层。去除操作基板以在凹部之上形成可变形的膜。凹部深入抵达第一晶片的硅基板。这样的设计与标准CMOS制造工艺兼容度低，还需要许多额外的、非标准的制造步骤，导致制造昂贵。

发明内容

因此，本发明的目的在于提供一种与标准CMOS工艺或者双极工艺高度兼容的方法。

本发明的目的通过根据独立权利要求的方法和传感器实现。

因此，根据本发明，第二晶片与集成在第一晶片上的电路电连接，即允许第一晶片上的标准CMOS电路与由第二晶片形成的一个或者多个传感器配合动作。

在优选实施方式中，第二晶片可以作为整体施加于第一晶片。或者，可先将第二晶片切成单个芯片，然后施加于第一晶片。

在一个优选实施方式中，第二晶片包含由膜封闭的空腔。这避免了在第一晶片的基板上形成任何凹部的需求，因此可进一步提高与标准CMOS工艺或双极工艺的兼容性。

类似地，在第二优选实施方式中，该空腔由第一晶片中的凹部形成，但此凹部仅延伸穿过设置于第一晶片的基底基板上的材料层(或者多个材料层)。第二晶片以第二晶片的硅层在凹部上形成可变形的膜的方式装配于第一晶片上。从而，该凹部可以通过从基底基板局部地省略或去除一个或者多个材料层形成，该步骤又与标准CMOS制造工艺兼容。该材料层可以与应用于标准CMOS工艺中的一层或多层对应，例如氧化硅或者氮化硅层、多晶硅层或者金属层。

此处所用术语“压力传感器”指的是用于测量参数的任何类型的传感器，该参数等于或者源于流体的压力。具体地，该术语指相对和绝对压力传感器，还包括静态和动态压力传感器，动态压力传感器的一个重要例子为用于检测从数Hz到数MHz范围内的压力振荡的麦克风。此类传感器的一个典型应用例为科学仪器、气象学、高度测量、录音等。

附图说明

本发明进一步的优选实施方式以及应用在从属权利要求和以下说明中给出，说明参照附图，其中：

图1为第一晶片中的具有电路和凹部的压力传感器的截面示意图。

图2表示本发明的一个实施方式的第一步骤。

图3表示本发明的一个实施方式的第二步骤。

图4表示本发明的一个实施方式的第三步骤。

图5表示本发明的一个实施方式的第四步骤。

图6表示本发明的一个实施方式的第五步骤。

图7为用于图1-6和8ff的阴影图案的图例。

图8表示本发明的第二实施方式的第一步骤。

图9表示本发明的第二实施方式的第二步骤。

图10表示本发明的第三实施方式的第一步骤。

图11表示本发明的第三实施方式的第二步骤。

图12表示本发明的第四实施方式。

图13表示本发明的第五实施方式的中间制造步骤。

图14表示组装之后的图13的实施方式。

具体实施方式

根据本发明的压力传感器的实施方式的基本方案示于图1。该传感器包括集成有电路2的硅的基底基板1。电路2可包含如放大器、模/数转换器、模拟和/或数字处理电路、接口电路等。电路2可以为非常简单的设计，例如仅包含少量晶体管或者也可以非常复杂且具有大量晶体管。利用传统CMOS制造工艺便利地制造电路2。

此外，图1中的传感器还包含通过由膜5覆盖凹部4而形成的空腔18。在给出的实施方式中，凹部4设置于材料层6中，该材料层淀积于基底基板1上，即在CMOS的工艺过程中用于产生电路2的应用于基底基板1的层。

图2至6表示制造压力传感器的方法的步骤。正如以下详细说明，这些步骤主要包括在由基底基板和淀积在其上的材料层组成的第一晶片中形成CMOS电路和凹部。该第一晶片随后与第二晶片相接合，该第二晶片为具有硅操作基板(或任何其他适合的材料)的SOI晶片，具有淀积其上的绝缘层和硅层。最后加工第二晶片以形成膜。

在第一步骤中，利用传统CMOS制造工艺在第一晶片1a的基底基板1上实现电路2。该工艺包括各种材料层的实施，例如二氧化硅层7、8、9和/或介于其间的金属层10a、10b。典型地，这些层由包含二氧化硅和/或氮化硅的钝化层11所覆盖。

如图2所示，凹部12形成于上表面(即设置电路2的表面)。凹部12延伸穿过材料层7～11的一部分或者全部，但不深入至基底基板1。在图2所示实施方式中，凹部12延伸穿过钝化层11和最上层的二氧化硅层9。凹部12可以通过利用刻蚀技术局部地去除层9、11的方法形成，也可以通过利用掩模技术局部地去除层9、11的方法形成。凹部12向下抵达最上层金属层10b。形成此类凹部为传统CMOS制造工艺的一部分，例如用于形成接触窗口。

实际上，在离开凹部12处同样形成了用于接触最上层金属的接触窗口13。

在下一步骤中，如图3所示，将第二晶片14施加在第一晶片1a上。正如所提到的，第二晶片14包括操作基板15，优选为硅，并载有如二氧化硅的绝缘层16以及高掺杂硅层17。可选择地，在硅层17上可以覆盖用于绝缘和钝化的第二绝缘层。

第二晶片14以硅层17面向第一晶片1a的方式与第一晶片1a相接合。

如图4所示，利用化学刻蚀工艺或者机械研磨结合随后的刻蚀的方法去除了操作基板15的部分或者全部。在图4的实施方式中，凹部27形成于操作基板15中。凹部27向下抵达绝缘层16。除此之外，接触窗口13上方的操作层也得以去除。

接下来，如图5所示，去除凹部18区域以及接触窗口13上方区域中的绝缘层16，留下硅层17作为覆盖并封闭凹部12的柔性膜，从而形成空腔18。这样的纯硅膜具有高稳定性，可预测的弹性特性，并且基本没有预应力。

这样就去除了接触窗口13上方的硅层17从而形成了抵达最上层金属10b的凹部。接触窗口13位于第二晶片14的边缘20。

如图6所示，对第一晶片1a中的接触窗口和第二晶片14的边缘20施加晶片连接层21。它在接触窗口13区域的最上层金属层10b、硅层17以及操作基板15之间产生电接触。

图6所示的所产生的器件具有密封空腔18，其底部电极由最上层金属10b形成，顶部电极由硅层17形成。互连金属层21将金属层10b、进而将顶部电极与基底基板1上的电路2相连接。

压力变化导致由硅层17形成的膜的变形，从而导致空腔18的两个电极之间电容量的变化，由电路2测量该变化。

图8和图9示出了本制造工艺和器件的另一实施方式。该工艺的第一步骤对应于图2和图3中示出的步骤。但是，全部操作基板15被去除，如图8所示，仅留下第二晶片14的绝缘层16和硅层17。

随后，如图9所示，在空腔18上方、接触窗口13和第二接触窗口13’上方去除绝缘层16，在两个接触窗口13和13’上方去除硅层17。然后，在两个接触窗口13和13’处施加晶片互连层21，从而在最上层金属层10b和硅层17之间提供电接触。

图10和图11示出了第三实施方式。在本实施方式中，空腔18形成于第二晶片14中。

本工艺还是从在第一晶片1a中制造电路2开始。同时，在其上表面上形成二个接触窗口13和13’以及凹部19。

此外，第二晶片14具有由被硅层17覆盖的操作晶片中的凹部形成的空腔18。本领域的技术人员了解该构造的制造方法因此不需说明。

空腔18具有通过通路18c互连的第一腔体18a和第二腔体18b。第一腔体18a的高度和容积比第二腔体18b的小。

第二晶片14如图10所示结合于第一晶片1a，其第一腔体18a置于凹部19之上。

然后，如图11所示，通过去除部分操作基板15构成第二晶片14，从而形成边缘20、20’，其中之一与接触窗口13’相邻。去除除位于操作基板15的剩余部分下方之外的所有绝缘层16。硅层17以类似的方式刻蚀掉，但是使其一端17a延伸至与接触窗口相邻。此时，在二个接触窗口13、13’处淀积晶片互连金属层21，将接触窗口13连接至硅层17并将接触窗口13’连接至操作基板15。

尽管在图11中不可见，凹部19横向地对周边环境开放，因此将硅层17形成的膜的一侧暴露于周边环境的压力。

在图11的实施方式中，腔体18a为一电容器，其一个电极由硅层17形成而另一电极由操作基板15形成。腔体18b比腔体18a具有更大的容积，起提高空腔18的容积表面积比的作用，从而起到提高其中的绝对压力的稳定性的作用。

图12给出了本发明的类似图11的实施方式，但使用了不同的使二个晶片相接触的方法。在图12的实施方式中，第二晶片通过金属突起24、24’与第一晶片1a相结合。

为此目的，在第一晶片1a上形成二个接触窗口13、13’，并在其每一个上形成金属突起24、24’(或者任何其他适合的导电材料的突起)。

与金属突起24、24’的位置相匹配地，在第二晶片14上设置二个金属焊盘25、25’，其中一个连接硅层17，另一个连接操作基板15。然后将第二晶片14置于第一晶片1a上，使得金属焊盘25、25’与金属突起24、24’相接触。该步骤可以例如在提高的压力或者温度下实施以软化金属突起24、24’，从而形成可靠的、机械稳定的接触。

或者，也可以首先在第二金属14上实施金属突起24、24’。

对于本领域技术人员容易理解，可以使用其他导电材料代替使用金属突起24、24’来产生适合的导电连接。特别是，可以使用各向异性导电胶。这种胶在非导电粘合剂中包含导电颗粒。当晶片彼此通过夹在其间的导电胶互相挤压时，其中的颗粒互相接触并产生晶片间的导电通路。

代替将第二晶片整个施加于第一晶片1a上，也可以首先将第二晶片切成(或者刻蚀)成多个的单个晶片，然后将其施加于第一晶片1a上。

此外，本发明的另一实施方式见图13和图14。

如图13所示，首先对基底基板提供由金属或者多晶硅层10a包围的高掺杂区域26。高掺杂区域26在凹部29中。

将适合的接合层29，可以是聚合物或金属性膜，附着在第二晶片14上，与包围高掺杂区域26的金属或多晶硅层10a相对。然后，局部地去除第二晶片14的最上层17、绝缘层16以及下面的操作基板15的一部分以形成凹陷区域27，留下与高掺杂区域26相对的凸起区域28。

随后，利用本领域技术人员所知的方法在接合层29的区域将第二晶片14接合至第一晶片1a。这样就由前面的凹部29在高掺杂区域26上方形成空腔18。

刻蚀去除除留下的最上层17上方外的所有操作基板15。优选形成图案以使最上层17横向延伸并超过余下的操作基板15，从而形成凸起34。

然后实施晶片连接层21，以在金属层10b和最上层17以及第二晶片14的基板15之间形成电连接。晶片互连层21包围凸起34，从而得到稳定且可靠的连接。

接下来，利用各向异性刻蚀法从与第二晶片14相对的一侧32向基底基板1中制造凹部31。凹部31穿过基底基板1抵达高掺杂区域26。基底基板1的一侧32与凹部31的表面此后由钝化层11’覆盖。

因此，在本实施方式中，基底基板1的高掺杂区域26在空腔18和凹部31之间形成柔性膜，该膜根据施加的压力变形。这形成电容的一个电极，另一电极由第二晶片14的硅层17形成。必须注意，图13和图14的实施方式并不要求第二晶片14为SOI晶片。可选择地，第二晶片14可以是通常的硅晶片或者任何其他材料的晶片。

图13和图14的实施方式的优点为，可以将要被测量其压力的流体施加至第一基板1a的一侧32，即施加至与集成电路以及器件的接触焊盘相对的一侧，这样可以以使CMOS电路得以保护免受不利的环境影响的方式更容易地容纳器件。

代替在第一晶片1a中形成凹部31，第一晶片1a的材料可以被均匀地去除以减薄第一晶片1a，直至减薄至足以形成封闭空腔18的柔性膜。

在至此所示的实施方式中，在第一晶片1a中有二个金属导电层10a、10b。根据使用的CMOS(或者双极)工艺，该数量可以改变，和/或一个或多个导电层可以为硅层。类似地，绝缘层的数量和组成也可以改变。

Claims (23)

1.一种制造压力传感器的方法，包含以下步骤：

提供在其上包含集成电路(2)的第一晶片(1a)；

提供第二晶片(14)；

将上述第二晶片(14)或者由上述第二晶片制备的芯片装配在上述第一晶片(1a)上，

上述方法的特征为，通过以下步骤将上述第二晶片(14)电连接至上述第一晶片(1a)上的上述集成电路(2)：

在上述第一晶片(1a)上制备接触窗口(13)；

在上述接触窗口(13)处形成或者设置上述第二晶片(14)的边缘(20)；

对上述边缘(20)施加与上述接触窗口(13)相接触的金属层(21)。

2.如权利要求1记载的方法，其特征为：

上述第二晶片(14)包括操作基板(15)、硅层(17)以及位于上述操作基板(15)和上述硅层(17)之间的绝缘层(16)。

3.如权利要求2记载的方法，其特征为：

设置上述硅层(17)以形成用以感应压力的可变形膜的至少一部分。

4.如权利要求3记载的方法，其特征为：

上述第二晶片(14)包括由上述可变形膜封闭的空腔(18)。

5.如权利要求3记载的方法，其特征为：

所述方法还包括在上述集成电路(2)和上述操作基板(15)之间形成第一电接触以及在上述集成电路(2)和上述可变形膜之间形成第二电接触的步骤。

6.如权利要求4记载的方法，其特征为：

包括通过在上述操作基板(15)中形成凹部的方式形成上述空腔的至少一部分的步骤。

7.如权利要求4记载的方法，其特征为：

上述空腔包括第一腔体(18a)和第二腔体(18b)，上述第一腔体(18a)的高度和容积比上述第二腔体(18b)的小，上述可变形膜覆盖上述第一腔体(18a)。

8.如权利要求2记载的方法，其特征为：

包括在将上述第二晶片(14)装配在上述第一晶片(1a)上之后，去除上述第二晶片(14)的上述操作基板(15)的至少一部分甚至全部的步骤。

9.如权利要求8记载的方法，其特征为：

包括去除上述操作基板(15)的至少一部分以至少深入到上述绝缘层(16)的步骤。

10.如权利要求2记载的方法，其特征为：

包括以上述硅层(17)面向上述第一晶片(1a)的方式将上述第二晶片(14)装配在上述第一晶片(1a)上的步骤。

11.如权利要求3记载的方法，其特征为：

上述第一晶片(1a)具有其上集成有集成电路(2)的硅的基底基板(1)以及淀积于上述基底基板(1)上的至少一个材料层(7-11)，上述方法包括通过局部地去除或省去上述材料层(7-11)的方式在上述第一晶片(1a)中制造凹部(12)的步骤，以及以上述第二晶片(14)的上述硅层(17)在上述凹部(12)上方形成上述可变形膜的方式将上述第二晶片(14)装配在上述第一晶片(1a)上的步骤。

12.如权利要求11记载的方法，其特征为：

上述材料层为氧化硅、氮化硅、金属或者多晶硅层。

13.如权利要求12记载的方法，其特征为：

上述凹部形成在上述第一晶片(1a)上的导电层上。

14.如权利要求13记载的方法，其特征为：

上述导电层是上述第一晶片(1a)上的金属层(10b)。

15.如权利要求12至14中的任意一项记载的方法，其特征为：

上述凹部(12)未达到上述基底基板(1)。

16.如权利要求1记载的方法，其特征为包含以下步骤：

在上述第一晶片(1a)上制备至少一个接触窗口(13、13’)；

以在上述第二晶片(14)和上述接触窗口(13、13’)之间设置了导电材料(24)的方式将上述第二晶片(14)放置在上述第一晶片(1a)上。

17.如权利要求1记载的方法，其特征为：

上述第二晶片(14)为SOI晶片，而上述操作基板(15)为硅基板。

18.如权利要求1记载的方法，其特征为：

上述集成电路(2)利用CMOS工艺或者双极工艺制造。

19.如权利要求1记载的方法，其特征为还包括以下步骤：

在上述第一和第二晶片之间形成空腔(18)；

从上述第一晶片(1a)的与上述第二晶片(14)相对的一侧(32)去除材料，保留由上述第一晶片(1a)形成的膜(5)以封闭上述空腔(18)。

20.如权利要求19记载的方法，其特征为：

从上述的与上述第二晶片(14)相对的一侧(32)对上述第一晶片施加钝化层(11’)。

21.如权利要求19或20记载的方法，其特征为：

包含局部地刻蚀掉上述第二晶片(14)的一部分的步骤。

22.如权利要求21记载的方法，其特征为：

其中第二晶片(14)包括硅最上层(17)、绝缘层(16)以及操作基板(15)，上述绝缘层(16)设置于上述硅最上层(17)和上述操作基板(15)之间，上述第二晶片被局部地刻蚀去除，从而上述硅最上层(17)横向延伸超出上述操作基板(15)以形成凸起(34)，然后该凸起由晶片互连层(21)包围。

23.如权利要求19记载的方法，其特征为：

包括在上述第一晶片(1a)内部从上述第一晶片的与上述第二晶片(14)相对的一侧(32)形成凹部(31)，并将上述膜(5)保留在上述空腔(18)和上述凹部(31)之间的步骤。

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