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CN101057300A - 半导体装置及其数据写入方法 - Google Patents

半导体装置及其数据写入方法 Download PDF

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CN101057300A
CN101057300A CNA2004800444079A CN200480044407A CN101057300A CN 101057300 A CN101057300 A CN 101057300A CN A2004800444079 A CNA2004800444079 A CN A2004800444079A CN 200480044407 A CN200480044407 A CN 200480044407A CN 101057300 A CN101057300 A CN 101057300A
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CN
China
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data
write
semiconductor device
memory
data bus
Prior art date
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Pending
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CNA2004800444079A
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English (en)
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黑崎一秀
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Sbanson Japan Co Ltd
Spansion LLC
Original Assignee
Sbanson Japan Co Ltd
Spansion LLC
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Publication date
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Abstract

本发明的目的在于提供一种不使芯片尺寸增大，而能实现多位同时写入的半导体装置，该半导体装置包含有：写入数据总线，用以将数据写入存储器单元；读取数据总线，用以从存储器单元读取数据；第一写入放大器，在高速写入时，通过所述读取数据总线将数据写入至所述存储器单元；第二写入放大器，在高速写入时，通过所述写入数据总线将数据写入至所述存储器单元；第一感测放大器，通过所述读取数据总线从前数存储器单元读取验证数据；以及第二感测放大器，使用写入数据总线从所述存储器单元读取验证数据。

Description

半导体装置及其数据写入方法
技术领域
本发明有关一种半导体装置及其数据写入方法。
背景技术
作为可电性覆写数据的非挥发性半导体装置，已广泛使用闪存，惟闪存的数据覆写时间比动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)等其它的半导体存储装置相比非常的长，且在执行数据的覆写时，正在控制闪存的控制部无法对闪存进行存取。
近来，为了解决此问题，已开发有一种对偶运算(dual operation)型的闪存，将闪存分割成多个存储体(banbank)，即使某个存储体正在执行覆写，亦可读取其它存储体的数据。在此，所谓的存储体是指可同时进行数据处理的存储器存储体，该存储器存储体是由一个区块(block)或任意组合两个以上的区块而构成的群组所组成。
接着，针对习知的对偶运算型的闪存来加以说明。图1是习知的对偶运算型的闪存的方块图。如图1所示，包含有：闪存1、单元阵列(cell array)2、读取用感测放大器3、写入用感测放大器4、以及写入放大器5。单元阵列2包含有多个存储体BANK0至BANKn。存储体BANK0至BANKn的存储器单元是以扇区(sector)单位被管理。Y闸21是透过位线BL连接至读取数据总线RDB0至RDBm以及写入数据总线WDB0至WDBm。
读取用感测放大器3是使用读取数据总线RDB0至RDBm从存储器单元来读取数据。写入用感测放大器4是使用写入数据总线WDB0至WDBm从存储器单元来读取验证数据。写入放大器5是使用写入数据总线WDB0至WDBm将数据写入存储器单元。在这种对偶运算型的闪存中，即使某个存储体正在进行数据的覆写，亦可读取其它存储体的数据。
此外，这种对偶运算型的闪存是揭示于专利文献1中。
专利文献1：美国专利第6240040号公报
发明内容
(发明所欲解决的课题)
然而，在这种对偶运算型的闪存1中，于写入存储器单元时，由于使用内部电源时搭载于芯片内的高电压产生电路的电流能力的限度会限制一次写入位数目，故无法高速地执行写入。另一方面，使用外部电源执行高速写入时，由于无写入位数目的限制，故可同时写入还数个位而达到高速写入，惟使用外部电源同时写入多位时，需有该位数目份的写入数据总线，当写入数据总线增加时，则有芯片尺寸亦增加的问题。
因此，本发明乃有鉴于上述问题而研创者，其目的在于提供一种不使芯片尺寸增大，而能实现多位同时写入的半导体装置及其半导体写入方法。
(解决课题的手段)
为解决上述课题，本发明的半导体装置包含有：写入数据总线，用以将数据写入存储器单元；读取数据总线，用以从所述存储器单元读取数据；以及第一写入放大器，在预定写入时，通过所述读取数据总线将数据写入至所述存储器单元。依据本发明，例如丛发(burst)式或分页(page)式具有许多读取数据总线时，在例如高速写入时将这些读取数据总线作为写入数据总线来使用，故能同时将多位写入至存储器单元，并能执行高速写入。此外，由于在高速写入中利用未使用的数据总线来执行数据的写入，故无须另外设置写入用的数据总线，芯片尺寸亦不会增大。
所述半导体装置还包含有第二写入放大器，在预定写入时，通过所述写入数据总线将数据写入至所述存储器单元。依据本发明，由于使用写入数据总线与读取数据总线来进行数据的写入，故能同时将更多的位写入至存储器单元，并能高速地写入。
所述半导体装置还包含有：屏蔽(shield)配线，是用以屏蔽所述读取数据总线；以及第三写入放大器，在预定写入时，通过所述屏蔽线将数据写入至所述存储器单元。依据本发明，由于于高速写入时将各读取数据总线的屏蔽线作为写入数据总线来使用，故能同时将更多的位写入至存储器单元，并能高速执行写入。
本发明的半导体装置包含有：屏蔽线，是用以屏蔽从存储器单元读取数据的读取数据总线；第三写入放大器，在预定写入时，通过所述屏蔽线将数据写入至所述存储器单元。依据本发明，由于于高速写入时将读取数据总线的屏蔽线作为写入数据总线来使用，故能同时将多位写入至存储器单元，并能高速写入数据。本发明的半导体装置还包含有写入数据总线，是用以将数据写入所述存储器单元。
所述半导体装置还包含有第一感测放大器，通过所述读取数据总线从所述存储器单元读取验证数据。依据本发明，由于使用读取数据总线来读取验证数据，故能高速地从存储器单元读取数据。
所述半导体装置还包含有第二感测放大器，系通过所述写入数据总线从所述存储器单元读取验证数据。依据本发明，由于使用写入数据总线与读取数据总线读取验证数据，故能高速地从存储器单元读出数据。
所述半导体装置还包含有第三感测放大器，通过所述屏蔽线从所述存储器单元读取验证数据。依据本发明，由于使用屏蔽线来读取验证数据，故能高速地从存储器单元读取数据。
所述半导体装置还包含有感测放大器，通过所述读取数据总线从所述存储器单元读取数据。依据本发明，能使用读取数据总线从存储器单元读取数据。
所述半导体装置还包含有单元阵列，该单元阵列包含有多个存储体，该存储体是能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据。依据本发明，可高速读取适合对偶运算动作的数据。
所述半导体装置还包含有：单元阵列，该单元阵列包含有多个存储体，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及感测放大器，设置于每个所述存储体中，并通过所述读取数据总线从所述存储器单元读取数据。依据本发明，即使于每个存储体设置读取用的感测放大器，亦能使用屏蔽线将数据高速地写入至存储器单元。
所述半导体装置还包含有单元阵列，该单元阵列包含有多个存储体，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据，且所述读取数据总线设置于每个所述存储体中。依据本发明，即使于每个存储体设置读取数据总线，由于使用读取数据总线的屏蔽线，故能高速地将数据写入至存储器单元。
所述存储器装置还包含有单元阵列，该单元阵列包含有多个存储体，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及选择电路，产生用以选择所述存储体的选择信号。依据本发明，能选择将数据高速写入的存储体。
所述半导体装置还包含有开关，在预定写入时，将所述第一写入放大器连接至所述读取数据总线。依据本发明，能将第一写入放大器连接至读取数据总线，并将数据高速地写入至存储器单元。
所述半导体装置还包含有开关，在预定写入时，将所述第三写入放大器连接至所述屏蔽线。依据本发明，能将第三写入放大器连接至屏蔽线，并将数据高速地写入至存储器单元。
所述半导体装置还包含有：单元阵列，该单元阵列包含有多个存储体，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及开关，用以选择所述多个存储体中连接至所述读取数据总线的存储体。依据本发明，能将各存储体内的存储器单元连接至读取数据总线。
所述半导体装置还包含有：单元阵列，该单元阵列包含有多个存储体，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及开关，在预定写入时，选择所述多个存储体中连接至所述屏蔽线的存储体。依据本发明，能将各存储体内的存储器单元连接至屏蔽线。
所述读取数据总线是由比所述写入数据总线还多的数据总线所构成。依据本发明，于丛发式或分页式的情况中，由于使用比写入数据总线还多的读取数据总线，故能将数据高速地写入至存储器单元。所述半导体装置是半导体存储装置。
本发明的数据写入方法包含有：使用写入数据总线将数据写入至存储器单元的步骤；使用读取数据总线从所述存储器单元读取数据的步骤；以及于预定写入时，通过所述读取数据总线将数据写入至所述存储器单元的步骤。依据本发明，于具有例如丛发式或分页式的多个读取数据总线时，由于例如于高速写入时将这些读取数据总线作为写入数据总线来使用，故能同时写入多位，并能提供可高速写入的半导体装置的数据写入方法。此外，由于使用高速写入中未使用的数据总线来执行数据的写入，故无须另外设置写入用的数据总线，芯片尺寸亦不会增大。
本发明的数据写入方法还包含有于预定写入时，通过所述写入数据总线将数据写入至所述存储器单元的步骤。依据本发明，由于使用写入数据总线与读取数据总线来进行数据的写入，故能同时写入更多的位，并能高速写入。
本发明的数据写入方法还包含有于预定写入时，使用用以屏蔽所述读取数据总线的屏蔽线将数据写入至所述存储器单元的步骤。依据本发明，由于于高速写入时将各读取数据总线的屏蔽线作为写入数据总线来使用，故能同时写入更多的位，并能高速地执行写入。
本发明的数据写入方法包含有：使用读取数据总线从存储器单元读取数据的步骤；以及于预定写入时，使用用以屏蔽所述读取数据总线的屏蔽线将数据写入至所述存储器单元的步骤。依据本发明，由于于高速写入时将各读取数据总线的屏蔽线作为写入数据总线来使用，故能同时写入多位，并能高速地写入数据。
所述数据写入方法还包含有通过所述读取数据总线从所述存储器单元读取验证数据的步骤。依据本发明，由于使用读取数据总线来进行验证数据的读取，故能高速地从存储器单元读取数据。
所述数据写入方法还包含有通过所述写入数据总线从所述存储器单元读取验证数据的步骤。依据本发明，由于使用写入数据总线与读取数据总线来进行验证数据的读取，故能高速地从存储器单元读取数据。
所述数据写入方法还包含有通过所述屏蔽线从所述存储器单元读取验证数据的步骤。依据本发明，由于使用屏蔽线来进行验证数据的读取，故能高速地从存储器单元读取数据。
所述数据写入方法还包含有产生选择信号的步骤，该选择信号用以选择分别包含有所述存储器单元的多个存储体。依据本发明，能选择高速写入数据的存储体。
所述数据写入方法还包含有于将数据写入多个存储体中的存储体的第一存储器单元时，从存储体的第二存储器单元读取数据的步骤。依据本发明，能提供对偶运算的半导体装置。
(发明的效果)
依据本发明，能提供一种不会使芯片尺寸增大，而能实现多位同时写入的半导体装置及其半导体写入方法。
附图说明
图1是习知的对偶运算型的闪存的方块图。
图2是第一实施例的半导体装置的构成图。
图3是显示用以产生第一实施例的半导体装置10的存储体选择信号的构成的图。
图4是显示第一实施例的存储体选择电路的图。
图5是第一实施例的半导体装置高速写入时的时序图。
图6是第二实施例的半导体装置的构成图。
图7是第二实施例的半导体装置高速写入时的时序图。
图8是第三实施例的半导体装置的构成图。
图9是第三实施例的半导体装置高速写入时的时序图。
主要组件符号说明
1                              闪存
2                              核心单元阵列
3、3a至3n                      读取用感测放大器
4、11                          写入用感测放大器
5、12、120                     写入放大器
10、110、210                   半导体装置
13                             控制逻辑
14                             地址缓冲器
15                             选择电路
21                             Y闸
80至83、90至95、542、543、554、NMOS晶体管
555、562、563、572、573、600至
6n3、700至7n3、800至8n4
154a至157a                    反相器电路
151至157                      电路
511、531、541、551、552、561、反及电路
571
512、522、532、533            反相器
521、553                      反或电路
544、545、556、557、564、565、PMOS晶体管
574、575
Read、Write、FPGM、PGM、PGMV  信号
BL                            位线
RA(i)、RAB(i)                 读取用内部地址
WA(i)、WAB(i)                 写入用内部地址
A(i)                          外部地址
VSD                           屏蔽线
RBSELn                        读取用存储体选择信号
WBSELn                        写入用存储体选择信号
BANK0至BANKn                  存储体
RDB0至RDBm                    读取数据总线
WDB0至WDBm                    写入数据总线
RSEL00至RSEL1n、WSEL00至WSEL1n存储体选择信号
具体实施方式
以下，参照附图说明本发明的实施例。
第一实施例
图2是第一实施例的半导体装置的构成图。如图2所示，半导体装置10包含有：核心单元阵列2、读取用感测放大器3、写入用感测放大器4、写入放大器5、写入用感测放大器11、以及写入放大器12。此外，半导体装置10包含有写入数据总线WDB0至WDBm、读取数据总线RDB0至RDBm、以及屏蔽线VSD。与图1相同的部分附上相同符号来说明。
半导体装置10可为单独封装的闪存等的半导体存储装置，亦可为如同系统LSI(large-scale integration；大规模集成电路)作为半导体装置的一部分而组入者。该半导体装置10是为可在进行数据的消除或写入时读取其它部分的数据的对偶运算型的半导体装置。半导体装置10能在对偶运算动作中以正常的速度将数据写入至存储器单元，亦能于高速写入时禁止对偶运算动作，而高速地将数据写入至存储器单元。
核心单元阵列2包含有多个存储体BANK0至BANKn，该存储体能于将数据写入存储体的第一存储器单元时，从存储体的第二存储器单元读取数据。各存储体BANK0至BANKn的存储器单元由多个扇区所构成。Y闸21是透过位线BL连接至读取数据总线RDB0至RDBm以及写入数据总线WDB0至WDBm。写入数据总线WDB0至WDBm用以将数据写入至存储器单元者。读取数据总线RDB0至RDBm用以从存储器单元读取数据者。屏蔽线VSD用以屏蔽读取数据总线RDB0至RDBm者。
读取用感测放大器3是电流比较电路，使用读取数据总线RDB0至RDBm从存储器单元读取数据，并比较存储器单元的读取电流与基准电流，将该电流差值放大后予以输出。写入用感测放大器4在通常写入时及高速写入时使用写入数据总线WDB0至WDBm从存储器单元读取验证数据者。写入放大器5在通常写入时及高速写入时使用写入数据总线WDB0至WDBm将数据写入至存储器单元者。
写入用感测放大器11是主程序用的感测放大器。该写入用感测放大器11在高速写入时使用读取数据总线RDB0至RDBm从存储器单元读取验证数据者。藉由该写入用感测放大器11，程序验证亦可同时执行2字符份。并且，由于读取数据总线RDBm连接至读取用感测放大器3，故亦可使用读取用感测放大器3来读取验证数据，而无需增加写入用感测放大器11。写入放大器12在高速写入时使用读取数据总线RDB0至RDBm将数据写入至存储器单元者。
NMOS晶体管80、81在高速写入时用以将写入用感测放大器11及写入放大器12连接至读取数据总线RDB0至RDBm的开关。
各存储体BANK0至BANKn的位线BL是透过将存储体选择信号RSEL00至RSEL1n作为闸极输入的NMOS晶体管600至6n3，而连接至读取数据总线RDB0至RDBm。此外，各存储体BANK0至BANKn的位线BL是透过将存储体选择信号WSEL00至WSEL1n作为闸极输入的NMOS晶体管700至7n3，连接至写入数据总线WDB0至WDBm。在此，m为I/O(输入/输出)号码，例如为0至15的整数。
当存储体BANKn为读取状态时，存储体选择信号RSEL0n或RSEL1n成为高位准，读取用感测放大器3是通过读取数据总线RDB0至RDBm来进行数据的读取。此时，能同时读取16位(1字符)。当存储体BANKn为程序(program)或验证(verify)状态时，存储体选择信号WSEL0n或WSEL1n成为高位准，写入用感测放大器4及写入放大器5是通过写入数据总线WDB0至WDBm来执行程序化或验证。藉此，进行16位(1字符)同时写入。
通常，存储体选择信号RSEL0n、RSEL1n、WSEL0及WSEL1n是依每个存储体BANK1至BANKn被控制，而可同时执行读出、写入。藉此实现对偶运算功能。
于高速写入时，信号FPGM成为高位准，高速写入用的写入用感测放大器11及写入放大器12是透过NMOS晶体管80、81连接至读取用数据总线RDB0至RDBm。存储体BANKn的选择是以存储体选择信号RSEL0n及WSEL1为HIGH、存储体选择信号RSEL1n及WSEL0n为LOW来执行，以虚线围住的晶体管变为导通，而当信号PGM为HIGH时，能同时写入通常写入时的两倍的位数目，且信号PGMV以HIGH来执行程序验证。藉此实现2字符份(32位)的同时写入。
图3是显示产生第一实施例的半导体装置10的存储体选择信号的构成的图。如图3所示，半导体装置10包含有：控制逻辑13、地址缓冲器14、以及选择电路15。控制逻辑13是接受外部指令来产生信号Read、信号Write以及信号FPGM，并将这些信号传送至地址缓冲器14。外部指令包含写入指令、高速写入指令等的指令。
地址缓冲器14是接受外部地址A(i)及来自控制逻辑13的信号Read、信号Write、以及信号FPGM，而产生读取用内部地址RA(i)及RAB(i)、读取用存储体选择信号RBSELn、写入用内部地址WA(i)及WAB(i)、以及写入用存储体选择信号WBSELn。在此，读取用内部地址RAB(i)是读取用内部地址RA(i)的反转信号。写入用内部地址WAB(i)是写入用内部地址WA(i)的反转信号。存储体选择电路15是产生用以选择存储体BANK0至BANKn的选择信号RSEL0n、RESEL1n、WSEL0n、以及WSEL1n。
接着，针对存储体选择电路15加以说明。图4是显示用以产生存储体选择信号的存储体选择电路15的构成的图。存储体选择电路15包含有电路151至电路157，且用以产生存储体选择信号RSEL0n、RSEL1n、WSEL0n、以及WSEL1n的电路。电路151包含有NAND(反及)电路511及反相器512，并从信号WBSELn及信号FPGM来产生信号FWBSELn。电路152及电路153是在存储体BANKn的快速程序化时，将存储体选择信号RSEL0n及WSEL1n强制设为HIGH的电路。
电路152包含有NOR(反或)电路521及反相器522，并从信号WA(j)及信号FPGM来产生信号FWA(j)。电路153包含有NAND电路531、反相器532以及533，并从信号WAB(j)及信号FPGM来产生信号FWAB(j)。于电路154至157中，反相器电路154a至157a用以将VCC位准的输入信号予以位准移位(level shift)至VPP位准的输入信号的电路。电路154包含有NAND电路541、NMOS晶体管542及543、以及PMOS晶体管544及545，并从信号RBSELn及信号RA(j)来产生存储体选择信号RSEL1n。
电路155包含有NAND电路551及552、NOR电路553、NMOS晶体管554及555、以及PMOS晶体管556及557，并从信号RBSELn、信号RAB(j)、信号FWBSELn、以及信号FWA(j)来产生存储体选择信号RSEL0n。电路156包含有NAND电路561、NMOS晶体管562及563、以及PMOS晶体管564及565，并从信号WBSELn及信号FWA(j)来产生存储体选择信号WSEL1n。
电路157包含有NAND电路571、NMOS晶体管572及573、以及PMOS晶体管574及575，并从信号WBSELn及信号FWAB(j)来产生存储体选择信号WSEL0n。通常，当存储体BANKn为读取状态时，来自地址缓冲器14的信号RBSELn变为HIGH，于写入状态时信号WBSELn变为HIGH，以读取地址RAB(j)及RA(j)来选择存储体选择信号RSEL0n及RSEL1n，并以写入地址WAB(j)及WA(j)来执行信号WSEL1n、信号WSEL1n的选择。于高速写入时，信号FPGM变为HIGH。此外，藉由与信号WA(j)、信号WAB(j)无关的内部信号FWA(j)变为HIGH、内部信号FWAB(j)变为LOW的状态，从而执行存储体选择信号RSEL0n及WSEL1n的选择。
接着，针对第一实施例的半导体装置高速写入时的动作加以说明。图5是第一实施例的半导体装置高速写入时的时序图。于高速写入时，使用者连续输入高速写入指令FPGM以及两个地址与两个数据(各16位，合计为32位)。此时，地址输入是将行(column)选择用(选择晶体管6n0至6n3及7n0至7n3)的最上位地址A(j)进行HIGH、LOW切换并予以输入，其它的地址与A(i)相同。两个数据分别被写入放大器5及12闩锁。的后，信号PGMV在HIGH时进入程序验证。
如图4所示，在程序验证中，FWA(j)及FWAB(j)是分别强制性地变为HIGH及LOW，而被选择的存储体BANKn其存储体选择信号RSEL0n及WSEL1n变为恒常性HIGH，存储体选择信号RSEL1n及WSEL0n变为恒常性LOW。在信号PGMV为HIGH的程序验证期间中，验证数据是供给至读取数据总线RDB0至RDBm及写入数据总线WDB0至WDBm，且同时执行32位(2字符份)程序验证。
接着，于信号PGM为HIGH的程序期间中，程序电压是供给至读取数据总线RDB0至RDBm及写入数据总线WDB0至WDBm，且执行32位的同时写入。接着，在信号PGMV为HIGH的程序验证期间中，验证数据是传送至读取数据总线RDB0至RDBm及写入数据总线WDB0至WDBm，同时执行32位(2字符份)程序验证，当程序验证通过时，结束高速写入，信号FPGM变为LOW。接着，执行其它数据的高速写入时，再次输入FPGM指令并执行相同的动作。
依据第一实施例，在可同时执行读取与写入的闪存中，由于一般具有读取数据总线与写入数据总线，故能于高速写入时禁止同时执行读取于写入，并将读取数据总线与写入数据总线双方皆作为写入数据总线来使用，而同时写入多位，而高速地写入。由于无须另外设置写入用的数据总线，故芯片尺寸亦不会增大。
第二实施例
接着，针对第二实施例加以说明。图6是第二实施例的半导体装置的构成图。如图6所示，半导体装置110包含有：核心单元阵列2、读取用感测放大器3、写入用感测放大器4、写入放大器5、写入用感测放大器11、以及写入放大器12。半导体装置110与第一实施例相同，还包含有：控制逻辑13、地址缓冲器14及存储体选择电路15。该半导体装置110在执行数据的消除或写入时可读取其它部分的数据的对偶运算型的装置者，并具备有丛发模式或分页模式。
写入数据总线WDB0至WDBm用以将数据写入存储器单元者。读取数据总线RDB0m至RDB1m用以从存储器单元读取数据者。该读取数据总线RDB0m至RDB1m包含有比写入数据总线WDB0至WDBm还多的数据总线。在丛发式或分页式中，由于读取同时存取多个字符(在本例中为2字符)，故对于输出入端子I/O，同时从读取数据总线RDB0m与读取数据总线RDB1m的两个总线读取2字符份的数据。屏蔽线VSD用以屏蔽读取数据总线RDB00至RDB1m者。
核心单元阵列2包含有多个存储体BANK0至BANKn，所述存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读出数据。存储体BANK0至BANKn的存储器单元是由多个扇区所构成。读取用感测放大器3是电流比较电路，并使用读取数据总线RDB0m至RDB1m从存储器单元读取数据，并比较存储器单元的读取电流与基准电流，将其电流差值予以放大并输出。
写入用感测放大器4在通常写入时，使用写入数据总线WDB0至WDBm从存储器单元读取验证数据。该写入用感测放大器4在高速写入时，使用读取数据总线RDB00至RDB0m从存储器单元读取验证数据。写入放大器5在通常写入时，使用写入数据总线WDB0至WBDm来执行数据的写入。写入放大器5在高速写入时，使用读取数据总线RDB00至RDB0m从存储器单元读取验证数据。
写入用感测放大器11是主程序用的感测放大器。该写入用感测放大器11在高速写入时，使用读取数据总线RDB10至RDB1m从存储器单元读取验证数据。藉由该写入用感测放大器11，程序验证亦能同时执行2字符份。写入放大器12在高速写入时，使用读取数据总线RDB10至RDB1m将数据写入至存储器单元。NMOS晶体管80至83在高速写入时，用以将写入用感测放大器4、感测放大器5、写入用感测放大器11以及写入放大器12连接至读取数据总线RDB00至RDB1m的开关。
各存储体BANK0至BANKn的位线BL是透过将存储体选择信号RSEL0至RSELn作为闸极输入的NMOS晶体管600至6n3，连接至读取数据总线RDB00至RDB1m。此外，各存储体BANK0至BANKn的位线BL是透过将存储体选择信号WSEL00至WSEL1n作为闸极输入的NMOS晶体管700至7n3，连接至写入数据总线WDB0至WDBm。在此，m为I/O号码，例如为0至15的整数。
存储体BANK0至BANKn为读取状态时，存储体选择信号RSELn变为高位准，读取用感测放大器3是通过读取数据总线RDB00至RDB1m来执行2字符的数据读取。存储体BANKn为程序化或验证状态时，存储体选择信号WSEL0n或WSEL1n变为高位准，写入用感测放大器4及写入放大器5是通过写入数据总线WDB0至WDBm来执行1字符的程序化或验证。
通常，存储体选择信号RSELn、WSEL0n、WSEL1n是由存储体BANK0至BANKn控制，可同时执行写入。藉此，实现对偶运算功能。于高速写入时，信号FPGM变为高位准，写入用感测放大器4、感测放大器5、写入用感测放大器11以及写入放大器12是透过NMOS晶体管80至83连接至读取数据总线RDB00至RDB1m，而能同时执行2字符份的程序化或程序验证。
如此，在第二实施例中，由于具有比写入数据总线WDB0至WDBm还多的读取数据总线RDB00至RDB1m，故于高速写入时，仅使用读取数据总线RDB00至RDB1m来执行同时写入多个位。此时，存储体选择信号RSELn、WSEL0n、WSEL1n的控制变得简单。
图7是第二实施例的半导体装置高速写入时的时序图。于存储体BANKn高速写入时，信号FPGM与存储体选择信号RSELn变为HIGH。于信号PGMV为HIGH的程序验证期间中，验证数据是传输至读取数据总线RDB0m及RDB1m，而执行程序验证。接着，于信号PGM为HIGH的程序期间中，程序电压是供给至读取数据总线RDB0m及RDB1m，而执行32位的同时写入。
接着，在信号PGMV为HIGH的程序验证期间中，验证数据是传输至读取数据总线RDB0m及RDB1m，而执行程序验证，当通过程序验证时则结束高速写入，信号FPGM变为LOW。接着，当执行其它数据的高速写入时，再次输入FPGM指令并执行同样的处理。
依据第二实施例，是为具有如丛发式或分页式的多个字符份的读取数据总线的存储器，由于于高速写入时将这些读取数据总线作为写入数据总线来使用，故能同时写入多位，并能高速执行写入。
第三实施例
接着，针对第三实施例加以说明。图8是第三实施例的半导体装置的构成图。在第三实施例中，以每个存储体具有多个读取数据总线的情形为例。如图8所示，半导体装置210包含有：核心单元阵列2、多个读取用感测放大器3a至3n、写入用感测放大器4、写入放大器5、写入用感测放大器11、以及写入放大器120。半导体装置210与第一实施例同样还包含有控制逻辑13、地址缓冲器14以及存储体选择电路15。
半导体装置210在执行数据的消除或写入时，可读取其它部分的数据的对偶运算型的装置，并具备有分页模式或丛发模式。写入数据总线WDB0至WDBm是用以将数据写入至存储器单元。读取数据总线RDB000至RDBn1m是用以从存储器单元读取数据。该读取数据总线RDB000至RDBn1m是设置于每个存储体BANK0至BANKn。屏蔽线VSD是用以屏蔽读取数据总线RDB000至RDBn1m。
核心单元阵列2包含有多个存储体BANK0至BANKn，该存储体能于将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据。存储体BANK0至BANKn的存储器单元是由多个扇区所构成。各读取用感测放大器3a至3n是使用读取数据总线从存储器单元读取数据。该读取用感测放大器3a至3n是设置于每个存储体。
写入用感测放大器4在通常写入时，使用写入数据总线WDB0至WDBm从存储器单元读取验证数据。写入放大器5在通常写入时，使用写入数据总线WDB0至WDBm将数据写入至存储器单元。写入用感测放大器11是快速程序化用的感测放大器。写入用感测放大器4及11在高速写入时，使用屏蔽线VSD从存储器单元读取验证数据。藉由该写入用感测放大器11，程序验证亦能同时执行2字符份。写入放大器5及120在高速写入时，使用屏蔽线VSD将数据写入至存储器单元。
NMOS晶体管80至83是为，于高速写入时，用以将写入用感测放大器4、写入放大器5、写入用感测放大器11以及写入放大器12连接至屏蔽线VSD的开关。NMOS晶体管800至8n4在高速写入时，透过读取数据总线RDB000至RDBn1m将位线BL连接至屏蔽线VSD的开关。
存储体BANKn的位线BL是透过将存储体选择信号RSELn作为闸极输入的NMOS晶体管6n0至6n3而连接至读取数据总线RDBn0n至RDBn1m，并执行2字符份的读取。此外，存储体BANKn的位线BL是透过将存储体选择信号WSEL0n至WSEL1n作为闸极输入的NMOS晶体管7n0与7n2或7n1与7n3而连接至写入数据总线WDB0至WDBm，并执行1位的程序化。在此，m为I/O号码，例如为0至15的整数。
各读取数据总线RDB000至RDBn1m是以屏蔽线VSD来屏蔽，以缓和相邻的读取数据总线的影响。由于该屏蔽线VSD为存储体共通，故将屏蔽线VSD作为高速写入时的数据总线来使用。于通常时，信号FPGM变为高位准，屏蔽线VSD是透过NMOS晶体管90至95连接至接地VSS。于高速写入时，信号FPGMB变为低位准，并与接地VSS切离。信号FPGM变为高位准，存储体BANKn的读取数据总线RDBn00至RDBn0m连接至写入用感测放大器4与写入放大器5，存储体BANKn的读取数据总线RDBn10至RDBn1m连接至写入用感测放大器11及写入放大器120，并执行2字符的同时高速写入及验证。
图9是第三实施例的半导体装置高速写入时的时序图。于存储体BANKn高速写入时，信号FPGM与存储体选择信号RSELn变为HIGH。于信号PGMV为HIGH的程序验证期间中，验证数据是传输至屏蔽线VSD，并执行程序验证。接着，于信号PGM为HIGH的程序期间中，程序电压是供给至屏蔽线VSD，并执行32位的同时写入。
接着，于信号PGMV为HIGH的程序验证期间中，验证数据是传输至屏蔽线VSD，并执行程序验证，当通过程序验证时则结束高速写入，信号FPGM变为LOW。接着，当执行其它数据的高速写入时，再次输入FPGM指令，并执行相同的处理。
依据第三实施例，于每个存储体具备有读取数据总线的情形中，于高速写入时由于将各读取数据总线的屏蔽线作为写入数据总线来使用，故能同时写入多位，并能高速执行写入。
并且，于第一实施例及第二实施例中，亦可使用屏蔽线VSD来实现高速写入。
此外，写入放大器12、写入放大器5、写入放大器5及写入放大器120、写入用感测放大器11、写入用感测放大器4、写入用感测放大器4及写入用感测放大器11、以及存储体选择电路15是分别对应权利要求中的第一写入放大器、第二写入放大器、第三写入放大器、第一感测放大器、第二感测放大器、第三感测放大器、以及选择电路。此外，NMOS晶体管600至6n3是用以选择多个存储体中连接至读取数据总线的存储体的开关。
以上虽针对本发明的最佳实施例加以说明，但本发明未限定于特定的实施例，于权利要求内所记载的本发明的精神范围内，亦可做各种的变形与变更。

Claims (28)

1.一种半导体装置，包含有：
写入数据总线，用以将数据写入至存储器单元；
读取数据总线，用以从所述存储器单元读取数据；以及
第一写入放大器，在预定写入时，通过所述读取数据总线将数据写入至所述存储器单元。
2.如权利要求1所述的半导体装置，其中，所述半导体装置还包含有第二写入放大器，该第二写入放大器在预定写入时，通过所述写入数据总线将数据写入至所述存储器单元。
3.如权利要求1或2所述的半导体装置，其中，所述半导体装置还包含有：
屏蔽线，用以屏蔽所述读取数据总线；以及
第三写入放大器，在预定写入时，通过所述屏蔽线将数据写入至所述存储器单元。
4.一种半导体装置，包含有：
屏蔽线，用以屏蔽从存储器单元读取数据的读取数据总线；以及
第三写入放大器，在预定写入时，通过所述屏蔽线将数据写入至所述存储器单元。
5.如权利要求4所述的半导体装置，其中，所述半导体装置还包含写入数据总线，该写入数据总线用以将数据写入至所述存储器单元。
6.如权利要求1至3中任一项所述的半导体装置，其中，所述半导体装置还包含第一感测放大器，该第一感测放大器通过所述读取数据总线从所述存储器单元读取验证数据。
7.如权利要求1至3中任一项所述的半导体装置，其中，所述半导体装置还包含有第二感测放大器，该第二感测放大器通过所述写入数据总线从所述存储器单元读取验证数据。
8.如权利要求3至5中任一项所述的半导体装置，其中，所述半导体装置还包含有第三感测放大器，该第三感测放大器通过所述屏蔽线从所述存储器单元读取验证数据。
9.如权利要求1至4中任一项所述的半导体装置，其中，所述半导体装置还包含有感测放大器，该感测放大器通过所述读取数据总线从所述存储器单元读取数据。
10.如权利要求1至9中任一项所述的半导体装置，其中，所述半导体装置还包含有单元阵列，该单元阵列包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储器单元时，从存储器的第二存储器单元读取数据。
11.如权利要求3至5中任一项所述的半导体装置，其中，所述半导体装置还包含有：
单元阵列，该单元阵列包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及
感测放大器，设置于每个所述存储体，并通过所述读取数据总线从所述存储器单元读取数据。
12.如权利要求3至5中任一项所述的半导体装置，其中，所述半导体装置还包含有：
单元阵列，该单元阵列是包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；并且
所述读取数据总线设置于每个所述存储体。
13.如权利要求1至9中任一项所述的半导体装置，其中，所述半导体装置还包含有：
单元阵列，该单元阵列包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储单元时，从存储体的第二存储器单元读取数据；以及
选择电路，用以产生选择所述存储体的选择信号。
14.如权利要求1至3中任一项所述的半导体装置，其中，所述存储器装置还包含有开关，该开关在预定写入时，将所述第一写入放大器连接至所述读取数据总线。
15.如权利要求3至5中任一项所述的半导体装置，其中，所述半导体装置还包含有开关，该开关在预定写入时，将所述第三写入放大器连接至所述屏蔽线。
16.如权利要求1至3中任一项所述的半导体装置，其中，所述半导体装置还包含有：
单元阵列，该单元阵列包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及
开关，用以从所述多个存储体中选择连接至所述读取数据总线的一个存储体。
17.如权利要求3至5中任一项所述的半导体装置，其中，所述半导体装置还包含有：
单元阵列，该单元阵列包含有多个存储体，所述存储体能在将数据写入至存储体的第一存储器单元时，从存储体的第二存储器单元读取数据；以及
开关，在预定写入时，从所述多个存储体中选择连接至所述屏蔽线的一个存储体。
18.如权利要求1至3以及5至17中任一项所述的半导体装置，其中，所述读取数据总线由比所述写入数据总线多的数据总线所构成。
19.如权利要求1至18中任一项所述的半导体装置，其中，所述半导体装置是半导体存储装置。
20.一种数据写入方法，包含有：
通过写入数据总线将数据写入至存储器单元的步骤；
通过读取数据总线从所述存储器单元读取数据的步骤；以及
在预定写入时，通过所述读取数据总线将数据写入至所述存储器单元的步骤。
21.如权利要求20的数据写入方法，其中，所述数据写入方法还包含有：在预定写入时，通过所述写入数据总线将数据写入至所述存储器单元的步骤。
22.如权利要求20或21的数据写入方法，其中，所述数据写入方法还包含有：在预定写入时，通过用于屏蔽所述读取数据总线的屏蔽线将数据写入至所述存储器单元的步骤。
23.一种数据写入方法，包含有：
通过读取数据总线从存储器单元读取数据的步骤；以及
在预定写入时，通过用于屏蔽所述读取数据汇总线的屏蔽线将数据写入至所述存储器单元的步骤。
24.如权利要求20至23中任一项的数据写入方法，其中，所述数据写入方法还包含有：通过所述读取数据总线从所述存储器单元读取验证数据的步骤。
25.如权利要求20至22中任一项的数据写入方法，其中，所述数据写入方法还包含有：通过所述写入数据总线从所述存储器单元读取验证数据的步骤。
26.如权利要求22或23的数据写入方法，其中，所述数据写入方法还包含有：通过所述屏蔽线从所述存储器单元读取验证数据的步骤。
27.如权利要求20至26中任一项的数据写入方法，其中，所述数据写入方法还包含有：产生用以选择分别包含有所述存储器单元的多个存储体中的一个的选择信号的步骤。
28.如权利要求20至27中任一项的数据写入方法，其中，所述数据写入方法还包含有：在将数据写入多个存储体中的存储体的第一存储器单元时，从存储体的第二存储器单元读取数据的步骤。
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