CN1335645A

CN1335645A - 半导体存储装置

Info

Publication number: CN1335645A
Application number: CN01125194A
Authority: CN
Inventors: 大岛成夫; 渡边信夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-07-21
Filing date: 2001-07-20
Publication date: 2002-02-13
Anticipated expiration: 2021-07-20
Also published as: TW548658B; JP2002042497A; CN1203545C; US6867993B2; US20020012263A1

Abstract

在封装内存放半导体芯片。该半导体芯片具有n个(n为自然数)焊点。封装具有连接于n个焊点上的n个管脚。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，具体而言，涉及可切换输入输出构成(下面称为I/O构成)的半导体存储装置。

背景技术

已经开发了由例如引线键合法的连接来切换I/O构成和列地址的构成的半导体存储装置。由此，通过引线键合法来切换I/O构成和列地址的构成，可提高比特宽度不同的产品的开发效率。

近年来，随着半导体存储装置、特别是动态随机存取存储器(下面称为DRAM)的大电容化和制造过程的复杂化，产品测试所需时间急剧增加。因此，导致DRAM的测试成本增加。另一方面，缩短产品的开发期间的要求变得非常严格。特别是，高效开发具有相同存储电容、I/O的比特宽度不同的产品成为重要的课题。

以前，在DRAM产品的开发中，例如可分别对应于存储器I/O构成的规格来设计不同的芯片。但是最近，将以开发效率的提高和开发进程的缩短作为目的、以I/O构成和列地址构成的细合作为选项来切换的[单芯片设计]变为主流。

例如，在4个组构成的256兆比特同步DRAM(下面称为SDRAM)的情况下，制造例如以下的3个产品。4组×13比特行×11比特列×4比特I/O构成的64M×4比特、4组×13比特行×10比特列×8比特I/O构成的32M×8比特、4组×13比特行×9比特列×16比特I/O构成的16M×16比特。这3种产品以在内部切换I/O构成和列地址构成的组合来构成。作为切换装置，例如有在形成上层配线时的掩模选项、引线键合的选项、或内部熔丝熔断的选项等。在制造工序的最终阶段，通过这些选项，切换I/O构成和列地址构成的组合，可适用事先的请求。

由此，在单芯片设计的半导体存储装置中，列地址构成依赖于I/O构成来确定。因此，下面将I/O构成和列地址构成的组合切换仅称为I/O构成的切换。

上述I/O构成中测试时间最长的产品，对于一次数据写入/读出周期而言，是被访问的数据数量(比特宽度)最小的产品。即，在上述实例中，是I/O数量为最小的4比特I/O构成的产品。与16比特I/O构成的产品相比，4比特I/O构成的产品在相同周期中可同时访问的I/O数量减少至1/4。

因此，比特宽度小的I/O构成的存储器产品(64兆比特产品以下，最小为4比特)，其测试时间随着大电容化而变得很长。因此存在所谓测试成本增大的问题。

现有的多数DRAM通过在内部电路的数据总线中引入测试模式电路，使用地址压缩或并联I/O等测试模式来缩短测试时间。但是，很难使4比特I/O产品的测试时间等于16比特I/O产品的测试时间。

特别是近年来，随着DRAM的高速化，有必要保证100MHz、150MHz下的驱动定时。但是，测试模式电路通常具有复杂的逻辑，并且，不能实际确认关键路径中的高速动作的情况很多。因此，难以增加保证产品高速动作的测试模式电路。

即使是I/O构成不同的存储器产品，如果存储电容相同，则封入这些半导体芯片的封装的外形在一般情况下也是相同的。因此，各封装的管脚数量也相同。例如，如果是256兆比特SDRAM，则在I/O数量为×4比特、×8比特和×16比特的产品中，使用完全相同的管脚数量的封装。

例如，如果是单一数据速率(下面简称为SDR)SDRAM，则使用54管脚的TSOP(薄的小型封装)封装。如果是双数据速率(下面简称为DDR)的SDRAM，则使用66管脚的TSOP封装。

对于I/O数量少的4比特和8比特的产品而言，与I/O数量多的16比特的产品相比，产生不必要的I/O管脚。这些不必要的I/O管脚不能用作NC(非连接)。因此，也没有连接适于这些不必要的I/O管脚的引线框和键合焊点的引线键合。

图14是表示在单芯片设计的半导体存储装置中，在I/O数量为×16比特的封入封装中存放I/O数量为×4比特的半导体芯片的情况下的模式图。该图仅着眼于I/O管脚，表示引线键合I/O数量为×4比特的半导体芯片的状态。

图14表示封装1、半导体芯片2、引线键合3和16个I/O管脚。这些I/O管脚内由DQ0、DQ1、DQ3和DQ4构成的4个DQ管脚4由引线键合3连接在未图示的焊点上。其余的12个NC管脚4a不连接到引线键合3。

16个I/O管脚是对应于I/O数量为×16比特的半导体芯片来准备的。但是，对于图14所示的I/O数量为×4比特的半导体芯片，仅有4个I/O管脚(DQ管脚4)由引线键合3连接在半导体芯片2的键合焊点上(未图示)。因此，没有使用其余的12个I/O管脚(NC管脚4a)。

由此，现有的由引线键合选项来切换I/O数量的半导体存储装置在封装封入后或装配后，不可能切换I/O数量来实施半导体存储装置的功能测试。

另外，用图15来说明在用引线键合选项来切换I/O数量的情况下产生的其它问题。图15中，通过引线键合3来连接形成于半导体芯片2中的键合焊点5和由引线框构成的I/O管脚时，I/O管脚中产生的输入电容变化。图15表示由引线键合3连接的DQ管脚4和未被连接的NC管脚4a。

如上所述，在I/O数量为×16比特的产品中，图14的16个I/O管脚全部变为由引线键合3连接的DQ管脚4。与此相对，I/O数量被切换为×4比特或×8比特的产品中包含未由引线键合3连接的NC管脚4a。

NC管脚4a为未连接在固定电位上的漂浮状态。因此，如图15所示，与NC管脚4a相邻的×4比特或×8比特I/O产品中的DQ管脚4之间的封装电容的相邻项部分C’比由键合引线4全部连接的未图示的16比特I/O产品中的DQ管脚4的封装电容的相邻项部分C小。

因此，在由引线键合选项来切换I/O数量的情况下，4比特或8比特I/O产品的半导体芯片与16比特I/O产品相同。但是，4比特或8比特I/O产品的DQ管脚4的输入电容比16比特I/O产品小。

发明内容

本发明的目的由下面的构成来实现。

半导体存储装置包括：可设定不同比特构成的半导体芯片，所述半导体芯片具有多个焊点；存放所述半导体芯片、具有多个管脚的封装，所述所有管脚符合所述半导体芯片的最大比特构成。连接于所述焊点上；设置在所述半导体芯片内、切换所述数据比特构成的切换电路。

本发明的其它目的和优点将出现在下面的描述中，并且，其中一部分是在该描述中显而易见的，或可从本发明的实践中得到的。本发明的目的和优点可通过这里具体指出的装置和结合而实现和得到。

附图说明

引入并作为说明书一部分的下列附图说明本发明的当前最佳实施例，并结合上面给出的概述和下面给出的最佳实施例的详细说明，来说明本发明的原理。

图1是表示用于说明根据本发明实施例1的×4、×8和×16比特I/O构成的半导体存储装置的管脚排列的图；

图2是表示根据实施例1的×4比特I/O构成的半导体存储装置的引线键合的平面图；

图3是表示根据实施例1的×8比特I/O构成的半导体存储装置的引线键合的平面图；

图4是表示根据实施例1的I/O构成切换电路的电路图；

图5是表示说明根据实施例1的I/O构成切换电路的动作的图；

图6A是用于说明现有封装测试的图、图6B是用于说明本发明的封装测试的图；

图7是表示根据实施例1的写入数据输入电路的电路图；

图8是表示根据实施例1的数据屏蔽用输入缓冲电路的电路图；

图9是表示根据实施例1的数据多路复用传输电路的电路图；

图10是表示根据实施例1的读出数据控制信号的输出电路的电路图；

图11是表示根据实施例1的读出数据输出电路的电路图；

图12是概括表示适用实施例1的各电路的半导体存储装置的构成图；

图13A是表示使用根据实施例2的熔丝的I/O构成切换电路的电路图、图13B是表示图13A所示熔丝锁存电路的动作定时的图；

图14是表示现有的4比特I/O构成的半导体存储装置的引线键合的平面图；

图15是表示用来说明现有半导体存储装置的引线键合引起的输入电容变化的图。

具体实施方式

下面参照附图来详细说明本发明的实施例。

图1是表示用于说明根据本发明实施例的半导体存储装置封装的管脚排列的一个实例的图。在图1所示的单芯片设计的半导体存储装置中，256兆比特DDRSDRAM芯片作为×4、×8或×16比特I/O构成而封入66管脚的通用封装中。

图1中，Vcc和Vss是电源和接地管脚。DQ0至DQ15是输出写入/读出数据和测试数据的引线键合I/O管脚(DQ管脚)。×4比特或×8比特I/O产品的NU(不使用)管脚与对应于×16比特I/O产品的管脚一样，被引线键合。但是，是通过内部电路功能、不用于写入/读出数据的输入输出的I/O管脚(NU管脚)。另外，在图1所示的封装中，NC是未被引线键合的其余管脚。

/CAS、/RAS、/CS分别是列地址选通脉冲信号用管脚、行地址选通脉冲信号用管脚、芯片选择信号用管脚。A0至A12是地址用管脚，其中，包含列地址用管脚。

CLK是时钟信号的输入管脚，其它是DDRSDRAM运用中必须的各种信号的输入管脚。但是，因为与本发明的半导体存储装置的动作无直接关系，所以省略说明。另外，本发明并不特别限定于由256兆比特DDRSDRAM芯片构成的半导体存储装置。因此，除了必要情况下，仅说明作为由半导体芯片构成的半导体存储装置。

接着，使用图2、图3来说明根据实施例1的单芯片设计的半导体存储装置中的引线键合。

图2是表示封装的内部构造的平面图。该图2表示使用I/O数量为×16比特的封入封装引线键合在I/O数量切换为×4比特的半导体芯片上的情况。图2特别着眼于I/O管脚，表示引线键合在半导体芯片上的状态。另外，图2中，与图13相同的部分使用相同的参照序号，省略说明。

如图2所示，在实施例1中，与现有技术不同，对于I/O数量切换为×4比特的半导体芯片而言，与I/O数量为×16比特的半导体芯片一样，16个I/O管脚全部由键合引线3连接。其中，向由DQ0、DQ1、DQ2、DQ3构成的4个DQ管脚4输入输出4比特构成的写入/读出数据。但是，通过设置在半导体芯片上的内部电路的功能，不会向其它12个NU管脚4b输入输出写入/读出数据。

另一方面，在测试模式下，通过设置在半导体芯片上的内部电路的功能，可通过DQ管脚4向存储器单元输入输出4比特的测试数据。另外，使用在4比特I/O构成的写入/读出动作中未使用的NU管脚4b，也可向存储器单元输入输出×8比特或×16比特测试数据。

接着，使用图3来将根据实施例1的引线键合中的单芯片设计的8比特I/O产品作为具体实例来进行详细说明。此时，管脚的功能为图1中×8所示。图3仅表示图1的一部分。

在封入图3所示的66管脚TSOP封装中的8比特I/O构成的256兆比特DDRSDRAM中，通过键合引线将全部管脚连接在焊点上。而图15所示的现有8比特I/O产品中没有由键合引线未连接于焊点上的NC管脚(但图1中所示的其余NC管脚除外)。因此，图15所示的NC管脚全部由键合引线连接于半导体芯片上的I/O焊点上，在图1、图3中为NU管脚。

另外，在实施例1中，即使对于切换为单芯片设计的8位I/O构成的半导体存储装置，在检测模式时也可以作为16比特I/O构成来构成。即，半导体芯片上设置的16个I/O焊点分别由键合引线连接于TSOP封装的16个I/O管脚上。其它的管脚排列和引线键合的方法与图15一样，省略说明。因此，在图3所示的半导体存储装置中，I/O焊点和I/O管脚的键合引线的连接与16比特I/O产品一样。但是，通过将作为半导体芯片上的选项的键合引线VXMODE1 201连接于Vss上，仅图1所示的16个I/O管脚内的DQ0至BQ7的8个DQ管脚对于存储数据的输入输出是有效的。

通过将VXMODE1 201连接于Vss上，无效的其它8个I/O管脚也由键合引线与I/O焊点连接。但是在写入/读出对应于8比特I/O构成规格的存储数据时，不使用这8个I/O管脚。因此，这8个I/O管脚变为NU管脚。

如后所示，这8个NU管脚在切换为8比特I/O构成的半导体存储装置的测试模式中，通过设置在半导体芯片上的内部电路，可与8个DQ管脚同时进行测试数据的输入输出。因此，扩大测试，作为×16比特测试数据，并通过使用该测试数据，可缩短8比特I/O构成的半导体存储装置的检测时间。另外，使用×8比特测试数据，也可用于高速动作的关键路径的测试。

另外，如图3所示，将现有单芯片设计中作为NC(参照图15)的TSOP封装的I/O管脚全部用键合引线连接，作为NU管脚。因此，对于从DQ0至DQ7的8个比特I/O产品的所有DQ管脚而言，确定各DQ管脚两侧的管脚的电位。因此，可大幅度减轻DQ管脚输入电容的参差不齐。对于各I/O构成，可满足DDRSDRAM的规格。

另外，图3表示封入TSOP封装中的256兆比特DDRSDRAM的实例。但是，本实施例并不限于此，例如，也可使用CSP封装，通过焊剂等将半导体芯片直接安装于封装中。即使这种形态也可减轻DQ管脚输入电容的参差不齐。

下面使用图4至图6来说明根据实施例1的半导体芯片的I/O构成切换电路(IOSW)的一个实例和其动作。图4所示的电路是使用引线键合的选项而以单芯片设计来实现4比特、8比特或16比特I/O构成的半导体存储装置的电路。

该I/O构成切换电路包括连接于电源的P沟道晶体管6、16；反相器电路7、17；将N沟道晶体管的栅极作为电容的低通滤波器8、18；反相器电路9、19；EXNOR门电路10；NAND门电路11、12、20、21、22；和反相器电路13至15和反相器电路22至27。

如图3、图4所示，半导体芯片上的选项键合焊点VXMODE1 201、VXMODE2 202配置在基准接地电位引出配线Vss的附近。对应于半导体存储装置的I/O构成的规格，由键合引线将VXMODE1 201、VXMODE2 202的一个与基准接地电位Vss连接该电路对应于选项键合焊点VXMODE1 201、VXMODE2 202的连接状态，设定对I/O构成进行设定的设定控制信号X16、bX4的电平。

在图4所示的I/O构成切换电路中，信号TMX4、TMX8、TMX16为测试模式时从测试电路输出的I/O构成选择信号。即，信号TMX4、TMX8、TMX16为测试模式中选择I/O构成的选择信号。通过这些信号TMX4、TMX8、TMX16，在测试模式时，可以不依赖于选项键合焊点VXMODE1 201、VXMOD2 202的连接就能设定I/O构成。

图5表示有无对于VXMODE1 201、VXMODE2 202的键合、所述设定控制信号X16、bX4的电平、由这些控制信号设定的内部总线构成(I/O构成)和依赖于I/O构成确定的列地址的比特构成。

图5中，VXMODE1、VXMODE2栏中的Vss表示将这些键合焊点连接于基准接地电位Vss上，断开表示这些键合焊点不连接于Vss上。另外，“L”、“H”分别表示低电平、高电平。

图5表示单芯片设计中的半导体存储装置的I/O构成的设定过程。此时，对于图4所示的电路，半导体存储装置的检测模式的I/O构成选择信号TMX4、TMX8、TMX16全部为低电平。

对于半导体存储装置的检测模式，在I/O构成为4比特的情况下，I/O构成选择信号TMX4为高电平，信号TMX8和TMX16为低电平。另外，在I/O构成为8比特的情况下，信号TMX8为高电平，信号TMX4和TMX16为低电平。另外，在I/O构成为16比持的情况下，信号TMX16为高电平，信号TMX4和TMX8为低电平。

如果按上述设定测试模式中的I/O构成选择信号，即使任意结合VXMODE1、VXMODE2，也可强行以4比特、8比特、16比特的I/O构成来进行半导体存储装置的测试。

图6中，图6A、图6B表示涉及半导体存储装置的装配工序中有无向键合焊点VXMODE1、VXMODE2的引线键合、向对应于半导体存储装置的I/O构成规格的封装的I/O管脚引线键合、和装配工序后的检测信号的比特构成的本发明与现有技术的比较。

如图6A所示，在现有的单芯片设计中，对于装配工序而言，对应于4比特、8比特或16比特的I/O构成的规格来向封装的I/O管脚进行引线键合。并且，通过有无对于焊点VXMODE1、VXMODE2的结合，确定半导体存储装置的I/O构成。

此时，在装配工序后，固定对封装I/O管脚的引线键合。因比，对应于I/O构成的规格，分别使用×4比特、×8比特、×16比特的检测数据来进行封装检测。因此，特别是对于4比特、8比特I/O产品，存在所谓检测时间变长的问题。

与此相对，图6B所示的本发明的单芯片设计即使对于4比特、8比特I/O产品，也能进行对应于16比特I/O构成的规格来对封装的I/O管脚的引线键合。并且，通过有无对封装VXMODE1、2的结合来确定半导体存储装置的I/O构成。

另外，在装配工序后，对封装的I/O管脚的引线键合变为对应于16比特I/O构成的规格。因此，在测试模式中，通过指定I/O构成选择信号TM×4、TM×8、TM×16，可以×4比特、×8比特或×16比特的比特宽度来进行封装测试。因此，特别是对于4比特、8比特I/O产品，也能进行×16比特宽度的封装测试。因而此时可大幅度缩短测试时间。

另外，对于本发明的半导体存储装置的测试模式，特别是以高速测试为必要的部分关键路径的功能测试中，使用×4比特或×8比特的封装测试。这些高速关键路径的功能测试仅对半导体存储装置的最少部分进行。因此，通过该测试不会影响整体的测试时间。

下面使用图7来说明根据实施例1的半导体芯片的数据输入电路(DIN)的构成实例和其动作。该数据输入电路接收从所述I/O构成切换电路输出的设定控制信号X16、bX4，避免了向4比特和8比特I/O产品中未使用的NU管脚的数据误写入。

以前，在单芯片设计中，不对4比特和8比特I/O产品中未使用的NU管脚进行引线键合。因此，完全不必担心向NU管脚的误写入。但是，本发明的半导体存储装置将这些NC管脚作为NU管脚，全部进行引线键合。因此，有必要设计禁止由提供给NU管脚的数据引起的误写入的电路。

图7中，向反相器电路28、29的输入端提供设定I/O构成的所述设定控制信号X16、bX4。将反相器电路28、29的输出信号和组激活的使能信号DQBPO提供给NOR门电路30的输入端。该NOR门电路30的输出信号通过反相器电路31提供给P沟道晶体管32的栅极。通过所述反相器电路31的输出信号来开/关控制该P沟道晶体管32。

所述P沟道晶体管32是差动放大器DFA的电源。该差动放大器DFA由P沟道晶体管34、35和P沟道晶体管36、37、38构成。向P沟道晶体管37的栅极提供基准电压V_REF，向P沟道晶体管36的栅极提供来自DQ管脚的写入数据信号。并且，向P沟道晶体管38的栅极提供信号VCMN I。所述P沟道晶体管32通过对应于所述设定控制信号X16、bX4和信号DQBPD来控制向差动放大器DFA的电流供应，控制从DQ管脚提供给半导体芯片内的写入数据。将反相器电路39、40、41串联连接在差动放大器DFA的输出上。反相器电路41的输出信号被传送到DQN。

另外，在所述差动放大器DFA的输出端和接地间连接N沟道晶体管33。向该N沟道晶体管33的栅极提供所述反相器电路31的输出信号。该N沟道晶体管33对应于所述反相器电路31的输出信号，将差动放大器DFA的输出端接地。因此，当N沟道晶体管33变为开状态时，从DQ管脚向半导体芯片内的写入数据的输入被禁止。

在实施例1的半导体存储装置中，对应于DQ0-DQ15管脚，在半导体芯片上设置了16个数据输入电路DIN。这些数据输入电路DIN对应于设定控制信号X16、bX4，允许来自封装的DQ管脚的数据输入，禁止来自NU管脚的数据输入。因此，可禁止由提供给NU管脚的数据引起的误写入。

图8表示适用于实施例1的写入数据屏蔽用输入缓冲电路(DM)。该数据屏蔽用输入缓冲电路表示DDRSDRAM情况下的构成例。

图8所示的输入缓冲电路接收设定I/O构成的所述设定控制信号X16、bX4，屏蔽对4比特和8比特I/O构成的产品的写入数据。UDM(管脚)为16位I/O构成中用于屏蔽上位的I/O管脚DQ8至DQ15的数据的DM管脚。LDM(管脚)为16位I/O构成中用于屏蔽下位的I/O管脚DQ0至DQ7的数据的DM管脚。由此，通过使用UDM(管脚)、LDM(管脚)，可分别独立屏蔽上位和下位的数据。

另外，如图1中箭头所示，在4比特或8比特I/O构成的情况下，LDM(管脚)变为NU，仅由UDM(管脚)进行4I/O或8I/O的屏蔽。在以前的4比特或8比特I/O构成的情况下，LDM(管脚)变为NC，不进行引线键合。但是，在实施例1的半导体存储装置中，LDM(管脚)与16比特I/O构成一样被引线键合，对应于图8所示I/O构成的设定控制信号X16，控制数据屏蔽信号DMI的输出。

即，在图8下部所示的数据屏蔽信号DMI的输出电路中，在4比特或8比特I/O构成的情况下，I/O构成的设定控制信号X16变为低电平。因此，晶体管栅级57变为接通状态，晶体管栅级58变为关断状态。由此，即使对于16比特I/O构成也同样进行引线键合，则仅将UDM(管脚)的信号作为数据屏蔽信号DMI输出。因此，图8上部所示数据屏蔽用输入缓冲电路可进行与UDM数据屏蔽用输入缓冲电路相同的动作。

图8上部所示的数据屏蔽用输入缓冲电路的主要部分接收数据屏蔽信号DMI，输入第N个数据屏蔽控制信号DMNI。该数据屏蔽用输入缓冲电路具有由反相器电路42、AND门电路43和NOR门电路44构成的输入部，NOR门电路44的输出端连接在反相器电路45的输入端上。信号TMACTUD为在例如测试模式时激活UDM(管脚)的信号，信号TMDCMNTR和信号bDMPINBN为例如固定在低电平的信号。在数据屏蔽用输入缓冲电路中，反相器电路45后面的电路基本与图7所示电路构成相同。因此省略其详细说明。

图9表示适用于实施例1的传送控制电路(TCC)的一个实例。该传送控制电路控制对存储核心部的所述被屏蔽的写入数据的传送。图9所示写入数据的传送控制电路对于4比特或8比特I/O构成。多路复用停止动作的数据屏蔽用输入缓冲电路的输出和4比特或8比特I/O构成中使用的数据屏蔽用输入缓冲电路的输出后，传送到存储核心部。

在图9所示的传送控制电路中，16比特I/O构成的写入数据的传送路径WD<0>被连接到时钟反相器电路69的输入端上。通过NAND门电路67、反相器电路68构成的逻辑电路来控制该时钟反相器电路69。向NAND门电路67的输入端提供多路复用信号WMUXSW和所述设定控制信号X16。

8比特I/O构成的写入数据的传送路径WD<1>被连接到时钟反相器电路63的输入端上。通过反相器电路59、NOR门电路60和NAND门电路61、反相器电路62构成的逻辑电路来控制该时钟反相器电路63。向所述反相器电路的输入端提供所述设定控制信号bX4。向所述NOR门电路60的输入端提供所述反相器电路59的输出信号和所述设定控制信号X16。向NAND门电路61的输入端提供所述NOR门电路60的输出信号和所述多路复用信号WMUXSW。

4比特I/O构成的写入数据的传送路径WD<2>被连接到去反相器电路66上。通过所述反相器电路59、NAND门电路64、反相器电路65构成的逻辑电路来控制该时钟反相器电路66。向所述NAND门电路64的输入端提供所述反相器电路59的输出信号和所述多路复用信号WMUXSW。所述时钟反相器电路69、63、66的输出端连接到反相器电路72的输入端上。该反相器电路72的输出端串联连接反相器电路74、75、76。

向NAND门电路70的输入端提供所述NAND门电路67、61、64的输出信号。该NAND门电路70的输出端上连接反相器电路71。时钟反相器电路73并联连接在所述反相器电路72上，由所述NAND门电路70的输出信号和反相器电路71的输出信号来控制该时钟反相器电路73。

上述构成的传送控制电路对应于I/O构成的设定控制信号X16、bX4和多路复用信号WMUXSW，将4比特I/O构成的传送路径WD<2>和8比特I/O构成的传送路径WD<1>的写入数据与多路复用信号WMUXSW同步，移至16比特I/O构成的传送路径WD<0>，向存储核心输出多路复用的写入数据bSWD。

图10、图11表示根据实施例1的半导体芯片的数据输出电路的一个实例。该数据输出电路避免了单芯片设计中、对应于I/O构成的设定控制信号X16、bX4、来自4比特、8比特I/O构成的产品中未使用的NU管脚的数据的误读出。

在现有的单芯片设计中，4比特、8比特I/O构成的产品中未使用的NC管脚上不连接键合引线。因此，完全不必担心来自NC管脚的误读出。但是，本发明的半导体存储装置将这些现有NC管脚作为NU管脚，连接全部键合引线。因此，与使用图7说明的误写入禁止电路一样，有必要设计禁止从NU管脚中错误读出数据的电路。

图10所示AND门电路87、NAND门电路88和反相器电路89所构成的电路对应于I/O构成的设定控制信号X16、bX4，生成读出控制输入信号XMODE。

图10所示读出控制输出信号DQHIZ的生成电路由例如反相器电路77、NAND门电路78、81、反相器电路79、82、时钟反相器电路80、83、NAND门电路84和反相器电路85、86构成。向所述NAND门电路78的输入端提供控制读出控制信号XMODE和DDR信号之一的信号bDQHIZT。向所述NAND门电路81的输入端提供控制读出控制信号XMODE和DDR信号中的另一方的信号bDQHIZC。

图10所示两个反相器电路IV1、IV2分别对应于信号OUTCLKT、bOUTCLKT，生成信号bCKL、CKL。由这些信号bCKL、CKL来控制所述时钟反相器电路80。

另外，两个反相器电路IV3、IV4分别对应于信号OUTCLKC、bOUTCLKC，生成信号bCKC、CKC。由这些信号bCKC、CKC来控制所述时钟反相器电路83。

图11表示使用上述读出控制输出信号DQHIZ的数据输出控制电路(DOC)。该数据输出控制电路包括由NOR门电路90、反相器电路91、92、P沟道晶体管93和N沟道晶体管94构成的互补反相器电路，由输出用P沟道晶体管95、NAND门电路96、反相器电路97、98、P沟道晶体管99和N沟道晶体管100构成的互补反相器电路，和输出用N沟道晶体管100。向NOR门电路90同时提供从存储器中读出的数据bQR和所述读出控制输出信号DQHIZ。

在本发明的半导体存储装置中，在半导体芯片上设置16个图11所示的数据输出电路。即，对应于16个DQ管脚来设置各数据输出电路。图11所示电路在输入级上，通过对应于I/O构成的设定控制信号X16、bX4生成的读出控制输出信号DQHIZ，控制读出数据bQR。因此，连接在4比特、8比特I/O构成中未使用的DQ管脚上的数据输出电路的输出端变为高阻抗状态。因此，避免了4比特和8比特I/O产品中从键合引线的NU管脚向未使用的DQ管脚的误读出。

图12表示适用实施例1的各电路的半导体存储装置的概括构成，与图4至图11的相同部分加上相同符号，省略说明。图12中，在芯片120上配置4个组Bank0-Bank3。各组中配置多个未图示的存储器单元。在这些存储器单元上选择地连接未图示的数据线DQ。在各组中设置DB缓冲器(DQBUF)，将所述数据线DQ连接到该DB缓冲器上。另外，在各DQ缓冲器上连接RWD线。在组选择电路121上连接这些RWD线。该组选择电路121对应于组选择信号来选择对应于所需组的RWD线。对应于各组的写入数据通过所述传送控制电路(TCC)提供给组选择电路121。另外，从各组中读出的数据通过所述组选择电路121被提供给先进先出缓冲器(FIFO)122。由此通过缓冲器122提供给各数据输出控制电路(DOC)。

根据上述第1实施例，全部连接各焊点和各管脚，I/O构成切换电路(IOSW)不依赖于键合的选项。对应于从测试电路提供的信号TMX16、TMX8、TMX4，可以变更比特构成。因此，在装配工序后，能够变更比特构成。另外，能够将4比特和8比特的I/O构成产品作为16比特I/O构成产品来进行测试。因此，可缩短比特构成少的产品的测试时间，降低测试成本。

另外，将键合引线连接到相邻的所有管脚上。因此，可将各比特构成中的输入电容设定得基本相等。另外，对于单芯片设计的半导体存储装置，可满足16比特、8比特和4比特的各I/O构成产品中的输入电容的规格。

图13表示本发明的实施例2。

在实施例1中，通过切换对于半导体芯片上的焊点VXMODE1或VXMODE2的引线键合，切换I/O构成。与之相对，实施例2中使用熔丝，将该熔丝是否熔断作为选项，通过生成ROM码来切换I/O构成。

图13A表示生成信号VXMODE1的第1锁存电路。还设置了由与该第1锁存电路相同构成来生成信号VXMODE2的第2锁存电路。但是，这里仅表示第1锁存电路。

图13A中，在电源和接地间连接P沟道晶体管102、N沟道晶体管101和熔丝103。向所述P沟道晶体管102的栅极上提供初始化信号bFPUP，向N沟道晶体管101的栅极上提供初始化信号FPUN。在所述P沟道晶体管102、N沟道晶体管101的节点上连接由反相器电路107、P沟道晶体管104、N沟道晶体管104、105、106构成的锁存电路LT。并且，在所述反相器电路107的输出端上连接反相器电路108的输入端，通过该反相器电路108的输出端，输出例如信号VXMODE1。

说明上述构成中第1熔丝锁存电路的动作。

图13B表示初始化信号bFPUP、FPUN的定时波形图。接通电源后，首先，初始化信号bFPUP变为高电平，接着，初始化信号FPUN变为高电平。由此，在提供初始化信号bFPUP、FPUN的状态下，当导通熔丝103时，由N沟道晶体管101和P沟道晶体管102构成的反相器电路的输出信号FINT变为低电平。因此，反相器电路107的输出信号变为高电平。该信号通过锁存电路LT锁存。另外，提供该锁存电路LT的输出信号的反相器电路108的输出信号VXMODE1变为低电平。

另一方面，在熔丝熔断的情况下，信号FINT变为高电平。该信号通过锁存电路LT锁存。另外，提供该锁存电路LT的输出信号的反相器电路108的输出信号VXMODE1变为高电平。

第2熔丝锁存电路也与第1熔丝锁存电路同样动作，设定信号VXMODE2。

使用上述第1、第2熔丝锁存电路信号VXMODE1变为低电平，信号VXMODE2变为高电平时，通过图5，半导体存储装置变为8比特I/O构成。

根据上述第2实施例，设置第1、第2熔丝锁存电路，将输出信号VXMODE1、VXMODE2作为对应于熔丝导通、熔断的ROM码来输出。因此，通过该ROM码，可与引线键合选项相同地切换半导体存储装置的I/O构成。

另外，本发明不限于上述实施例1、2。实施例1、2说明了作为具体实例的使用1芯片的4比特、8比特、16比特I/O构成的256兆比特DDRSDRAM。但是，本发明还可适用于其它I/O构成不同的DRAM中。

其它优点和变更对于本领域的技术人员而言是显而易见的。因此，本发明并不限于此处所示的和描述的具体细节和相应实施例。因此，在不脱离由下面的权利要求及其等同所限定的基本发明概念的精神或范围下，可作为不同变更。

Claims

1.一种半导体存储装置，包括：

存放于封装内的半导体芯片；

设置在所述半导体芯片上的n个(n为自然数)焊点；

设置在所述封装中、连接于所述n个焊点的n个管脚；和

切换数据的比特构成，以通过所述n个管脚中的m个(m是比n小的自然数)管脚来输入输出数据的切换电路。

2.根据权利要求1的装置，进一步包括：

将所述n个管脚和n个管脚相连接的键合引线。

3.根据权利要求1的装置，其特征在于：

所述各比特构成中的输入电容分别设定得基本相等。

4.根据权利要求3的装置，进一步包括：

连接于所述切换电路上的第1、第2焊点。

5.根据权利要求4的装置，进一步包括：

连接所述第1、第2焊点中至少一个和供给固定电位的管脚的键合引线。

6.根据权利要求3的装置，进一步包括：

连接于所述切换电路上的第1、第2熔丝锁存电路，所述第1、第2熔丝锁存电路分别具有熔丝和保持该熔丝状态的锁存器。

7.一种半导体存储装置，包括：

可设定不同比特构成的半导体芯片；

设置在所述半导体芯片上的多个焊点；

存放所述半导体芯片的封装；

符合所述半导体芯片的最大比特构成，连接于所述焊点上并设置在所述封装中的多个管脚；

设置在所述半导体芯片内、切换所述数据比特构成的切换电路。

8.根据权利要求7的装置，进一步包括：

连接于所述切换电路上的第1、第2焊点。

9.根据权利要求8的装置，进一步包括：

连接所述第1、第2焊点中至少一个和供给固定电位的管脚的键合引线，所述切换电路对应于供给所述第1、第2焊点上的电位，输出设定比特构成的设定控制信号。

10.根据权利要求7的装置，进一步包括：

11.根据权利要求7的装置，进一步包括：

接收所述切换电路输出的设定控制信号、控制写入数据的输入的输入电路；和

接收所述切换电路输出的设定控制信号、控制读出数据的输出的输出电路。

12.根据权利要求7的装置，进一步包括：

接收所述设定控制信号、屏蔽数据的数据屏蔽输入电路。

13.一种半导体存储装置，包括：

存放于封装内的半导体芯片；

设置在所述半导体芯片上的n个(n为自然数)焊点；

设置在所述封装上的m个(m是比n小的自然数)管脚，所述m个管脚与所述n个焊点中的m个焊点相连接；和

切换数据的比特构成，以通过所述n个管脚中的m个管脚来输入输出数据的切换电路。

14.根据权利要求13的装置，进一步包括：

将所述m个管脚和m个焊点相连接的键合引线。

15.根据权利要求13的装置，其特征在于：

所述各比特构成中的输入电容分别设定得基本相等。

16.根据权利要求15的装置，进一步包括：

连接于所述切换电路上的第1、第2焊点。

17.根据权利要求16的装置，进一步包括：

18.根据权利要求14的装置，进一步包括：

19.根据权利要求17的装置，进一步包括：

20.根据权利要求17的装置，进一步包括：

接收所述设定控制信号、屏蔽数据的数据屏蔽输入电路。