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CN101051621A - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

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CN101051621A
CN101051621A CNA200710091615XA CN200710091615A CN101051621A CN 101051621 A CN101051621 A CN 101051621A CN A200710091615X A CNA200710091615X A CN A200710091615XA CN 200710091615 A CN200710091615 A CN 200710091615A CN 101051621 A CN101051621 A CN 101051621A
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conductive layer
film
semiconductor device
dielectric film
contact hole
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CNA200710091615XA
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荒川伸一
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Original Assignee
Sony Corp
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Abstract

本发明公开了一种半导体装置的制造方法和半导体装置。所述方法包括：在其表面侧具有第一导电层的衬底上方形成绝缘膜的第一步骤；采用包含碳或硅的气体进行对绝缘膜的等离子体处理的第二步骤；和形成埋设在对其已经进行等离子体处理的凹形中的第二导电层的第三步骤。

Description

半导体装置的制造方法和半导体装置
技术领域
本发明涉及一种半导体装置的制造方法和半导体装置，且具体而言涉及一种适于采用低介电常数膜作为层间绝缘膜来形成多级互连结构的半导体装置的制造方法和半导体装置。
背景技术
最近半导体装置向着更高集成度和更小线宽的趋势尤其产生了对于RC延迟减小的需求。为了满足该需求，已经尝试将互连材料从铝(Al)改变为具有更低电阻率的铜(Cu)，且使用具有低于在现有装置中所使用的氧化硅(SiO2)的介电常数的低介电常数(低k)膜作为绝缘膜材料。作为低k膜，研究了具有低于3.0的介电常数的绝缘膜。在这些低k膜中，例如有氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)膜、甲基倍半硅氧烷(methylsilsesquioxane，MSQ)膜、和含芳香烃的有机绝缘膜。
近年来，由含芳香烃有机绝缘膜和由聚甲基硅氧烷(polymethylsiloxane)或MSQ组成的无机绝缘膜的组合形成的混合结构已经被广泛地研究，因为其允许容易地进行双金属镶嵌工艺。对于45nm和32nm代，期望具有低于2.5的介电常数的膜作为层间绝缘膜。
参考图3A到3H，以下将描述一种通过双金属镶嵌方法制造多层互连结构的方法的示例，其中多孔MSQ膜被用作层间绝缘膜。首先参考图3A，在由硅衬底形成的半导体衬底11上设置的由SiO2组成的层间绝缘膜12中的互连沟槽13中，设置了由Cu组成的下互连15，其中间有钽(Ta)阻挡膜14。另外，由碳氮化硅(SiCN)组成的蚀刻停止膜16形成以覆盖下互连15和层间绝缘膜12，且然后由具有低于2.5的介电常数的多孔MSQ膜形成的低k膜形成于蚀刻停止膜16上方作为层间绝缘膜17。
随后，如图3B所示，通过通常的光刻在层间绝缘膜17上形成具有接触孔图案的抗蚀剂图案R。接下来参考图3C，通过采用抗蚀剂图案R(见图3B)作为掩模的等离子体蚀刻，在层间绝缘膜17中形成达到蚀刻停止膜16的接触孔18。在蚀刻之后，移除抗蚀剂图案R。
随后，如图3D所示，通过通常的光刻在层间绝缘膜17上形成具有互连沟槽图案的抗蚀剂图案R′，从而接触孔18用抗蚀剂图案R′填充。接下来参考图3E，通过采用抗蚀剂图案R′(见图3D)作为掩模的蚀刻，在层间绝缘膜17中形成与接触孔18连通的互连沟槽19。蚀刻之后，移除抗蚀剂图案R’。
随后，如图3F所示，在接触孔18的底部暴露的蚀刻停止膜16被移除，从而暴露下互连15的表面。下互连15的暴露的表面用有机清洁剂来清洁。
接下来参考图3G，在层间绝缘膜17上形成了由Ta组成的阻挡膜20，从而覆盖互连沟槽19和接触孔18的内壁。随后，如图3H所示，在阻挡膜20上形成了由Cu组成的导电膜(未示出)，从而覆盖其上已经形成阻挡膜20的接触孔18和互连沟槽19。其后，进行热处理以由此在导电膜中生长Cu晶体。随后，通过化学机械抛光(CMP)来去除导电膜和阻挡膜20直到暴露层间绝缘膜17的表面，从而在接触孔18中形成通路21且在互连沟槽19中形成上互连22。
如果层间绝缘膜17由具有低于2.5的介电常数的低k膜形成，比如上述的多孔MSQ膜，则层间绝缘膜17的膜密度低，其使得层间绝缘膜17在蚀刻工艺中易受等离子体损伤。
作为抵抗由于蚀刻对于低k膜的损伤的对策，已经研究和报导了损伤恢复技术。在该技术中，在层间绝缘膜的蚀刻工艺之后，采用四甲基环四硅氧烷(tetra-methylcyclotetrasiloxane，TMCTS)作为处理气氛进行退火工艺，以由此修复由于蚀刻工艺所暴露的侧壁(参考例如Y.Oku等的，NovelSelf-Assembled Ultra-Low-k Porous Silica Films with High Mechanical Strengthfor 45nm BEOL Technology，″International ELECTRON DEVICEMEETING″(USA)IEEE，2003)。
发明内容
然而，为了通过上述方法实现充分的修复效果，需要在约400℃的高温处理。如果层间绝缘膜包括特别其抗热性差的有机材料膜，则就装置的可靠性而言，该高温是不可接受的条件。例如，该高温处理将由于阻挡膜的移除或粘附性降低和空隙形成而可能导致初始性能的恶化，前者归因于促进了从层间绝缘膜排气，后者归因于在双金属镶嵌结构中的通路部分的吸起。
另外，不能实现充分的修复效果导致层间绝缘膜中的水汽吸收。如果尤其为了降低介电常数而使用设置有孔的多孔膜，则孔的存在加速了水汽的吸收。另外，在蚀刻工艺之后的清洁处理时，孔形成了清洁化学制剂的进入路径。
因此，存在如图4所示的问题，即由于从层间绝缘膜17排气从而容易氧化阻挡膜20。另外，尤其如果接触孔18的高宽比高，则沉积气体难于达到接触孔18的内部。因此，形成的阻挡膜20的厚度小，其非常容易氧化阻挡膜20。阻挡膜20的氧化恶化了阻挡性能，且因此导致从通路21到层间绝缘膜17中的导电材料(金属)的泄漏M。另外，因为在层间绝缘膜17和阻挡膜20之间的粘附力也被恶化，在通路21中容易产生空隙V，其引发了比如应力迁移(SM)和电子迁移(EM)的可靠性失效。另外，阻挡膜20的氧化导致通路21的氧化，且因此增加了电阻。
对于本发明需要提供一种半导体装置的制造方法和通过该方法获得的半导体装置，在该方法中修复了由于干法蚀刻引起的损伤，而不需400℃以上的高温以防止从层间绝缘膜的排气，
根据本发明的实施方式，提供有一种半导体装置的制造方法。该方法包括：在其表面侧具有第一导电层的衬底上方形成绝缘膜的第一步骤；采用包含碳或硅的气体进行对绝缘膜的等离子体处理的第二步骤；和形成埋设在对其已经进行等离子体处理的凹形中的第二导电层的第三步骤。
根据半导体装置的制造的该方法，对于其中通过干法蚀刻形成凹形的绝缘膜进行采用含碳或硅的气体的等离子体处理。由此，贴附到凹形的内壁且导致排气的OH基团被解吸附，且致密化了在凹形的内壁暴露的绝缘膜的表面侧，从而形成了致密的层。由此，修复了由于干法蚀刻对于在凹形的内壁暴露的绝缘膜的损伤，而不需400℃以上的热处理，其由此抑制了从绝缘膜的排气。尤其如果进行采用包含碳的气体的等离子体处理，则在凹形的侧壁暴露的悬空键由含碳基团终结，且在致密层的表面上形成了含碳的密封层。这显著地抑制了从绝缘膜的排气。因此，当用于防止导电材料从第二导电层扩散入绝缘膜的阻挡膜形成从而覆盖凹形的内壁时，抑制了阻挡膜的氧化。这抑制了由于阻挡膜的氧化引起的阻挡性能的恶化，该阻挡膜防止导电材料泄漏入绝缘膜且由此可以防止第二导电层的短路。另外，可以抑制归因于阻挡膜的氧化的阻挡膜和绝缘膜之间的粘附力的下降，且因此防止了在第二导电层中的空隙的产生，其避免抗SM和EM的可靠性的失效。另外，防止了由于阻挡膜的氧化的第二导电层的氧化，且由此避免了第二导电层的电阻的增加。
根据本发明的另一实施方式，提供有一种半导体装置，其包括：衬底，设置为在该衬底的表面侧具有第一导电层；绝缘膜，设置为提供于衬底上方；且第二导电层，设置为埋设于设置于绝缘膜中且达到第一导电层的凹形中。在该装置中，在接近绝缘膜和第二导电层之间的界面的绝缘膜的一部分中设置了由绝缘膜的致密化引起的致密层，且在致密层和第二导电层之间设置了含碳的密封层。
根据该半导体装置，致密层设置于接近同第二导电层的界面的绝缘膜的部分中，且含碳的密封层设置于密封层和第二导电层之间。这些特征显著地抑制了从绝缘膜的排气。由此，当用于防止导电材料从第二导电层扩散入绝缘膜中的阻挡膜形成从而覆盖凹形的内壁时，抑制了阻挡膜的氧化。这抑制了由于阻挡膜的氧化引起的阻挡性能的恶化，该阻挡膜防止导电材料泄漏入绝缘膜且由此可以防止第二导电层的短路。另外，可以抑制归因于阻挡膜的氧化的阻挡膜和绝缘膜之间的粘附力的下降，且因此防止了在第二导电层中的空隙的产生，其避免抗SM和EM的可靠性的失效。另外，防止了由于阻挡膜的氧化的第二导电层的氧化，且由此避免了第二导电层的电阻的增加。
根据本发明的另一实施方式，提供了另一种半导体装置，其包括：衬底，设置为在该衬底的表面侧具有第一导电层；绝缘膜，设置为提供于衬底上方；且第二导电层，设置为埋设于设置于绝缘膜中且达到第一导电层的凹形中。在该装置中，在接近绝缘膜和第二导电层之间的界面的绝缘膜的一部分中设置了由绝缘膜的致密化引起的致密层，且接近第一导电层和第二导电层之间的界面的第一导电层的部分中设置了硅化物层。
根据该半导体装置，致密层设置于接近同第二导电层的界面的绝缘膜的部分中，其抑制了从绝缘膜的排气。由此，当用于防止导电材料从第二导电层扩散入绝缘膜中的阻挡膜形成从而覆盖凹形的内壁时，抑制了阻挡膜的氧化。这抑制了由于阻挡膜的氧化引起的阻挡性能的恶化，该阻挡膜防止导电材料泄漏入绝缘膜且由此可以防止第二导电层的短路。另外，可以抑制归因于阻挡膜的氧化的阻挡膜和绝缘膜之间的粘附力的下降，且因此防止了在第二导电层中的空隙的产生，其避免抗SM和EM的可靠性的失效。另外，防止了由于阻挡膜的氧化的第二导电层的氧化，且由此避免了第二导电层的电阻的增加。另外，因为在接近同第二导电层的界面的第一导电层的部分中形成了硅化物层，可以提高抗SM和EM性。
如上所述，在根据本发明的实施方式的半导体装置的制造方法和通过该方法获得的半导体装置中，可以防止第二导电层的短路，且可以提高抗SM和EM性。另外，可以防止第二导电层的电阻的增加。因此，可以提高互连结构的可靠性，其可以实现高性能CMOS装置。因此，可以显著提高计算机、游戏设备、移动产品等的性能。
附图说明
图1A到1I是用于解释根据本发明的第一实施方式的半导体装置的制造方法的制造步骤的剖面图；
图2A到2I是用于解释根据本发明的第二实施方式的半导体装置的制造方法的制造步骤的剖面图；
图3A到3H是用于解释制造半导体装置的现有方法的制造步骤的剖面图；且
图4是用于解释制造半导体装置的现有方法中的问题的剖面图。
具体实施方式
现将参考附图在以下详细描述本发明的实施方式。
第一实施方式
参考作为制造步骤的剖面图的图1A到1I在下面描述根据本发明的实施方式的半导体装置的制造方法的一个示例。本实施方式涉及通过使用双金属镶嵌方法形成由Cu和低k膜形成的多级互连结构的形成方法。在本实施方式中与相关技术中上述的半导体装置的制造方法中的那些相同的元件被赋予相同的标号。
首先参考图1A，在其上已经形成比如晶体管的半导体元件的半导体衬底11上设置了例如由SiO2组成的层间绝缘膜12。在设置于层间绝缘膜12中的互连沟槽13中，形成了由例如Cu组成且具有60nm的厚度的下互连15(第一导电层)，在中间具有由例如Ta组成的阻挡膜14。这些元件11到15对应于在本发明中所阐述的衬底。
在下互连15和层间绝缘膜12上，通过等离子体增强化学气相沉积(PECVD)将例如由SiCN组成的蚀刻停止膜16形成至30nm的膜厚。
在蚀刻停止膜16上形成层间绝缘膜17。具体而言，通过例如涂布或CVD形成了由MSQ多孔膜形成且具有250nm膜厚的层间绝缘膜17。MSQ多孔膜的介电常数为至多2.5。优选的是，层间绝缘膜17由介电常数低于氧化硅的介电常数的低k膜形成。这样的层间绝缘膜17的示例包括比如聚甲基硅烷膜、HSQ膜和MSQ膜的无机绝缘膜和比如多芳基醚(polyarylether，PAE)膜的含芳烃有机绝缘膜。具体而言，优选包括任何这些低k膜的多孔膜的层间绝缘膜17。这是因为与非多孔膜相比，这样的层间绝缘膜17的膜密度低，且因此其介电常数也低，其实现了减小的互连电容。
接下来参考图1B，例如在层间绝缘膜17上涂布化学增强的ArF抗蚀剂，且然后通过通常的光刻在该抗蚀剂中形成了具有60nm直径的接触孔的图案，以由此形成抗蚀剂图案R。
随后如图1C所示，在层间绝缘膜17中通过其中使用抗蚀剂图案R(见图1B)作为掩模且采用氟碳(CF)气体的等离子体蚀刻形成了达到蚀刻停止膜16的接触孔18。因为层间绝缘膜17由MSQ多孔膜形成，所以其具有包含大量的甲基基团的膜结构。因此，在接触孔18的形成时产生的等离子体损伤了暴露在接触孔18的侧壁的甲基基团。因此，悬空键暴露在损伤的部分，且因此通过该损伤的部分容易吸收水汽。在形成接触孔18之后，通过采用O2气的灰化移除了剩余的抗蚀剂图案R。优选的是，该灰化在小于6.7Pa的低压下进行，用于最小化对于层间绝缘膜17的损伤。在该示例中，在例如2.7Pa下进行灰化。
随后，如图1D所示，再次在层间绝缘膜17上涂布化学增强的ArF抗蚀剂，从而接触孔18用该抗蚀剂填充，且然后通过通常的光刻形成了具有互连沟槽图案的抗蚀剂图案R′。
接下来参考图1E，通过其中抗蚀剂图案R′(见图1D)被用作掩模且使用CF气的干法蚀刻，与接触孔18连通且具有140nm深度的互连沟槽19形成于层间绝缘膜17中。而且在干法蚀刻中，等离子体损伤了暴露在互连沟槽19的侧壁的甲基基团。因此，悬空键暴露在层间绝缘膜17的损伤的部分，且因此通过该损伤的部分容易吸收水汽。在形成互连沟槽19之后，通过采用O2气在低压下的灰化移除了剩余的抗蚀剂图案R′。
随后，如图1F所示，通过采用CF气的干法蚀刻，移除了在接触孔18的底部暴露的蚀刻停止膜16，以由此暴露下互连15。互连沟槽19和与互连沟槽19的底部连通的接触孔18对应于本发明中所阐述的凹形。下互连15的暴露表面用有机清洁液体清洁。由于该清洁，暴露在互连沟槽19和接触孔18的侧壁的绝缘膜吸收水汽，且因此作为排气中的因素的OH基团贴附到在侧壁暴露的悬空键。
接下来参考图1G，对于层间绝缘膜17进行采用含碳(C)和硅(Si)的气体的等离子体处理。在该示例中，二甲基苯硅烷(dimethylphenylsilane，DMPS)被用作气体。该等离子体蚀刻解吸附了已经贴附到互连沟槽19和接触孔18的侧壁的OH基团并导致排气，且在层间绝缘膜17的表面侧上形成了由于层间绝缘膜17的致密化引起的致密层31，如区域A的放大图所示。另外，因为气体含C，暴露在互连沟槽19和接触孔18的侧壁的悬空键由含碳基团终结，且在层间绝缘膜17上形成了由含碳的SixCy膜形成的密封层32，从而覆盖其上已经设置致密层31的互连沟槽19和接触孔18的侧壁。这修复了由于干法蚀刻引起的对于暴露在互连沟槽19和接触孔18的侧壁的层间绝缘膜17的损伤。因此，抑制了在层间绝缘膜17中的水汽吸收，且防止了层间绝缘膜17中保留的水的排气。另外，覆盖接触孔18的底部的下互连15的密封层32由于该等离子体处理中的热而被扩散入下互连15的表面侧。从而形成了硅化物层S。这提高了抗SM性和抗EM性。
优选的是，通过控制等离子体处理的条件，密封层32形成为其厚度小于0.5nm的极薄膜。如果密封层32为极薄膜，则层间绝缘膜17的介电常数不增加，且可以将由于下互连15的表面侧上的硅化物层S的设置而增加的通路的电阻抑制到可接收的范围内。
等离子体处理条件的一个示例如下：载气包含DMPS前驱体种类和氦(He)，且以DMPS/He＝500/1000ml/min的气流速度提供；衬底RF偏压为150W；压力为670Pa；温度为350℃；且处理时间为15秒。
在该示例中，DMPS被用作含C和Si的气体。然而，本发明不限于此。可以使用例如四甲基环四硅烷(TMCTS)、八甲基环四硅烷(OMCTS)、三甲基硅烷(3MS)和四甲基硅烷(4MS)。具体而言，优选地提供在其分子中具有苯环或其他环结构的化合物，比如DMPS。这是因为环结构用作空间约束，且由此容易获得低沉积速率，这允许以好的重复性沉积具有小于0.5nm的厚度的密封层32。
在该示例中，在等离子体处理中采用了含C和Si的气体。然而，本发明不限于此，只要处理气体包含C或Si即可。对于C或Si之外的元素，也可以包含例如氢(H)、氧(O)和氮(N)的任何元素。不含Si的含C气体中，例如有甲烷(CH4)气体和乙烯(C2H4)气体。不含C的含Si气体中，例如有硅烷(SiH4)气体。
如果通过上述的含C气体进行等离子体处理，已经贴附到互连沟槽19和接触孔18的侧壁的OH基团被解吸附，且在层间绝缘膜17的表面侧上形成了致密层31。另外，在互连沟槽19和接触孔18的侧壁暴露的悬空键由含碳基团终结，且在层间绝缘膜17上形成了含C的密封层32，从而覆盖其上已经设置致密层31的互连沟槽19和接触孔18的侧壁。在该情形，暴露在接触孔18的底部的下互连15上的密封层32不会转化为硅化物而保留原样。然而，因为密封层32是其厚度小于0.5nm的极薄膜，所以后述的通路的电阻被抑制在可允许的范围内，且因此即使不移除密封层32也保持了互连可靠性。
如果通过上述的含Si气体进行等离子体处理，则已经贴附到互连沟槽19和接触孔18的侧壁的OH基团被解吸附，且在层间绝缘膜17的表面侧上形成了致密层31。在该情形，由于在等离子体处理中的热，暴露在接触孔18的底部的下互连15上的密封层32被扩散入下互连15的表面侧而成为硅化物层S。这提高了抗SM性和抗EM性。
在密封层32已经以上述方式形成之后，如图1H所示，通过例如溅射和CVD在密封层32上形成例如由Ta组成且具有7nm膜厚的阻挡膜20，从而覆盖互连沟槽19和接触孔18的内壁。
接下来参考图1I，通过例如溅射和CVD在阻挡膜20上形成例如由Cu组成且具有45nm膜厚的籽晶层(未示出)。随后，通过电镀(ECP)或CVD在阻挡膜20上沉积了例如由Cu组成的导电膜(未示出)，从而填充互连沟槽19和接触孔18。其后，在250℃进行90秒的退火处理以生长Cu晶体。
随后，通过例如CMP移除导电膜、阻挡膜20和密封层32直到层间绝缘膜17的表面被暴露，从而在接触孔18中形成了通路21(第二导电层)且在互连沟槽19中形成了上互连22(第二导电层)。这导致了其中硅化物层S设置于接近同通路21的界面的下互连15的部分中的状态。其后，在上互连22和层间绝缘膜17上形成了由例如SiCN组成的蚀刻停止膜23。
虽然在本实施方式中通过CMP移除了密封层32，但是也可以不移除密封层32。在该示例中，下互连15、通路21和上互连22由Cu组成。然而，本发明不限于此。除了Cu，也可以使用银(Ag)、金(Au)、铝(Al)和这些金属的合金的任何材料。
作为随后的步骤，从参考图1A所述的形成层间绝缘膜17的步骤到参考图1I所述的形成蚀刻停止膜23的步骤被重复进行，由此制造多级互连结构。
根据制造半导体装置的上述方法和半导体装置，通过对于层间绝缘膜17通过使用包含DMPS的气体进行等离子体处理，在该层间绝缘膜17中已经通过干法蚀刻形成互连沟槽19和接触孔18。由此，已经贴附到互连沟槽19和接触孔18的侧壁的OH基团被解吸附，且层间绝缘膜17的表面侧被致密化，从而致密层31形成，如区域A的放大图所示。另外，在互连沟槽19和接触孔18的侧壁暴露的悬空键由含碳基团终结，且在致密层31的表面上形成了由SixCy膜形成的密封层32。由此，修复了由于干法蚀刻而对于层间绝缘膜17的损伤，而不需要400℃以上的热处理，且因此抑制了从层间绝缘膜17的排气。随后，抑制了阻挡膜20的氧化。
这抑制了由于阻挡膜20的氧化引起的阻挡性能的恶化，其防止了导电材料泄漏到层间绝缘膜17中，且由此可以防止通路21的短路。另外，可以抑制阻挡膜20和层间绝缘膜17之间的粘附力的降低，且因此防止了通路21中空隙的产生，其避免了抗SM性和抗EM性的恶化。另外，防止了由于阻挡膜20的氧化引起的通路21的氧化，且由此避免了通路21的电阻的增加。因此，可以提高互连结构的可靠性，其可以实现高性能CMOS装置。因此，可以显著提高计算机、游戏设备、移动产品等的性能。
另外，根据本实施方式，硅化物层S形成于接近同通路21的界面的下互连15的部分中，其可以提高抗SM性和抗EM性。
在上述的示例中，如参考图1G所述，在移除接触孔18的底部的蚀刻停止膜16由此暴露下互连15的步骤之后和形成阻挡膜20之前，进行采用DMPS的等离子体处理。然而，在本发明的实施方式中，等离子体处理可以在任何时机进行，只要该时机是在形成互连沟槽19和接触孔18的步骤之后且在形成阻挡膜20的步骤之前。
例如，等离子体处理可以在其中达到蚀刻停止膜16的接触孔18形成于层间绝缘膜17中的参考图1C所述的步骤之后和其中形成抗蚀剂图案R′的参考图1D所述的步骤之前进行。或者，等离子体处理可以在其中互连沟槽19形成于层间绝缘膜17中的参考图1E的步骤之后和在其中移除接触孔18的底部的蚀刻停止膜16的参考图1F的步骤之前进行。另外可替换地，可以进行多次等离子体处理，从而在上述两个时机或其它更多的时机进行处理。然而，难于在具有高的高宽比的接触孔18的侧壁上形成阻挡膜20，且由此容易地氧化覆盖接触孔18的侧壁的阻挡膜20。因此，优选地在接触孔18已经设置于层间绝缘膜17中之后进行等离子体处理。另外，优选地在下互连15暴露在接触孔18的底部之后进行等离子体处理，因为硅化物层S形成于下互连15的表面侧上。
第二实施方式
作为根据本发明的第二实施方式的半导体装置的制造方法，参考为制造步骤的剖面图的图2A到2I，在下面描述其中层间绝缘膜具有由无机绝缘膜和有机绝缘膜的依次层叠导致的混合结构的示例。与第一实施方式中的那些相同的第二实施方式的元件被赋予相同的标记。第二实施方式还使用了与第一实施方式相同的制造步骤，其为直到参考图1A所述的完成在下互连15和层间绝缘膜12上形成蚀刻停止膜16为止。
首先参考图2A，为了在蚀刻停止膜16上形成层间绝缘膜17′，由例如多孔MSQ组成的第一绝缘层17a′形成为100nm的膜厚的无机绝缘膜，且然后在第一绝缘层17a′上，由例如PAE组成的第二绝缘层17b′形成为80nm的膜厚的有机绝缘膜。由此，形成了层间绝缘膜17′，其具有由无机绝缘膜和有机绝缘膜的依次层叠得到的混合结构。
随后，通过例如PECVD在第二绝缘层17b′上形成了由例如SiO2组成且具有100nm的膜厚的第一掩模形成层41。随后，通过例如PECVD在第一掩模形成层41上形成了由SiN组成且具有50nm的膜厚的第二掩模形成层42，且然后在第二掩模形成层42上形成了由SiO2组成且具有50nm的膜厚的第三掩模形成层43。如下所述，即使在完成装置之后，第一掩模形成层41将被留下作为在第二绝缘层17b′上的层间绝缘膜。因此，为了更低的介电常数，第一掩模形成层41可以由SiO2多孔膜形成，尽管该示例对于层41使用了SiO2非多孔膜。
接下来参考图2B，例如在第三掩模形成层43上涂布例如化学增强的ArF抗蚀剂，且然后通过通常的光刻在该抗蚀剂中形成互连沟槽图案以由此形成抗蚀剂图案R′。
接下来参考图2C，通过其中使用抗蚀剂图案R′(见图2B)作为掩模的干法蚀刻而蚀刻了第三掩模形成层43(见图2B)，由此形成了具有互连沟槽图案的第三掩模43′。随后，通过例如采用O2气的灰化和采用有机胺化学制剂的处理，由此完全移除抗蚀剂图案R′和在蚀刻处理中产生的残留污垢
随后，在第三掩模43′和第二掩模形成层42上形成了例如由有机材料组成的抗反射膜(BARC)44，从而覆盖了由于第三掩模43′产生的台阶。其后，在抗反射膜44上形成具有接触孔图案的抗蚀剂图案R。抗蚀剂图案R如此形成，从而抗蚀剂图案R的接触孔图案的至少一部分与第三掩模43′的互连沟槽图案的开口重叠。
接下来参考2D，通过其中使用抗蚀剂图案R(见图2C)作为掩模的干法蚀刻而蚀刻了抗反射膜44(见图2C)、第三掩模43′、第二掩模形成层42(见图2C)、和第一掩模形成层41(见图2C)。另外，还蚀刻了第二绝缘层17b′，从而形成了达到第一绝缘层17a′的接触孔18。
同时在第二绝缘层17b′的蚀刻中移除了抗蚀剂图案R。通过该蚀刻暴露的第三掩模43′用作具有互连沟槽图案的掩模。另外，通过第二掩模形成层42的蚀刻而已经形成图案的第二掩模42′用作具有接触孔图案的掩模。在形成接触孔18之后，通过采用N2/O2气的蚀刻移除剩余的抗蚀剂图案R和抗反射膜44。
随后，如图2E所示，通过其中第三掩模(SiO2)43′用作掩模的干法蚀刻来蚀刻第二掩模(SiCN)42′。这使得第二掩模42′转化为具有互连沟槽图案的掩模。第一掩模形成层41(见图2A)已经被转变为具有接触孔图案的第一掩模41′。在该干法蚀刻中，暴露在接触孔18的底部的第一绝缘层17a′被蚀刻到其中间厚度，从而接触孔18向下延伸。
接下来参考图2F，采用第一掩模(SiO2)41′被用作蚀刻掩模来蚀刻第一绝缘层17a′的下部，由此进一步向下延伸接触孔18，从而暴露蚀刻停止层16。在该蚀刻中，第一掩模(SiO2)41′被蚀刻从而第三掩模(SiO2)43′(见图2E)和第二掩模(SiCN)42′用作蚀刻掩模，从而互连沟槽19形成于第一掩模41′中。
接下来参考图2G，采用第二掩模(SiCN)42′(见图2F)用作蚀刻掩模，蚀刻在互连沟槽19的底部保留的第二绝缘层17b′。因此，形成于第一掩模41′中的互连沟槽19被进一步向下延伸，这造成了在第一掩模41′和第二绝缘层17b′中形成了互连沟槽19。
随后，蚀刻了在接触孔18的底部暴露的蚀刻停止膜16，其允许接触孔18在互连沟槽19的底部下方敞开以与下互连15连通。
接下来参考图2H，对于层间绝缘膜17′以与第一实施方式相同的处理条件进行采用DMPS的等离子体处理。该等离子体处理解吸附了已经贴附到互连沟槽19或接触孔18的侧壁的OH基团，该侧壁已经由于上述的干法蚀刻而被损伤。另外，等离子体处理在层间绝缘膜17′和第一掩模41′的表面侧上形成了由于这些层的致密化引起的致密层(未示出)。另外，因为气体含C，暴露在互连后侧19或接触孔18的侧壁的悬空键由含碳基团终结，且在层间绝缘膜17′和第一掩模41′上形成了由含碳膜(SixCy膜)形成且具有小于0.5nm的膜厚的密封层32，从而覆盖其上已经设置致密层的互连沟槽19和接触孔18的内壁。这抑制了暴露在互连沟槽19或接触孔18的侧壁的层间绝缘膜17′的水汽吸收，其防止了层间绝缘膜17′中保留的水的排气。另外，形成以覆盖在接触孔18的底部的下互连15的密封层32由于该等离子体处理中的热而扩散入下互连15的表面侧。从而形成了硅化物层S。这提高了抗SM性和抗EM性。
在该示例中，第一掩模41′由SiO2非多孔膜形成。然而，如果第一掩模41′由SiO2非多孔膜形成，在互连沟槽19的侧壁暴露的第一掩模41′也由于干法蚀刻而被损伤，且由此变得易吸收水汽。然而，提供致密层和密封层32防止了第一掩模41′的水汽吸收，这避免了从第一掩模41′排气。
相似于通常的双金属镶嵌方法进行等离子体处理之后的步骤。具体而言，参考图2I，通过例如溅射在层间绝缘膜17′和第一掩模41′上沉积例如由Ta组成的阻挡膜20，从而覆盖互连沟槽19和接触孔18的内壁。随后，通过电镀或溅射，在阻挡膜20上形成了例如由Cu组成的导电膜(未示出)，从而填充互连沟槽19和接触孔18。
其后，通过CMP移除对于导电膜(未示出)的互连图案、阻挡膜20和密封层32的不需要的部分和第一掩模41’的部分，从而在接触孔18中形成了通路21(第二导电层)，且在互连沟槽19中形成了上互连22。这导致了其中硅化物层S设置于接近同通路21的界面的下互连15的部分中的状态。其后，在上互连22和第一掩模41′上形成了由例如SiCN组成的蚀刻停止膜23。
作为随后的步骤，重复从参考图2A到图2I所述的步骤，其可以形成具有双金属镶嵌结构的多级互连结构。
根据制造半导体装置的上述方法和通过该方法获得的半导体装置，通过对于层间绝缘膜17′和第一掩模41′使用DMPS的气体进行等离子体处理，在其中互连沟槽19和接触孔18已经通过干法蚀刻形成。由此，已经贴附到互连沟槽19和接触孔18的侧壁的OH基团被解吸附，且层间绝缘膜17′和第一掩模41′的表面侧被致密化，从而致密层形成。另外，在互连沟槽19和接触孔18的侧壁暴露的悬空键由含碳基团终结，且在致密层的表面上形成了由SixCy膜形成的密封层32。由此，第二实施例可以提供与由第一实施例提供的相同的优点。
在上述的示例中，如参考图2H所述，在移除接触孔18的底部的蚀刻停止膜16和在第二绝缘层17b′中形成互连沟槽19的步骤之后和形成阻挡膜20之前，进行上述的等离子体处理。然而，在本发明的实施方式中，等离子体处理可以在任何时机进行，只要该时机在形成互连沟槽19或接触孔18的步骤之后且在形成阻挡膜20的步骤之前。
例如，等离子体处理可以在其中形成达到第一绝缘层17a′的接触孔18的参考图2D所述的步骤之后和其中接触孔18被向下延伸到第一绝缘层17a′的中间厚度的参考图2E所述的步骤之前进行。或者，等离子体处理可以在其中接触孔18被向下延伸到第一绝缘层17a′的中间厚度的参考图2E所述的步骤之后和在其中接触孔18被向下延伸达到蚀刻停止膜16的参考图2F的步骤之前进行。或者，等离子体处理可以在其中接触孔18被向下延伸达到蚀刻停止膜16的参考图2F的步骤之后和在其中移除接触孔18的底部的蚀刻停止膜16且在第二绝缘层17b′中形成互连沟槽的参考图2G的步骤之前进行。另外可替换地，可以进行多次等离子体处理，从而在两个以上的上述时机进行处理。
在根据第一和第二实施方式的上述的示例中，互连沟槽19在接触孔18已经形成于层间绝缘膜17之后形成。然而，本发明的实施方式可应用于在形成接触孔18之前形成互连沟槽19的情形。而且，上述的示例涉及通过双金属镶嵌方法制造半导体装置的方法。然而，本发明不限于此，而其实施方式也可以应用于单金属镶嵌方法。
本领域的技术人员应当理解根据设计需求和其他因素可以进行各种修改、组合、子组合和替换，只要它们落在权利要求或其等同特征的范围内。
本发明包含涉及于2006年4月5日在日本专利局提交的日本专利申请JP 2006-103809，其全部内容引入于此作为参考。

Claims (10)

1、一种半导体装置的制造方法，所述方法包括：
第一步骤，在其表面侧具有第一导电层的衬底上方形成绝缘膜，且通过干法蚀刻在所述绝缘膜中形成凹形；
第二步骤，采用含碳或硅的气体对所述绝缘膜进行等离子体处理；和
第三步骤，形成埋设于在对其已经进行所述等离子体处理的凹形中的第二导电层。
2、根据权利要求1的半导体装置的制造方法，其中
所述气体包含碳和硅。
3、根据权利要求1的半导体装置的制造方法，其中
所述绝缘膜包括具有低于氧化硅的介电常数的低介电常数膜，且所述低介电常数膜暴露在所述凹形的侧壁。
4、根据权利要求1的半导体装置的制造方法，其中
所述绝缘膜包括有机绝缘膜和无机绝缘膜形成的层叠膜。
5、根据权利要求1的半导体装置的制造方法，其中
在第一步骤中，形成达到所述第一导电层的凹形。
6、根据权利要求1的半导体装置的制造方法，其中
在第二步骤之后和第三步骤之前，所述凹形向下延伸以达到所述第一导电层。
7、根据权利要求1的半导体装置的制造方法，其中
在第二步骤之后和第三步骤之前，形成用于防止导电材料从所述第二导电层扩散入所述绝缘膜中的阻挡膜从而覆盖所述凹形的内壁。
8、一种半导体装置，包括：
衬底，设置为在所述衬底的表面侧具有第一导电层；
绝缘膜，设置为提供于所述衬底上方；且
第二导电层，设置为埋设于设置于所述绝缘膜中且达到所述第一导电层的凹形中，其中
在接近所述绝缘膜和所述第二导电层之间的界面的绝缘膜的部分中设置了由所述绝缘膜的致密化引起的致密层，且在所述致密层和所述第二导电层之间设置了含碳的密封层。
9、根据权利要求8的半导体装置，其中
在接近所述第一导电层和所述第二导电层之间的界面的第一导电层的部分中设置硅化物层。
10、一种半导体装置，包括：
衬底，设置为在所述衬底的表面侧具有第一导电层；
绝缘膜，设置以提供于所述衬底上方；且
第二导电层，设置为埋设于设置于所述绝缘膜中且达到所述第一导电层的凹形中，其中
在接近所述绝缘膜和所述第二导电层之间的界面的绝缘膜的一部分中设置了由所述绝缘膜的致密化引起的致密层，且接近所述第一导电层和所述第二导电层之间的界面的第一导电层的部分中设置了硅化物层。
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