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CN101030566A - 半导体结构及其形成方法 - Google Patents

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CN101030566A
CN101030566A CNA2007100072866A CN200710007286A CN101030566A CN 101030566 A CN101030566 A CN 101030566A CN A2007100072866 A CNA2007100072866 A CN A2007100072866A CN 200710007286 A CN200710007286 A CN 200710007286A CN 101030566 A CN101030566 A CN 101030566A
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CN
China
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layer
semiconductor structure
dielectric layer
low
forming
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CNA2007100072866A
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张惠林
卢永诚
包天一
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明公开了一种半导体结构及其形成方法，该半导体结构包括：一低介电常数介电层；一上盖层，位于该低介电常数介电层上，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；一介层物，位于该低介电常数介电层中；以及一金属导线，位于该低介电常数介电层中并覆盖该介层物，该金属导线实体接触该介层物。本发明的半导体结构及其形成方法具有高热稳定性与高电子击穿电场等特性，可提升对于热循环以及施加电力的阻抗，并使半导体结构的机械强度获得改善且无须额外的制造成本。

Description

半导体结构及其形成方法
技术领域
本发明关于半导体装置互连(interconnections)，且特别是关于互连中用于覆盖低介电常数介电材料的材料。
背景技术
如超大规模集成电路(VLSI)的高密度集成电路通常具有多重金属互连以形成三维(3D)绕线结构。使用多重金属互连的目的在于适当地连接经紧密叠置的元件。随着元件集成度的增加，在金属互连间便产生了寄生电容效应(parasitic capacitance)。为了降低寄生电容值以及增加金属互连间的传递速度，通常采用低介电常数介电材料(low-k dielectric)作为层间介电层(inter-layer dielectric，ILD)与金属层间介电层(inter-metal dielectric，IMD)之用。
形成低介电常数介电材料相关结构最常用方法之一为金属硬掩模(metalhard mask，MHM)法，其通过形成一金属硬掩模以保护低介电常数介电层免于化学机械研磨的毁损。一般而言，上盖层形成于低介电常数介电材料层上，且接着形成一金属硬掩模层。上盖层通常由氧基(oxygen base)材料所组成，例如为四乙氧基硅烷(TEOS)所形成。接着图案化金属硬掩模层与上盖层，并优选地采用光致抗蚀剂作为掩模。上述图案经转移至下方的低介电常数介电层中以形成互连，而上述工艺通常包括：在低介电常数介电层中形成开口；填入导电材料；以及执行一化学机械研磨(CMP)以平坦化表面等步骤。接着则移除剩余的金属硬掩模层。
上述公知MHM法仍具有以下缺点。缺点之一为，氧基的上盖材料例如由TEOS所形成的氧化物通常具有如低消光系数(low extinction coefficients)的较差光学特性，因而容易为来自光学投影系统的光线所穿透，进而造成图案控制上困难。而对于CMP工艺而言，氧基上盖材料与金属硬掩模以及铜金属间的选择比也不太足够，因此在CMP工艺中可能对上盖层造成毁损。此外，氧基上盖材料对于蚀刻金属硬掩模所采用的化学用品通常具有相对低的阻抗，因而可发现在线路末端孔洞的形成。如此将造成上盖层具有较粗边缘且导致不期望的副作用。
因此，便需要一种新型的上盖材料以克服前述的缺点。
发明内容
有鉴于此，本发明提供了一种半导体结构其制造方法，其采用了适用于互连的上盖材料。
依据本发明的一实施例，本发明提供了一种半导体结构，包括：一低介电常数介电层；一上盖层，位于该低介电常数介电层上，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；一介层物，位于该低介电常数介电层中；以及一金属导线，位于该低介电常数介电层中并覆盖该介层物，该金属导线实体接触该介层物。
根据所述的半导体结构，其中覆盖该金属导线的区域并不存在有该上盖层。
根据所述的半导体结构，其中该上盖层具有介于100埃至1000埃的厚度。
根据所述的半导体结构，其中该上盖层具有大于2.0E9达因/每平方厘米的压缩应力。
根据所述的半导体结构，其中该上盖层具有大于0.1的消光系数。
依据本发明的另一实施例，本发明提供了一种半导体结构，包括：一低介电常数介电层；一上盖层，位于该低介电常数介电层上，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；一蚀刻停止层，位于该上盖层上；一介层物，位于该低介电常数介电层中；以及一金属导线，位于该低介电常数介电层中并覆盖该介层物，该金属导线实体接触该介层物，其中在覆盖该金属导线的区域并不存在有该上盖层。
根据所述的半导体结构，其中该上盖层具有介于100埃至1000埃的厚度。
根据所述的半导体结构，其中该上盖层具有大于2.0E9达因/每平方厘米的压缩应力。
根据所述的半导体结构，其中该上盖层具有大于0.1的消光系数。
根据所述的半导体结构，还包括位于该蚀刻停止层上的一额外低介电常数介电层，其中在该额外低介电常数介电层中具有一额外介层物与一额外金属导线。
依据本发明的另一实施例，本发明提供了一种半导体结构的形成方法，包括：形成一低介电常数介电层；在该低介电常数介电层上形成一上盖层，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；在该上盖层上形成一金属硬掩模层；在该金属硬掩模层上形成一第一抗蚀剂并进行图案化；蚀刻该金属硬掩模层以形成第一开口；移除该第一抗蚀剂；形成一第二抗蚀剂并进行图案化；形成一沟槽开口与一介层物开口；在该沟槽开口与介层物开口内填入一导电材料；以及平坦化该导电材料，形成一金属导线与介层物。
根据所述的形成半导体结构的方法，其中该上盖层通过物理气相沉积法所形成，该物理气相沉积法采用包括选自包括石墨、氮杂腺嘌呤、腺嘌呤、三聚氰胺及其组合物所组成的族群的一靶材，以及包括氮气、氨气及其组成物的工艺气体。
根据所述的形成半导体结构的方法，其中该上盖层通过化学气相沉积法所形成，该化学气相沉积法使用包括氮气、氨气、三甲基硅烷、四甲基硅烷及其组成物的工艺气体。
根据所述的形成半导体结构的方法，其中形成该上盖层的步骤是在介于100℃至500℃的温度下执行。
根据所述的形成半导体结构的方法，其中形成该上盖层的步骤是在介于1毫托至20托的压力下执行。
本发明的半导体结构及其形成方法具有以下优点：首先，由CNx、SiCN、SiCO以及SiC等材质所构成的上盖层为化学钝性的且具有高热稳定性与高电子击穿电场等特性，因此可更能提升对于热循环以及施加电力的阻抗。第二，相比于公知氧基材质的上盖层，由CNx、SiCN、SiCO以及SiC等材质所构成的上盖层与下层低介电常数介电层间以及与上方蚀刻停止层的附着程度较佳，所得到的半导体结构的机械强度因而可获得改善。第三，本发明的优选实施例的工艺可与当今集成电路工艺相符合，且可通过现今工艺机台与方法所执行，无须额外的制造成本。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并结合附图，作详细说明如下：
附图说明
图1至图9为一系列剖面图，分别显示了依据本发明一实施例的互连的制造过程中的中间结构。
其中，附图标记说明如下：
20  低介电常数介电层
22  上盖层
24  金属硬掩模层
26  抗反射涂层
28  抗蚀剂层
30  开口
32  开口
34  底部抗反射涂层
36  抗蚀剂层；
38  开口
40  开口
42  沟槽开口
44  介层物开口
46  介层物
48  金属导线
50  蚀刻停止层
52  低介电常数介电层
54  介层物
56  金属导线
具体实施方式
本发明的优选实施例通过图1至图9加以说明，其中相同的标号显示了类似的元件。
请参照图1，显示了在一低介电常数介电层20上所形成一上盖层22以及一金属硬掩模24，其用以绝缘位于下方的元件(未示出)以及后续将形成的金属导线。低介电常数介电层20具有一低介电常数，其优选地小于3.5且更优选地小于2.5，因此有时称之为极低低介电常数介电材料。低介电常数介电层20可包括碳掺杂的氧化硅、氟掺杂的氧化硅、有机低介电常数材料、孔洞性低介电常数材料及其相似物等。低介电常数介电层20的形成方法例如为旋转涂布、化学气相沉积、等离子体加强型化学气相沉积法、低压化学气相沉积法及其它公知沉积技术。
上盖层22接着形成于低介电常数介电层20上。上盖层22优选地包括碳基和/或氮基材料，例如为CNx、SiCN、SiCO、SiC或相似物。上盖层22的厚度T则约介于100至1500埃。
由于采用了低介电常数介电层20，因此上盖层22对于寄生电容值的影响较为显著。因此，上盖层20优选地具有小于4.5的一低介电常数，且优选地为小于3.0。举例来说，CNx具有小于2的介电常数，SiCN具有介于3.0至5.0的介电常数，SiCO具有介于3.0至4.5的介电常数，而SiC具有介于3.0至4.5的介电常数。上述材料的介电常数与其形成方法有关。应用优选方法所形成的材料与其工艺则可以得到期望的介电常数。
如CNx、SiCN、SiCO、SiC的碳基与氟基材料具有高消光系数，因此对于光刻程序中的光线具有较小的穿透率，因而较易控制图案的转移。特别地，上盖层22对于一广波长区间的光线为不易穿透的。因此，在选择具有特定波长的曝光光线时便具有较广选择范围，例如是采用具有较短波长的光线以形成较小规模的电路。
此外，上盖层22的厚度T最适值的决定需要考虑如来自其它膜层反射等不同因子。因此，当使用氧基材料时，上盖层22的厚度T通常不能太薄。然而，由于其对于光线而言具有低穿透率，上盖层22的厚度可更缩减至一既定厚度，因而可免除光学上的副作用。
上盖层22可通过常规方法所形成，例如化学气相沉积法与物理气相沉积法。然而，其它方法也可采用例如原子层沉积。对于化学气相沉积法而言，可采用包括含碳或含氢气体的工艺气体，可采用例如氮气、氨气、三甲基硅烷(3MS)、或四甲基硅烷(4MS)。对于物理气相沉积法而言，所使用的靶材包括石墨、氮杂腺嘌呤(azaadenine)、腺嘌呤(adnine)、三聚氰胺(melamine)等靶材，且优选地在含氮气与氨气的一腔体内沉积形成。
用于形成上盖层22的工艺如下所示。在形成含SiC上盖层22的一示范性工艺中，可采用等离子体加强型化学气相沉积法及以下的工艺参数包括：
反应物：4MS
流率：500-2500sccm
腔体压力：1毫托(mtorr)-20托(torr)
温度：100-500℃
当采用SiOC材质的上盖层22时，工艺气体可还包括CO2以供应氧原子。此外，也可采用如氧气或八甲基环四聚硅氧烷(OMCTS)的其它气体。
在形成SiCN材质的上盖层22时，在另一示范性工艺中，工艺条件则包括：
反应物：3MS/4MS、氨气与氮气
流率：500-2500sccm
腔体压力：1毫托-20托
温度：100-500℃
如前所述，上盖层22的介电常数与消光易受到工艺因素所影响，且可通过改变其形成条件而改变，例如改变气体的分压。由于上盖层22优选地需要高消光系数，上盖层22可包括CNx、SiCN、SiCO以及SiC的组成物，因此其消光系数可大于0.1，其形成条件并可视情况而适度调整。
由于低介电常数介电层20通常具有一拉伸应力，并基于内应力释放因素而倾向于破裂或剥落。由CNx、SiCN、SiCO以及SiC等材质的上盖层22则对于下方低介电常数介电层20可表现出一高压缩应力，且其压缩应力优选地大于约-2.0E9达因/每平方厘米(dy/cm2)，其大于传统氧基材质的上盖层所具有的应力。此上盖层22内的高压缩应力补偿了低介电常数介电层20内的拉伸应力，因而避免了因内应力释放所造成的薄膜破裂或剥落情形。基于上述原因，低介电常数介电层20的机械强度以及最终半导体结构的机械强度都因而获得改善。
形成于上盖层22上的金属硬掩模层24则包括金属材料，例如Ti、TiN、Ta、TaN、Al及相似物，金属硬掩模层也可采用一非金属硬掩模方法所形成并采用如SiO2、SiC、SiN、SiON的非金属硬掩模材料。
请参照图2，接着在金属硬掩模层24上形成有一抗反射涂层26。抗反射涂层26由于其形成于一后续形成的抗蚀剂的底部，故也可称为一底部抗反射涂层26。或者，在后续形成抗蚀剂的表面可形成一顶部抗反射涂层。底部抗反射涂层26具有吸收光线的功效，故具有极佳的临界尺寸控制能力。底部抗反射涂层26可应用旋转涂布或于气体腔体内沉积而成。
接着形成一抗蚀剂层28并将之图案化，以于其内形成一开口30并露出其下方的底部抗反射涂层26。如图3所示，接着通过蚀刻底部抗反射涂层26与金属硬掩模层24并穿过开口30以于金属硬掩模层24中形成一开口32。接着移除抗蚀剂层28以及底部抗反射涂层26。接着可通过后续的双镶嵌工艺以于低介电常数介电层20内形成介层物与金属导线。在此，开口32是用于定义一沟槽图案金属导线用的。
请参照图4，接着形成一抗蚀剂层36以及一底部抗反射涂层34。抗蚀剂层36经图案化后于其内形成开口38，开口38定义出了用于低介电常数介电层20内形成后续介层物的图案。
如图5所示，接着执行用以形成介层物的部分蚀刻程序，并采用抗蚀剂层36作为一掩模，以移除开口38内包括底部抗反射涂层34、金属硬掩模24、上盖层22以及部分低介电常数层20，以于低介电常数介电层20中形成一开口40。经由控制上述蚀刻程序，可使得开口40的深度小于后续形成金属导线的一期望厚度。
图6则图示了沟槽开口42与介层物开口44的形成情形，其优选地通过蚀刻所形成。如前所述，结合工艺控制以及优选的化学品使用可在一较易控制速率下形成沟槽开口42与介层物开口44。在蚀刻程序中，开口40倾向于向下延伸直到蚀刻穿过低介电常数介电层20，进而形成介层物开口44。在同一时间，抗蚀剂层36与底部抗反射涂层34也经蚀刻薄化而最后移除了位于金属硬掩模24上的各部分的抗蚀剂36与底部抗反射涂层34，露出了下方的金属硬掩模24。金属硬掩模24接着作为一新掩模层，而未被金属硬掩模24所保护的低介电常数介电层20将被蚀刻移除。通过蚀刻工艺的精密控制，沟槽开口42将抵达一期望深度而介层物开口44将抵达低介电常数介电层20的底部。
图7显示了介层物46与金属导线48的形成情形。如前所述，在介层物开口44与沟槽开口42中可填入金属材料，优选地例如铜、钨、金属合金、金属硅化物、金属氮化物等材料。过量的金属材料可接着经由化学机械研磨(CMP)程序所移除，以留下了金属导线48与介层物46。金属硬掩模层在CMP程序中作为一停止层之用。
由于低介电常数介电层20与上盖层22的蚀刻采用金属硬掩模24作为共同的掩模，因此大体没有上盖层会遗留于金属导线上。相反地，一后续形成的蚀刻停止层将遗留余于金属导线48上的一部分上。
接着通过蚀刻方式以移除金属硬掩模24。如图8所示，上盖层22将遗留于低介电常数介电材料层20上。当低介电常数介电层20并非为最高层的金属层间介电层时，可在上盖层22上还形成一额外的蚀刻停止层50。蚀刻停止层50包括SiN、SiC或其它常用材料，其具有与下方上盖层22不同的蚀刻特性，如此当蚀刻蚀刻停止层50时，上盖层22可大体不受到蚀刻所影响。
图9则显示了低介电常数介电层52的形成。如介层物54与金属导线56的介层物与金属导线则可形成于低介电常数介电层52中并连接低介电常数介电层20中的导电构件。在低介电常数介电层52中的介层物与金属导线可采用类似形成介层物46与金属导线48的工艺步骤与材料。故在此不再重复其制造方法。
虽然在前述实施例中，介层物开口与沟槽开口是在单一蚀刻步骤中所形成，所属领域的技术人员应当能理解，也可采用其它双镶嵌的形成方法。举例来说，介层物开口与沟槽开口可分别地采用不同的掩模而蚀刻形成。低介电常数介电层20也可包括具有不同蚀刻特性的两个次膜层(sub-layer)，因此可轻易地控制沟槽开口的深度。此外，上盖层22则不限制于一金属硬掩模层。
前述本发明的实施例具有以下优点。首先，由CNx、SiCN、SiCO以及SiC等材质所构成的上盖层22为化学钝性的且具有高热稳定性与高电子击穿电场等特性，因此可更能提升对于热循环以及施加电力的阻抗。第二，相比于公知氧基材质的上盖层，由CNx、SiCN、SiCO以及SiC等材质所构成的上盖层22与下层低介电常数介电层间以及与上方蚀刻停止层的附着程度较佳，所得到的半导体结构的机械强度因而可获得改善。第三，本发明的优选实施例的工艺可与当今集成电路工艺相符合，且可通过现今工艺机台与方法所执行，无须额外的制造成本。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体结构，包括：
一低介电常数介电层；
一上盖层，位于该低介电常数介电层上，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；
一介层物，位于该低介电常数介电层中；以及
一金属导线，位于该低介电常数介电层中并覆盖该介层物，该金属导线实体接触该介层物。
2.如权利要求1所述的半导体结构，其中覆盖该金属导线的区域并不存在有该上盖层。
3.如权利要求1所述的半导体结构，其中该上盖层具有介于100埃至1000埃的厚度。
4.如权利要求1所述的半导体结构，其中该上盖层具有大于2.0E9达因/每平方厘米的压缩应力。
5.如权利要求1所述的半导体结构，其中该上盖层具有大于0.1的消光系数。
6.一种半导体结构，包括：
一低介电常数介电层；
一上盖层，位于该低介电常数介电层上，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；
一蚀刻停止层，位于该上盖层上；
一介层物，位于该低介电常数介电层中；以及
一金属导线，位于该低介电常数介电层中并覆盖该介层物，该金属导线实体接触该介层物，其中在覆盖该金属导线的区域并不存在有该上盖层。
7.如权利要求6所述的半导体结构，其中该上盖层具有介于100埃至1000埃的厚度。
8.如权利要求6所述的半导体结构，其中该上盖层具有大于2.0E9达因/每平方厘米的压缩应力。
9.如权利要求6所述的半导体结构，其中该上盖层具有大于0.1的消光系数。
10.如权利要求6所述的半导体结构，还包括位于该蚀刻停止层上的一额外低介电常数介电层，其中在该额外低介电常数介电层中具有一额外介层物与一额外金属导线。
11.一种半导体结构的形成方法，包括：
形成一低介电常数介电层；
在该低介电常数介电层上形成一上盖层，其中该上盖层包括选自由包括CNx、SiCN、SiCO、SiC及其组合物所组成的族群的一材料；
在该上盖层上形成一金属硬掩模层；
在该金属硬掩模层上形成一第一抗蚀剂并进行图案化；
蚀刻该金属硬掩模层以形成第一开口；
移除该第一抗蚀剂；
形成一第二抗蚀剂并进行图案化；
形成一沟槽开口与一介层物开口；
在该沟槽开口与该介层物开口内填入一导电材料；以及
平坦化该导电材料，形成一金属导线与介层物。
12.如权利要求11所述的形成半导体结构的方法，其中该上盖层通过物理气相沉积法所形成，该物理气相沉积法采用包括选自包括石墨、氮杂腺嘌呤、腺嘌呤、三聚氰胺及其组合物所组成的族群的一靶材，以及包括氮气、氨气及其组成物的工艺气体。
13.如权利要求11所述的形成半导体结构的方法，其中该上盖层通过化学气相沉积法所形成，该化学气相沉积法使用包括氮气、氨气、三甲基硅烷、四甲基硅烷及其组成物的工艺气体。
14.如权利要求11所述的形成半导体结构的方法，其中形成该上盖层的步骤是在介于100℃至500℃的温度下执行。
15.如权利要求11所述的形成半导体结构的方法，其中形成该上盖层的步骤是在介于1毫托至20托的压力下执行。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097304B (zh) * 2009-12-15 2012-12-05 中芯国际集成电路制造(上海)有限公司 掺氮的碳化硅薄膜的形成方法
CN103165520A (zh) * 2011-12-13 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN103199007A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 金属硬掩模的制造
CN103681596A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
CN105990315A (zh) * 2015-01-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
CN106601664A (zh) * 2015-10-20 2017-04-26 台湾积体电路制造股份有限公司 形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置
CN108183087A (zh) * 2012-02-09 2018-06-19 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021800A (ja) * 2006-07-12 2008-01-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20090127711A1 (en) * 2007-11-15 2009-05-21 International Business Machines Corporation Interconnect structure and method of making same
DE102008044988A1 (de) * 2008-08-29 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Verwenden einer Deckschicht in Metallisierungssystemen von Halbleiterbauelementen als CMP- und Ätzstoppschicht
WO2010022969A1 (en) * 2008-08-29 2010-03-04 Advanced Micro Devices, Inc. Using a cap layer in metallization systems of semiconductor devices as a cmp and etch stop layer
TWI469256B (zh) * 2008-10-02 2015-01-11 United Microelectronics Corp 一種形成雙鑲嵌結構的方法
US8592229B2 (en) * 2008-10-02 2013-11-26 United Microelectronics Corp. Method for forming dual damascene structure
US8114769B1 (en) * 2010-12-31 2012-02-14 Globalfoundries Singapore Pte, Lte. Methods and structures to enable self-aligned via etch for Cu damascene structure using trench first metal hard mask (TFMHM) scheme
US9685368B2 (en) * 2015-06-26 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having an etch stop layer over conductive lines
US10770392B1 (en) * 2019-04-25 2020-09-08 Globalfoundries Inc. Line end structures for semiconductor devices
US20220415786A1 (en) * 2021-06-25 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnection structures and methods of forming the same

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339217B1 (en) * 1995-07-28 2002-01-15 General Nanotechnology Llc Scanning probe microscope assembly and method for making spectrophotometric, near-field, and scanning probe measurements
US5485304A (en) * 1994-07-29 1996-01-16 Texas Instruments, Inc. Support posts for micro-mechanical devices
US5834845A (en) * 1995-09-21 1998-11-10 Advanced Micro Devices, Inc. Interconnect scheme for integrated circuits
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
US5821169A (en) * 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
US6140691A (en) * 1997-12-19 2000-10-31 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate
US6008872A (en) * 1998-03-13 1999-12-28 Ois Optical Imaging Systems, Inc. High aperture liquid crystal display including thin film diodes, and method of making same
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6468927B1 (en) * 2000-05-19 2002-10-22 Applied Materials, Inc. Method of depositing a nitrogen-doped FSG layer
US6352921B1 (en) * 2000-07-19 2002-03-05 Chartered Semiconductor Manufacturing Ltd. Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization
US6475810B1 (en) * 2000-08-10 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Method of manufacturing embedded organic stop layer for dual damascene patterning
US6472306B1 (en) * 2000-09-05 2002-10-29 Industrial Technology Research Institute Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer
US6797633B2 (en) * 2000-11-09 2004-09-28 Texas Instruments Incorporated In-situ plasma ash/treatment after via etch of low-k films for poison-free dual damascene trench patterning
US6797646B2 (en) * 2001-01-12 2004-09-28 Applied Materials Inc. Method of nitrogen doping of fluorinated silicate glass (FSG) while removing the photoresist layer
US6511922B2 (en) * 2001-03-26 2003-01-28 Applied Materials, Inc. Methods and apparatus for producing stable low k FSG film for HDP-CVD
US7164206B2 (en) * 2001-03-28 2007-01-16 Intel Corporation Structure in a microelectronic device including a bi-layer for a diffusion barrier and an etch-stop layer
US6518646B1 (en) * 2001-03-29 2003-02-11 Advanced Micro Devices, Inc. Semiconductor device with variable composition low-k inter-layer dielectric and method of making
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
US6734096B2 (en) * 2002-01-17 2004-05-11 International Business Machines Corporation Fine-pitch device lithography using a sacrificial hardmask
US6777349B2 (en) * 2002-03-13 2004-08-17 Novellus Systems, Inc. Hermetic silicon carbide
US6958542B2 (en) * 2002-09-03 2005-10-25 Kabushiki Kaisha Toshiba Semiconductor device
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US7365029B2 (en) * 2002-12-20 2008-04-29 Applied Materials, Inc. Method for silicon nitride chemical vapor deposition
US20040119163A1 (en) * 2002-12-23 2004-06-24 Lawrence Wong Method of making semiconductor devices using carbon nitride, a low-dielectric-constant hard mask and/or etch stop
US6767825B1 (en) * 2003-02-03 2004-07-27 United Microelectronics Corporation Etching process for forming damascene structure of the semiconductor
JP3757213B2 (ja) * 2003-03-18 2006-03-22 富士通株式会社 半導体装置の製造方法
US7352053B2 (en) * 2003-10-29 2008-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having decreased dielectric constant and increased hardness
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
KR100745986B1 (ko) * 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US7638859B2 (en) * 2005-06-06 2009-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with harmonized stress and methods for fabricating the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097304B (zh) * 2009-12-15 2012-12-05 中芯国际集成电路制造(上海)有限公司 掺氮的碳化硅薄膜的形成方法
CN103165520A (zh) * 2011-12-13 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN103199007A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 金属硬掩模的制造
CN103199007B (zh) * 2012-01-05 2016-02-24 台湾积体电路制造股份有限公司 金属硬掩模的制造
CN108183087A (zh) * 2012-02-09 2018-06-19 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法
CN108183087B (zh) * 2012-02-09 2020-09-11 台湾积体电路制造股份有限公司 用于形成应力降低装置的方法
CN103681596A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
CN103681596B (zh) * 2012-09-26 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
CN105990315A (zh) * 2015-01-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
CN105990315B (zh) * 2015-01-27 2019-01-29 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
CN106601664A (zh) * 2015-10-20 2017-04-26 台湾积体电路制造股份有限公司 形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置
US10867913B2 (en) 2015-10-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US11532552B2 (en) 2015-10-20 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer

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TW200735273A (en) 2007-09-16
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