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CN101019223A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN101019223A CNA2005800290732A CN200580029073A CN101019223A CN 101019223 A CN101019223 A CN 101019223A CN A2005800290732 A CNA2005800290732 A CN A2005800290732A CN 200580029073 A CN200580029073 A CN 200580029073A CN 101019223 A CN101019223 A CN 101019223A
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约辛·J·G·P·洛
文森特·C·韦内齐亚
尤里·波诺马廖夫
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Koninklijke Philips Electronics NV
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Abstract

本发明涉及一种方法，用于制造具有半导体主体(1)的半导体器件(10)，半导体主体(1)包括被电绝缘层(4)彼此分开的半导体衬底(2)和半导体区(3)，电绝缘层(4)包括第一和第二子层(4A、4B)，在投影方向观看时，这两个子层相邻，其中第一子层(4A)的厚度小于第二子层(4B)，而且在位于第一子层(4A)之上的半导体区(3)的第一子区(3A)中，形成至少一个数字半导体元件(5)，在位于第二子层(4B)之上的半导体区(3)的第二子区(3B)中，形成至少一个模拟半导体元件(6)。根据本发明，第二子层(4B)以如下方式形成，即第二子层(4B)的下边界相对于第一子层(4A)的下边界凹入半导体主体(1)。这样，容易形成所谓的FD(完全耗尽)SOI器件(10)。优选地，使用局部促进或减缓(防止)的热氧化来形成子层(4A、4B)。优选地，使用衬底转移技术来形成半导体区(3)。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有半导体主体的半导体器件的制造方法，半导体主体包括半导体衬底和半导体区，它们被电绝缘层彼此分开，电绝缘层包括第一和第二子层，当在投影方向上观看时，这两个子层相邻，其中第一子层的厚度小于第二子层，而且在位于第一子层之上的半导体区的第一子区中，形成了至少一个数字半导体元件，在位于第二子层之上的半导体区的第二子区中，形成了至少一个模拟半导体元件。
本发明还涉及这种半导体器件。
这种方法尤其适用于制造以下的半导体器件：例如在半导体区的第一和第二部分中，分别包括集成的数字和模拟电路。对于模拟电路中的元件的操作来说，通常需要比数字元件的操作更高的电压。模拟元件位置处较厚的绝缘层可以避免衬底击穿。在数字元件位置处使用绝缘层要求所述层具有较小的厚度以避免击穿。另外，所述位置处使用较小的厚度具有多种优点。
背景技术
开头部分提到的一种方法可以从以下内容获知：美国专利说明书US6,548,369，2003年4月15日以该序列号公布。所述文档描述了如何通过把氧离子注入硅衬底而在包括所述硅衬底的硅半导体主体中形成绝缘层，其中绝缘层把邻近半导体主体表面的薄半导体区与半导体主体的下部隔开。通过执行对部分表面进行掩蔽的不同的氧注入过程，在局部形成了较厚的氧化物层，同时在其它位置形成了较薄的氧化物层。
在较薄的氧化物层之上，半导体区具有较大的厚度，在较厚的氧化物层之上，半导体区具有较小的厚度。在半导体区中首先提及的部分中(即较薄氧化物层之上)，形成了数字半导体元件，在半导体区中随后提及的部分之上，形成了模拟半导体元件。厚度的差异产生了如下结果：与模拟元件在完全耗尽模式下操作不同，数字元件不在该模式下操作。这种方法中的SOI(绝缘体上硅)性质产生了如下结果：所有元件都与位于绝缘层下的衬底部分电气隔离，而这导致了可以避免不希望出现的现象，例如串扰和从器件较低侧提供的非故意电压。可以使用例如所谓的STI(浅沟槽隔离)来实现各种半导体元件(组)的相互隔离。
这种已知方法的缺点是，所获得的器件不太适于制造FD(完全耗尽)电路，也就是说，在该电路中数字元件也在完全耗尽模式下操作。
发明内容
因此，本发明的目的是提供开头部分提及的一种方法，该方法适于制造FD-SOI器件，并且简单而花费不多。
为了实现这个目的，根据本发明在开头部分提及的一种方法的特征在于：第二子层以如下方式形成，即第二子层的下边界相对于第一子层的下边界凹入半导体主体。
首先，本发明基于如下认识：凹入的第二子层的下边界(两个子层之间的厚度差相等)使得压在上面的两个子半导体区之间的厚度差能够减小。借此，可以更为容易地以完全耗尽模式制造数字和模拟元件。本发明还基于如下认识：可以通过使用局部热氧化以形成子层和使用衬底转移技术以形成半导体区而容易地实现所述方法。在下文中，通过对根据本发明的方法的重要优选实施例的描述，对上面的所有方面进行更为详细的说明。
具体地，将在下文进行描述的这些优选实施例重要的额外优点在于，它们允许把第一子层(最薄的)制作得非常薄。这一点能够用于改进数字元件，因为这种较薄的第一子层使第一子层能够形成具有两个位置相对的栅电极的MOS晶体管的栅电介质。
在根据本发明的方法的第一优选实施例中，第一子层的上边界与第二子层的上边界形成于半导体主体中的同一水平面上。可以利用衬底转移技术来实现这一点，其中衬底转移技术使用了化学机械抛光。这一点将在典型实施例的描述中进行说明。这个实施例的优点在于，可以形成第一和第二子半导体区以致具有相同的厚度，这有助于在两个子区中实现完全耗尽模式。
然而，如果期望半导体子区的厚度不相等，那么可以局部地去除部分半导体区，例如通过局部热氧化。其缺点是半导体主体的表面最终将会较不平坦。
在一个重要的优选实施例中，在半导体衬底的表面形成第一和第二子层，并且通过衬底转移技术在两个子层上设置半导体区。如上文所述，将在下文中更为详细地说明这种方法的特殊优点。
在另一个优选实施例中，通过半导体衬底表面的热氧化来形成第一和第二子层，并且在局部应用厚度调整手段，致使将要形成第一子层的位置处的氧化物厚度比将要形成第二子层的位置处的氧化物厚度要小，而且在热氧化过程后，通过化学机械抛光对半导体主体的表面进行平面化，之后通过衬底转移技术在半导体主体表面上设置半导体区。借此，以简单的方式实现了本发明的目的。
在实施例的第一修改中，厚度调整手段的使用包括：在第一子层的位置应用掩模，该掩模减缓了氧化过程。例如，该掩模可以由能够容易地通过光刻法和蚀刻进行设置并形成图案的氮化硅来制造。因此，在这个修改中，在局部上减缓或甚至是消除热氧化。
在另一个修改中，厚度调整手段的使用包括：在第二子层的位置处，为半导体衬底提供氧化促进杂质。这个修改形成了仿佛与先前的修改互补的技术，而且最终的结果(即两个子层之间的厚度差)相同。
在另一个实施例中，通过氢和氦对另一个半导体衬底的表面区域进行处理以形成半导体区，而且在转移另一个半导体衬底借此在平面化的半导体衬底上设置表面区域后，通过分裂技术去除另一个半导体衬底的剩余部分。
衬底转移技术还可以包括：使用另一个所谓的BOX(埋入氧化物)半导体衬底，其中可以通过(选择性或非选择性)蚀刻或化学机械抛光或两种技术的组合而去除位于埋入氧化物层之下的另一个半导体衬底的一部分，之后可以通过(优选地为选择性)蚀刻而去除BOX氧化物。先前修改中提及的分裂技术具有的优点是，它把更快的速度与实质上减少的化学制品使用相结合。
一种具有半导体主体的半导体器件，半导体主体包括半导体衬底和半导体区，它们被电绝缘层彼此分开，电绝缘层包括第一和第二子层，当在投影方向上观看时，这两个子层相邻，其中第一子层的厚度小于第二子层，而且在位于第一子层之上的半导体区的第一子区中，形成了至少一个数字半导体元件，在位于第二子层之上的半导体区的第二子区中，形成了至少一个模拟半导体元件；根据本发明的半导体器件，其特征在于：第二子层以如下方式形成，即第二子层的下边界相对于第一子层的下边界凹入半导体主体。这种器件提供了上文所述的优点。
在根据本发明的半导体器件的优选实施例中，第一子层的上边界与第二子层的上边界在半导体主体的同一水平面上形成。
优选地，第一和第二子层位置处的半导体区的厚度近似相同，所述厚度很小，从而半导体元件在所谓的完全耗尽模式下操作。
参考下文描述的实施例，本发明的这些和其它方面将会变得明显并且得以说明。
附图说明
在图中：
图1至9示出了：在根据本发明第一方法实施例的制造过程的连续阶段中，根据本发明的半导体器件在与厚度方向成直角处的示意性横截面图；以及
图10至13示出了：在根据本发明第二方法实施例的制造过程的连续阶段中，根据本发明的半导体器件在与厚度方向成直角处的示意性横截面图。
附图未按比例绘制，为了清楚而夸大了某些尺寸，例如厚度方向上的尺寸。只要可能，通过相同的影线或相同的附图标记来表示不同附图中的相应区或部分。
具体实施方式
图1至9示出了：在根据本发明方法实施例的制造过程的连续阶段中，半导体器件在与厚度方向成直角处的示意性横截面图。在器件10(参见图1)的形成中，所使用的初始材料是具有半导体衬底2的半导体主体1，在这种情况下，半导体衬底2包括例如p型硅半导体衬底。通过热氧化和外延，在半导体主体1上形成了具有厚度为10至40nm的热氧化层4(参见图2)。之后，在所述层4上(参见图3)，在即将由电绝缘层4形成的第一子层的位置处设置氮化硅掩模7。可以通过设置遍及表面的氮化硅层来形成这个掩模，例如通过CVD(化学气相沉积)，之后通过光刻法和蚀刻在氮化硅层上形成图案，例如使用热磷酸。
之后(参见图4)，执行另一热氧化过程，从而热氧化层4的厚度在局部(在掩模7之外)进一步增加至例如40至200nm。随后去除掩模7。在一种改变中，直接把掩模7设置在硅表面上，在去除掩模7之前，不会形成较薄的热氧化物。
接下来(参见图5)，通过化学机械抛光使半导体主体1的表面变得平坦。结果，形成了两个子层4A、4B，第一子层4A的厚度小于第二子层4B的厚度，而且子层4A、4B的上边界在相同的水平面上，第二子层4B的下边界相对于第一子层4A的下边界凹入半导体主体1。在这个阶段，两个子层4A、4B的厚度分别处于例如5至20nm和20至100nm的范围内。
之后(参见图6)，在半导体主体1的附近提供包括另一个半导体衬底20的另一个半导体主体11。通过对另一个半导体衬底进行氢注入或氢氦注入，所述另一个半导体衬底已经被处理，因而图6中所示的平面60形成了一个平面，沿着该平面可以容易地对另一个半导体主体11进行划分。附加到半导体主体1的另一个半导体主体11的部分30相对较薄，而且将会用于按照本发明而形成器件10的半导体区3。
接下来(参见图7)，通过衬底压焊技术把另一个半导体主体11附加到半导体主体1。
之后(参见图8)，通过分裂去除了位于平面60之上的另一个半导体主体11的部分。结果，在半导体主体1上形成了半导体区3。
接下来(参见图9)，借助通常的硅工艺，在第一和第二子层4A、4B的位置处分别在半导体区3中形成半导体元件5、6。现实中，这些半导体元件5、6(为了简便以块来表示)是例如MOSFET或双极晶体管。实践中，同时在半导体子区3A、3B中形成大量这种元件。另外，图中没有示出较薄的子层4A可以用作例如所谓的双栅(MOS)晶体管的栅电介质。
之后，完成了器件10的制造，如果需要，可以在器件10中形成一个或多个有源和/或无源元件，例如二极管、电阻器、线圈和电容器。还形成了适合的连接导线和/或接合焊盘的图案。通过例如切割的分离技术而获得单独的半导体器件10，它包括分立的或半分立的器件10或优选地为IC。
图10至13示出了：在根据本发明第二方法实施例的制造过程的连续阶段中，根据本发明的半导体器件在与厚度方向成直角处的示意性横截面图。在这个修改中，使用能够对热氧化进行局部促进的装置，而在先前的示例中，使用能够对热氧化进行局部减缓或甚至是消除的装置。另外在这个情况下，所使用的初始材料(参见图10)是包括p型硅半导体衬底的半导体主体1。
在所述半导体主体上(参见图11)，在局部上形成了掩模110，在这个情况下，掩模110包括能够容易地通过光刻法来绘制图案的光刻胶。接下来，通过离子注入120把氧化促进杂质局部地引入半导体主体1。结果形成了区域8，其中区域8具有较高浓度的该种氧化促进杂质。在这个示例中，使用砷离子来实现这个目的，而且区域8包含的浓度近似为3×1021at/cm3。余下的半导体衬底具有例如(远)低于大约为1×1019at/cm3的掺杂浓度。这种浓度差异导致了氧化速率(在热氧化的情况下)增加了大约10至20倍。在注入处理后，如果需要，可以执行所谓的回火步骤。
之后(参见图12)，去除掩模110，然后执行热氧化(参见图13)，从而形成了(如先前的示例)电绝缘层4中的两个子层4A、4B，它们的厚度与例如先前示例中的厚度相当。
之后，这个示例中的方法按照与先前示例相同的方式继续执行。因此，对于这些步骤的描述，可以参考先前示例的描述。与这部分方法相关的附图是图5至图9。
本发明不限于上文所述的典型实施例，而且在本发明的范围内，本领域的技术人员可以做出多种改变和修改。例如，还可以通过使用氧化促进和氧化减缓装置的组合来实现两个子层之间的厚度差。
还要注意的是，在半导体区中还形成了横向隔离区，例如STI(浅沟槽隔离)或LOCOS(局部硅氧化)区。另外，贯穿半导体区中的导电类型不需要相同，或者该导电类型不需要与位于隔离层之下的半导体主体部分的导电类型相同。
要注意的是，在本发明的范围内能够使用除了示例中所使用的材料之外的其它材料。还可以针对上述材料或其它材料而使用其它沉积技术，例如外延、CVD(化学气相沉积)、溅射和真空蒸发。取代湿法化学蚀刻方法，可选择地使用“干法”技术，例如等离子蚀刻等。
另外要注意的是，还可以使用示例中使用的技术的组合来形成两个子层。例如，可以在不同的位置处把氧化减缓装置的局部使用和氧化促进装置的局部使用进行组合。
还要注意的是，较薄子层可选地可以在较厚子层已经形成后而形成，甚至在半导体主体已经平面化后(在这个情况下，较厚子层中大约一半被再次去除)而形成。可能地，非常薄的较薄子层以及相关的表面中较小的渐进台阶不会对衬底转移过程造成妨碍。如果需要，可以在局部形成较厚子层以及执行较粗略的平面化步骤(但是该步骤在形成较薄子层之前执行)之后形成了非常薄的较薄子层后，执行第二、较小/更精细的平面化步骤。
最后要注意的是，可选地可以通过氧注入来制造半导体主体中关于彼此而凹入的子层，例如在SOI衬底的制造过程中。这一点(以及两个子层的上侧共面)可以通过对注入剂量和注入能量的适合选择而实现。

Claims (10)

1.一种方法，用于制造具有半导体主体(1)的半导体器件(10)，所述半导体主体(1)包括半导体衬底(2)和半导体区(3)，它们被电绝缘层(4)彼此分开，电绝缘层(4)包括第一和第二子层(4A、4B)，当在投影方向上观看时，这两个子层相邻，其中第一子层(4A)的厚度小于第二子层(4B)，而且在位于第一子层(4A)之上的半导体区(3)的第一子区(3A)中，形成了至少一个数字半导体元件(5)，在位于第二子层(4B)之上的半导体区(3)的第二子区(3B)中，形成了至少一个模拟半导体元件(6)；所述方法的特征在于第二子层(4B)以如下方式形成，即第二子层(4B)的下边界相对于第一子层(4A)的下边界凹入半导体主体(1)。
2.根据权利要求1所述的方法，其特征在于：半导体主体(1)中第一子层(4A)的上边界与第二子层(4B)的上边界形成于半导体主体(1)中的同一水平面上。
3.根据权利要求1或2所述的方法，其特征在于：第一和第二子层(4A、4B)形成于半导体衬底(2)的表面，而且通过衬底转移技术在第一和第二子层(4A、4B)上设置半导体区(3)。
4.根据权利要求3所述的方法，其特征在于：通过半导体衬底(2)表面的热氧化来形成第一和第二子层(4A、4B)，其中在局部应用厚度调整手段(M)，致使将要形成第一子层(4A)的位置处的氧化物厚度比将要形成第二子层(4B)的位置处的氧化物厚度要小，而且在热氧化过程后，通过化学机械抛光对半导体主体(2)的表面进行平面化，之后通过衬底转移技术在半导体主体表面上设置半导体区(3)。
5.根据权利要求4所述的方法，其特征在于：厚度调整手段(M)包括在第一子层(4A)的位置处应用掩模(7)，所述掩模(7)减缓了氧化过程。
6.根据权利要求4所述的方法，其特征在于：厚度调整手段(M)包括在第二子层(4B)的位置处提供半导体衬底(2)中的氧化促进杂质(8)。
7.根据权利要求4至7中任意一项所述的方法，其特征在于：通过氢和氦对另一半导体衬底(20)的表面区域(30)进行处理以形成半导体区(3)，而且在转移所述另一半导体衬底(20)借此在平面化的半导体衬底(2)上设置表面区域(30)后，通过分裂技术去除所述另一半导体衬底(20)的剩余部分。
8.一种具有半导体主体(1)的半导体器件(10)，所述半导体主体(1)包括半导体衬底(2)和半导体区(3)，它们被电绝缘层(4)彼此分开，电绝缘层(4)包括第一和第二子层(4A、4B)，当在投影方向上观看时，这两个子层相邻，其中第一子层(4A)的厚度小于第二子层(4B)，而且在位于第一子层(4A)之上的半导体区(3)的第一子区(3A)中，形成了至少一个数字半导体元件(5)，在位于第二子层(4B)之上的半导体区(3)的第二子区(3B)中，形成了至少一个模拟半导体元件(6)；所述半导体器件的特征在于第二子层(4B)以如下方式形成，即第二子层(4B)的下边界相对于第一子层(4A)的下边界凹入半导体主体(1)。
9.根据权利要求8所述的半导体器件(10)，其特征在于：第一子层(4A)的上边界与第二子层(4B)的上边界形成于半导体主体(1)中的同一水平面上。
10.根据权利要求8或9所述的半导体器件(10)，其特征在于：第一和第二子层(4A、4B)位置处的半导体区(3)的厚度近似相同，所述厚度很小，从而半导体元件(5、6)在所谓的完全耗尽模式下操作。
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TW (1) TW200612515A (zh)
WO (1) WO2006024978A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104973566A (zh) * 2014-04-01 2015-10-14 亚太优势微系统股份有限公司 具精确间隙的微机电晶圆结构与其制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012015022A1 (ja) * 2010-07-30 2012-02-02 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法
EP2757580A1 (en) * 2013-01-22 2014-07-23 Nxp B.V. Bipolar cmos dmos (bcd) processes
US9570437B2 (en) 2014-01-09 2017-02-14 Nxp B.V. Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
US5895252A (en) * 1994-05-06 1999-04-20 United Microelectronics Corporation Field oxidation by implanted oxygen (FIMOX)
US6004406A (en) * 1994-06-16 1999-12-21 Nec Corporation Silicon on insulating substrate
US6664146B1 (en) * 2001-06-01 2003-12-16 Advanced Micro Devices, Inc. Integration of fully depleted and partially depleted field effect transistors formed in SOI technology
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
US7510927B2 (en) * 2002-12-26 2009-03-31 Intel Corporation LOCOS isolation for fully-depleted SOI devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104973566A (zh) * 2014-04-01 2015-10-14 亚太优势微系统股份有限公司 具精确间隙的微机电晶圆结构与其制作方法

Also Published As

Publication number Publication date
KR20070050988A (ko) 2007-05-16
JP2008511977A (ja) 2008-04-17
EP1790004B1 (en) 2013-01-30
TW200612515A (en) 2006-04-16
US7772646B2 (en) 2010-08-10
US20090166799A1 (en) 2009-07-02
EP1790004A1 (en) 2007-05-30
WO2006024978A1 (en) 2006-03-09

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