CN101017805A - 半导体封装基板 - Google Patents
半导体封装基板 Download PDFInfo
- Publication number
- CN101017805A CN101017805A CNA2006100074301A CN200610007430A CN101017805A CN 101017805 A CN101017805 A CN 101017805A CN A2006100074301 A CNA2006100074301 A CN A2006100074301A CN 200610007430 A CN200610007430 A CN 200610007430A CN 101017805 A CN101017805 A CN 101017805A
- Authority
- CN
- China
- Prior art keywords
- package substrate
- semiconductor package
- layer
- solder ball
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 229910000679 solder Inorganic materials 0.000 claims abstract description 43
- 230000010354 integration Effects 0.000 claims abstract description 10
- 238000004806 packaging method and process Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims abstract 21
- 239000012792 core layer Substances 0.000 claims abstract 3
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 239000003365 glass fiber Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 5
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 claims description 4
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 claims description 4
- 229920003192 poly(bis maleimide) Polymers 0.000 claims description 4
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 1
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 27
- 230000005540 biological transmission Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 238000009413 insulation Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 240000004859 Gamochaeta purpurea Species 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000004643 cyanate ester Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
本发明提供一种半导体封装基板，该半导体封装基板包括：基板本体，形成有多个导电通孔，其中至少二个相邻的该导电通孔形成一差分对且一端形成焊球垫；以及至少一电性整合层，形成于该基板本体中，且在对应形成该差分对的二个相邻导电通孔间以及其焊球垫间的部位镂空形成一孔部。本发明的半导体封装基板因应孔部的镂空设计，有利于借由设计焊球垫与电性整合层间的空间调整阻抗，提升其效能；再者，本发明还可利用绝缘芯层隔开该二个导电通孔、或电性整合层与焊球垫，有效地控制电容，进而控制阻抗的大小。
Description
技术领域
本发明是关于一种基板结构设计，特别是关于一种平衡阻抗匹配的半导体封装基板。
背景技术
在电子装置中应用的半导体封装基板，为了克服芯片信号传输路径过长的问题，在线路设计上会使用通孔(包括镀通孔(PTH)、微孔(Via)或盲孔等)直接贯穿基板来缩短导电路径，并在多层板间增设整片的电源层及接地层以提高封装件电性，电流从基板的电源层(Power Plane)上传至芯片，经过这些在通孔孔壁已电镀有金属层的镀通孔再流向基板接地层(Ground Plane)，提升了高度集成化(High Integration)芯片的电性质量。
为了能使集成电路信号传递到基板内部后，信号传递间产生的内部阻抗(Impedance)与该电子装置外联线路产生的外部阻抗维持一致，通常必须在电性设计时考虑包括信号分布以及电源分布两部分的电性功能，常见的传输线路设计是采用差分对(Differential Pair)的结构。
所谓「差分对(Differential Pair)」，是为克服排线并行传输数据时，单一信号线传输距离及强度不足产生的改良技术，在差分对(Differential Pair)的传输方式中，每一个比特信号是使用两条相位互反的信号线，以成对的互补信号传输数据。其优点在于它是以成对的互补信号进行数据传输工作，因此对于外来干扰具有较大的容忍度，减少串音(Crosstalk)、回授(Echo)及噪声(Noise)产生；同时，差分对信号的互补特性也能降低接地电位信号的飘移，避免接地噪音(GroundBounce)，提升了产品的接地效能。
然而，当芯片信号从焊线、导电线路经过通孔及接地层(或电源层)传导到基板下方的焊球时，芯片信号的阻抗值会受到通孔孔壁导电层与接地层/电路层间的电容效应增大的影响而下降，使得IC基板输出阻抗(即外部阻抗)小于IC芯片回路阻抗(即内部阻抗)，造成信号传输时的能量损失(Return Loss)，这一现象在高频(High Frequency)时候情况更为严重。因此，本申请人曾对此问题提出了进一步改进的方法并获得发明专利权，如中国台湾证书号第I237381号案即揭示一种维持阻抗一致性的半导体封装基板。
如图1所示，证书号第I237381号案揭示的半导体封装基板主要是将电性整合层11、12对应于形成差分对的二个相邻导电通孔100、101间的部位镂空以形成一孔部13，使芯片信号从内部线路层104经二个通孔100、101及电性整合层11、12而从基板底部的焊球(未标出)输出时，借该孔部13的设计扩大二个通孔100、101与该电性整合层11、12间的间隔距离，维持芯片信号阻抗与IC输出阻抗的一致。
上述专利案虽然可借由扩大二个通孔与该电性整合层间的间隔距离，维持芯片信号阻抗与IC输出阻抗的一致，然而在例如多层板球栅阵列(Multi-Layer Ball Grid Array，BGA)半导体封装件的基板设计中，如美国专利第5,741,729号案所示，经常在底层会具有多个焊球垫的设计，这些焊球垫对于传输线路相当于一个大面积的导体，容易和上层的电源层或接地层产生电容效应，使得原本设计匹配(Match)的线路阻抗产生不匹配(Mismatch)的情况，使电性效能(Performance)下降。
因此，如何有效解决上述半导体封装基板存在的问题，成为目前业界亟待克服的一大课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种平衡阻抗匹配的半导体封装基板。
本发明的另一目的在于提供一种能够降低电容效应、提升电性效能的半导体封装基板。
本发明的再一目的在于提供一种半导体封装基板，能够平衡高频工作的阻抗匹配，使相邻通孔间可以利用差分对(Differential Pair)维持芯片回路阻抗值与IC输出阻抗值的一致。
为达成上揭及其它目的，本发明提供一种半导体封装基板，该半导体封装基板包括：基板本体，形成有多个导电通孔，其中至少二个相邻的该导电通孔形成一差分对且一端形成焊球垫；以及至少一电性整合层，形成于该基板本体中，且在对应形成该差分对的二个相邻导电通孔间以及其焊球垫间的部位镂空形成一孔部。
上述封装基板中，该电性整合层是可以是接地层或电源层；当然，也可包括相间隔的二个电性整合层，分别为接地层及电源层，其中二个电性整合层间以一绝缘芯层形成电性隔绝。较佳地该绝缘芯层的材质可选自环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)、氰酸酯(CyanateEster)、玻璃纤维、双马来酰亚胺三嗪(BismaleimideTriazine，BT)及混合环氧树脂与玻璃纤维的FR5材质组成群组中的一个。
在本发明中该半导体封装基板包括相间隔的二个电性整合层，分别为接地层及电源层，该对应于焊球垫上的孔部仅镂空形成至最接近该焊球垫的电性整合层(一般为电源层)。上述该孔部形成的区域足以涵盖该形成差分对的二个相邻导电通孔及其焊球垫，且该孔部可以是椭圆形孔、十字形孔、圆形孔或矩形孔。
本发明提供的半导体封装基板，除了可解决多层封装基板在传输线路设计时，因电源层及接地层横截导电通孔产生阻抗不匹配(Impedance Mismatch)的问题，并配合高频产品在传输线路上的设计需要，将电性整合层对应形成差分对的二个相邻导电通孔间以及其焊球垫间的部位镂空形成一孔部，同时扩大导电通孔与电性整合层之间以及焊球垫间的间隔距离。由于电容与导体间隔距离成反比，阻抗又与电容成反比，因此当上述间隔距离增加时，可使线路中焊球垫的电容效应下降，在高频工作速度下改进阻抗匹配(Impedance Match)，使得芯片回路阻抗值(又称为内部阻抗)与IC输出阻抗值(又称为外部阻抗)维持一致，取得平衡阻抗匹配的效果，并且使得差分对提供的阻抗匹配效能更佳，有利于应用在各种球栅阵列半导体封装件中。
此外，本发明因应孔部的镂空设计，有利于借由设计焊球垫与电性整合层间的空间调整阻抗，提升其效能。再者，本发明还可利用绝缘芯层隔开该二个导电通孔、或电性整合层与焊球垫，有效地控制电容，进而控制阻抗的大小。
附图说明
图1是中国台湾证书号第I237381号案的半导体封装基板在剥除绝缘芯层及线路层后的立体示意图；
图2是本发明半导体封装基板实施例1的侧剖构造示意图；
图3是本发明半导体封装基板在剥除绝缘芯层及线路层后的立体示意图；以及
图4是本发明半导体封装基板实施例2的侧剖构造示意图。
具体实施方式
实施例1
请参阅图2，本发明提供一种半导体封装基板2，该半导体封装基板2包括一基板本体20，形成有多个导电通孔201、203，其中至少二个相邻的该导电通孔201、203形成一差分对(Differential Pair)且一端形成焊球垫2011、2031；以及电性整合层21、23，形成于该基板本体20中，且在对应形成该差分对的二个相邻导电通孔201、203间以及其焊球垫2011、2031间的部位镂空形成一孔部25，也就是该孔部25形成的区域足以涵盖该形成差分对的二个相邻导电通孔201、203及其焊球垫2011、2031。
该基板本体20是以一用于制造球栅阵列(Ball Grid Array，BGA)半导体封装件的多层印刷电路板(Multilayer Printed Circuit Board)为例，其具有至少一绝缘芯层205及形成于该绝缘芯层205上、下表面的内层线路层207。该绝缘芯层205的材质可选自环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)、氰酸酯(Cyanate Ester)、玻璃纤维、双马来酰亚胺三嗪(Bismaleimide Triazine，BT)或混合环氧树脂与玻璃纤维的FR5材质等，也可使用树脂背胶铜箔(Resin Coated Copper，RCC)。
为提供多层形态的基板本体20各层之间的电性连接，一般半导体封装基板2在制造过程中先采用激光如钻孔(Laser Drilling)、等离子蚀刻(Plasma Etching)或机械穿孔(Mechanical Drilling)等方法在该基板本体20上开设多个导电通孔201、203，各导电通孔201、203可是一例如电镀通孔(Plating Through Hole，PTH)、微孔(Via)、盲孔(Blind Hole)或其它种类的通穿孔等，使得芯片信号能够在基板本体20的上、下电路层间纵向传递。
上述该绝缘芯层205的上、下表面分别形成例如接地层(一般是Vss层)和电源层(一般为VDD层)的电性整合层21、23，使不同电性整合层21、23间可以通过该绝缘芯层205相互区隔开，再在二个电性整合层21、23上方压合介电层或背胶铜箔(Resin Coated Copper，RCC)，图案化形成内层线路层207。
若分解基板本体20的介电层及内层线路层207，单纯仅就电性整合层21、23与通穿该基板本体20的导电通孔201、203及其焊球垫2011、2031来看，如图3所示，本实施例所示的半导体封装基板，主要是在该分别为接地层与电源层的电性整合层21、23中，对应形成该差分对的二个相邻导电通孔201、203间以及其焊球垫2011、2031间的部位镂空形成一孔部25。也就是该孔部25形成的区域足以涵盖该形成差分对的二个相邻导电通孔201、203及其焊球垫2011、2031，且该孔部25的形态可以是一例如十字形孔、椭圆形孔、矩形孔或圆形孔等，然而在不影响二个导电通孔201、203贯穿及其它电性因素的考虑下，该孔部25的形态也非仅限于上述各类型。
上述所谓的差分对(Differential Pair)，是为克服排线并行传输数据时，单一信号线传输距离及强度不足产生的改良技术，在差分对(Differential Pair)的传输方式中，每一个比特信号是使用两条相位互反的信号线，成对的互补信号来传输数据。其优点在于它是以成对的互补信号进行数据传输工作，因此对于外来干扰具有较大的容忍度，减少串音(Crosstalk)、回授(Echo)及噪声(Noise)产生；同时，差分对信号的互补特性也能降低接地电位信号的飘移，避免接地噪音(GroundBounce)而提升产品的接地效能。
因此，本实施例提供的半导体封装基板2可解决例如多层封装基板在传输线路设计时，因接地层及电源层等电性整合层21、23横截导电通孔201、203产生的阻抗不匹配(Impedance Mismatch)问题，并配合高频产品在高速传输线路上的设计需要，将二个相邻导电通孔201、203间以及其焊球垫2011、2031间的部位镂空成一孔部25，扩大二个相邻导电通孔200、203与该电性整合层21、23之间以及焊球垫2011、2031间的间隔距离，维持芯片信号阻抗与IC输出阻抗的一致。
基于电容与导体间隔距离成反比，阻抗与电容成反比的原理，借由孔部25的设置，使得二个导电通孔202、203与例如接地层与电源层的电性整合层21、23间的间隔距离加大，以及该电性整合层21、23与焊球垫2011、2031间的间隔距离加大，将使得二个导电通孔201、203间以及焊球垫2011、2031间的电容效应(Capacitance Effect)减弱，如此可免芯片信号经过例如接地层及电源层的电性整合层21、232再传送至焊球(未标出)后降低芯片信号阻抗值，可在高频工作速度下改进阻抗匹配(Impedance Match)，使得芯片回路阻抗值(内部阻抗)与IC输出阻抗值(外部阻抗)维持一致。
此外，借由电性整合层21、23间的绝缘芯层205，可将对应的二个电通孔201、203分隔开，必且借由焊球垫2011、2031与电性整合层21、23间的空间进行调整，可以有效地控制电容效应的产生，并且提升二个导电通孔201、203间共同形成差分对(Differential Pair)的电性效能，因此芯片信号从内部线路层207经二个导电通孔201、203及电性整合层21、23，从半导体封装置基板底部的焊球垫2011、2031对外输出时，可以确保借由差动型信号(Differential Signal)互补的特性减少串音(Crosstalk)、回授(Echo)或噪声(Noise)产生，并且降低信号传输中的回波损耗(Return Loss)，使信号成对、集中地达到高频产品高速线路的传输要求。
另外，上述实施例中基板本体20中例如接地层及电源层的二个电性整合层21、23，均对应形成该差分对的二个相邻导电通孔201、203间以及其焊球垫2011、2031间的部位镂空形成一孔部25，在其它实施方式中，该孔部25也非以贯穿二个电性整合层21、23为限。
实施例2
图4为依照本发明半导体封装基板实施例2绘制的附图，其中，与上述实施例1相同或近似的元件是以相同或近似的元件符号表示，并省略详细的叙述，以使本案的说明更清楚易懂。同时，本实施例2与实施例1最大不同之处在于该孔部仅贯穿至该最接近焊球垫例如是电源层的电性整合层。
如图4所示，本发明提供的半导体封装基板2’包括一基板本体20，形成有多个导电通孔201、203，其中至少二个相邻的该导电通孔201、203形成一差分对(Differential Pair)且一端形成焊球垫2011、2031；以及例如分别是接地层及电源层的电性整合层21、23，形成于该基板本体20中，且在对应形成该差分对的二个相邻导电通孔201、203间以及其焊球垫2011、2031间的部位镂空形成一孔部25’，其中该对应于焊球垫2011、2031上的孔部25’仅镂空形成至该例如是电源层的电性整合层23，也就是该例如是接地层的电性整合层21并未对应镂空。
本实施例中对应于焊球垫2011、2031上的孔部25’仅镂空形成至最接近焊球垫例如是电源层的电性整合层23，同样可借由焊球垫2011、2031与电性整合层23间的空间进行调整，以有效地控制电容效应的产生，并且提升二个导电通孔201、203间共同形成差分对(Differential Pair)的电性效能，其中，特别是在例如导电通孔201连接焊球垫2011所共同涵盖的区域(Dog-Bone)面积较大时，形成该孔部25’所获得改善的电性效果将更为优越。
Claims (13)
1.一种半导体封装基板，其特征在于，该半导体封装基板包括：
基板本体，形成有多个导电通孔，其中至少二个相邻的该导电通孔形成一差分对且一端形成焊球垫；以及
至少一电性整合层，形成于该基板本体中，且在对应形成该差分对的二个相邻导电通孔间以及其焊球垫间的部位镂空形成一孔部。
2.如权利要求1所述的半导体封装基板，其特征在于，该电性整合层是接地层。
3.如权利要求1所述的半导体封装基板，其特征在于，该电性整合层是电源层。
4.如权利要求1所述的半导体封装基板，其特征在于，该半导体封装基板包括相间隔的二个电性整合层，分别是接地层及电源层。
5.如权利要求4所述的半导体封装基板，其特征在于，该半导体封装基板还包括设在该接地层及电源层间的绝缘芯层，结合并电性隔绝该接地层及电源层。
6.如权利要求5所述的半导体封装基板，其特征在于，该绝缘芯层的材质是选自环氧树脂、聚酰亚胺、氰酸酯、玻璃纤维、双马来酰亚胺三嗪或混合环氧树脂与玻璃纤维的FR5材质组成群组中的一个。
7.如权利要求1所述的半导体封装基板，其特征在于，该半导体封装基板包括相间隔的二个电性整合层，分别是接地层及电源层，该对应于焊球垫上的孔部仅镂空形成至最接近焊球垫的电性整合层。
8.如权利要求1所述的半导体封装基板，其特征在于，该最接近焊球垫的电性整合层是电源层。
9.如权利要求1所述的半导体封装基板，其特征在于，该孔部所形成的区域足以涵盖该形成差分对的二个相邻导电通孔及其焊球垫。
10.如权利要求1所述的半导体封装基板，其特征在于，该孔部是椭圆形孔。
11.如权利要求1所述的半导体封装基板，其特征在于，该孔部是十字形孔。
12.如权利要求1所述的半导体封装基板，其特征在于，该孔部是圆形孔。
13.如权利要求1所述的半导体封装基板，其特征在于，该孔部是矩形孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2006100074301A CN101017805A (zh) | 2006-02-10 | 2006-02-10 | 半导体封装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2006100074301A CN101017805A (zh) | 2006-02-10 | 2006-02-10 | 半导体封装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101017805A true CN101017805A (zh) | 2007-08-15 |
Family
ID=38726690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100074301A Pending CN101017805A (zh) | 2006-02-10 | 2006-02-10 | 半导体封装基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101017805A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102598261A (zh) * | 2009-10-27 | 2012-07-18 | 吉林克斯公司 | 高阻抗电气连接通孔 |
| CN103200474A (zh) * | 2012-01-04 | 2013-07-10 | 苏州恒听电子有限公司 | 用于微型扬声器装置的微电路板装置 |
| CN109256374A (zh) * | 2017-07-14 | 2019-01-22 | 矽品精密工业股份有限公司 | 电子封装件暨基板结构及其制法 |
-
2006
- 2006-02-10 CN CNA2006100074301A patent/CN101017805A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102598261A (zh) * | 2009-10-27 | 2012-07-18 | 吉林克斯公司 | 高阻抗电气连接通孔 |
| CN102598261B (zh) * | 2009-10-27 | 2014-09-17 | 吉林克斯公司 | 高阻抗电气连接通孔 |
| CN103200474A (zh) * | 2012-01-04 | 2013-07-10 | 苏州恒听电子有限公司 | 用于微型扬声器装置的微电路板装置 |
| CN109256374A (zh) * | 2017-07-14 | 2019-01-22 | 矽品精密工业股份有限公司 | 电子封装件暨基板结构及其制法 |
| CN109256374B (zh) * | 2017-07-14 | 2020-07-17 | 矽品精密工业股份有限公司 | 电子封装件暨基板结构及其制法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI294682B (en) | Semiconductor package substrate | |
| US11800636B2 (en) | Electronic substrate having differential coaxial vias | |
| US7222420B2 (en) | Method for making a front and back conductive substrate | |
| TWI314029B (en) | Power core devices and methods of making thereof | |
| JP3214470B2 (ja) | マルチチップモジュール及びその製造方法 | |
| US20140027165A1 (en) | Printed wiring board | |
| JP2005191518A (ja) | 斜行バイアが形成された印刷回路基板およびパッケージ | |
| US10187971B2 (en) | Wiring board and method of manufacturing wiring board | |
| EP3547363B1 (en) | Electronic assembly and electronic system with impedance matched interconnect structures | |
| JP2010267805A (ja) | 半導体パッケージ及びその製造方法 | |
| KR100870380B1 (ko) | 저 인덕턴스 내장 커패시터 층 접속부의 디자인 | |
| CN102638931B (zh) | 电子组件、使寄生电容最小的方法及电路板结构制造方法 | |
| JP2016051718A (ja) | 多層配線基板 | |
| CN203313514U (zh) | 多层数线路板 | |
| CN101017805A (zh) | 半导体封装基板 | |
| JP4407702B2 (ja) | 表裏導通基板の製造方法および表裏導電基板 | |
| CN113745187B (zh) | 具有增加芯层走线面积的载板结构及其制作方法 | |
| JP7221955B2 (ja) | 螺旋アンテナ及び処理方法 | |
| US20100320602A1 (en) | High-Speed Memory Package | |
| JP4380167B2 (ja) | 多層配線板および半導体デバイス | |
| CN209676574U (zh) | 一种具有高质量互连结构的多层电路板 | |
| TWI237381B (en) | Semiconductor packaging substrate for diminishing impedance mismatch within adjacent conductive through holes | |
| TWI231552B (en) | Method for forming circuits patterns of interlayer for semiconductor package substrate | |
| JP5045599B2 (ja) | 多層配線板および半導体デバイス | |
| JP2010171348A (ja) | 配線基板及び積層セラミックコンデンサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |