CN101004951A - 非易失性半导体存储装置及其改写方法 - Google Patents

Abstract

在具有陷阱层的非易失性存储单元中，通过具有确保任意的等待时间的第一电荷注入(121)、和在改写时序中于第一电荷注入后实施的第二电荷注入(122)，利用刚刚写入之后的初期变动(极短时间内的与周边电荷的结合所引起的电荷损失现象)，降低使数据保持特性恶化的周边电荷，在此基础上进一步通过弥补因初期变动而减少的电荷损失量，来提高此后的数据保持特性。其中，仅在达到规定判断电平时实施第二电荷注入。这样可抑制具有陷阱层的非易失性存储单元的数据保持特性的恶化。

Description

非易失性半导体存储装置及其改写方法

技术领域

本发明涉及在存储单元晶体管的沟道区域与栅电极之间的栅极绝缘膜的内部具有陷阱层、可进行电写入和擦除的非易失性半导体存储装置及其改写方法。

背景技术

在以往的具有陷阱层的非易失性存储器中，通过将电荷(电子及空穴)注入到存储单元的沟道区域和栅电极之间的绝缘膜(SiO₂)内存在的离散的陷阱层(SiN膜或SiN膜/顶部SiO₂膜界面的迁移区域)来捕获电荷，并根据其存储单元阈值电压判断数据“0”、数据“1”，来存储信息。

下面，说明将电子注入设为写入，另外将空穴注入设为擦除，将写入动作中的注入电荷设为电子，将写入动作中的周边电荷设为空穴。

图23是将横轴设为沟道方向、具有陷阱层的非易失性存储器的剖面结构图。利用图23来说明以往的具有陷阱层的非易失性存储器的构成和动作。

在图23中，3001是由P型硅构成的半导体基板；3002是在半导体基板3001上设置的P型的沟道区域；3003是在沟道区域3002一侧设置于半导体基板3001上的由N型半导体构成的第一杂质区域；3004是在沟道区域3002的一侧设置于半导体基板3001上的由N型半导体构成的第二杂质区域；3007是设置于半导体基板3001上的由硅的氧化膜构成的底部绝缘膜；3006是设置于底部绝缘膜3007上的由硅的氮氧化膜构成的陷阱层；3005是设置于陷阱层3006上的由硅的氧化膜构成的顶部绝缘膜；3008是设置于顶部绝缘膜3005上的由N型的多晶硅构成的栅电极。

写入是分别向栅电极3008施加约9V电压、向第一杂质区域3003施加约5V电压、向第二杂质区域3004施加约1V电压、向半导体基板3001施加0V电压。由此，从第二杂质区域3004朝向第一杂质区域3003的电子的一部分在第一杂质区域3003附近的高电场的作用下变得活跃，并局部地注入到陷阱层3006，从而存储单元阈值电压变为高的状态。

擦除是分别向栅电极3008施加约-3V电压、向第一杂质区域3003施加约5V电压、向半导体基板3001施加0V电压，使得第二杂质区域3004浮动。由此，通过第一杂质区域3003内的条带(inter-band)间的隧道效应产生的空穴的一部分在第一杂质区域3003附近的高电场的作用下变得活跃，并局部地注入陷阱层3006，从而存储单元阈值电压变为低的状态。

读出是分别向栅电极3008施加约4V电压、向第一杂质区域3003施加0V电压、向第二杂质区域3004施加约1.5V电压、向半导体基板3001施加0V电压。由此，根据陷阱层3006中的电荷的有无而得到数据“0”或“1”。

接着，利用图24来说明以往的具有陷阱层的非易失性存储器的写入后的无偏压状态下的被捕获的电荷的行为。

图24(a)和(b)是以横轴作为存储单元阈值电压、以纵轴作为写入对象的存储单元数量的存储单元阈值电压的分布。图24(c)～(e)是以横轴作为图23的箭头X方向距离、以纵轴作为电荷密度的第一杂质区域3003附近的概率密度分布。

在图24(a)中，3101是刚刚写入后的存储单元阈值电压的分布。在图24(b)中，3102是寿命末期的存储单元阈值电压的分布，3103是检验电平。在图24(c)中，3111是通过写入而注入的电子的概率密度分布，3112是通过写入以前进行的擦除而注入的空穴的概率密度分布。在图24(d)中，3121是和空穴结合后的电子的概率密度分布，3122是和电子结合后的空穴的概率密度分布。在图24(e)中，3131是寿命末期的电子的概率密度分布。

如上所述，在局部地捕获两种电荷的状态下，在刚刚写入后的存储单元阈值电压的分布3101中，如图24(c)所示，电子的概率密度分布3111和空穴的概率密度分布3112分别表示不同的概率密度分布，电子的概率密度分布3111和空穴的概率密度分布3112重叠的部分瞬间结合，变为图24(d)所示的电子的概率密度分布3121和空穴的概率密度分布3122。此后，通过电荷的横向扩散使得电子和空穴进一步结合，存储单元阈值电压产生变化。

由于写入状态下电子的总数比空穴多，所以在以往的寿命末期的存储单元阈值电压的分布3102中不存在空穴，仅变为图24(e)所示的电子的概率密度分布3131。由此，通过减少写入后的空穴的总数，可实现存储单元的数据保持特性的提高。

另外，参照专利文献1，其公开了如下内容：对于因干扰(disturb)使得存储单元阈值电压降低、无法满足检验电平的存储单元，通过实施再次写入，以此满足检验电平，抑制存储单元阈值电压的变化。

专利文献1：美国专利第5,365,486号

在以往的具有陷阱层的非易失性存储器中，若将电荷局部地注入陷阱层，则被捕获的电荷在无偏压的状态下沿横向扩散，与周边电荷结合而产生存储单元阈值电压的变化。因该存储单元阈值电压的变化导致的数据保持特性恶化，成为市场上的存取速度的降低和数据误读出的原因。

另外，数据保持特性具有对改写次数的依赖性，改写次数越多，保持特性恶化越严重，从而阻碍了产品写入保证次数的提高。

发明内容

本发明正是鉴于上述问题而做出的，其目的在于抑制具有陷阱层的非易失性存储单元的数据保持特性的恶化。

为了达到上述目的，在本发明中，每当对具有陷阱层的非易失性半导体存储装置进行改写时，在实施电荷注入直至任意的阈值电压之后，除了确保任意的等待时间，而且进一步实施电荷注入直至任意的阈值电压。但是，在一定的条件下，省略等待时间后的电荷注入。

根据本发明，在改写时序中，通过实施确保了任意等待时间的第一电荷注入和该第一电荷注入后的第二电荷注入，从而利用刚刚结束电荷注入动作之后的初期变动(极短时间内的与周边电荷的结合所引起的电荷损失现象)，降低使数据保持特性恶化的周边电荷，在此基础上进一步通过弥补因初期变动而引起的电荷损失量，来提高此后的数据保持特性。而且，当不需要第二电荷注入时，通过省略该步骤而可以实现高速改写。

附图说明

图1是表示第一实施方式中的非易失性半导体存储装置的改写方法的图。

图2是表示第一实施方式中的非易失性半导体存储装置的被捕获的电荷的行为的图。

图3是表示第一实施方式中的非易失性半导体存储装置的存储单元阈值电压的变化的图。

图4是表示用于说明第一实施方式的多值存储器的存储单元阈值电压分布的图。

图5是表示第一实施方式中的非易失性半导体存储装置的电路构成的图。

图6是表示第二实施方式中的非易失性半导体存储装置的改写方法的图。

图7是表示第二实施方式中的非易失性半导体存储装置的被捕获的电荷的行为的图。

图8是表示第三实施方式中的非易失性半导体存储装置的改写方法的图。

图9是表示第四实施方式中的非易失性半导体存储装置的改写方法的图。

图10是表示第五实施方式中的非易失性半导体存储装置的改写方法的图。

图11是表示第五实施方式的变形例的图。

图12是表示第五实施方式的其他实施例的图。

图13是表示第五实施方式中的非易失性半导体存储装置的电路构成的图。

图14是表示第六实施方式中的非易失性半导体存储装置的改写方法的图。

图15是表示第七实施方式中的非易失性半导体存储装置的改写方法的图。

图16是表示第七实施方式中的非易失性半导体存储装置的电路构成的图。

图17是表示使用了第七实施方式中的非易失性半导体存储装置的电子设备的电路构成的图。

图18是表示第八实施方式中的非易失性半导体存储装置的改写方法的图。

图19是用于说明第九实施方式的多值存储器的存储单元阈值电压分布的图。

图20是表示第九实施方式中的非易失性半导体存储装置的改写方法的图。

图21是表示第九实施方式的变形例的图。

图22是表示第十实施方式中的非易失性半导体存储装置的改写方法的图。

图23是表示以往的非易失性半导体存储装置的存储单元构造的图。

图24是表示以往的非易失性半导体存储装置的被捕获的电荷的行为的图。

图中：201-刚刚第一写入后的存储单元阈值电压的分布；202-经过一定时间后的存储单元阈值电压的分布；203-在经过一定时间后刚刚实施了第二写入后的存储单元阈值电压的分布；204-寿命末期的存储单元阈值电压的分布；205-写入检验电平；211-通过第一写入而注入的电子的概率密度分布；212-通过第一写入以前的擦除而注入的空穴的概率密度分布；221-和空穴结合后的电子的概率密度分布；222-和电子结合后的空穴的概率密度分布；231-在和空穴结合后通过第二写入而注入的电子的概率密度分布；232-和电子结合后的空穴的概率密度分布；241-寿命末期的电子的概率密度分布；301-以往的阈值变动；302-本发明的阈值变动；303-读出电平；311-以往的阈值变动量的改写次数依赖性；312-本发明的阈值变动量的改写次数依赖性；410-写入条件设定电路；411-高电压设定电路；412-脉冲宽度控制电路；420-定时电路；430-改写顺序控制电路；440-高电压产生/控制电路；450-地址译码器电路；460-数据锁存电路；470-存储单元阵列；480-检验电路；901-多值存储器中的第一号电平的数据的存储单元阈值电压的分布；902-多值存储器中的第二号电平的数据的存储单元阈值电压的分布；903-多值存储器中的第三号电平的数据的存储单元阈值电压的分布；904-多值存储器中的第四号电平的数据的存储单元阈值电压的分布；1000-擦除前即将写入之前的存储单元阈值电压的分布(数据“1”)；1001-擦除前即将写入之前的存储单元阈值电压的分布(数据“0”)；1002-擦除前写入中的第一写入后的存储单元阈值电压的分布；1003-经过一定时间后的存储单元阈值电压的分布；1004-擦除检验电平；1005-写入检验电平；1011、1021、1031-数据“0”侧的电子的概率密度分布；1012、1022、1032-数据“0”侧的空穴的概率密度分布；2001-擦除状态的存储单元；2002-第一阈值电压的写入状态的存储单元；2003-第二阈值电压的写入状态的存储单元；2004-第三阈值电压的写入状态的存储单元；2321-时间管理电路；2371～2373-擦除单位区域；2374～2376-时间管理区域；2390-读出放大电路；2474～2476-状态管理区域；2500-非易失性存储器；2510-存储器控制电路；2520-改写动作选择电路；3001-半导体基板；3002-沟道区域；3003-第一杂质区域；3004-第二杂质区域；3005-顶部绝缘膜；3006-陷阱层；3007-底部绝缘膜；3008-栅电极；S2491-状态信号输出。

具体实施方式

下面，参照附图对本发明的实施方式进行说明。另外，以下叙述的所有的实施方式中的非易失性存储装置的存储单元都具有陷阱层。

下面，将第一电荷注入设为第一写入及等待时间、且将第二电荷注入设为第二写入来进行说明。

(第一实施方式)

图1是表示本发明的第一实施方式中的非易失性存储装置的改写方法的流程图。说明对规定的非易失性存储单元进行写入时的方法。

在图1的流程图中，101是开始端子，110是结束端子，另外，102、104、105、107、109表示处理，103、106、108表示判断，121、122表示范围。关于处理712及判断801、713在后面描述。

102是设定用于实施第一写入的条件的处理，104是实施第一写入的处理，105是开始时间测量的处理，107是设定用于第二写入实施条件的处理，109是实施第二写入的处理。另外，103是判断第一写入是否完成的处理，106是判断是否经过一定时间的处理，108是判断第二写入是否完成的处理。121是第一电荷注入的范围，122是第二电荷注入的范围。

对规定的存储单元进行的写入流程从开始端子101开始，经过设定所希望的第一写入条件的处理102，进入判断第一写入是否完成的判断103。处理102例如是写入中的电压条件/脉冲宽度条件等的设定。另外，判断103例如是确认进行写入直至规定的阈值电压的写入检验。

在判断103中，当判断为第一写入没有完成的情况下，进入第一写入处理104。在实施了第一写入处理104之后，经过设定所希望的第一写入条件的处理102，回到判断第一写入是否完成的判断103。反复执行处理104、102，直至在判断103中确认第一写入完成为止。

当在由判断103判断为第一写入完成的情况下，实施开始时间测量的处理105，进入判断106。在判断106中，确认从开始时间测量的处理105开始所测量的时间是否经过了一定时间以上，在经过了一定时间以上的情况下，进入设定用于第二写入实施条件的处理107。在判断106中，当没有经过一定时间以上时，反复执行判断106，直至满足判断106的条件为止。判断106中的一定时间越长越好。以上是第一电荷注入的范围121，由第一写入和一定时间所决定的等待时间构成。以后是第二电荷注入122。

设定用于第二写入实施条件的处理107之后，进入判断第二写入是否完成的判断108。处理107例如是写入中的电压条件/脉冲宽度条件等的设定。另外，判断108例如是确认是否施加了规定次数写入脉冲。

在判断108中，当判断为第二写入没有完成的情况下，进入第二写入处理109。在实施了第二写入处理109之后，经过设定所希望的第二写入条件的处理107，回到判断第二写入是否完成的判断108。反复执行处理109、107，直至在判断108中确认写入完成。当由判断108判断为写入完成的情况下，进入结束端子110，一系列的写入流程结束。

通过以地址等的写入单位来实施各处理，本写入流程即使对于存储单元阵列的写入也同样适用。

在图1的流程图中，713判断是否为存储单元阵列的规定的写入区域中的写入单位的最后，712表示写入单位的设定或变更处理。

在实施第一写入之前，对实施写入的写入单位进行设定712，如前所述实施第一和第二写入，当在判断第二写入是否完成的判断108中确认了写入完成的情况下，在判断713中判断是否为存储单元阵列的规定的写入区域中的写入单位的最后。当在判断713中判断为不是最后的情况下，在进行了写入单位的变更处理712之后，进行第一写入。当在判断713中判断是最后时，进入结束端子110而结束一系列的写入流程。这里，写入单位例如是地址，写入单位的变更例如是地址增量。另外，也可以将第二写入实施任意的次数。

在图1的流程图中，801表示判断是否到达了规定的判断电平。这里，规定的判断电平是指例如第一写入时的检验电平或将等待时间中的变动期待量追加到所述检验电平而得到的电平等。

当达到规定的电平时，进入到第二写入的条件设定107，并如所述那样实施第二电荷注入。当没有达到规定的电平时，进入判断是否为电荷注入的最后单位的判断713，若不是最后单位则进入其他的写入单位的第一写入，若是最后单位则进入结束110。

通过判断是否达到规定的电平的判断801，例如在第一写入以及等待时间电子和空穴结合而使得存储单元阈值电压的变化量较小时，不用实施第二电荷注入。若将规定的判断电平设为例如确保距读出电平的所需容限(margin)的写入电平等，则仅对达到了判断电平的存储单元实施第二写入即可，可通过更适当的时间得到本发明的效果。

接着，使用图2来说明本发明的第一实施方式中的电荷的行为。图2表示：在对存储单元阵列实施上述图1中说明了的写入流程时，具有陷阱层的非易失性存储器中的被捕获的电荷的行为。

在图2中，图2(a)～图2(d)是存储单元阈值电压的分布，其中将横轴设为存储单元阈值电压，将纵轴设为写入对象的存储单元数量。图2(e)～图2(h)是第一杂质区域3003附近的概率密度分布，其中将横轴设为图23的存储单元中的箭头X方向的距离，将纵轴设为电荷密度。

在图2(a)中，201是刚刚进行第一写入后的存储单元阈值电压的分布。在图2(b)中，202是经过一定时间后的存储单元阈值电压的分布。在图2(c)中，203是经过一定时间后刚刚实施了第二写入之后的存储单元阈值电压的分布。在图2(d)中，204是寿命末期的存储单元阈值电压的分布。在图2(a)～图2(d)中，205是写入检验电平。

在图2(e)中，211是通过第一写入而注入的电子的概率密度分布，212是通过在此之前进行擦除而注入的空穴的概率密度分布。在图2(f)中，221是和空穴结合后的电子的概率密度分布，222是和电子结合后的空穴的概率密度分布。在图2(g)中，231是在和空穴结合之后通过第二写入而注入的电子的概率密度分布，232是和电子结合后的空穴的概率密度分布。在图2(h)中，241是寿命末期的电子的概率密度分布。

在第一写入刚刚完成之后的存储单元阈值电压的分布201中，如图2(e)所示，电子和空穴分别表现不同的概率密度分布，电子和空穴重叠的部分瞬间结合，从第一写入结束开始经过一定时间后，变为图2(f)所示的电子的概率密度分布221和空穴的概率密度分布222，存储单元阈值电压的分别从201下降而变为202。

此后若实施第二写入，则存储单元阈值电压的分布从202开始上升，变为图2(c)所示的第二写入刚刚完成之后的存储单元阈值电压的分布203。然后其刚刚结束之后的电子、空穴的概率密度分布变为图2(g)所示的电子的概率密度分布231、空穴的概率密度分布232，使存储单元的数据保持特性恶化的空穴的概率密度减少，电子的概率密度增加。

由此，作为本发明的效果，与图24的现有例相比抑制了之后的电荷横向扩散而引起的电子和空穴的结合，存储单元阈值电压的经时变化量也降低，提高了存储单元的数据保持特性。即，在图2(d)所示的寿命末期的存储单元阈值电压的分布241中，如图2(h)所示，电子的概率密度分布241变得比图24(e)的以往的电子的概率密度分布3131高。

图3表示应用了本发明时的存储单元阈值电压的变化。图3(a)中，横轴表示保存时间，纵轴表示存储单元阈值电压，301是以往的存储单元阈值电压的变动，302是本发明的存储单元阈值电压的变动，303是读出电平。无论在那个保存时间，本发明的存储单元阈值电压302都比以往的存储单元阈值电压301高，可更多地确保数据读出的容限，所以提高了数据保持特性。

图3(b)中，横轴是改写次数，纵轴是存储单元阈值电压的变动量，311是以往的阈值变动量的改写次数依赖性，312是本发明的阈值变动量的改写次数依赖性。通过本发明，存储单元阈值电压的变动量变为相同的改写次数比以往增加。

另外，在本实施方式中，通过例如以更细小的单位实施电压或脉冲宽度，从而得到本实施方式的进一步的效果。

使用图4的多值存储器的存储单元阈值电压分布图，来说明本实施方式的效果。901是多值存储器的第一号电平的数据的存储单元阈值电压的分布，902是多值存储器的第二号电平的数据的存储单元阈值电压的分布，903是多值存储器的第三号电平的数据的存储单元阈值电压的分布，904是多值存储器的第四号电平的数据的存储单元阈值电压的分布，905是第一号和第二号的数据的判断所需的阈值电压容限，906是第二号和第三号的数据的判断所需的阈值电压容限，907是第三号和第四号的数据的判断所需的阈值电压容限。

尤其对阈值电压电平为中间的电平的分布，例如第二号的电平的数据的存储单元阈值电压的分布902说明效果。在第一写入之后达到了规定的电平的情况下进行第二写入，进行写入直至达到规定的电平，但此时例如通过以更细小的单位实施电压或脉冲宽度，从而可以使第二号的电平的数据的存储单元阈值电压的分布902的上升停留在最小限度。由此，可进一步减小第二号和第三号的数据的判断所需的阈值电压容限906。由此，可实现具有更多电平的多值存储器、或通过降低整体的阈值电平使得升压电路缩小等。

本实施方式可以通过图5的构成实现。图5表示本发明第一实施方式中的非易失性半导体存储装置。说明对规定地址的非易失性存储单元进行写入时的方法。

图5的410是写入条件设定电路，411是高电压设定电路，412是脉冲宽度控制电路，420是定时电路，430是改写顺序控制电路，440是高电压产生/控制电路，450是地址译码器电路，460是数据锁存电路，470是存储单元阵列，480是检验电路。

另外，S410～481表示控制信号，A410～A470表示地址总线，D410～D480表示数据总线，440表示高电压信号。

首先，对第一写入动作进行说明。写入条件设定电路410接收从外部输入的控制信号S410、写入地址A410、写入数据D410，进行第一写入条件的设定。这里所说的控制信号是指写入指令等。另外，写入条件例如是写入过程中的电压条件/脉冲宽度条件等的设定。按照输入的设定条件，电压条件由高电压设定电路411设定或控制，脉冲宽度条件由脉冲宽度控制电路412设定或控制。写入所需的高电压根据高电压设定电路411的设定值由高电压产生/控制电路440控制，并作为高电压信号P440输出。该高电压信号P440被输入到地址译码器电路450以及数据锁存电路460，以由地址译码器电路450选择的存储单元阵列470内的存储单元为对象，基于数据锁存电路460的数据，仅在脉冲宽度控制电路412所设定的时间内施加。

写入结束的判断，例如使用检验电路480，通过写入检验来进行，该写入检验用来确认进行写入直至规定的阈值电平。

在写入检验中，当判断为第一写入没有完成时，施加第一写入脉冲。施加了第一写入脉冲后，经过所希望的第一写入条件的设定，进行第一写入是否已经完成的写入检验。反复进行第一写入，直至通过写入检验而判断写入完成为止。

当通过写入检验而判断为写入完成时，将检验电路480的输出信号S428输入到定时电路420从而开始时间测量。经过一定时间后，将控制信号S432输入到改写顺序控制电路430，进入第二写入动作。

或者，例如在没有实施检验的写入流程的情况下，由脉冲宽度控制电路412的输出信号S420将脉冲施加结束的定时输入到定时电路420，从而开始时间测量。经过一定时间后，将控制信号S432输入到改写顺序控制电路430，进入第二写入动作。

接着，对第二写入动作进行说明。写入条件设定电路410通过来自改写顺序控制电路430的控制信号S431而开始第二写入动作。另外，进行第二写入条件的设定。写入条件例如是写入过程中的电压条件/脉冲宽度条件等的设定。按照输入的设定条件，电压条件由高电压设定电路411设定或控制，脉冲宽度条件由脉冲宽度控制电路412设定或控制。写入所需的高电压根据高电压设定电路411的设定值由高电压产生/控制电路440控制，并作为高电压信号P440输出。该高电压信号P440被输入到地址译码器电路450以及数据锁存电路460，以由地址译码器电路450选择的存储单元阵列470内的存储单元为对象，基于数据锁存电路460的数据，仅在脉冲宽度控制电路412所设定的时间内施加。另外，写入结束的判断，例如使用检验电路480，通过写入检验来进行，该写入检验用来确认进行写入直至规定的阈值电平。

在写入检验中，当判断为第二写入没有完成时，施加第二写入脉冲。施加了第二写入脉冲后，经过所希望的第二写入条件的设定，进行第二写入是否已经完成的写入检验。反复进行第二写入，直至通过写入检验而判断写入完成为止。

通过写入检验，当判断为写入完成时，结束一系列的写入动作。

通过上述根据本发明，除了利用刚刚进行电荷注入动作后的极短时间内的与周边电荷的结合而引起的电荷损失现象即初期变动，来降低使数据保持特性恶化的周边电荷，而且还通过弥补由于初期变动而产生的电荷损失量，来提高此后的数据保持特性。

另外，也可以执行规定次数的第一写入(第一电荷注入)。通过反复进行第一写入和由一定时间的放置而实现的电子与空穴的结合，存在进一步提高数据保持特性，并使存储单元阈值电压的分布的范围进一步变窄的优点。

(第二实施方式)

在一般的非易失性存储器的改写中，大多在擦除前将改写区域的数据全部设为“0”数据后，实施擦除。通过擦除“1”数据的单元，会使单元处于更深的擦除电平，这会导致使特性恶化的泄漏等。上述擦除的方法可以防止该情况的发生。

本发明也可以应用于该擦除前的写入，作为第二实施方式进行说明。

图6是将本发明应用于一般的非易失性存储器的改写时的流程图。1101～1103是擦除前写入的流程，1105～1107是数据写入的流程。1104是数据的擦除。1101、1105是所述第一写入，1102、1106是附属于所述第一写入的等待时间，1103、1107是所述第二写入。另外，数据擦除1104前的第二写入1103可以省略。

图7是用存储单元阈值电压的分布以及概率密度分布来表示本发明的第二实施方式中的非易失性半导体存储装置的改写方法的图。说明对规定的非易失性存储单元进行擦除前写入的情况。

图7(a)～(c)是存储单元阈值电压的分布，其中横轴表示存储单元阈值电压，纵轴表示写入对象的存储单元数量。其中，1004是擦除检验电平，1005是写入检验电平。图7(d)～(f)是第一杂质区域3003附近的概率密度分布，横轴表示沿图23的箭头X方向距离，纵轴表示密度。

在图7(a)中，1000是擦除前即将写入之前的数据“1”侧的存储单元阈值的分布，1001是擦除前即将写入之前的数据“0”侧的存储单元阈值的分布。在图7(b)中，1002是擦除前写入中的刚刚进行第一写入之后的存储单元阈值电压的分布。在图7(c)中，1003是第一写入中的经过一定时间后的存储单元阈值电压的分布。在图7(d)中，1011是擦除前即将写入之前的数据“0”侧的电子的概率密度分布，1012是同样情况下的空穴的概率密度分布。在图7(e)中，1021是擦除前写入中的刚刚进行第一写入后的电子的概率密度分布，1022是同样情况下的空穴的概率密度分布。在图7(f)中，1031是第一写入中的经过一定时间后的电子的概率密度分布，1032是同样情况下的空穴的概率密度分布。

本发明的第二实施方式的特征在于：在擦除前写入的第一写入1101中进行写入，直至达到比数据写入时的写入电平高的阈值电压；和不实施擦除前写入的第二写入1103。

在擦除前写入中，通过实施第一电荷注入1101，直至达到比数据写入时的写入电平高的阈值电压，从而电子的概率密度分布1021增加。由此，通过电子和空穴结合，使存储单元的数据保持特性恶化的空穴的概率密度103减少2，电子的概率密度1031增加。在擦除前写入中，由于其后一定有擦除步骤1104，所以也不会出现数据保持中担心的写入电平高带来的问题，另外由于不需要提高因电子和空穴的结合而降低了的电平，所以可以省去擦除前写入的第二写入1103。

通过在每次改写中预先降低空穴的概率密度分布，从而可以使通过多次改写而累积下来的空穴的增加停留在最小限度，可以提高非易失性存储器的电荷保持特性的改写次数依赖性，实现高耐久性。

另外，也可以通过制造单位或改写单位来变更第一写入以及第二写入的条件。这里所说的制造单位是指，例如制造工厂、制造时期、或者批量或晶片等制造上的偏差而产生特性的偏差的单位。另外，改写单位是指，例如各个芯片和区域、地址、各个存储单元等因位置和电路的差异等产生特性差的单位。

由此，即使存在因制造或电路、位置等引起的特性的偏差，也可以实施最佳的第一以及第二写入。

通过以改写的最小单位进行最佳化，从而可以得到本发明的最大的效果，通过以制造单位或者大的或中间的改写单位进行最佳化，除了使改写时间的增加停留在最小限度，而对应于各种偏差也可以实现本发明的效果的提高。

(第三实施方式)

关于第三实施方式，在检查时测定各芯片的写入特性等，根据测定结果确定改写中的第一以及第二写入的条件，存储写入条件的设定值，在实际使用中根据该设定值实施改写。

图8是在检查工序中实施本实施方式时的流程图。在图8的流程图中，1201是开始端子，1207是结束端子，另外1202、1204、1205表示处理，1203、1206表示判断。

开始端子1201与写入特性的测定1202相连。这里测定的特性是指，例如施加了规定次数写入脉冲后的写入阈值电压电平、达到规定的写入检验电平为止施加的脉冲数量或时间等。1202与判断是否为写入特性测定的最后的判断1203相连。在测定是最后时与写入条件的确定1204相连，在不是最后时回到写入特性的测定1202。这里写入条件的确定1204是指，例如从进行测定的范围的特性的平均值或最大值、最小值等，依据过去的评价的结果等计算出写入条件。

写入条件的确定1204之后与写入条件的存储1205相连。写入条件的存储1205例如通过非易失性存储器等进行。写入条件的存储1205与判断是否为写入条件存储的最后的判断1206相连。等待存储完成与端子1207相连。

通过将写入条件设为反映了实际芯片特性测定结果的值，从而可以实现依据各芯片的特性的最佳的第一以及第二写入，可以在实际的改写中不增加改写时间的情况下进一步提高本发明的效果。

(第四实施方式)

图9是表示本发明的第四实施方式中的非易失性半导体存储装置的改写方法的流程图。在图9的流程图中，1301、1302、1303是处理。

在判断是否为电荷注入的最后单位的判断713中判断是最后时，进入接下来的写入条件的确定/存储1301，其后与结束端子110相连。其中接下来的改写的写入条件的确定/存储1301是如下的处理：基于在第一电荷注入121以及第二电荷注入122中实际实施了写入时的例如施加了规定次数写入脉冲后的写入阈值电压电平、达到规定的写入检验电平为止施加的脉冲数量或时间等，从电荷注入单位下的特性的平均值或最大值、最小值等，依据过去的评价的结果等来计算并确定写入条件。另外，所确定的写入条件被存储于易失性存储器或非易失性存储器等中。

当进行下一次的改写时，在第一电荷注入中，从电荷注入单位的设定/变更712与第一写入条件的读出/设定1302相连，在该写入条件的读出/设定1302中，使用在过去的改写中由确定/存储1301得到的条件。第二电荷注入也同样，从第二写入条件的读出/设定1303开始，在第二写入条件的读出/设定1303中，也使用在过去的改写中由确定/存储1301得到的条件。

由此，作为最小的单位，在存储单元中可以进行第一以及第二电荷注入的最佳化，无论在哪个存储单元中都能均匀地得到本发明的效果。另外，通过每次实施接下来的改写的写入条件的确定/存储1301，可以实施与特性变动对应的第一、第二电荷注入，该特性变动与改写次数等对应。

(第五实施方式)

图10是表示本发明的第五实施方式中的非易失性半导体存储装置的改写方法的流程图。在图10的流程图中，1401、1402、1403表示处理。1401是实施读出前一次的写入时刻的处理，1402是对等待时间的设定进行变更的处理，1403是存储写入时刻的处理。

对规定的存储单元的写入流程从开始端子101开始，经过实施读出前一次的写入时刻的处理1401，进一步经过对等待时间的设定进行变更的处理1402，进入到设定所希望的第一写入条件的处理102。处理1401例如包括：在非易失性存储器的某个区域，预先存储实施了前一次写入的时刻，并读出该信息。处理1402例如包括：当从前一次的写入时刻开始经过的时间较长时，使判断106的经过时间的设定变短。当从前一次的写入时刻开始经过的时间较长时，通过写入而注入的电子和通过擦除注入的空穴充分结合，可以使判断106的经过时间的设定变短，可以缩短写入时间。另一方面，当从前一次的写入时刻开始经过的时间较短时，使判断106的经过时间的设定变长。当从前一次的写入时刻开始经过的时间较短时，电子和空穴的结合不充分，通过使判断106的经过时间的设定变长，可以促进电子和空穴的结合，提高数据保持特性。

当在判断108中判断为写入完成时，经过存储写入时刻的处理1403，进入到结束端子110，完成一系列的写入流程。处理1403例如包括：在非易失性存储器的某个区域，存储写入结束时的时刻。该信息在下一次的改写时使用。

图11是表示本发明的第五实施方式的变形例的流程图。在图11的流程图中，1501是判断是否实施第二写入的处理。

在判断106中，确认从开始时间测量的处理105开始测量的时间是否经过了一定时间以上，在经过了一定时间以上时进入到判断1501。在判断1501中，当从前一次的写入时刻开始经过的时间较长时，不实施第二写入，进入存储写入时刻的处理1403。当从前一次的写入时刻开始经过的时间较长时，电子和空穴充分结合，由第一写入后的初期变动带来的电荷损失量较少，所以也可以不实施第二写入，从而能缩短写入时间。另一方面，若从前一次的写入时刻开始经过的时间较短，则为了实施第二写入而进入到设定第二写入实施条件的处理107。当从前一次的写入时刻开始经过的时间较短时，电子和空穴的结合不充分，由第一写入后的初期变动带来的电荷损失量较多，所以实施第二写入，提高数据保持特性。

图12是表示本发明的第五实施方式的其他的变形例的流程图。在图12的流程图中，1601是变更第二写入实施条件的处理。

经过设定第二写入实施条件的处理107，进入变更第二写入实施条件的处理1601。处理107例如是写入中的电压条件/脉冲宽度条件等的设定。处理1601例如包括：当从前一次的写入时刻开始经过的时间较长时，将第二写入的电压条件变更为低的设定。当从前一次的写入时刻开始经过的时间较长时，电子和空穴充分结合，由第一写入后的初期变动引起的电荷损失量较小，所以也可以以高的电压实施第二写入，能够抑制施加过剩的应力。另一方面，若从前一次的写入时刻开始经过的时间较短，则将第二写入的电压条件变更为高的设定。当从前一次的写入时刻开始经过的时间较短时，电子和空穴的结合不充分，由第一写入后的初期变动引起的电荷损失量较大，所以以高的电压实施第二写入，提高数据保持特性。

经过处理1601，进入判断第二写入是否完成的判断108。判断108例如包括确认是否施加了规定次数写入脉冲。

本实施方式可以通过图13的构成实现。图13表示本发明的第五实施方式中的非易失性半导体存储装置。将存储单元阵列470分割为擦除单位区域A(1)2371～擦除单位区域A(N)2373，所述各擦除单位区域包括时间管理区域T(1)2374～时间管理区域T(N)2376，还包括时间管理电路2321和读出放大电路2390，将读出放大电路2390连接于数据总线D2390和数据总线D2391之间，数据总线D2390位于读出放大电路2390与存储单元阵列470之间，数据总线D2391位于读出放大电路2390与时间管理电路2321之间，另外通过数据总线D2321连接时间管理电路2321和写入条件设定电路410，除此以外具有与图5同样的构成。

说明进行写入时的动作。首先，说明对任意的擦除单位区域A(1、2、…、N)进行的第一写入动作结束后的第二写入动作。将时间管理电路2321产生的当前时刻经由数据总线D2321设定于写入条件设定电路410，经由数据总线D460设定于数据锁存电路460，进一步，通过地址译码器电路450，将经由数据总线D470的数据对各个相应的时间管理区域T(1、2、…、N)进行写入。

接着，说明对任意的擦除单位区域A(1、2、…、N)进行的第一写入前的擦除动作。在擦除动作前各个相应的时间管理区域T(1、2、…、N)的数据经由数据总线D2390被读出放大电路2390读出。读出的数据表示先前的第二写入动作时刻，将该数据经由D2391输入到时间管理电路2321，通过时间管理电路2321来比较先前的第二写入时刻和当前时刻，计算从先前的第二写入时刻到当前为止的经过等待时间，并将所述经过等待时间信息暂时存储于时间管理电路2321内。然后，对读出了先前的第二写入时刻的擦除单位区域A(1、2、…、N)进行擦除动作。

接着，说明对任意的擦除单位区域A(1、2、…、N)进行的第一写入动作。将在先前的擦除动作时暂时存储于时间管理电路2321内的所述经过等待时间信息经由数据总线D2321设定到写入条件设定电路410。写入条件设定电路410基于所述经过等待时间信息，设定第一写入条件。即，根据所述经过等待时间信息，当经过等待时间为一定时间以上时，在经过等待时间中通过第一写入检验，可以缩短判断为写入完成的情况下的定时电路420中至第二写入为止的等待时间。

通过上述根据本发明，通过从先前的第二写入时刻到第一写入动作前的擦除动作为止的经过等待时间，利用与电荷注入动作后的长时间的周边电荷的结合所引起的电荷损失现象，来降低使数据保持特性恶化的周边电荷，除此之外在进行降低了该长时间内所需要的足够的周边电荷的情况下，可以缩短到接下来的第一写入完成后的第二写入为止的等待时间。在实际的用途中，由于跨越长时间保持的数据较多，所以可以兼顾数据保持特性的提高和写入时间的缩短。

(第六实施方式)

图14是表示本发明的第六实施方式中的非易失性半导体存储装置的改写方法的流程图。在图14的流程图中，1701表示处理，1701是检测周边温度的处理。

对规定的存储单元的写入流程从开始端子101开始，经过检测周边温度的处理1701，进入到设定所希望的第一写入条件的处理102。处理1701例如包括：通过监视电子中流过的电流量来检测周边温度。

经过设定第二写入实施条件的处理107，进入变更第二写入实施条件的处理1601。处理107例如是写入中的电压条件/脉冲宽度条件等的设定。处理1601例如包括：当周边的温度低时，将第二写入的电压条件变更为低的设定。当周边温度低时，电子和空穴的结合由于温度而没有加速，因第一写入后的初期变动引起的电荷损失量少，所以也可以不以高的电压实施第二写入，可抑制施加过剩的应力。另一方面，当周边的温度较高时，将第二写入的电压条件变更为高的设定。当周边的温度较高时，电子和空穴的结合由于温度而加速，因第一写入后的初期变动引起的电荷损失量增多，为了弥补该损失而较高地设定第二写入的电压条件，提高数据保持特性。

经过处理1601，进入判断第二写入是否已经完成的判断108。判断108例如包括：确认是否施加了规定次数写入脉冲。

另外，也可以根据数据写入时的周边温度的大小使等待时间变化。另外，也可以根据数据写入时的周边温度的大小而仅实施第一电荷注入。

(第七实施方式)

图15是表示本发明的第七实施方式中的非易失性半导体存储装置的改写方法的流程图。在图15的流程图中，1801、1802表示处理。1801是实施读出改写次数的处理，1802是存储改写次数的处理。

对规定的存储单元的写入流程从开始端子101开始。经过实施读出到现在为止的改写次数的处理1801，进入设定第一写入实施条件的处理102。处理1801例如包括：在非易失性存储器的某个区域，预先存储到现在为止的改写次数，读出该信息。

在判断106中，确认从开始时间测量的处理105开始测量的时间是否经过了一定时间以上，在经过了一定时间以上时进入到判断1501。在判断1501中，当到现在为止的改写次数较少时，不实施第二写入，进入存储改写次数的处理1802。当到现在为止的改写次数较少时，使数据保持特性恶化的周边电荷变少，因第一写入后的初期变动引起的电荷损失量较小，所以也可以不实施第二写入，可以缩短写入时间。另一方面，当到现在为止的改写次数较多时，为了实施第二写入，进入到设定第二写入实施条件的处理107。当到现在为止的改写次数较多时，使数据保持特性恶化的周边电荷变多，由第一写入后的初期变动带来的电荷损失量较多，所以实施第二写入，提高数据保持特性。

在判断108中判断为写入完成时，经过存储改写次数的处理1802，进入结束端子110，完成一系列的写入流程。处理1802例如包括：在非易失性存储器的某个区域，预先存储写入结束时的改写次数。该信息在下一次的改写时使用。

另外，也可以根据数据改写次数使等待时间变化。另外，也可以根据数据改写次数使第二电荷注入的电荷注入条件变化。

本实施方式通过图16的构成实现。图16表示本发明的第七实施方式中的非易失性半导体存储装置。将存储单元阵列470分割为擦除单位区域A(1)2371～擦除单位区域A(N)2373，所述各擦除单位区域包括状态管理区域S(1)2474～状态管理区域S(N)2476，还包括读出放大电路2390，将读出放大电路2390连接于数据总线D2390和状态信号输出S2491之间，数据总线D2390位于读出放大电路2390与存储单元阵列470之间，除此以外具有与图5同样的构成。

说明进行写入时的动作。首先，说明对任意的擦除单位区域A(1、2、…、N)进行的第一写入动作。在第一写入动作时擦除各个相应的状态管理区域S(1、2、…、N)。

接着，说明对任意的擦除单位区域A(1、2、…、N)进行的第二写入动作。在第二写入动作时对各个相应的状态管理区域S(1、2、…、N)进行数据的写入。

然后，对在任意的状态管理区域S(1、2、…、N)进行写入的状态的确认方法进行说明。为了确认写入的状态，通过地址译码器电路450选择任意的状态管理区域S(1、2、…、N)，经由数据总线D2390，将各个相应的状态管理区域S(1、2、…、N)的数据通过读出放大电路2390读出，输出到状态信号输出S2491。由此，根据各个相应的擦除单位区域A(1、2、…、N)是处于擦除状态还处于写入状态，可以判断对于每个擦除单位区域的写入是否完成至第二写入。

另外，也可以在状态管理区域S(1、2、…、N)写入数据，该数据表示对相应擦除单位区域的改写次数，此时，通过每个擦除单位区域的改写次数，可以缩短第一写入完成后到第二写入为止的等待时间。

通过上述，根据图16的构成，通过在每个擦除单位区域具有状态管理区域，从而在每个区域容易判断是第一写入后的状态还是第二写入后的状态，提高了控制性。另外，通过在状态管理区域写入数据，该数据表示对相应擦除单位区域的改写次数，从而通过每个擦除单位区域的改写次数，可以缩短第一写入完成后到第二写入为止的等待时间。

图17表示使用了图16的非易失性半导体存储装置(非易失性存储器2500)的电子设备。包括与非易失性存储器2500电连接的存储器控制电路2510，在所述存储器控制电路2510内包括改写动作选择电路2520，将状态信号输出S2491输入到所述改写动作选择电路2520，将控制信号S410、地址总线A410、数据总线D410与改写动作选择电路2520连接，除此之外具有与图16同样的构成。

如先前图16所示，对于任意的擦除单位区域A(1、2、…、N)，在第一写入动作时擦除各个相应的状态管理区域S(1、2、…、N)，在对任意的擦除单位区域A(1、2、…、N)进行第二写入动作时，将数据写入各个相应的状态管理区域S(1、2、…、N)。另外，通过读出动作，确认写入到状态管理区域S(1、2、…、N)的状态，从而根据各个相应的擦除单位区域A(1、2、…、N)是处于擦除状态还是处于写入状态，可判断对每个擦除单位区域进行的写入是否完成到第二写入。为了实施这些动作，对于非易失性存储器2500，从改写动作选择电路2520由控制信号S410输入第一写入动作、第二写入动作以及读出动作所需的控制，从地址总线A410输入地址信号，经由数据总线D410进行数据的输入输出。另外，当在状态管理区域S(1、2、…、N)写入表示对相应的擦除单位区域的改写次数的数据时，每个擦除单位区域A(1、2、…、N)的改写次数经由状态信号输出S2491而被输入到改写动作选择电路2520。由此，根据每个擦除单位区域的改写次数，可以缩短第一写入动作完成后到第二写入为止的等待时间。或者，可以根据用途在每个擦除单位区域选择第一写入完成后的第二写入动作是否实施。

通过上述，根据图17的构成，根据每个擦除单位区域的改写次数或市场上的用途，可以选择第一写入后的等待时间的长度或第二写入动作的有无，从而可以实现可靠性提高、使写入时间的抑制最佳化的电子设备。

(第八实施方式)

图18是表示本发明的第八实施方式中的非易失性半导体存储装置的改写方法的流程图。在图18的流程图中，1901是实施读出即将改写的数据值的处理。

对规定的存储单元的写入流程从开始端子101开始，经过实施读出即将改写的数据值的处理1901，进入设定所希望的第一写入条件的处理102。处理1901例如为判断是数据“0”还是数据“1”的读出检验。

在判断106中，确认从开始时间测量的处理105开始所测量的时间是否经过一定时间以上，在经过了一定时间以上时进入判断1501。在判断1501中，当即将改写的数据为“0”时，不实施第二写入，进入结束端子110，结束一系列的写入流程。当即将改写的数据为“0”时，电子和空穴充分结合，由第一写入后的初期变动带来的电荷损失量较少，所以也可以不实施第二写入，可以缩短写入时间。另一方面，当即将改写的数据为“1”时，为了实施第二写入，进入到设定第二写入实施条件的处理107。当即将改写的数据为“1”时，电子和空穴的结合不充分，由第一写入后的初期变动带来的电荷损失量较多，所以实施第二写入，提高数据保持特性。

另外，也可以根据即将写入之前的数据值使等待时间变化。另外，也可以根据即将写入之前的数据值使第二电荷注入的电荷注入条件变化。

(第九实施方式)

图19表示4值的多值存储单元中的阈值和存储单元数量的关系。2001是擦除状态的存储单元，2002是第一阈值电压的写入状态的存储单元，2003是第二阈值电压的写入状态的存储单元，2004是第三阈值电压的写入状态的存储单元。阈值按照擦除状态、第一阈值电压、第二阈值电压、第三阈值电压的顺序而变高。

图20是表示本发明的第九实施方式中的非易失性半导体存储装置的改写方法的图。2005是实施擦除的处理，2006是对第一阈值电压的存储单元实施第一写入的处理，2007是对第二阈值电压的存储单元实施第一写入的处理，2008是对第三阈值电压的存储单元实施第一写入的处理，2009是对第三阈值电压的存储单元实施第二写入的处理，2010是对第二阈值电压的存储单元实施第二写入的处理，2011是对第一阈值电压的存储单元实施第二写入的处理。2012是对第一阈值电压的存储单元进行的第一写入后的等待时间，2013是对第二阈值电压的存储单元进行的第一写入后的等待时间，2014是对第三阈值电压的存储单元进行的第一写入后的等待时间。

对规定的存储单元的改写流程从实施擦除的处理2005开始，经过对第一阈值电压的存储单元实施第一写入的处理2006，经过对第二阈值电压的存储单元实施第一写入的处理2007，进入到对第三阈值电压的存储单元实施第一写入的处理2008。处理2005是数据改写前擦除，处理2006是向设定低的阈值电压的存储单元进行的第一写入，处理2007是向设定其他更高的阈值电压的存储单元进行的第一写入，处理2008是向设定其他更高的阈值电压的存储单元进行的第一写入。

经过处理2008，经过对第三阈值电压的存储单元实施第二写入的处理2009，经过对第二阈值电压的存储单元实施第二写入的处理2010，进入到对第一阈值电压的存储单元实施第二写入的处理2011。处理2009是向设定高的阈值电压的存储单元进行的第二写入，处理2010是向设定其他更低的阈值电压的存储单元进行的第二写入，处理2011是向设定其他更低的阈值电压的存储单元进行的第二写入。

这里，处理2011和处理2006的时间差是2012，是对第一阈值电压的存储单元进行第一写入后的等待时间。同样处理2010和处理2007的时间差是2013，是对第二阈值电压的存储单元进行第一写入后的等待时间。同样处理2009和处理2008的时间差是2014，是对第三阈值电压的存储单元进行第一写入后的等待时间。

为了对全部的存储单元得到同样的数据保持特性的效果，对于设定低阈值电压的存储单元，必须确保比设定高阈值电压的存储单元长的等待时间。根据该构成，通过利用设定高阈值电压的存储单元的写入时间，从而可以降低本发明的实施所带来的改写时间的增加。

图21是表示本发明的第九实施方式的变形例的图。其相对于图20，颠倒了实施写入的存储单元的阈值电压的顺序。

根据图21的方法，通过确保所设定的阈值电压越高等待时间越长，从而使由于初期变动而引起的电荷损失大的阈值电压高的存储单元的数据保持特性提高，并通过利用设定低的阈值电压的存储单元的写入时间，从而可以降低本发明的实施所带来的改写时间的增加。

(第十实施方式)

图22是表示本发明的第十实施方式中的非易失性半导体存储装置的改写方法的流程图。在图22的流程图中，2201是开始端子，2211是结束端子，另外2203～2206、2208～2210表示处理，2202、2207表示判断，2212、2213表示范围。

2212是擦除前写入的范围，2213是数据写入的范围。2202是判断实施擦除前写入时是否为从规定阈值电压电平的擦除前写入的处理，2207是判断是否为向规定阈值电压电平的数据写入，2203、2209是实施第一写入的处理，2204、2210是实施第二写入的处理，2205、2208是实施向规定电平写入的处理，2206是实施擦除的处理。

对通过图19所示的三个值以上的阈值电压存储数据的多值非易失性存储器中的改写进行说明。从开始端子2201开始，进入到判断实施擦除前写入时是否为从规定电平的擦除前写入的处理2202。这里所说的规定电平是指，例如像图19中的第三阈值电压的写入状态的存储单元2004那样，阈值电压的最高电平。当是从规定电平的擦除前写入时，进入向规定电平的写入2205，否则相继进入第一写入2203和第二写入2204。这里所说的向规定电平的写入2205例如是擦除前写入电平。另外，当擦除前写入电平与阈值电压的最高电平相同时，也可以省略向规定电平的写入2205。另外，不是从规定电平的擦除前写入时的第二写入2204，由于同样如第二实施方式所述，无需使因电子和空穴的结合而降低的电平上升，所以也可以省去。

擦除前写入2212结束后进入擦除2206，进而进入判断是否为向数据写入2213的规定电平的数据写入的判断2207。这里规定的电平是指，基本上与擦除前写入中的判断2202中使用的电平相同、例如像图19中的第三阈值电压的写入状态的存储单元2004那样的阈值电压的最高电平。当是向规定电平的数据写入时，相继进入第一写入2209和第二写入2210，否则进入向规定电平的写入2208。数据写入2213结束后进入结束端子2211。

该改写方法，在根据以多值设定的阈值电压电平进行擦除前写入或者数据写入中均可应用本发明。例如，对于设定在低阈值电压电平的存储单元，在数据写入中应用本发明的效果比所需要的时间少，所以不在数据写入中应用本发明，而仅在擦除前写入中应用本发明。另外相反对于设定在高阈值电压电平的存储单元，通过在数据写入中应用本发明，数据保持期间的特性得到提高，所以实施，而在擦除前写入中，效果并不理想故不实施。由此，可以得到与设定为全部阈值电平的多值存储单元同等的效果，除了可以使改写时间的增加停留在最小限度，在多值存储器中还可以实现电荷保持特性的提高以及改写次数的提高。

将本发明应用于设定为更高阈值电压电平的存储单元的过程中，如图21的实施方式所示，首先对设定高的阈值电压电平的存储单元实施第一写入，在附属于第一写入的等待时间期间，通过对设定低阈值电压电平的存储单元进行写入，以此来抑制写入时间的增加，可以实现效率更高的数据保持特性的提高。

(工业实用性)

通过以上说明，根据本发明，实现了存储单元的数据保持特性的提高，作为具有陷阱层的非易失性存储器等是有用的。

Claims (30)

1.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，仅在达到任意的判断电平时实施电荷注入直至任意的阈值电压。

2.根据权利要求1所述的非易失性半导体存储装置的改写方法，其特征在于，

实施任意次数的所述第二电荷注入步骤。

3.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在擦除前写入时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压。

4.根据权利要求3所述的非易失性半导体存储装置的改写方法，其特征在于，

在数据写入时，变更条件以使与所述擦除前写入时不同，从而实施第一电荷注入和第二电荷注入。

5.根据权利要求4所述的非易失性半导体存储装置的改写方法，其特征在于，

在所述擦除前写入时仅实施所述第一电荷注入步骤。

6.根据权利要求3所述的非易失性半导体存储装置的改写方法，其特征在于，

在所述擦除前写入时的第一电荷注入步骤中，实施电荷注入直至大于等于数据写入时的写入电平。

7.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

根据制造单位来变更所述第一电荷注入以及所述第二电荷注入的条件。

8.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

根据改写单位来变更所述第一电荷注入步骤以及所述第二电荷注入步骤的条件。

9.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

在检查工序中以制造单位来设定所述第一电荷注入步骤以及所述第二电荷注入步骤的条件。

10.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

在检查工序中以改写单位来设定所述第一电荷注入步骤以及所述第二电荷注入步骤的条件。

11.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

根据此前的改写时的特性，以改写单位来设定所述第一电荷注入步骤以及所述第二电荷注入步骤的条件。

12.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述等待时间对应于从前一次的数据写入到改写为止的放置时间的长度而变化。

13.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

对应于从前一次的数据写入到改写为止的放置时间的长度，仅实施所述第一电荷注入步骤。

14.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述第二电荷注入步骤的电荷注入条件，对应于从前一次的数据写入到改写为止的放置时间的长度而变化。

15.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述等待时间对应于数据写入时的周边温度的高低而变化。

16.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

对应于数据写入时的周边温度的高低，仅实施所述第一电荷注入步骤。

17.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述第二电荷注入步骤的电荷注入条件，对应于数据写入时的周边温度的高低而变化。

18.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述等待时间对应于数据改写次数而变化。

19.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

对应于数据改写次数，仅实施所述第一电荷注入步骤。

20.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述第二电荷注入步骤的电荷注入条件，对应于数据改写次数而变化。

21.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述等待时间对应于即将改写的数据值而变化。

22.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

对应于即将改写的数据值，仅实施所述第一电荷注入步骤。

23.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

所述第二电荷注入步骤的电荷注入条件，对应于即将改写的数据值而变化。

24.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，且具有三个值以上的多个存储单元阈值电压，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

首先对设定低阈值电压的存储单元实施电荷注入，接着实施其他设定更高阈值电压的存储单元的电荷注入，确保设定所述低阈值电压的存储单元的第一电荷注入后的等待时间，然后对设定所述低阈值电压的存储单元实施第二电荷注入。

25.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，且具有三个值以上的多个存储单元阈值电压，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

首先对设定高阈值电压的存储单元实施电荷注入，接着实施其他设定更低阈值电压的存储单元的电荷注入，确保设定所述高阈值电压的存储单元的第一电荷注入后的等待时间，然后对设定所述高阈值电压的存储单元实施第二电荷注入。

26.一种非易失性半导体存储装置的改写方法，该非易失性半导体存储装置具有陷阱层，且具有三个值以上的多个存储单元阈值电压，

在改写时，包括第一电荷注入步骤、和在所述第一电荷注入步骤之后实施的第二电荷注入步骤，

在所述第一电荷注入步骤中，在实施电荷注入直至任意的阈值电压之后，确保任意的等待时间，

在所述第二电荷注入步骤中，实施电荷注入直至任意的阈值电压，

对应于存储单元的阈值电压电平来变更：在数据写入时实施所述第一电荷注入和所述第二电荷注入，还是在擦除前写入时实施所述第一电荷注入和所述第二电荷注入二者或仅实施所述第一电荷注入。

27.根据权利要求26所述的非易失性半导体存储装置的改写方法，其特征在于，

尤其在改写时，对于改写前被设定为低阈值电压的存储单元，在擦除前写入时实施所述第一电荷注入，在擦除后的数据写入时首先对设定高阈值电压的存储单元实施所述第一电荷注入和所述第二电荷注入，以其他设定更低阈值电压的存储单元的写入时间来确保所述第一电荷注入后的等待时间，然后对设定所述高阈值电压的存储单元实施所述第二电荷注入。

28.一种非易失性半导体存储装置，其中包括：

非易失性存储器阵列，其具有陷阱层；

改写顺序控制电路，其按照在改写时实施第一电荷注入和第二电荷注入的方式，在所述第一电荷注入中，在实施电荷注入直至任意的存储单元阈值电压之后控制任意的等待时间，并且在所述任意的等待时间以后控制所述第二电荷注入；和

时间管理区域，其具有按每个所述非易失性存储器阵列的擦除单位区域存储所述第一电荷注入的实施时刻的区域。

29.一种非易失性半导体存储装置，其中包括：

非易失性存储器阵列，其具有陷阱层；

改写顺序控制电路，其按照在改写时实施第一电荷注入和第二电荷注入的方式，在所述第一电荷注入中，在实施电荷注入直至任意的存储单元阈值电压之后控制任意的等待时间，并且在所述任意的等待时间以后控制所述第二电荷注入；和

状态管理区域，其具有按每个所述非易失性存储器阵列的擦除单位区域存储是所述第一电荷注入后还是所述第二电荷注入后的状态的区域。

30.一种电子设备，其中包括：

非易失性半导体存储装置，其具有陷阱层，且具有改写顺序控制电路，该改写顺序控制电路按照在改写时实施第一电荷注入和第二电荷注入的方式，在所述第一电荷注入中，在实施电荷注入直至任意的存储单元阈值电压之后控制任意的等待时间，并且在所述任意的等待时间以后控制所述第二电荷注入；和

改写动作选择电路，其在所述第一电荷注入的任意的等待时间的控制结束后，可切换选择所述第一电荷注入和所述第二电荷注入。

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