[go: up one dir, main page]

CN101000797A - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

Info

Publication number
CN101000797A
CN101000797A CNA2007100022439A CN200710002243A CN101000797A CN 101000797 A CN101000797 A CN 101000797A CN A2007100022439 A CNA2007100022439 A CN A2007100022439A CN 200710002243 A CN200710002243 A CN 200710002243A CN 101000797 A CN101000797 A CN 101000797A
Authority
CN
China
Prior art keywords
line
source electrode
memory cell
data
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007100022439A
Other languages
English (en)
Inventor
谷崎弘晃
辻高晴
村井泰光
日高秀人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101000797A publication Critical patent/CN101000797A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种非易失性半导体存储装置，其中，对自旋注入型磁性存储器单元(MC)，与字线(WC)平行排列源极线(SL)，以多个位单位来执行数据的写入/读出。写入时，设定成以规定时序使源极线电位变化，在多个选择存储器单元共同连接的源极线上中，在动作时序的各阶段，仅单方向流过电流。作为该数据写入时序，可采取对应于写入数据、依次在存储器单元中流过电流的方法，和如下方式，即在写入前将存储器单元的阻抗状态设定为规定的初始阻抗状态之后，对应于写入数据使初始阻抗状态变化。可实现在磁性存储器中不使存储器单元布局面积增大而高速写入。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置，尤其涉及一种利用磁阻效应来非易失性地存储数据的磁性随机存取存储器(MRAM)。具体而言，本发明涉及一种利用自旋注入设定磁性存储元件的磁化方向，并设定其阻抗状态的自旋注入MRAM。
背景技术
非易失性半导体存储装置即便在电源断开时也能保持存储数据，不必在待机状态时供电。因此，被广泛用于要求低功耗的便携设备等用途中。
作为这种非易失性半导体存储装置之一，有利用磁阻效应的MRAM。MRAM的存储元件包含固定设定磁化方向的固定层、和对应于存储数据来设定磁化方向的自由层。在该自由层与固定层的磁化方向相同(平行)的情况下，通过这些自由层和固定层的路径的电阻值变小。另外，在自由层和固定层的磁化方向相反(反平行)的情况下，该电阻值变大。对应于该存储元件的阻抗值不同，流过的电流量也不同。通过检测经该存储元件流过的电流量，执行数据的读出。
另外，作为磁性存储器，还周知利用硫族化物类材料中阻抗值对应于施加电压脉冲的极性不同而不同的阻抗性RAM(RRAM)。
文献1(特开2005-216387号公报)公开了目的在于在短时间内执行信息写入的结构。在该文献1中，存储器单元包含串联连接于源极线与位线之间的阻抗元件(存储元件)和存取晶体管。当将使该存储元件从高阻抗状态变化为低阻抗状态的动作称为写入时，具有写入后的存储器单元的存储元件和存取晶体管的合成阻抗值为恒定值的特性。当由MIS晶体管(绝缘栅极型场效应晶体管)构成存取晶体管、且该MIS晶体管的电流-电压特性与阻抗元件的电流-电压特性一致时，写入动作停止。向阻抗性元件施加基于该存储元件与MIS晶体管的沟道阻抗的阻抗分压之电压，在这些电压-电流特性一致时结束写入，由此将该电路存储元件的合成阻抗值设定大致恒定，从而抑制写入后阻抗值的差异。
文献2(特开2004-185754号公报)与文献1一样，公开了目的在于在RRAM中高速执行擦除/写入的结构。在该文献2中，作为擦除动作模式，设置成批擦除存储器阵列区域全体的存储器单元的成批擦除模式、和单独擦除该存储器阵列区域内的存储器单元的单独擦除模式。利用成批擦除模式，可高速擦除程序数据等成批擦除对象数据，另外，利用单独擦除模式，分别擦除代码数据等单独数据，可实现有效的擦除动作。
在该文献2中，在执行成批擦除之前，对全部擦除对象的存储器单元执行写入动作，在执行所谓的擦除前写入动作并调整其阻抗值之后，将所有存储器单元设为擦除状态的高阻抗状态，实现擦除电压施加时的消耗电流的降低。
文献3(特开2005-92912号公报)通过在对自旋注入MRAM执行复位动作(向低阻抗状态移动)之后、将写入对象区域的存储器单元全部设定为高阻抗状态，抑制复位动作后的阻抗状态的差异。另外，作为存储器单元结构，通过将可变阻抗元件连接于源极线上，经存取晶体管将该可变阻抗元件连接于位线上，可避免写入/读出时的位线电位噪声造成的非选择单元的存储数据受到坏影响等干扰发生。
在该文献3所示的存储器单元阵列的结构中，将源极线与字线平行排列，沿与这些源极线和字线正交的方向排列位线。在该专利文献3中，公开了RRAM也利用同样的方法来解决同样的问题。
文献4(特开2004-355670号公报)在邻接列的存储器单元中共享源极线，经存取晶体管将可变阻抗元件连接于源极线上。对各列配置的位线在非选择时，维持在接地电压电平，非选择列的存储器单元中，位线和源极线被维持在相同电压电平，抑制向非选择存储器单元施加电压应力。
在该文献4中，在执行复位动作、将存取对象区域的全部存储器单元设定为阻抗值低的复位状态之后，对应于写入数据，驱动为高阻抗状态。
文献5(特开2004-185755号公报)中，在邻接列中共享地配置源极线，将可变阻抗元件直接连接于该源极线上，经存取晶体管将可变阻抗元件连接于位线上。
该文献5谋求防止在读出/写入时向可变阻抗元件施加位线施加电压，并消除电压应力，另外，非选择存储器单元利用选择晶体管来断开可变阻抗元件的电流路径，避免写入和读出时的干扰。另外，通过对每个列设置源极线，在以源极线单位来执行擦除的情况下，不向非选择源极线施加擦除电压，抑制擦除时施加于可变阻抗元件上的电压应力。另外，通过在可变阻抗元件的两端串联连接选择晶体管，无论是在擦除动作(复位动作)还是在向源极线施加电压时，都可防止非选择存储器单元中的干扰的发生。
MRAM中，当数据写入时，提供给存储器单元的电流的流向对应于写入数据的逻辑值不同而不同，当数据写入时，经存储器单元双向流过电流。RRAM也一样，向存储器单元施加的施加电压的极性对应于写入数据的逻辑值不同而不同，在存储器单元中双向施加电压。因此，RRAM和MRAM均需要双向驱动位线和源极线。
在上述文献1所示的结构中，通过具有可变阻抗元件和存取晶体管的合成阻抗值在写入后变为恒定值的特性，可抑制写入后的阻抗值差异，降低复位时的元件阻抗值的差异。但是，在该文献1所示的结构中，问题在于仅使从低阻抗状态到高阻抗状态的单向阻抗状态变化时的元件特性一致，而未考虑数据写入时、对选择存储器单元执行向低阻抗状态和高阻抗状态的写入的情况。尤其是在文献1中，未说明并列写入多位数据时的动作控制。
文献2中，示出在执行擦除前写入、并在擦除前将存储器元件设为高阻抗状态之后，执行成批擦除的结构。由于在成高阻抗状态之后执行成批擦除，所以无论存储器单元的写入数据如何，均对存储器单元成批执行擦除前写入和擦除。未示出关于根据写入数据来设定存储器单元的阻抗状态的数据写入部的结构。另外，也未示出任何执行多位数据并列写入的结构。
文献3中，通过在可变阻抗元件与位线之间设置存取晶体管，抑制在写入/读出时向可变阻抗元件施加位线电压，抑制向非选择单元施加电压应力。但是，该文献3中尽管考虑了解消写入/读出时的干扰问题，但未考虑多位数据并列写入时的干扰问题和高效地写入。
在文献4所示的结构中，通过将可变阻抗元件结合到位线上，将非选择位线保持为低电平，避免消耗电流和存取时间的增加。另外，在数据写入时，使施加电压脉冲触发(toggle)，施加顺序为低电压电平、高电压电平、低电压电平的波形、或从高电压电平、从低电压电平变化为高电压电平的电压脉冲，在写入动作和复位动作无区别地向选择位线施加电压脉冲。写入和复位动作的区别由利用施加于源极线上的电压电平来区别。但是，在该文献4中，写入动作和复位动作分别由各个动作周期执行，未考虑在先的文献1或2所述的执行进行成批擦除前的擦除前写入的动作，另外，也未考虑并列写入多位数据的动作。
在文献5所示的结构中，源极线由邻接列的存储器单元共享，将可变阻抗元件连接到该源极线上，由此可避免位线电压产生的对可变阻抗元件的电压应力。但是，该文献5中，也未考虑不使布局面积增大，且并行写入多位数据的结构。
发明内容
本发明的目的在于提供一种可并列高速写入多位数据的非易失性半导体存储装置。
本发明的另一目的在于提供一种可以低功耗来高速写入多位数据的自旋注入MRAM。
根据本发明第1方面的非易失性半导体存储装置具备：多个存储器单元，排列成矩阵状，分别具有对应于存储数据来设定阻抗值的存储部；多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；多个源极线，对应于各存储器单元行来配置，分别连接对应行的存储器单元；写入电路，在数据写入时，向选择列的位线传递对应于写入数据的电压；和源极线驱动电路，在所述数据写入时，以规定的时序向第1和第2电压电平驱动选择行的源极线。对应于经对应存储器单元流过所述选择列的位线和所述选择行的源极线之间的电流，设定存储部的阻抗值。
根据本发明第2方面的非易失性半导体存储装置具备：多个存储器单元，排列成矩阵状，分别具有对应于存储数据来设定阻抗值的存储部；多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；多个源极线，对应于各存储器单元行来配置，分别连接对应行的存储器单元；列选择电路，在数据写入时，并行选择数量与多位写入数据的位宽相等的列；写入电路，在所述数据写入时，无论所述写入数据位的值如何，都向该多个选择列的位线传递第1电压，之后，向选择列并行传递对应于所述写入数据位的电压；和源极线驱动电路，在所述数据写入时，以规定的时序向第2电压电平和所述第1电压电平驱动选择行的源极线。对应于经对应存储器单元流过所述选择列的位线和所述选择行的源极线之间的电流，设定所述存储部的阻抗值，与所述写入电路传递所述第1电压并行，所述源极线驱动电路传递所述第2电压，由此将选择存储器单元的存储部设定为对应于预定逻辑电平的阻抗状态。
根据本发明第3方面的非易失性半导体存储装置具备：多个存储器单元，排列成矩阵状，分别具有对应于存储数据来设定阻抗值的存储部；多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；多个源极线，配置成分别被多个列的存储器单元共享；源极线驱动电路，在数据写入时，以规定时序使选择列的源极线的电压电平变化；和数据写入电路，至少具有在该数据写入时、由源极线驱动电路对应于写入数据、在选择源极线驱动时驱动选择列的位线的期间。
在根据第1方面的发明中，源极线与字线平行配置，存储器单元中可沿列方向对齐配置位线触点与源极线触点，可相应降低存储器单元的布局面积。
另外，对应于写入数据来设定位线电位，并在该状态下，使源极电压变化，从而不必向位线双向提供电流用的电流源，降低布局面积，所以简化电源电路结构和电源切换的结构。
另外，数据的写入由源极线电位与位线电位的关系来确定，不必单独设定将可变阻抗元件设定为低阻抗状态的复位周期和对应于存储数据将可变阻抗元件的阻抗状态设定为高阻抗状态的写入周期，可缩短数据写入所需的时间。
另外，在根据第2方面的发明中，从共同结合于源极线上的存储器单元中，选择多个存储器单元，对应于源极线与位线的电位关系，在存储器单元中流过电流，设定其存储部的阻抗状态。因此，即便在源极线被多个存储器单元共享的情况下，也可正确写入多位数据。
在根据本发明第3方面的发明中，将与多位数据相同位宽的列共同结合于源极线上。因此，可降低源极线数量，降低阵列布局面积。另外，对应于选择行向选择状态并行驱动共享源极线的多个列的存储器单元，按规定的时序变更源极线的电压电平，另外，对位线执行数据写入，由此可同时实现与第1和第2方面的发明一样的效果。
根据与附图相关理解的本发明的如下详细说明，本发明的上述和其它目的、特征、方面和优点变得显而易见。
附图说明
图1是表示根据本发明的非易失性半导体存储装置的存储器单元之电气等效电路图。
图2A和2B表示每个布线层中图1所示的存储器单元的平面布局，2C是示意表示图1所示存储器单元的截面构造图。
图3A和3B表示沿列方向配置源极线时的存储器单元的平面布局，3C是示意表示沿列方向配置源极线时的存储器单元的截面构造图。
图4是示意表示根据本发明实施方式1的非易失性半导体存储装置的主要部分的结构图。
图5是表示图4所示非易失性半导体存储装置的动作的信号波形图。
图6是示意表示根据本发明实施方式1的非易失性半导体存储装置的整体结构图。
图7是示意表示本发明实施方式1中的非易失性半导体存储装置在数据写入时的泄漏电流路径的图。
图8是表示发生图6所示电压Vp和Vcs的部分的结构一例的图。
图9是示意表示发生图7所示电压Vp和Vcs的其它结构的图。
图10是表示发生图4所示源极线驱动定时信号的部分的结构一例的图。
图11是表示图10所示源极线驱动定时信号发生部的动作的信号波形图。
图12是更具体表示根据本发明实施方式1的非易失性半导体存储装置的阵列部结构的图。
图13是表示图12所示非易失性半导体存储装置的动作的定时图。
图14是表示图12所示的连接路径切换开关和读出放大器的结构图。
图15是表示图14所示读出放大器的更具体的结构图。
图16是示意表示图14所示连接路径切换开关和读出放大器中的参考电流生成部的结构图。
图17是表示本发明实施方式1中的非易失性半导体存储装置的外部信号与内部信号的定时图。
图18是表示本发明实施方式1中的非易失性半导体存储装置的数据读出时的外部信号与内部信号的信号波形图。
图19是表示根据本发明实施方式1的变更例的非易失性半导体存储装置的结构图。
图20是表示根据本发明实施方式2的非易失性半导体存储装置的结构图。
图21是表示图20所示的非易失性半导体存储装置的数据写入时动作的定时图。
图22是示意表示发生图20所示各控制信号的部分结构一例的图。
图23是表示图22所示控制信号发生部(外围电路)的动作的定时图。
图24是示意表示根据本发明实施方式3的非易失性半导体存储装置的阵列部的结构图。
图25是示意表示根据本发明实施方式4的存储器单元的布局图。
图26是示意表示沿图25所示的线L26-L26的截面构造的图。
图27是表示图25和图26所示存储器单元配置的电气等效电路的图。
图28是示意表示本发明实施方式4的变更例1的存储器单元之平面布局的图。
图29是示意表示沿图28所示线L29-L29的截面构造的图。
图30是表示图28和图29所示存储器单元结构的电气等效电路的图。
图31是表示发生图30所示源极线驱动定时信号的部分结构一例的图。
图32是表示图31所示源极线驱动定时信号发生部的动作方式的图。
图33是示意表示根据本发明实施方式4的变更例2的存储器单元的布局图。
图34是示意表示沿图33所示线L34-L34的截面构造的图。
图35是表示图33和图34所示存储器单元结构的电气等效电路的图。
图36是示意表示根据本发明实施方式4的变更例3的存储器单元的平面布局图。
图37是表示图36所示存储器单元布局的电气等效电路的图。
具体实施方式
[实施方式1]
图1是表示根据本发明实施方式1的非易失性半导体存储装置的存储器单元之电气等效电路图。图1中，存储器单元MC包含可变阻抗元件VR，其一端结合于位线BL上，对应于存储数据来设定阻抗值；和存取晶体管AT，其响应字线WL上的信号电平，选择地导通，导通时，将可变阻抗元件VR结合于源极线SL上。字线WL和源极线SL与位线BL交叉地配置。该可变阻抗元件VR由自旋注入元件构成，利用极化自旋电流的注入，对应存储数据来设定自由层的磁化方向。
图2A和2B表示图1所示的存储器单元MC的每个金属布线层形成的平面布局，图2C表示图1所示存储器单元MC的截面构造。
图2A中，示出可变阻抗元件VR与位线BL的平面布局。
如图2A所示，在位线BL与跨接(strapping)层(缓冲层)LS之间设置自旋注入元件SP，该自旋注入元件SP经触点CT1电结合于位线BL上。由该自旋注入元件SP、跨接层LS和未图示的电极层，构成可变阻抗元件VR。
跨接层LS在列方向形成为长的矩形形状，生成对应自旋注入元件SP的自旋极化电子。即，该跨接层LS中，与后述的自旋注入元件的固定层的磁化方向平行方向和反平行方向的自旋极化电子以大致相同的比例存在，磁性为中性，使对自旋注入元件SP的注入自旋电流的自旋极化方向沿平行方向和反平行方向对齐，改善自旋注入效率。
图2B是表示图1所示存储器单元的第1层金属布线和其下层的要素的平面布局的图。图2B中，在杂质区域1a和1b之间，设置字线WL。杂质区域1a经触点CT2连接于由第1金属布线构成的源极线SL上。杂质区域1b经触点CT3结合于中间层ITL上。该中间层ITL由与源极线相同层的第1金属布线构成，设置来降低用于结合跨接层LS与杂质区域1b的触点部之纵横比。如图2B所示，源极线和字线相互平行地配置，沿Y方向在存储器单元区域内使对应源极线SL的触点CT2和对应于自旋注入元件SP的触点CT3大致对齐配置。
图2B中，用虚线的矩形区域区分的区域是存储器单元区域，由该双向箭头来示出存储器单元MC的Y方向的单元间距。
图2C是图1所示存储器单元MC的截面构造，杂质区域1a和1b间隔形成于半导体基板区域2表面中。这些杂质区域1a和1b分别经触点CT2和CT3结合于源极线SL和中间线ITL上。在杂质区域1a和1b之间的基板区域2的表面上，配置字线WL。中间层ITL还经触点CT4结合于可变阻抗元件的下部电极层LER上，在下部电极层LER上部形成跨接层LS。
自旋注入元件SP由上下的强磁性体层、和这些强磁性体层之间的非磁性体层构成。该自旋注入元件SP中，上下强磁性体层之一被用作固定其磁化方向的固定层，另一方被用作对应于存储数据来设定其磁化方向的自由层。
在自旋注入元件SP中，在从自由层向固定层流过电流的情况下，从固定层向自由层注入电子，注入自旋电子的极化方向与固定层的磁化方向相同。因此，此时，自由层的磁化方向与固定层的磁化方向相同。另一方面，在经固定层向自由层注入电流的情况下，电子从自由层流向固定层，与固定层的磁化方向相反的极化自旋电子被反射，与固定层的磁化方向相同的极化自旋电子通过固定层。相应地，作为自由层的极化自旋电子，与固定层的磁化方向相反方向的自旋极化电子的数量多，相应地将自由层的磁化方向设定成与固定层的磁化方向相反的方向。
该固定层与自由层的磁化方向平行的状态(相同的状态)为低阻抗状态，当磁化方向为反平行状态(相反方向)时，为高阻抗状态。
在利用自旋注入执行磁化方向设定的自旋注入元件的情况下，不必从外部向可变阻抗元件提供磁场，不需要磁场产生用的信号线(写入用字线)，另外，由于利用自旋电子注入来设定磁化方向，所以与基于电流感应磁场的磁化方向设定结构相比，可降低消耗电流。
图3A-3C是为了比较，示意表示在与位线BL平行配置源极线SL的结构中考虑的存储器单元的可能平面布局和截面构造的图。图3A对应于图2A所示的布局，表示位线和跨接层的平面布局，图3B对应于图2B所示布局，表示从源极线到杂质区域的平面布局，图3C对应于图2C，表示存储器单元的截面构造。在这些图3A-3C中，向对应于图2A-2C所示构成要素的部分附加相同参照序号。
如图3C所示，使用与中间层ITL相同的布线层(第1金属(1M)布线层)的布线来形成源极线SL。此时，中间层ITL与源极线SL被配置在Y方向上的不同位置上。因此，如图3B所示，源极线SL与杂质区域1a之间的触点CT2与杂质区域1b和中间层ITL之间的触点CT3沿Y方向配置于不同位置上，Y方向的单元间距比图2B的Y单元间距宽。另一方面，X方向单元间距在图2A-2C所示的存储器单元配置和图3A-图3C所示的存储器单元配置中相同。结果，在正交配置源极线和字线的结构的情况下，存储器单元的布局面积变大，成为对应高密度配置的一个障碍。如图2B所示，通过平行配置字线WL和源极线SL，可降低存储器单元的布局面积，实现高密度的存储器单元配置。
图4是示意表示根据本发明实施方式1的非易失性半导体存储装置的主要部分的结构图。图4中，代表性地示出存储器阵列MA中排列在1行3列的存储器单元MC0-MC2。另外，图4中，示出以2位单位来执行数据的写入和读出的阵列结构，但也可容易地扩展成4位、8位等多位数据的写入/读出结构。
在该存储器阵列MA中，分别对应于存储器单元MC0-MC2，配置位线BL0、BL1和BL2，在这些存储器单元MC0-MC2中，共同沿行方向延伸地配置字线WL和源极线SL。存储器单元MC0-MC2分别如上所述，由可变阻抗元件与存取晶体管的串联体构成。
在位线BL0-BL2中，分别设置预充电晶体管E0-E2，根据预充电指示信号PC，选择地导通，当导通时，将接地电压传递到对应的位线，将位线BL0-BL2预充电至接地电压电平。
字线WL由接受字线解码信号WLD的字线驱动器WDV驱动，源极线SL由接受源极线驱动定时信号SQ的源极线驱动器SDV驱动。解码行地址信号(字线地址信号)后生成字线解码信号WLD，另一方面，根据表示写入动作的写使能信号与字线地址信号和切换定时信号，生成源极线驱动定时信号SQ。
这些位线BL0-BL2分别经列选择栅极YG0-YG2结合于共同数据线上。作为该共同数据线，设置数据线LIO0和LIO1，以执行2位数据的读出/写入，位线BL0和BL2分别经列选择栅极YG0和YG2结合于共同数据线LIO0上，位线BL1经列选择栅极YG1结合于共同数据线LIO1上。
为了执行2位数据的并列写入/读出，向列选择栅极YG0和YG1提供列选择信号CSL<0>，向列选择栅极YG2和YG3(未图示)共同提供列选择信号CSL<1>。
尽管向这些共同数据线LIO0和LIO1均传递读出数据和写入数据，但这里，为了强调写入动作，图4中，示出写入驱动器WRD0和WRD1。这些写入驱动器WRD0和WRD1例如由反相器的串联体构成，根据内部写入数据D<0>和D<1>，驱动共同数据线LIO0和LIO1。
作为一例，字线驱动器WDV和源极线驱动器SDV由反相器缓冲器构成，将其输出信号的H电平设定为比电源电压(写入数据的H电平)高的电压电平。另外，在选择时、将列选择信号CSL<0>和CSL<1>设定为比电源电压高的电压电平。
图5是表示图4所示非易失性半导体存储装置在数据写入时的动作的信号波形图。下面，参照图5，说明图4所示存储装置在数据写入时的动作。
在时刻t1以前的备用状态下，字线WL1是非选择状态的L电平，另外，源极线SL也是非选择状态的L电平。预充电指示信号PC是H电平，预充电晶体管E0-E2为导通状态，位线BL0-BL2被维持在接地电压电平。另外，列选择信号CSL<0>和CSL<1>也为L电平，列选择栅极YG0-YG2也为非导通状态。
在时刻t1，指示数据写入，写使能信号ZWE变为激活状态的L。根据该写使能信号ZWE的激活，内部写入数据D<0>和D<1>变为确定状态，另外，激活写入驱动器WRD0和WRD1，共同数据线LIO0和LIO1被驱动到对应于这些内部写入数据D<0>和D<1>的电压电平。图5中，作为一例，示出内部写入数据D<0>和D<1>分别被设定为H电平和L电平的情况。
接着，预充电指示信号PC变为L电平，预充电晶体管E0-E2变为OFF状态，位线BL0-BL2为接地电压电平，变为浮动状态。
在时刻t2，根据提供的地址信号，执行行和列的选择动作，将字线WL驱动到选择状态，另外，将列选择信号CSL<0>驱动到选择状态。列选择信号CSL<1>为非选择状态。
另外，源极线驱动定时信号SQ为H电平，源极线SL也被维持为L电平。在该状态下，列选择栅极YG0和YG1变为导通状态，位线BL0和BL1分别结合于共同数据线LIO0和LIO1上，将位线BL0和BL1的电位设定为对应于写入数据D<0>和D<1>的电压电平。作为一例，图5中，位线BL0是H电平，位线BL1是接地电压电平的L电平。
字线WL为选择状态，存储器单元MC0和MC1中，存取晶体管变为导通状态，从H电平的位线BL0向源极线SL流过电流i(MC0)，将该存储器单元MC0的可变阻抗元件的阻抗状态设定为对应于“H”数据的状态。现在，假设从位线BL向源极线SL流过电流，对自旋注入元件执行自旋注入，由此存储器单元变为低阻抗状态。另一方面，位线BL1与源极线SL相同，为L电平，不经存储器单元MC1流过电流i(MC1)。
存储器单元MC2中，由于字线WL也为选择状态，所以存取晶体管变为导通状态。但是，位线BL2为接地电压电平，为与源极线SL相同的电压电平，不流过电流i(MC2)。
若该H数据的写入完成，则在时刻t3，在将字线WL和列选择信号CSL<0>维持在选择状态的状态下，使源极线驱动定时信号SQ从H电平下降到L电平。相应地，利用源极线驱动器SDV，源极线SL的电平变为H电平。该源极线SL的电压电平与位线BL0的电压电平相同，在存储器单元MC0中不流过电流i(MC0)，不执行数据的写入。
另一方面，在存储器单元MC1中，位线BL1为接地电压电平，从源极线SL向位线BL<1>流过电流i(MC1)，执行L数据的写入。这里，设当从源极线SL向位线BL流过电流时，将存储器单元MC1的可变阻抗元件设定为高阻抗状态。
在存储器单元MC2中，从源极线SL向位线BL2流过电流(具体而言为可变阻抗元件为低阻抗状态时)。但是，位线BL2为浮动状态，其寄生电容的充电即刻完成，不对该非选择存储器单元MC2执行数据写入，不产生写入时干扰。
若该L数据的写入完成，则在时刻t4，将字线WL和列选择信号CSL<0>驱动为非选择状态，同时，将源极线驱动定时信号SQ驱动为H电平。相应地，存储器单元MC0-MC2的存取晶体管变为非导通状态，另外，列选择栅极YG0和YG1也变为非导通状态。接着，预充电指示信号PC变为H电平，利用预充电晶体管E0-E2，将位线BL0-BL2预充电到接地电压电平。之后，写使能信号ZWE变为H电平，写入周期完成。
如上所述，在执行数据写入的1个写周期中，在将字线和位线维持在选择状态的状态下，通过根据源极线驱动定时信号切换源极线的电位，可写入二进制的数据。因此，即便在与字线WL平行地排列源极线SL的结构中，也可并行写入多位数据。由此，可利用高密度的单元构造，实现高速写入。
另外，在图4所示的结构中，执行2位数据的写入。但是，也可并列写入4位、8位数据，将共同数据线LIO0扩展为4位、或8位宽，利用列选择信号CSL，并行选择4列或8列存储器单元，通过利用该结构，可实现这种4位或8位数据的写入。
另外，通过在备用状态时将源极线SL维持在接地电压电平，可防止备用状态时源极线产生泄漏电流，可降低消耗电流。
图6是示意表示根据本发明实施方式1的非易失性半导体存储装置的整体结构图。在存储器单元阵列MA中，字线WL与源极线SL沿行方向延伸配置，在与这些字线WL和源极线SL交叉的方向上，配置位线BL。在存储器单元阵列MA中，配置m行n列的存储器单元MC。即，在1条位线BL上，配置m个存储器单元MC(自旋注入元件)，在字线WL和源极线SL上，连接n个存储器单元MC。这里，m＜n，通过使连接于位线BL上的存储器单元(可变阻抗元件)的个数比连接于字线和源极线上的存储器单元(存取晶体管)的数量少，从而降低位线BL的寄生电容。
在该存储器单元阵列MA的行方向的两侧，相对配置字线驱动电路11和源极线驱动电路12。字线驱动电路11和源极线驱动电路12分别包含图4所示的字线驱动器WDV和源极线驱动器SDV。通过在存储器单元阵列的两侧相对配置字线驱动电路11和源极线驱动电路12，可缓和字线驱动器和源极线驱动器的布局间距，可具有余裕地配置这些字线驱动器和源极线驱动器。向该字线驱动电路11提供来自行解码电路10的字线解码信号(WLD)，从源极线解码电路13向源极线驱动电路12提供源极线驱动定时信号。
对位线BL设置位线预充电电路14和列选择栅极电路15。该列选择栅极电路15包含图4所示的列选择栅极YG，根据来自列解码电路16的列选择信号CSL，选择地导通。经未图示的共同数据线，从写入驱动器电路17(写入驱动器WRD)向列选择栅极电路15传递写入数据。
向该源极线驱动电路12和写入驱动器电路17提供电源电压Vdd，作为动作电源电压，向字线驱动电路11提供字线升压电压Vp，向列解码电路16提供电压Vcs，作为动作电源电压。电压Vp和Vcs是比电源电压Vdd高的电压电平。因此，选择字线WL被驱动到比位线BL和源极线SL的H电平高的电压电平，另外，来自列解码电路16的列选择信号CSL也被设定为比这些位线BL和源极线SL的H电平电位高的电压电平。由此，确实地向选择存储器单元施加电源电压Vdd，即便在低电源电压下，也确实地进行数据的写入。
图7是示意表示图6所示结构中的各部在数据写入时的施加电压的图。图7中，代表性地示出连接于位线BLa-BLc上的存储器单元MCa-MCc。位线BLa和BLb经列选择栅极YGa和YGb，分别结合于共同数据线LIO<0>和LIO<1>上。对这些存储器单元MCa-MCc共同设置字线WL和源极线SL。位线BLc为非选择状态，向对应的列选择栅极YGc的栅极提供接地电压VSS(0V)，列选择栅极YGc处于非导通状态，位线BLc处于浮动状态。在该位线BLc中附带寄生电容Cp。
数据写入时，将位线BLa和BLb设定为对应于写入数据的电压电平，将源极线SL设定为接地电压(0V)电平。此时，在位线BLa和BLb均被设定为H电平的电压电平的情况下，电流IA经存储器单元MCa的可变阻抗元件VR和存取晶体管AT，流入源极线SL，另外，存储器单元MCb也一样，从位线BLb向源极线SL流过电流。认为流入该源极线SL的电流IA在被放电到源极线SL的接地节点之前，经存储器单元MCc的存取晶体管和可变阻抗元件分流到位线BLc。但是，位线BLc中连接的存储器单元(自旋注入元件)的数量少，其寄生电容Cp也小，高速充电位线BLc的寄生电容Cp，变为与源极线SL的上浮电位相同程度的电压电平，防止存储器单元MCc的可变阻抗元件的状态变化。
另外，在将源极线SL设定为H电平(电压Vdd电平)的情况下，从源极线SL经非选择的存储器单元MCc向位线BLc流过电流IB。此时，寄生电容Cp也充分小(由于连接的存储器单元的数量少)，所以该电流IB也即刻停止。因此，如图5所示，可使经非选择存储器单元流过的电流i(MC2)充分小，抑制发生写入干扰。
另外，选择字线WL的电压电平是比电源电压Vdd高的电压Vp电平，另外，选择状态的列选择信号CSL是电压Vcs电平。在将源极线SL设定为接地电压电平的情况下，对应于写入数据，不受列选择栅极YGa和YGb的阈值电压影响地向位线BLa和/或BLb传递电源电压Vdd电平的电压，另外，可使其沟道阻抗也充分小(处于深的导通状态)，可充分提供电流。另外，可向选择存储器单元的可变阻抗元件VR施加电源电压Vdd，可在可变阻抗元件VR中流过对应于该阻抗值的电流。存取晶体管AT为深的导通状态，其沟道阻抗(导通阻抗)基本上可忽视，可高速流过电流，实现高速写入。即便存储器单元是高阻抗状态，也可施加充分大的电压，流过电流，即便在低电源电压下，也可正确地执行写入。
另外，在将源极线SL设定为H电平的情况下，可经选择单元的存取晶体管AT向可变阻抗元件VR施加电源电压Vdd(位线BLa和/或BLb为接地电压电平时)。因此，即便可变阻抗元件VR为低阻抗状态，也可流过充分大的电流，可使可变阻抗元件VR高速移动到高阻抗状态。
图8是表示发生这些电压Vp和Vcs的部分结构一例的图。图8中，使用升压电路20，在该非易失性半导体存储装置内部，由电源电压Vdd生成字线驱动用电压Vp和列选择用电压Vcs。使用利用电容元件的充电泵(charge pump)动作之充电泵电路，构成升压电路20，利用升压动作，由电源电压Vdd生成比其高的电压电平的电压Vp和Vcs。该升压电路20也可分别对电压Vp和Vcs设置充电泵电路，另外，这些电压Vp和Vcs也可是相同电压电平的电压。
图9是表示发生该电压Vp和Vcs的其它结构的图。图9中，从外部向磁性非易失性存储器(非易失性半导体存储装置)22提供电压Vdd、Vp和Vcs。该磁性非易失性存储器22在如SOC(系统芯片)等与其它处理器和逻辑电路等集成化于同一芯片上的情况下，从处理器或芯片外部提供这些电压Vdd、Vp和Vcs。另外，在该情况下，电压Vp和Vcs也可以是相同电压电平的电压，经相同的电源端子从存储器外部提供。
图10是表示图6所示源极线解码电路13的结构一例的图。图10中，将来自延迟脉冲发生电路24的源极线激活信号SLE作为电压切换定时信号，提供给源极线解码电路13。作为一例，该延迟脉冲发生电路24在从写使能信号ZWE的激活(向L电平的移动)起经过规定时间之后，生成具有规定脉冲宽度的脉冲信号。
源极线解码电路13在源极线激活信号SLE激活时，解码行地址信号XAD，生成源极线驱动定时信号SQ，作为源极线解码信号。图10中，代表性地示出对一个源极线设置的源极线解码器13a，该源极线解码器13a是NAND型解码器，当源极线激活信号SLE为H电平时，根据行地址信号XAD，生成源极线驱动定时信号SQ，作为源极线解码信号。
图11是表示图10所示源极线解码电路13的动作的信号波形图。下面，参照图11，说明图10所示源极线解码电路13的动作。
在数据写入周期中，若写使能信号ZWE移动到L电平，则延迟脉冲发生电路24生成在经过规定时间之后、上升到H电平的源极线激活信号SLE。当施加写使能信号ZWE时，行地址信号XAD变化，变为确定状态。但是，源极线解码电路13在源极线激活信号SLE为L电平的非激活状态时，解码动作为不能执行状态，将源极线驱动定时信号SQ维持在H电平的非选择状态。
若源极线激活信号SLE上升为H电平，则使能源极线解码电路13，根据行地址信号XAD，对应于选择行的源极线选择信号(源极线驱动定时信号SQ)变为L电平。
该源极线激活信号SLE具有规定的脉冲宽度，若经过规定时间，则下降到L电平，相应地，源极线驱动定时信号SQ变为H电平的非激活状态。之后，写使能信号ZWE变为H电平的非激活状态。
在数据读出时，写使能信号ZWE被维持为H电平，源极线激活信号SLE被维持为L电平。因此，来自源极线解码电路13的源极线驱动定时信号SQ始终处于H电平的非选择状态，利用包含于源极线驱动电路12中的源极线驱动器，将各源极线维持在接地电压电平。
通过利用该图10所示的延迟脉冲发生电路24，在一个写入周期中，使源极线电位从L电平变化为H电平，之后，变化为L电平，对应于位线电位，在各期间在位线与源极线之间流过电流，并在这些期间中，经存储器单元流过的电流方向不同，可等效实现向存储器单元双向流过电流的结构，即便在多个存储器单元共享源极线的情况下，也可在一个写入周期内写入多位数据。
另外，在该非易失性半导体存储装置是与时钟信号同步动作的同步型存储器的情况下，也可利用源极线激活信号SLE随着时钟信号变化的结构(后面说明时钟同步型存储器的结构)。
图12是示意表示包含根据本发明实施方式1的非易失性半导体存储装置的数据读出部的部分结构的图。图12中，设置存储器阵列MA0和MA1。在存储器阵列MA0中，将存储器单元MC排列成矩阵状，在图12中，代表性地示出配置成1行3列的存储器单元MC00、MC01和MC02。对应于该存储器单元MC各列且对齐为1行来配置参考单元。图12中，在存储器阵列MA0中代表性地示出3个参考单元R00、R01和R02。将沿列方向对齐的参考单元和存储器单元MC连接于共同的位线上，将存储器单元MC00和参考单元R00连接于位线BL0<0>上，将存储器单元MC01和参考单元R01连接于位线BL0<1>上。将存储器单元MC02和参考单元R02连接于位线BL0<2>上。
在图12所示结构中，由于执行2位数据的写入/读出，所以将并行读出时选择的参考单元(R00、R01)之一设定为高阻抗状态(阻抗值Rmax)，将另一方设定为低阻抗状态(阻抗值Rmin)。
对应于存储器单元MC10，配置字线WL0<0>和源极线SL0<0>，对参考单元R00-R02配置参考字线RWL0和参考源极线RSL0。利用字线驱动器WDV0来驱动字线WL0<0>，利用参考字线驱动器RFV0来驱动参考字线。源极线SL0<0>和参考源极线RSL0分别被源极线驱动器SDV0和参考源极线驱动器RSV0驱动。
对位线BL0<0>-BL0<2>分别设置根据预充电指示信号PC将对应的位线驱动到接地电压电平的预充电晶体管E00、E01和E02。位线BL0<0>、BL0<2>和BL0<1>分别经列选择栅极YG00、YG02和YG01各自结合于共同数据线LIOA<0>和LIOA<1>上。
存储器阵列MA1与存储器阵列MA0一样，将存储器单元MC10-MC12与参考单元R10-R12配置成矩阵状。另外，对应于各存储器单元和参考单元列，配置位线BL1<0>、BL1<1>和BL1<2>。对应于存储器单元MC10-MC12的行，共同配置源极线SL1<1>和字线WL1<0>，对参考单元R10、R11，共同设置参考字线RWL1和参考源极线RSL1。该字线WL1<0>由字线驱动器WDV1驱动，参考字线RWL1由参考字线驱动器RFV1驱动。
另外，从与字线驱动部相对的部分，由源极线驱动器SDV1和参考源极线驱动器RSV1分别驱动源极线SL1<0>和参考源极线RSL1。由此，缓和驱动器的配置间距，可高密度配置存储器单元。
另外，在位线BL1<0>-BL1<2>中，分别设置根据预充电指示信号PC将对应的位线驱动到预充电电压电平(接地电压电平)的预充电晶体管E10-E12。位线BL1<0>和BL1<2>分别经列选择栅极YG10和YG12结合于共同数据线LIOB<1>上，位线BL1<1>经列选择栅极YG1结合于共同数据线LIOB<0>上。
向列选择栅极YG00、YG01、YG10和YG11共同提供列选择信号CSL<0>，向列选择栅极YG02和YG12共同提供列选择信号CSL1<1>。
在存储器阵列MA0和MA1中，分别设置共同数据线LIOA和LIOB的组，在从一个存储器阵列读出数据时，另一存储器阵列选择参考单元，生成参考电流。
数据写入/读出部包含写入驱动器电路WRDK与读出驱动器电路RRDK。
写入驱动器电路WRDK包含接收块选择信号(阵列指示信号)BS与写入数据位D<0>的NAND栅极NGA；三态反相器缓冲器IZA，在写使能信号WE激活时被激活，根据NAND栅极NGA的输出信号，驱动共同数据线LIOA<0>；接收块选择信号BS与写入数据位D<1>的NAND栅极NGB；三态反相器缓冲器IZB，在写使能信号WE激活时被激活，根据NAND栅极NGB的输出信号，驱动共同数据线LIOA<1>；接收补充的块选择信号/BS与写入数据位D<0>的NAND栅极NGC；三态反相器缓冲器IZC，随着写使能信号WE的激活被激活，根据NAND栅极NGC的输出信号，驱动共同数据线LIOB<0>；接收补充的块选择信号/BS与写入数据位D<1>的NAND栅极NGD；和三态反相器缓冲器IZD，根据写使能信号WE被激活，根据NAND栅极NGD的输出信号，驱动共同数据线LIOB<1>。
块选择信号BS在H电平时，指定存储器阵列MA0，在L电平时，指定存储器阵列MA1。写使能信号WE是与写使能信号ZWE互补的信号，当H电平时，指定数据写入，使能反相器缓冲器IZA-IZD。
读出驱动器电路RRDK包含路径切换开关SW0，根据块选择信号BS，切换共同数据线LIOA<0>和LIOB<0>的连接路径；路径切换开关SW1，根据块选择信号BS，切换共同数据线LIOA<1>和LIOB<1>的连接路径；读出放大器A0，响应于读出放大器激活信号SAE被激活，差动地放大路径切换开关SW0的输出节点的电流；和读出放大器A1，在读出放大器激活信号SAE激活时，差动放大路径切换开关SW1的输出节点的电流。
相互连接路径切换开关SW0和SW1的第1输出。由此，当数据读出时，并列连接高阻抗状态的参考单元和低阻抗状态的参考单元，生成流过这些参考单元的电流的平均电流，并生成相当于经中间阻抗状态的单元流过的电流之参考电流。
图13是表示图12所示非易失性半导体存储装置在数据写入和读出时的动作的信号波形图。在图13所示的信号波形图中，数据写入时的动作与参照在先图5所示的信号波形图说明的数据写入动作相同。即，根据块选择信号BS，指定存储器阵列MA0和MA1之一。块选择信号BS例如是H电平，在指定存储器阵列MA0的情况下，写入驱动器电路WRDK使能NAND栅极NGA和NGB，另一方面，NAND栅极NGC和NGD为不能执行状态，它们的输出信号为H电平，当写使能信号WE激活时(H电平时)，将对应存储器阵列MA1的共同数据线LIOB<0>和LIOB<1>维持在L电平。即便根据列选择信号，存储器阵列MA1中列选择栅极、例如YG10和YG11为导通状态，该存储器阵列MA1也不执行字线和源极线的选择动作，位线BL1<0>-BL1<2>即便在其预充电晶体管E10-E12为非导通状态下，也利用该共同数据线LIOB<0>和LIOB<1>，将位线BL1<0>-BL1<2>维持在L电平。
另一方面，存储器阵列MA0将选择列的位线BL0<0>和BL0<1>的电位设定成对应于该共同数据线LIOA<0>和LIOA<1>上的数据D<0>和D<1>的电位电平。之后，通过变更源极线SL的电位，对存储器单元执行数据的写入。
在数据写入时，对应于非选择存储器阵列的预充电指示信号PC也可被维持在激活状态。提供写使能信号WE与块选择信号BS及预充电指示信号PC的组合(AND处理)结果，作为对应于存储器阵列MA0的预充电指示信号，将补充的块选择信号/BS与写使能信号WE及预充电指示信号PC的AND结果作为位线预充电指示信号，提供给存储器阵列MA1。
该一连串的写入动作在图5所示的时刻t1-时刻t4时执行。
下面，在数据读出时，于时刻t5，根据提供的地址信号，将列选择信号CSL和字线WL驱动到选择状态。现在，为了简化说明，假设存储器阵列MA中选择列选择信号CSL<0>的状态。数据读出时，写使能信号ZWE为非激活状态，三态反相器缓冲器IZA-IZD全部为输出高阻抗状态。存储器阵列MA0中将字线WL0<0>驱动到选择状态，另外，列选择栅极YG00和YG01变为导通状态。位线BL0<0>和BL 0<1>结合于共同数据线LIOA<0>和LIOA<1>上。源极线SL0<0>在数据读出时被维持在接地电压电平。另外，参考字线RWL0处于非选择状态。
存储器阵列MA1中，列选择栅极YG10和YG11为导通状态。预充电指示信号PC为非激活状态，位线为L电平的浮动状态。存储器阵列MA1中，根据参考字线驱动信号RWLD1，激活参考字线驱动器RFV1，将参考字线RWL1驱动到选择状态。参考源极线RSL1在数据读出时被维持在L电平。
利用连接路径切换开关SW0和SW1，将共同数据线LIOA<0>和LIOB<0>结合于读出放大器A0上，将共同数据线LIOA<1>和LIOB<1>结合于读出放大器A1上。
根据读出放大器激活信号SAE，从包含于读出放大器A0和A1中的恒定电流源提供电流，电流流入位线BL0<0>、BL0<1>、BL1<0>、和BL1<1>。共同数据线LIOB<0>和LIOB<1>经连接路径切换开关SW0和SW1短路，来自读出放大器A0和A1的电流流入高阻抗状态和低阻抗状态的参考单元R10和R11。来自这两个读出放大器A0和A1的恒定电流源的电流被共同提供给高阻抗状态的参考单元和低阻抗状态的参考单元R10，所以这些读出放大器A0和A1的参考电流为该高阻抗状态(阻抗值Rmax)和低阻抗状态(阻抗值Rmin)下流过的电流的平均值。
另一方面，共同读出数据线LIOA<0>和LIOA<1>中流过对应于该存储器单元MC00和MC01的阻抗状态的电流。利用读出放大器A0和A1，比较经共同数据线LIOA<0>和LIOA<1>分别流过的电流与经共同数据线LIOB<0>和LIOB<1>流过的参考电流，执行内部数据Q<0>和Q<1>的读出。
即，在时刻t6，对应于该存储器单元MC00和MC01的阻抗值，电流变化，相应地位线BL0<0>和BL0<1>的电位也上升，当其提供电流和位线电位为恒定状态时，读出放大器A0和A1检测流过这些位线的电流，变换为电压，生成内部读出数据Q<0>和Q<1>。
图14是示意表示图12所示的连接路径切换开关SW0和SW1与读出放大器A0和A1的结构图。图14中，连接路径切换开关SW0包含转接栅极(transfer gate)NT1，根据块选择信号BS，将共同数据线LIOA<0>结合于读出节点SI0上；转接栅极NT2，根据补充的块选择信号/BS，将共同数据线LIOA<0>结合于补充的读出节点/SI0上；转接栅极NT3，根据补充的块选择信号/BS，将共同数据线LIOB<0>结合于读出节点SI0上；和转接栅极NT4，根据块选择信号BS，将共同数据线LIOB<0>结合于补充的读出节点/SI0上。
连接路径切换开关SW1包含转接栅极NT5，根据块选择信号BS，将共同数据线LIOA<1>结合于读出放大器A1的读出节点SI1上；转接栅极NT6，根据补充的块选择信号/BS，将共同数据线LIOA<1>结合于补充的读出节点/SI1上；转接栅极NT7，根据补充的块选择信号/BS，将共同数据线LIOB<1>结合于读出节点SI1上；和转接栅极NT8，根据块选择信号BS，将共同数据线LIOB<1>结合于补充的读出节点/SI1上。
作为一例，这些转接栅极NT1-NT8分别由N沟道MOS晶体管(绝缘栅极型场效应晶体管)构成。另外，这些转接栅极NT1-NT8也可由CMOS传输栅极构成。
补充的读出节点/SI0和/SI1相互连接。
读出放大器A0包含当读出放大器激活信号SAE激活时向读出节点SI0提供电流的电流源CUR00；当读出放大器激活信号SAE激活时向补充的读出节点/SI0提供电流的电流源CUR01；和差动放大器DFA0，差动放大流过这些电流源CUR00和CUR01的电流，执行电流/电压变换，生成内部读出数据Q<0>。
读出放大器A1包含当读出放大器激活信号SAE激活时向读出节点SI1提供电流的电流源CUR10；当读出放大器激活信号SAE激活时向补充的读出节点/SI1提供电流的电流源CUR11；和差动放大器DFA1，当读出放大器激活信号SAE激活时，差动放大流过这些电流源CUR10和CUR11的电流，执行电流/电压变换，生成内部读出数据Q<1>。
当块选择信号BS为H电平时，选择图12所示的存储器阵列MA0。在该状态下，共同数据线LIOA<0>和LIOA<1>分别经转接栅极NT1和NT5结合于读出节点SI0和SI1上。另外，共同数据线LIOB<0>和LIOB<1>分别经转接栅极NT4和NT8结合于补充的读出节点/SI0和/SI1上。当选择该存储器阵列MA0时，根据经对存储器阵列MA1设置的共同数据线LIOB<0>和LIOB<1>流过的参考电流，检测流过共同数据线LIOA<0>和LIOA<1>的电流，执行存储器阵列MA0中的选择存储器单元的数据读出。
另一方面，当选择存储器阵列MA1时，块选择信号BS为L电平，补充的块选择信号/BS为H电平。因此，共同数据线LIOB<0>和LIOB<1>分别结合于读出节点SI0和SI1上，另外，共同数据线LIOA<0>和LIOA<1>分别结合于补充的读出节点/SI0和/SI1上。因此，此时，根据由对存储器阵列MA0设置的共同数据线LIOA<0>和LIOA<1>提供的参考电流，执行存储器阵列MA1中的选择存储器单元的数据读出。
图15是表示图14所示读出放大器A0和A1的结构一例的图。由于读出放大器A0和A1具有相同结构，所以图15中，代表性地示出一个读出放大器A0的结构。
图15中，读出放大器A0包含P沟道MOS晶体管PT10，连接于电源节点与节点ND10之间，在其栅极接收补充的读出放大器激活信号/SAE；P沟道MOS晶体管PT11，连接于节点ND10与节点ND11之间，其栅极连接于节点ND11上；P沟道MOS晶体管PT12，连接于电源节点与节点ND10之间，其栅极连接于节点ND11上；P沟道MOS晶体管PT13，连接于电源节点与节点ND13之间，其栅极连接于节点ND11上；P沟道MOS晶体管PT14，连接于电源节点与节点ND14之间，其栅极连接于节点ND16上；P沟道MOS晶体管PT15，连接于电源节点与节点ND15之间，其栅极连接于节点ND16上；和P沟道MOS晶体管PT16，连接于节点ND10与节点ND16之间，其栅极连接于节点ND16上。
当该读出放大器A0激活时，MOS晶体管PT11和PT12构成以MOS晶体管PT11为主的电流反射镜电路，另外，MOS晶体管PT15和PT16构成以MOS晶体管PT16为主的电流反射镜电路。因此，当该读出放大器A0激活时，大小对应于分别流过MOS晶体管PT11和PT16的电流的电流流过MOS晶体管PT12和PT15。
读出放大器A0还包含N沟道MOS晶体管NT10，连接于节点ND11与读出节点SI0之间，并且在其栅极接收基准电压Vref；和N沟道MOS晶体管NT15，连接于节点ND16与补充的读出节点/SI0之间，并且在其栅极接收基准电压Vref。
由该基准电压Vref来规定读出节点SI0和/SI0的电压电平。因此，向该MOS晶体管PT11和NT10流入对应于连接在读出节点SI0上的存储器单元的阻抗值之电流，另外，向MOS晶体管PT16和NT15流入连接于补充的读出节点/SI0上的存储器单元的电流、即参考电流。
读出放大器A0还包含N沟道MOS晶体管NT11，连接于节点ND12与节点ND17之间，其栅极连接于节点ND12上；N沟道MOS晶体管NT12，连接于节点ND14与节点ND17之间，其栅极连接于节点ND12上；N沟道MOS晶体管NT13，连接于节点ND13与节点ND17之间，其栅极连接于节点ND15上；N沟道MOS晶体管NT14，连接于节点ND15与节点ND17之间，其栅极连接于节点ND15上；和N沟道MOS晶体管PT16，连接于节点ND17与接地节点ND之间，在其栅极接收读出放大器激活信号SAE。
当该读出放大器A0激活时，MOS晶体管NT11和NT12构成电流反射镜电路，另外，MOS晶体管NT13和NT14构成电流反射镜电路。因此，当这些MOS晶体管NT11-NT14为相同尺寸的情况下，在MOS晶体管NT12和NT13中分别流过大小与经MOS晶体管NT11和NT14流过的电流相同的电流。
读出放大器A0还包含差动放大电路(前置放大器)AMPP，响应于前置放大器激活信号PAE激活，激活时，差动放大来自节点ND13和ND14的读出信号Sout和/Sout，生成内部读出数据SAO、/SAO。
这些互补信号SAO和/SAO对应于内部读出数据Q<0>。另外，MOS晶体管PT12-PT15和NT11-NT16和前置放大器AMPP对应于差动放大器DFA0。MOS晶体管PT11和PT10对应于电流源CUR00，MOS晶体管PT16和NT15对应于电流源CUR01。图14所示的读出放大器A1也具备与图15所示读出放大器相同的结构。
当读出放大器A0非激活时，读出放大器激活信号SAE为L电平，补充的读出放大器激活信号/SAE为H电平，读出输入节点SI0和/SI0由未图示的预充电电路，变为预充电到接地电压电平的状态。因此，节点ND13和ND14被预充电到电源电压Vdd，相应地，初级读出输出Sout和/Sout在备用时，为电源电压Vdd电平。
当读出放大器A0激活时，读出放大器激活信号/SAE和SAE分别被驱动到L和H电平，MOS晶体管PT10和NT16均为导通状态。相应地，节点ND10变为电源电压Vdd电平，节点ND17被驱动到接地电压电平。在存储器单元阵列中，执行存储器单元的选择动作，读出节点SI0和/SI0经连接路径切换开关SW0和包含于列选择电路中的列选择栅极，结合于选择列的位线上。读出动作时，经MOS晶体管PT11和NT10，从读出节点SI0向选择列的位线提供读出电流。提供给该读出节点SI0的电流上限值由提供给MOS晶体管NT10的栅极的基准电压Vref限制。同样地，补充的读出节点(参照读出节点)/SI10中，也由MOS晶体管PT16和NT15来提供电流，驱动参考电流，该参考电流的上限值也由MOS晶体管NT15限制。
在选择存储器单元为低阻抗状态的情况下，流过读出节点SI0的电流比经补充的读出节点(参照读出节点)/SI10流过的电流大，经MOS晶体管PT11流过的电流比经MOS晶体管PT16流过的电流大。相应地，经MOS晶体管PT12流过的电流比经MOS晶体管PT15流过的电流大。这里，在下面的说明中，为了简化说明，设P沟道MOS晶体管11-PT16的尺寸、即沟道宽度W与沟道长度L的比(W/L)相同，另外，N沟道MOS晶体管NT11-NT14的尺寸也相同。
经MOS晶体管PT12流过的电流经节点ND12提供给MOS晶体管NT14。MOS晶体管NT12可驱动大小与MOS晶体管NT11的驱动电流相同的电流。MOS晶体管NT13也可驱动大小与流过MOS晶体管NT14的电流相同的电流。MOS晶体管PT12和PT13的栅极共同结合于节点ND11上，因此，MOS晶体管PT13驱动大小与MOS晶体管PT11相同的电流，另外，MOS晶体管PT14驱动大小与MOS晶体管PT15和PT16相同的电流。
现在，如上所述，当选择存储器单元为低阻抗状态时，经MOS晶体管PT13流过的电流比经MOS晶体管PT14流过的电流大。另一方面，MOS晶体管NT12可驱动比MOS晶体管NT13大的电流，因此，节点ND14的电位电平高速下降。另一方面，由于MOS晶体管PT13的驱动电流比MOS晶体管NT13的放电电流大，所以节点ND13的电位基本上不下降。
若充分扩大节点ND13和ND14的互补信号Sout和/Sout的电位差，则激活读出放大器激活信号PAE，由差动放大器(前置放大器)AMPP差动放大后，生成内部读出数据Q<0>(SAO、/SAO)。
当选择存储器单元为高阻抗状态的情况下，流过读出节点SI0的电流比流过该参照读出节点/SI0的电流小。因此，与上述动作相反，节点ND14的电位电平比节点ND13的电位电平低，来自前置放大器AMPP的内部读出数据Q<0>为逻辑值与低阻抗状态的存储器单元数据读出时相反的数据。
向MOS晶体管NT10和NT15提供基准电压Vref，限制其电流驱动力。在高阻抗状态的存储器单元的位线电位上升的情况下，认为利用该读出电流，向存储器单元流入电流，利用自旋注入，状态变化，高阻抗状态变化为低阻抗状态。通过对该读出电流设置上限值，即便在存储器单元为高阻抗状态，也可限制对应的位线电位上升，相应地，可防止发生存储器单元的自旋注入元件的状态变化。由此，避免由于读出电流、存储器单元的阻抗状态变化、存储数据变更等干扰问题。
另外，为了并列读出多位数据，读出电流流入共同的源极线SL。即便在一个存储器单元由于制造参数差异等，阻抗值小，驱动电流大的情况下，其驱动电流的上限也由读出放大器的电流源的MOS晶体管NT10限制。由此，可抑制选择源极线的电位上升，防止降低其它选择存储器单元的读出电流的坏影响，避免损害读出余裕等问题。
图16是模式地表示该参考电流的生成方式的图。图16中，读出放大器A0中从MOS晶体管NT15<0>提供电流I0，读出放大器A1中由MOS晶体管NT15<1>提供电流I1。这些电流源的MOS晶体管NT15<0>和NT15<1>为相同尺寸，具有相同的电流驱动特性，共同连接读出节点/SI0和/SI1，所以动作条件相同，这些电流I0和I1相等。经高阻抗状态的参考单元和低阻抗状态的参考单元，流过来自这些MOS晶体管NT15<0>和NT15<1>的电流。电流Imax流向高阻抗值Rmax的参考单元，电流Imin流向具有低阻抗值Rmin的参考单元。因此，下式成立。
I0+I1＝Imax+Imin
根据I0＝I1，作为参考电流Iref，求出下式。
Iref＝I0＝I1＝(Imax+Imin)/2
因此，作为参考电流，可生成经高阻抗状态的单元和低阻抗状态的单元流过的电流的中间值电流，可执行正确的数据读出。
图17是表示数据写入动作时的外部信号与内部信号的关系的定时图。该非易失性半导体存储装置是与外部时钟信号EXT_CLK同步动作的同步型存储器，利用来自外部的芯片使能信号EXT_CEB和外部写使能信号EXT_WEB在外部时钟信号EXT_CLK的上升沿下的状态，指定动作模式。另外，与时钟信号EXT_CLK同步，提供外部的地址信号EXT_ADD和外部写入数据EXT_DQ。
在数据写入时，在时钟周期K1中，于外部时钟信号EXT_CLK的上升沿，将外部芯片使能信号EXT_CEB和外部写使能信号EXT_WEB设定为L电平。利用该状态，将外部地址信号EXT_ADD和外部数据EXT_DQ作为地址Add和输入数据Din取入到内部，锁存，生成内部存锁地址信号WAdd_LAT和内部锁存写入数据WDin_LAT。
根据这些锁存地址信号和锁存写入数据，执行存储器单元的选择和数据的写入。即，根据地址信号，将字线WL和列选择信号CSL驱动到选择状态。在该时钟周期K1中，源极线驱动定时信号SQ为H电平，源极线被维持在L电平，如在先的图5所示，经存储器单元MC0从设定为H电平的位线BL<0>向源极线SL流过电流i(MC0)。对于存储器单元MC1，由于写入L电平数据，所以不流过电流。
接着，在时钟周期K2中，若源极线驱动定时信号SQ为L电平，则由于位线BL<0>为H电平，所以不向存储器单元MC0流入电流i(MC0)。另一方面，由于向存储器单元MC1写入L电平数据，所以从H电平的源极线SL向L电平的位线BL<1>流过电流i(MC1)。
若该时钟周期K2完成，则数据写入完成。因此，通过在只有一次的脉冲方式下从外部提供指令(EXT_CEB和EXT_WEB)，可在内部以2个时钟周期写入2位的数据。
图18是表示数据读出时的外部信号与内部信号的定时图。图18中，当数据读出时，在外部时钟信号EXT_CLK的上升沿，提供表示数据读出的读指令。在外部时钟信号EXT_CLK的上升沿，将外部芯片使能信号EXT_CEB设定为L电平，并且，将外部写使能信号EXT_WEB设定为H电平，由此来提供该读指令。
利用该读指令，在时钟周期K1，由外部的地址信号EXT_ADD，生成内部地址信号Add(0)，接着，锁存，生成锁存地址信号RAdd_LAT(0)。根据该锁存地址信号RAdd_LAT(0)，执行存储器单元的选择动作，将字线WL和列选择线CSL驱动到选择状态。另外，激活读出放大器激活信号SAE。将源极线驱动定时信号SQ维持在H电平。
在内部执行存储器单元数据的读出动作，在从时钟周期K1的末期到时钟周期K2的初期输出读出数据Dout(0)。
在时钟周期K2，若再次提供读指令，则根据地址信号Add(1)，生成锁存地址信号RAdd_LAT(1)。利用该时钟周期K2下的读指令，复位存储器单元选择动作，将字线WL和列选择信号CSL驱动到非激活状态，另外，将读出放大器激活信号SAE也驱动到非激活状态，内部暂时被驱动到复位状态。之后，根据锁存地址信号RAdd_LAT(1)，执行存储器单元选择动作，另外，激活读出放大器激活信号SAE，执行数据的读出。利用该时钟周期K2下的读指令，在从时钟周期K2的末期到时钟周期K3的初期输出数据Dout(1)。
通过在时钟信号EXT_CLK的上升沿由外部装置采样外部数据Dout(0)和Dout(1)，可与时钟信号EXT_CLK同步执行数据的读出和传输。
另外，数据读出动作可在外部时钟信号EXT_CLK的1时钟周期下进行。由此，可高速执行写入和读出。
另外，在施加写指令时，在2个时钟周期期间将字线和列选择线驱动到选择状态，另一方面，当施加读指令时，在1个时钟周期期间将字线和列选择线驱动到选择状态。这只要使用行和列解码器在施加各指令时被暂时驱动到复位状态的结构、或使用对锁存地址信号的地址变化检测信号(ATD)来控制解码器的激活/非激活的结构即可。
另外，作为生成源极线驱动定时信号SQ的结构，只要使用如下结构即可，即在使用时钟信号的情况下，当提供写指令时，在内部写使能信号ZWE激活状态下，若外部时钟信号EXT_CLK上升，则将源极线驱动定时信号SQ驱动到L电平，在基于写指令的数据写入完成时，对应于内部写使能信号ZWE的非激活，将该源极线驱动定时信号SQ驱动到H电平。另外，也可代替使用如下结构，即，利用对应于外部时钟信号EXT_CLK的内部时钟信号，将内部的写使能信号ZWE延迟1时钟周期期间，激活图10的源极线激活信号SLE，在经过1时钟周期之后，将该源极线激活信号SLE设定为非激活状态。
就地址信号而言，只要使用如下结构即可，即根据芯片使能信号，将地址缓冲器变为使能状态，生成内部地址信号，当施加各指令时，在生成内部地址信号之后，设定为锁存状态，可利用通常的时钟同步型半导体存储装置(SDRAM(同步动态随机存取存储器))等中使用的结构。
[变更例]
图19是示意表示根据本发明实施方式1的变更例的非易失性半导体存储装置的主要部分的结构图。图19所示的结构在以下方面与图12所示的结构不同。即，经反相器向位线预充电晶体管提供对应的列选择信号。即，在存储器阵列MA0中，经反相器IV00向对应于位线BL0<0>和BL0<1>的位线预充电晶体管E00和E01的栅极提供列选择信号CSL<0>，经反相器IV01向对位线BL0<2>设置的位线预充电晶体管E02提供列选择信号CSL<1>。同样，在存储器阵列MA1中，经反相器IV10向对位线BL1<0>和BL1<1>设置的位线预充电晶体管E10和E11提供列选择信号CSL<0>，向对位线BL1<2>设置的位线预充电晶体管E12提供列选择信号CSL<1>。
经接收阵列源极线激活信号SLE0的预充电驱动器PDV0，向位线预充电晶体管E00、E01、E02提供位线预充电电压BPV0。同样，经预充电电压驱动器PDV1，向位线预充电晶体管E10、E11、E12提供基于阵列源极线激活信号SLE1的位线预充电电压BPV1。利用源极线激活信号SLE与块选择信号BS和/BS各自的AND处理，生成这些阵列源极线激活信号SLE0和SLE1。
图19所示的非易失性半导体存储装置的其它结构与图12所示的结构相同，附加相同参照序号，省略其详细说明。
在图19所示的结构中，对于非选择位线，根据反相器的输出信号，位线预充电晶体管变为导通状态。例如，当列选择信号CSL<0>为选择状态时，列选择信号CSL<1>为非选择状态，利用反相器IV01和IV11，位线预充电晶体管E02和E12变为导通状态，位线BL0<2>和BL1<2>分别根据位线预充电驱动器PDV0和PDV1，向对应的位线BL0<2>和BL1<2>提供位线预充电电压VPB。
源极线激活信号SLE是与源极线驱动定时信号SQ(SQ0、SQ1)互补的逻辑电平的信号。因此，在存储器阵列MA0执行数据写入的情况下，阵列源极线激活信号SLE0以与该源极线SL的电压相同的相位变化，非选择位线BL0<2>变为与源极线SL0<0>相同的电压电平(执行列选择信号升压的情况)。另一方面，在非选择存储器阵列MA1中，块选择信号/BS为L电平，阵列源极线激活信号SLE1为L电平，位线预充电电压BPV1为接地电压电平。因此，将非选择位线固定在接地电压电平，选择列的位线BL0<1>和BL1<1>也被共同数据线LIOB<1>和LIOB<0>维持在接地电压电平。
在选择存储器阵列中，通过在数据写入时将非选择位线设为与源极线的电压相同的电压电平，可防止在将源极线设定为H电平时经非选择存储器单元流过电流，可避免非选择存储器单元写入时的干扰。
另外，该位线预充电电压BPV0和BPV1只要是电源电压Vdd电平或Vdd-Vth电平(当产生存取晶体管或列选择栅极的阈值电压Vth损失时)即可，在该字线和列选择线的电压电平为非升压的情况下，将该非选择位线的电压电平维持在电源电压Vdd-Vth电平(电压BPV0和BPV1仅要求将其H电平设定为电源电压Vdd电平)。
当数据读出时，源极线激活信号SLE为L电平，相应地，将位线预充电电压BPV0和BPV1维持在接地电压电平，将非选择位线维持在接地电压电平。由此，防止非选择位线的电位上浮，抑制经非选择存储器单元向源极线流过电流，对选择存储器单元的读出电流产生坏影响，可执行正确的数据读出。
另外，在该图19所示的变更例的结构中，数据的存取也可执行4位或8位等其它多位数据的写入/读出。
如上所述，根据本发明的实施方式1，当数据写入时，若提供写入指示，则内部在将位线电位维持在对应于写入数据的电位电平的状态下，按规定的时序使源极线电压变化，沿行方向配置源极线，在一个源极线上连接多个选择存储器单元，此时，也可并列且稳定地写入多位数据，实现高速的写入。
[实施方式2]
图20是示意表示根据本发明实施方式2的非易失性半导体存储装置的主要部分的结构图。该图20所示的非易失性半导体存储装置的结构在以下方面与图12所示的非易失性半导体存储装置不同。即，在写入驱动器电路WRD中，向NAND栅极NGA-NGD还提供源极线激活信号SLE。另外，源极线SL(SL0<0>和SL1<0>)在其两端设置源极线驱动器SDV。即，在存储器阵列MA0中，源极线SL0<0>面对其两侧设置源极线驱动器SDV01和SDV0u，另外，在存储器阵列MA1中，源极线SL1<1>面对两端设置源极线驱动器SDV11和SDV1u。该图20所示的非易失性半导体存储装置的其它结构与图12所示的非易失性半导体存储装置的结构相同，向对应的部分附加相同参照序号，省略其详细说明。
在写入周期时，如图11所示，源极线激活信号SLE从L电平上升到H电平(在时钟同步型存储器的情况下，将时钟信号的上升沿作为触发来上升)。与实施方式1的情况一样，在数据读出时，根据块选择信号/BS和BS生成参照字线解码信号RWLD0和RWLD1。根据块选择信号BS与行地址信号XAD，生成字线解码信号WLD0，根据块选择信号/BS与行地址信号XAD，生成字线解码信号WLD1。
根据块选择信号BS与行地址信号XAD和源极线激活信号SLE，生成源极线激活定时信号SQ0。根据块选择信号/BS与行地址信号XAD和源极线激活信号SLE，生成源极线激活定时信号SQ1。
图21是表示图20所示的非易失性半导体存储装置的动作的定时图。下面，参照图21，说明图20所示非易失性半导体存储装置的动作。现在，考虑选择列选择信号CSL<0>，在存储器阵列MA0中，选择位线BL0<0>的状态。
在时刻t1，根据写指令，写入使能信号ZWE变为激活状态的L电平，取入来自外部的地址和数据。图21中，示出根据“0”的数据D<0>和“1”的数据D<1>，向位线BL0<0>和BL0<1>写入数据时的动作波形。
在时刻t2，根据来自外部的地址信号，执行字线和列选择线的选择动作，将选择字线WL(WL0<0>)驱动到选择状态，另外，将列选择信号CSL<0>驱动到选择状态。由此，列选择栅极YG00和YG01变为导通状态，位线BL0<0>和BL0<1>分别连接于共同数据线LIOA<0>和LIOA<1>上。预充电指示信号PC已为非激活状态，位线变为接地电压电平的浮动状态。
源极线激活信号SLE为L电平，写入驱动器电路的NAND栅极NGA-NGD的输出信号为H电平。因此，共同数据线LIOA<0>和LIOA<1>均为L电平，将位线BL0<0>固定在L电平。
另一方面，源极线驱动定时信号SQ在时刻t2上升到L电平，利用源极线驱动器SDV01和SDV0u，将源极线SL0<0>驱动到H电平。相应地，从源极线SL0<0>经存储器单元MC00和MC01向位线BL0<0>和BL0<1>流过电流i(MC00)和i(MC01)，将被选择的写入对象的存储器单元的阻抗状态例如设定为高阻抗值Rmax的状态，执行数据“1”(L电平)的写入。
在时刻t3，在将字线WL和列选择信号CSL<0>维持在选择状态的状态下，将源极线激活信号SLE上升为H电平，相应地，将源极线驱动定时信号SQ上升到H电平。相应地，写入驱动器电路的NAND栅极NGA和NGB作为反相器缓冲器动作，共同数据线LIOA<0>和LIOA<1>被设定为对应于写入数据D<0>和D<1>的电压电平。另外，源极线SL0<0>被源极线驱动器SDV01和SDV0u设定为L电平。因此，对应于写入数据D<0>和D<1>的逻辑电平，选择地从位线向源极线流过电流。图21中，写入数据位D<0>为H电平的数据“0”，数据D<1>为L电平的数据“1”，将位线BL0<0>设定为H电平的电压电平，将位线BL0<1>设定为L电平的电压电平。因此，从位线BL0<0>向源极线SL0<0>流过电流i(MC00)，对于该存储器单元MC00，产生与在先的阻抗值变化状态相反方向的阻抗值变化，例如设定为低阻抗值Rmin的阻抗状态，执行数据“0”的写入。另一方面，位线BL0<1>与源极线SL0<0>为相同电位，不流过电流i(MC01)，将存储器单元MC01维持在高阻抗状态，设定为存储数据“1”的状态(高阻抗状态)。
因此，在数据写入周期时，一旦写入对象的存储器单元全部沿相同方向使阻抗状态变化之后，通过对应于写入数据位，调整阻抗值，即便在源极线由多个存储器单元共享的情况下，这些多个存储器单元也可在相同写入周期内执行数据的写入。
在时刻t4，数据的写入周期完成，字线WL变为非选择状态，列选择信号CSL<0>也被驱动到非选择状态。另外，源极线激活信号SLE相应地被维持在非激活状态，源极线驱动定时信号SQ维持H电平，源极线SL0<0>被维持在L电平。
在向恒定方向改写该时刻t2至时刻t3之间的写入对象之存储器单元阻抗值的情况下，存储器单元电流从源极线SL并列流向多个位线，必需大的电流。因此，设定变更该阻抗状态的方向，以在初始写入动作完成时，变化为高阻抗值Rmax的高阻抗状态。此时，已执行写入，电流难以流入移动到高阻抗状态的存储器单元。因此，可进一步向写入慢的单元(向高阻抗状态的移动速度慢的存储器单元)提供电流，可高速在具有高阻抗值Rmax的状态下设定写入对象的存储器单元的阻抗状态，实现高速写入。
另外，通过由配置于其两端侧的源极线驱动器SDViu、SDVil(i＝0、1)驱动源极线SL，可使源极线电位高速变化，并且，可等效降低源极线SL中的寄生阻抗，抑制源极线中的电压分布，执行正确的读出。因此，在数据读出时，即便在存储器单元电流经多个存储器单元流入源极线的情况下，也可抑制源极线电位的上浮，实现正确的读出。
图22是表示发生本发明实施方式2的各控制信号的部分结构一例的图。图22中，作为一例，示出非易失性半导体存储装置与外部时钟信号EXT_CLK同步动作的同步型存储器的情况的结构。
图22中，外围控制信号发生电路包含时钟缓冲器30，缓冲处理外部时钟信号EXT_CLK，生成互补内部时钟信号CLK和/CLK；指令解码器31，例如在内部时钟信号CLK的上升沿，接收来自外部的控制信号EXT_CEB和EXT_WEB，判定是否指定写入模式；地址锁存器32，根据来自外部的芯片使能信号EXT_CEB和来自外部的地址信号EXT_ADD，与时钟信号CLK同步，取入地址信号，锁存；2时钟传输电路33，与互补时钟信号CLK和/CLK同步，在2个时钟周期期间传输来自指令解码器31的写入指示信号WU；内部写使能信号发生电路34，生成响应于来自指令解码器31的写入指示信号WU的激活被激活、并且响应于来自2时钟传输电路33的复位信号RST的激活非激活的写使能信号ZWE；和延迟电路35，将来自内部写使能信号发生电路34的写使能信号ZWE延迟1时钟周期，生成源极线激活信号SLE。
延迟电路35包含转接栅极35a，根据补充的时钟信号/CLK，传递写使能信号ZWE；反相器35b，反转经转接栅极35a传输的信号；转接栅极35c，当时钟信号CLK为H电平时导通，传递反相器35b的输出信号，生成源极线激活信号SLE；与反相器35b一起构成反相器锁存器的反相器35d；反相器35e，反转源极线激活信号SLE，生成补充的源极线激活信号/SLE；和复位用晶体管35f，根据来自2时钟传输电路33的复位信号RST，将反相器35b的输出复位至接地电压电平。
该延迟电路35当时钟信号/CLK为H电平时，取入写使能信号ZWE，当时钟信号CLK为L电平时，将该取入的写使能信号反转后输出。
外围控制信号发生电路还包含块解码器36，解码来自地址锁存器32的锁存地址Add_LAT中包含的块地址BAD，并生成块选择信号BS、/BS；源极线解码电路37，根据块选择信号BS、/BS、锁存地址Add_LAT中包含的行地址信号XAD和补充的源极线激活信号/SLE，生成源极线驱动定时信号SQ；字线解码电路38，根据块选择信号BS、/BS和锁存地址Add_LAT中包含的行地址信号XAD，生成字线解码信号WLD；和参考字线解码器39，根据块选择信号BS、/BS和写使能信号ZWE，生成参考字线解码信号RWLD0、1。
源极线解码电路37和字线解码电路38具备NAND型解码器的结构，生成选择状态为L电平的信号。源极线解码电路37当源极线激活信号/SLE为H电平时被使能，执行解码动作，生成源极线驱动定时信号SQ。字线解码电路38在写入周期时和读出周期时，执行字线地址(XAD)的解码动作，生成字线解码信号WLD。仅对块选择信号BS、/BS指定的存储器阵列激活这些源极线驱动定时信号SQ和字线解码信号WLD。参考字线解码器39当写使能信号ZWE为非激活状态的数据读出模式时，根据块选择信号BS和/BS，将对应于非选择存储器阵列的参考源极线解码信号WRLD0、1驱动到选择状态。
图23是表示图22所示外围电路的动作的定时图。下面，参照图23来说明数据写入时的外围电路的动作。在时钟周期K10，提供表示数据写入的写指令，将来自外部的芯片使能信号EXT_CEB和来自外部的写使能信号EXT_WEB设定为L电平，另外，提供来自外部的地址信号EXT_Add。根据该写指令和来自时钟缓冲器30的时钟信号CLK，指令解码器31执行解码动作，以只有一次脉冲的方式生成写入指示信号WU。根据该写入指示信号WU，内部写使能信号发生电路34变为设置状态，写使能信号ZWE下降为L电平。另一方面，2时钟传输电路33在时钟信号CLK为H电平期间，将该写入指示信号WU取入内部，根据时钟信号CLK和/CLK，执行传输动作。
地址锁存器32根据来自外部的芯片使能信号EXT_CEB，将提供的地址锁存到时钟信号CLK的上升沿，在内部生成锁存地址信号Add_LAT。
根据该锁存地址信号Add_LAT，块解码器36生成块选择信号BS和/BS，指定存储器阵列之一。另外，与之并行，字线解码器38执行解码动作，将对应于选择行的字线解码信号WLD驱动到选择状态。
延迟电路35在时钟信号CLK上升时，传递反相器35b的输出信号。在该时刻，由于时钟信号/CLK为L电平，所以传输栅极35a为非导通状态，其内部状态为基于复位用晶体管35f的复位状态，源极线激活信号SLE为L电平。另一方面，来自反相器35e的补充源极线激活信号/SLE为H电平，源极线解码电路37执行解码动作，将对应选择行的源极线驱动定时信号SQ驱动到选择状态的L电平。
在时钟周期K10，若时钟信号CLK下降至L电平，则传输电路35中传输栅极35a变为导通状态，将L电平的写使能信号ZWE取入到内部，反相器35b的输出信号变为H电平。在该状态下，时钟信号CLK为L电平，传输栅极35c为非导通状态，在该时钟周期K10期间，源极线激活信号SLE为L电平。
在时钟周期K11，若时钟信号CLK上升为H电平，则传输电路35中传输栅极35c导通，根据反相器35b的输出信号，将源极线激活信号SLE驱动到H电平。此时，2时钟传输电路33在内部执行传输动作，复位信号RST为非激活状态。若该源极线激活信号SLE变为H电平，则补充的源极线激活信号/SLE变为L电平，非激活源极线解码电路37，将源极线驱动定时信号SQ驱动到H电平的非选择状态。
在时钟周期K12，若时钟信号CLK上升为H电平，则2时钟传输电路33完成写入指示信号WU的传输动作，复位信号RST上升到H电平，内部写使能信号发生电路34变为复位状态，写使能信号ZWE变为非激活状态的H电平。另外，根据复位信号RST，复位用晶体管35f(传输电路35内)导通，将反相器35b的输出信号复位到L电平。此时，根据时钟信号CLK，传输栅极35c为导通状态，源极线激活信号SLE变为L电平，另外，补充的源极线激活信号/SLE被驱动到H电平。
字线解码电路38和参考字线解码电路39也变为非激活状态，字线解码信号WLD被驱动到非选择状态。作为执行该源极线解码电路37和字线解码电路38的激活/非激活的结构，可利用如下结构，即在数据写入和读出时，利用取内部写使能信号ZWE和内部读使能信号的逻辑或的信号，执行这些源极线解码电路37和字线解码电路38的复位动作。
另外，也可代之以根据检测地址锁存器32的锁存地址信号Add_LAT之转变的地址变化检测信号(ATD)，执行源极线解码电路37和字线解码电路38及参考字线解码电路39的复位。
通过利用图22所示的外围控制信号发生电路，均可实现如下结构，即在数据写入周期时，无论写入数据位的逻辑值如何，均在将内部的共同数据线设定为L电平之后，将源极线驱动为H电平，对于写入对象的存储器单元，从源极线向位线流过电流，例如设定为高阻抗状态，接着，将源极线驱动到非选择状态，对应于写入数据，选择地经存储器单元从位线向源极线流过电流。
上述说明中，在写入周期中，初始写入动作将存储器单元驱动到高阻抗状态。但是，该写入周期也可相反。即，在写入周期的前半期间，在将写入对象的存储器单元设定为低阻抗状态之后，在后半期间，对应于写入数据，将存储器单元从低阻抗状态设定为高阻抗状态。
在数据读出时，写使能信号ZWE为非激活状态的H电平，源极线激活信号SLE处于L电平的非激活状态。因此，补充的源极线激活信号/SLE为H电平，源极线解码电路37为非激活状态，源极线驱动定时信号SQ被固定在L电平。另一方面，字线解码电路38根据提供的行地址信号(XAD)执行解码动作，同样，参考字线解码电路39执行解码动作(根据块选择信号，将对应于非选择存储器阵列的参考字线驱动到选择状态)。
将包含于来自地址锁存器32的锁存地址信号Add_LAT中的列地址信号YAD提供给包含于未图示的列选择电路中的列解码器，生成列选择信号。
在图20所示的存储器阵列结构中，将非选择的位线设定为接地电压电平的浮动状态。但是，如在先的实施方式1的变更例所示，也可将非选择的位线维持在与选择行的源极线相同的电压电平。这可通过将在先的变更例1的结构适用于图20所示的结构中来容易地实现。
如上所述，根据本发明实施方式2，在存储器单元写入时，在将写入对象的存储器单元设定为规定的阻抗状态之后，对应于写入数据，选择地经存储器单元流过电流，与实施方式1一样，可对共享源极线的存储器单元在1写入周期中并列地执行数据写入，实现高速写入。
[实施方式3]
图24是示意表示根据本发明实施方式3的非易失性半导体存储装置的主要部分的结构图。图24中，示出对一个存储器阵列MA执行数据写入/读出的结构。
图24所示的结构在以下方面与图4所示的存储器阵列的结构不同。即，沿字线延伸方向对齐配置源极线驱动器SDV0和SDV1。对应于等于数据写入/读出单位的位宽度的2列位线来配置源极线。图24中，配置源极线SL<0>和SL<1>。源极线SL<0>和SL<1>分别包含沿列方向(位线延伸方向)与位线BL平行配置的干线部分MSL；和支线部分SSL，对应于等于读出/写入数据位宽度的列，与字线WL平行排列，且连结于干线部分MSL上。
对每个字线、即每个存储器单元行配置该支线部分SSL。因此，当选择源极线SL<0>时，存储器单元MC0和MC1根据干线部分MSL和支线部分SSL，设定其存取晶体管的源极电位。同样，当选择源极线SL<1>时，利用该干线部分MSL和支线部分SSL，设定存储器单元MC2和MC3的存取晶体管的源极电位。
代替在先实施方式1和2中的行地址信号，根据列地址信号(YAD)，与列选择信号CSL一样，生成提供给选择源极线SL<0>和SL<1>的源极线驱动器SDV0和SDV1的源极线驱动定时信号SQ0和SQ1(定时控制与实施方式1和2一样；非易失性半导体存储装置并行提供行地址信号和列地址信号)。
图24中，共同数据线LIO<1>和LIO<0>被结合于写入/读出电路40上。该写入/读出电路40如在先的实施方式1和2所示，包含写入驱动器电路WRD和读出放大器A0和A1，根据写入数据D<0>和D<1>，驱动共同数据线LIO<1>和LIO<0>，另外，在读出时，根据该共同数据线LIO<0>和LIO<1>上流过的电流，生成2位读出数据Q<0>和Q<1>。
图24所示的非易失性半导体存储装置的其它结构与图4所示的存储装置的结构一样，向对应的部分附加相同的参照序号，并省略其详细说明。
在图24所示结构的情况下，对多个位线配置源极线的主干线部分MSL，与对各位线配置源极线的情况相比，可降低存储器单元的布局面积。
另外，从选择存储器单元的源极线分离非选择存储器单元的源极线，可抑制写入和读出时的干扰。即，作为一例，在选择源极线SL<0>的情况下，仅对于存储器单元MC0和MC1，其源极电位变化，存储器单元MC2和MC3的源极电位被维持在非选择状态。因此，可避免经存储器单元MC0和MC1流过的电流经源极线流入这些存储器单元MC2和MC3。
在位线预充电电路BPK中，预充电晶体管E0-E3可将非选择位线维持在浮动状态，另外，非选择位线也可将对应的预充电晶体管设为导通状态，固定在接地电压电平。通过使用列选择信号CSL的反转信号，控制预充电晶体管的栅极电位，可将非选择位线维持在接地电压电平。在将该非选择位线固定在接地电压电平的情况下，当选择源极线时，可抑制源极线与位线之间的电容耦合引起的非选择位线的电位上浮，可抑制非选择存储器单元中由于该电容耦合噪声而流过泄漏电流，可进一步确实地避免干扰的发生。
如上所述，根据本发明实施方式3，利用沿方向延伸的干线部分和相对存取单位的存储器单元设置、沿行方向延伸的支线源极线部分构成源极线，可抑制非选择存储器单元在写入/读出时的干扰。
另外，对多个位线沿位线方向平行配置源极干线部分，与对各存储器单元列沿列方向配置源极线的结构相比，可降低存储器单元的布局面积。
[实施方式4]
图25是示意表示根据本发明实施方式4的非易失性半导体存储装置的存储器单元的平面布局图。图25中，沿行方向(字线延伸方向)和列方向(位线延伸方向)对齐配置形成两个存储器单元的激活区域AR。该激活区域AR形成为列方向上长的矩形形状，在行和列方向上，由未图示的分离区域分离激活区域AR。
沿行方向，与激活区域AR交叉地配置源极线SL1和SL2。这些源极线SL1和SL2分别利用源极线触点SCN与激活区域AR的杂质区域电连接。分别夹持源极线SL1和SL2地配置字线。即，将字线WL0和WL1配置在源极线SL1的两侧，将字线WL2和WL3配置在源极线SL2的两侧。
在各个激活区域AR中，在该字线WL(WL0-WL3)上部，形成可变阻抗元件的下部电极EL和自旋注入元件SP。该自旋注入元件SP经位线触点BCN电结合于对应的位线BL(BL0-BL3)上。位线BL(BL0-BL3)配置成分别沿列方向连续地与激活区域AR重合。
自旋注入元件SP配置成其长轴方向为与位线BL(BL0-BL3)平行的方向。自旋注入元件SP的长轴方向为所谓的易磁化轴，若沿该方向施加磁场，则有可能产生磁化反转。但是，经位线BL流过的电流感应的磁场是自旋注入元件SP的短轴(短的轴)方向，生成所谓的难磁化方向的磁场。因此，即便因流过位线BL的电流产生磁场，也可抑制该感应磁场引起的存储器单元中的磁化方向的旋转。
图26是示意表示沿图25所示的L26-L26的截面构造的图。图26中，激活区域AR形成于P型基板区域50中。在该P型半导体基板区域50表面中，间隔形成N型杂质区域51a、51b和51c。激活区域AR通过元件分离区域52a和52b与形成于邻接激活区域中的杂质区域51d和51e分离。在杂质区域51a和51b之间，配置形成字线WL0的栅极线，在杂质区域51b、51c之间的基板区域表面上，配置构成字线WL1的栅极线。
杂质区域51b经源极线触点SCN电连接于形成源极线SL1的第1金属布线上。杂质区域51a和51c分别经插头54结合于相对对应的可变阻抗元件设置的中间层IRL上。该中间层IRL分别结合在对应的可变阻抗元件的下部电极(跨接层)LS上。在该下部电极层EL上部，设置自旋注入元件SP。该自旋注入元件SP包含两个强磁性层和位于这些强磁性层之间的非磁性层。自旋注入元件SP的上部电极经位线触点BCN结合于形成位线BL0的第2金属布线上。
如图26所示的截面构造所示，通过由沿列方向邻接的两个存储器单元MC共享源极线SL(SL1、SL2)，可降低源极线触点SCN的数量，相应降低存储器单元的布局面积。另外，激活区域AR形成为列方向长的矩形形状，为单纯的形状，可根据开放位线方式来高密度地配置存储器单元MC。
在该源极线共享结构中，为了降低位线的寄生电容，使连接于位线上的存储器单元的数量(位线触点的数量)比结合于字线上的存储器单元(自旋注入元件)少。
图27是表示对应于图25所示存储器单元平面布局的电气等效电路的图。图27中，位线BL0-BL3沿列方向延伸配置，在与这些位线BL0-BL3交叉的方向上，配置字线WL0-WL3。另外，在字线WL0和WL1之间配置源极线SL1，在字线WL2和WL3之间配置源极线SL2。存储器单元MC包含经位线触点BCN连接于对应位线上的可变阻抗元件VR、和响应于对应字线上的信号、将可变阻抗元件VR结合于对应源极线上的存取晶体管AT。源极线SL(SL1、SL2)的两侧的存储器单元经共同的源极线触点SCN结合于该源极线SL(SL1、SL2)上。
字线WL0-WL3分别被字线驱动器WDV0-WDV3驱动，源极线SL1和SL2分别被源极线驱动器SDV1和SDV2驱动。源极线驱动器SDV1和SDV2与字线驱动器WDV0-WDV3相对配置，另外，也可在源极线两端部相对配置源极线驱动器。
如图27所示，对2列存储器单元配置1个源极线SL，可降低源极线驱动器的数量，使电路的布局变容易。
在激活区域沿列方向邻接的存储器单元之间，设置元件分离区域52a、52b，由此，执行激活区域AR的分离。但是，在该元件分离区域52a和52b中，在形成字线WL0、WL1时，配置同层的栅极线，对这些字线和栅极线自整合地执行形成激活区域的杂质注入，将该激活区域分离用栅极线始终固定在接地电压电平。在该结构的情况下，可利用所谓的场平面线来执行元件分离，不必形成激活区域AR列方向的分离区域，可在列方向上密度更高地配置存储器单元。
(变更例1)
图28是示意表示本发明实施方式4的变更例1的存储器单元配置之平面布局的图。图28中，分别与位线BL0-BL3平行地配置形成存储器单元晶体管的激活区域ARL。该激活区域ARL沿列方向连续延伸，共同设置于配置成1列的存储器单元MC中。
通过沿列方向连续延伸将该激活区域ARL形成为带状，不必分离存储器单元间的激活区域用的区域，容易布图，另外，可抑制发生照相制版、曝光工序中的存储器单元激活区域端部的形状变动，可改善制造加工的合格率。
沿与位线BL(BL0-BL3)正交的方向，以规定间隔连续配置源极线SL0-SL3。源极线SL(SL0-SL3)在与激活区域ARL的交叉部，由源极触点SCN电连接于对应的激活区域的杂质区域上。
在邻接源极线之间，沿行方向连续延伸地配置2条栅极线。栅极布线G0-G5中，配置在邻接源极线之间的栅极线构成共同的字线。即，图28中，栅极线G0和G1构成字线WL0，栅极线G2和G 3构成字线WL1，栅极线G4和G5构成字线WL2。与位线BL(BL0-BL3)平行地形成矩形形状的可变阻抗元件的下部电极EL(跨接层LS)。在该下部电极层EL上部，形成自旋注入元件SP，该自旋注入元件SP经位线触点BCN电连接于对应的位线上。
在图28所示的布局中，自旋注入元件的长轴方向为位线的延伸方向，可抑制存储器单元的磁化方向因位线电流产生的感应磁场而旋转。
另外，通过在可变阻抗元件的行方向上与字线并行驱动两侧的字线，可从一个位线经存储器单元在配置于两侧的源极线之间流过电流。因此，存储器单元与同在可变阻抗元件上并列连接存取晶体管的结构等效，可将存取晶体管的沟道宽度(W)设定为2倍，可在数据写入时流过大的电流，可稳定执行写入动作。另外，可高速执行读出动作。
另外，通过使经存储器单元流向源极线SL的电流左右分散，可降低经一个源极线流过的电流，可抑制写入时泄漏电流流向非选择存储器单元，可抑制写入/读出时的干扰。
另外，由于可降低流过源极线SL的电流，所以相应地可降低源极线电流感应的磁场强度，抑制该源极线电流产生的感应磁场对存储器单元的磁化的影响，可抑制源极线电流感应磁场产生的干扰。
图29是示意表示沿图28所示线L29-L29的截面构造的图。图29中，在P型半导体基板区域60表面中，间隔形成N型杂质区域61a、61b和61c，在这些杂质区域61a和61c外侧的区域中，还分别形成杂质区域61d和61e。杂质区域61a和61c分别经源极线触点SCN电连接于形成源极线SL1和SL2的第1金属布线上。另一方面，杂质区域61b、61d和61e分别经插头62结合于第1金属布线的中间层IRL上。在该中间层IRL上形成可变阻抗元件，该可变阻抗元件包含下部电极层EL与形成于其上部的自旋注入元件SP。自旋注入元件SP经位线触点BCN电连接于构成位线BL0的第2金属布线上。
杂质区域61a-61d是包含于相同激活区域(ARL)中的杂质区域。在邻接区域间的基板区域上，分别形成栅极布线。图29中，在杂质区域61d和61a之间的基板区域表面上，配置栅极布线G1，在杂质区域61a和61b之间的基板区域表面上，配置栅极线G2。在杂质区域61b和61c之间的基板区域表面上，配置栅极线G3，在杂质区域61c和61e之间的基板区域表面上，配置栅极线G4。栅极线G1构成字线WL0，栅极线G2和G3构成字线WL1，栅极线G4构成字线WL2。
如图29所示，源极线SL1由连接于字线WL0和WL1上的存储器单元共享，另外，源极线SL2由连接于字线WL1和WL2上的存储器单元共享。
当从位线BL0经位线触点、自旋注入元件SP和下部电极层EL向杂质区域61b流过电流时，如图29中虚线所示，由于栅极线G2和G3被并行驱动为选择状态，所以在杂质区域61b与杂质区域61a和61c之间，形成沟道，来自位线BL0的电流被分流到源极线SL1和SL2。
图30是表示图28和图29所示存储器单元配置的电气等效电路的图。图30中，位线BL0-BL3沿列方向连续延伸配置，栅极线G0-G5沿行方向连续延伸配置，对每2条栅极线配置源极线SL0、SL1、SL2和SL3。栅极线G0和G1被字线驱动器WDV0并行驱动，栅极线G2和G3被字线驱动器WDV1并行驱动。栅极线G4和G5被字线驱动器WDV2并行驱动。另一方面，源极线SSL0、SL1、SL2和SL3分别被源极线驱动器SDV0、SDV1、SDV2和SDV3驱动。分别向该字线驱动器WDV0-WDV2提供字线解码信号WLD0-WLD2。
另一方面，源极线SL0-SL3分别被源极线驱动器SDV0-SDV3驱动。分别向源极线驱动器SDV0-SDV3提供源极线驱动定时信号SQ0-SQ3。当数据写入时，将配置于对应的源极线两侧的字线之一驱动为选择状态时，这些源极线驱动定时信号SQ0-SQ3被驱动为选择状态。
存储器单元MC包含经位线触点BCN连接于对应位线上的可变阻抗元件VR；和经插头62连接于可变阻抗元件VR上、分别连接于分别经源极线触点SCN配置于两侧的源极线SL上的存取晶体管ATa和ATb。因此，对一个可变阻抗元件VR并列配置存取晶体管ATa和ATb，将两侧的源极线驱动到选择状态，由此等效地将存储器单元的存取晶体管的沟道宽度设为2倍，驱动大的电流。
图31是表示对该变更例的阵列布局之源极线驱动电路的结构一例的图。图31中，代表性地示出生成源极线驱动定时信号SQi、SQi+1和SQi+2的部分结构。其中，i为非负的整数。
图31中，源极线驱动电路包含NAND型解码电路NGDi，对应源极线SLi设置，解码行地址信号XAD；NAND型解码电路NGDi+1，对应源极线SLi+1设置，解码行地址信号XAD；和NAND型解码电路NGDi+2，对应源极线SLi+2设置，解码行地址信号XAD。向这些NAND型解码电路NGDi-NGDi+2提供行地址信号XAD的不同位的组合，分别生成对应于字线解码信号WLDi、WLDi+1和WLDi+2的信号。
源极线驱动电路还包含AND型解码电路AGDi，接收NAND型解码电路NGDi与未图示的前级解码电路(NGDi-1)的输出信号，生成源极线驱动定时信号SQi；AND型解码电路AGDi+1，接收NAND型解码电路NGDi与NGDi+1的输出信号，生成源极线驱动定时信号SQi+1；和AND型解码电路AGDi+2，接收NAND型解码电路NGDi+1和NGDi+2的输出信号，生成源极线驱动定时信号SQi+2。对应于写入时的源极线电位变化时序，选择地向这些AND型解码电路AGDi、AGDi+1和AGDi+2提供源极线激活信号SLE或/SLE。
图32是模式地表示选择字线与选择源极线的对应的图。下面，参照图32，说明图31所示源极线驱动电路的动作。现在，考虑选择源极线SLi的情况。此时，来自NAND型解码电路NGDi的解码信号WLDi变为L电平。相应地，来自AND型解码电路AGDi的源极线驱动定时信号SQi变为L电平的选择状态(其中，这里未考虑源极线选择激活信号SLE和/SLE的作用)。
NAND型解码电路NGDi+1和NGDi+2的输出信号为H电平。根据L电平的字线解码信号WLDi，来自AND型解码电路AGDi+1的源极线驱动定时信号SQi+1变为L电平，还选择源极线SLi+1。AND型解码电路AGDi+2的两个输入均为H电平，源极线SLi+2被维持在H电平的非选择状态。
因此，如图32所示，当选择字线WLi时，并行选择源极线SLi，当选择该源极线SLi时，也选择邻接源极线SLi+1。同样，当选择字线WLi+1时，选择源极线SLi+1，对应于选择该源极线SLi+1时，选择邻接源极线SLi+2。同样，当选择字线WLi+2时，选择源极线SLi+2，另外，根据该选择源极线SLi+2，选择邻接于上位侧的未图示的源极线(SLi+3)。
通过利用该图31所示源极线驱动电路的结构，可在数据写入时，将中间夹持选择字线的源极线的对驱动到选择状态。
另外，构成相同字线的栅极线由共同的字线驱动器驱动。但是，这些栅极线也可分别由栅极线驱动器驱动，向对应构成相同字线的栅极线的栅极线驱动器提供共同的解码信号WLD。
如上所述，根据发明实施方式4的变更例1的结构，在构成字线的栅极布线两侧配置源极线，在构成该字线的栅极线之间，配置可变阻抗元件。因此，一个存储器单元中并列连接存取晶体管，可增大晶体管的电流驱动力，在数据写入时流过大的写入电流，稳定地执行写入动作。另外，形成沿列方向排列的存储器单元的晶体管之激活区域沿列方向形成为带状，布图变容易，另外，元件间不必设置存储器单元分离区域，可高密度配置存储器单元，另外，布图容易，可改善制造加工的合格率。
(变更例2)
图33是示意表示根据本发明实施方式4的变更例2的存储器单元的布局图。该图33所示的存储器单元的布局在配置上在以下方面与图25所示的存储器单元的布局不同。即，源极线SL包含沿列方向连续延伸的干线部分MSL和对多列的存储器单元对每行配置的支线部分SSL。这些支线部分SSL经源极线触点SCN结合于对应多列的存储器单元的各存储器单元的源极杂质区域上。支线部分SSL按多位单位在行方向上分离。
该图33所示的存储器单元的其它布局除上述源极线配置外，与图25所示的存储器单元的布局相同，向对应的部分附加相同的参照序号，并省略其详细说明。
图34是示意表示沿图33所示线L34-L34的截面构造的图。图34中，在半导体基板区域70表面中，间隔配置n型杂质区域71a和71b。这些杂质区域71a和71b是对不同列配置的激活区域AR的杂质区域。这些杂质区域71a和71b分别经源极线触点SCN结合于支线部分SSL上。该支线部分SSL与主源极线部分MSL结合。主源极线部分MSL与支线源极线部分SSL在图34中由同一布线层的布线形成并连结。但是，这些主源极线部分MSL与支线部分SSL也可由不同布线层的布线形成。
图35是表示图33所示存储器单元的布局的电气等效电路的图。图35中，与位线BL(BL0-BL3)平行地配置源极线SL(主干线部分MSL)。在存储器单元各行中，于字线间的区域配置源极线支线部分SSL，分别经源极触点SCN结合于对应存储器单元的存取晶体管的源极区域上。根据源极线驱动定时信号SQ，由源极线驱动器SDV驱动源极线SL。
如图35所示，在由源极线驱动器SDV将一个源极线SL驱动到选择状态的情况下，各存储器单元行中4列存储器单元的存取晶体管之源极区域的电位变化。但是，仅就选择行而言，由于存储器单元的存取晶体管AT为导通状态，所以仅选择行和选择列的存储器单元中在位线BL(BL0-BL3)与源极线SL之间流过电流。
另外，源极线的支线部分SSL被邻接行的存储器单元共享，另外，对多个列仅沿列方向延伸配置1条源极线SL，可取得与在先的实施方式3的各行中对2位存储器单元配置主源极线的结构一样的效果。
在图35所示的结构中，根据字线地址(行地址)，分别由字线驱动器WDV0-WDV3将字线WL0-WL3驱动到选择状态。根据列地址信号，源极线驱动器SDV将选择列的源极线SL(干线部分MSL和支线部分SSL)驱动到选择状态。由此，可对选择行和选择列的存储器单元执行数据的写入。
另外，激活区域AR沿列方向的截面构造与在先的图26所示的截面构造一样(配置支线部分SSL来代替源极线SL)。
(变更例3)
图36是示意表示根据本发明实施方式4的变更例3的存储器单元的布局图。该图36所示的存储器单元的布局在以下方面与图28所示的存储器单元的布局不同。即，对4列存储器单元沿列方向平行配置源极线SL(干线部分MSL)。各存储器单元行邻接于字线沿行方向配置支线部分SSL，该支线部分SSL经源极线触点SCN与对应的激活区域ARL的杂质区域电连接。
图36所示的存储器单元的布局的其它结构与图28所示的存储器单元的布局相同，向对应的部分附加相同的参照序号，并省略其详细说明。
在该图36所示的结构中，仅对多个列沿列方向直线延伸共同配置一个源极线SL(干线部分MSL)，可抑制存储器单元阵列的布局面积的增大。
另外，与在先的变更例2的情况一样，与构成字线的栅极线G(G0-G5)平行地配置支线部分SSL，选择行的选择列的存储器单元的位线与源极线之间可流过电流。
另外，仅对并行存取的存储器单元配置连接支线部分SSL，可防止对选择行和非选择列的存储器单元流过源极电流，抑制写入/读出时的干扰的发生。
在图36所示的存储器单元的布局的截面构造中，列方向上邻接的存储器单元的截面构造与在先的图29所示的存储器单元的截面构造相同，另外，沿支线部分的截面构造与图30所示的截面构造相同。
图37是表示图36所示存储器单元布局的电气等效电路的图。该图37所示的电气等效电路在以下方面与图30所示的存储器单元阵列的结构不同。即，在位线BL1和BL2之间，配置传递源极线驱动器SDV的输出信号的源极线SL(干线部分MSL)。在邻接于各字线的区域中，沿行方向配置源极线支线部分SSL，经源极线触点SCN与各存取晶体管的源极区域结合。图37所示的存储器单元阵列的其它结构与图30所示的存储器单元阵列的结构相同，向对应的部分附加相同的参照序号，并省略其详细说明。
在图37所示的结构中，当选择字线WL0时，选择源极线SL。此时，存储器单元各行中，将源极线支线部分SSL驱动到选择状态。但是，非选择行中，字线为非选择状态，存取晶体管为非导通状态。因此，即便将源极线支线部分SSL0-SSL3全部驱动到选择状态，也经连接于构成字线WL0的栅极线G0和G1上的存储器单元，在源极线支线部分SSL0和SSL1之间流过存储器单元电流。即便向源极线支线部分SSL2和SLL3分流来自支线部分SSL0和SSL1的电流，对应存储器单元的存取晶体管也为非导通状态，不对非选择存储器单元产生任何坏影响。
另外，在图37所示的结构的情况下，提供给源极线驱动器SDV的源极线驱动定时信号SQ可根据列地址信号YAD来生成。即，根据同时选择4位存储器单元的列选择信号与源极线激活信号(SLE或/SLE)，可生成源极线驱动定时信号SQ，与图30所示的存储器单元的配置相比，可简化生成源极线驱动定时信号SQ的解码器部分的结构(不要求对应于选择行来驱动2条源极线)。
另外，在上述变更例2和变更例3中，示出4位单位下的数据存取(写入/读出)的结构。但是，与实施方式2一样，也可以2位存储器单元单位来存取数据，或者以8位或16位单位来存取数据。对应于并行存取的存储器单元的位数，使源极线支线部分SSL沿行方向延伸。
在变更例1-3中，对应于实施方式1或2来设定位线预充电的对应和源极线的电位变化时序。另外，也可对这些实施方式4所示的存储器单元的布局来适用实施方式3所示的结构。
如上所述，根据本发明的实施方式4，存储器单元中对可变阻抗元件并列配置存取晶体管，可增大经存储器单元的存取晶体管流过的电流量，可提供写入时所需的电流，即便在低电源电压下也可高速稳定地执行写入。
本发明通过适用于利用自旋注入来设定存储器单元自由层的磁化方向的自旋注入MRAM中，可高速且稳定地执行数据写入。作为非易失性半导体存储装置，也可适用于非易失性半导体存储装置单体中。另外，通过适用于集成化在与其它处理器等相同的半导体芯片上的系统芯片存储器，可实现以低功耗稳定存储数据的存储器，可改善系统性能。
在上述说明中，说明利用自旋注入来设定磁化方向的存储器。但是，使施加于位线与源极线之间的电压脉冲的极性变化、确定可变阻抗元件的阻抗值的阻抗性RAM(RRAM)也可适用本发明。
虽然详细说明示出本发明，但这仅是示例，不是限定，应该理解，发明的精髓和范围由下述的权利要求范围来限定。

Claims (19)

1.一种非易失性半导体存储装置，其特征在于，
具备：
多个存储器单元，排列成矩阵状，分别具有对应于存储数据来设定阻抗值的存储部；
多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；
多个源极线，对应于各存储器单元行来配置，分别连接对应行的存储器单元；
写入电路，在数据写入时，向选择列的位线传递对应于写入数据的电压；和
源极线驱动电路，在所述数据写入时，以规定的时序向第1和第2电压电平驱动选择行的源极线，
对应于经对应存储器单元流过所述选择列的位线和所述选择行的源极线之间的电流，设定所述对应的存储器单元的所述存储部的阻抗值。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述写入电路并列写入多位数据，
所述非易失性半导体存储装置还具备：列选择电路，其并行选择与所述写入数据的位宽相同数量的多个列，
所述源极线驱动电路以所述规定的时序，驱动所述多个选择列的存储器单元的共同的源极线。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述源极线驱动电路从两端部驱动选择行的源极线。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述源极线被配置成由邻接列的存储器单元共享。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
各所述存储器单元还具备：导通时、将对应存储部结合在对应源极线上的存取晶体管，
所述非易失性半导体存储装置还具备：
多个字线，其对应于存储器单元行来设置，分别连接对应行的存储器单元的存取晶体管；和
字线选择驱动电路，向选择状态驱动所述选择行的字线，
将所述字线选择驱动电路配置在行方向上与所述源极线驱动电路相对的部分中。
6.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
各所述存储器单元还具备：导通时、将对应存储部连接于对应源极线上的第1和第2存取晶体管，
所述非易失性半导体存储装置还具备：
多个第1栅极线，其对应于存储器单元行来设置，分别连接对应行的存储器单元的第1存取晶体管；
多个第2栅极线，其对应于存储器单元行来设置，分别连接对应行的存储器单元的第2存取晶体管；和
字线选择驱动电路，均向选择状态驱动所述选择行的第1和第2栅极线，
一个字线由对应行的第1和第2栅极线构成。
7.根据权利要求6所述的非易失性半导体存储装置，其特征在于：
在列方向上交互配置第1和第2栅极线的组与源极线，
所述源极线驱动电路并行驱动分别邻接于选择行的第1和第2栅极线的源极线。
8.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
配置所述存储器单元，使沿行方向排列的存储部的数量比沿列方向排列的存储部的数量多。
9.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
各所述存储器单元还具备：导通时、将对应存储部结合在对应源极线上的存取晶体管，
所述非易失性半导体存储装置还具备：
多个字线，其对应于各存储器单元行来配置，分别连接对应行的存储器单元的存取晶体管；和
字线驱动电路，向比所述源极线选择驱动电路和写入电路可提供的高电平电压还高的电压电平的选择状态驱动选择行的字线。
10.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述源极线选择驱动电路将非选择状态的源极线维持在对应于低电压逻辑电平的电压电平。
11.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备：
写入数据线，传输来自所述写入电路的写入数据；
多个列选择栅极，对应于各位线设置，在导通时，将对应的位线结合在所述写入数据线上；和
列选择信号生成电路，生成根据地址信号、将对应于选择列的列选择栅极变为导通状态的列选择信号，
将该列选择信号设定成比选择时提供给所述源极线和位线的电压电平高的电压电平。
12.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备：位线电压设定电路，在数据写入模式时，将非选择的位线设定为对应于选择行的源极线电压的电压电平。
13.一种非易失性半导体存储装置，其特征在于，
具备：
多个存储器单元，排列成矩阵状，分别具有对应于存储数据来设定阻抗值的存储部；
多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；
多个源极线，对应于各存储器单元行来配置，分别连接对应行的存储器单元；
列选择电路，在数据写入时，并行选择与多位写入数据的位宽相等数量的列；
写入电路，在所述数据写入时，无论所述写入数据位的值如何，都向该多个选择列的位线传递第1电压，之后，并行传递对应于所述写入数据位的电压；和
源极线驱动电路，在所述数据写入时，以规定的时序向第2电压电平和所述第1电压电平驱动选择行的源极线，
对应于经对应存储器单元流过所述选择列的位线和所述选择行的源极线之间的电流，设定所述存储部的阻抗值，与所述写入电路传递所述第1电压并行，所述源极线驱动电路传递所述第2电压，将选择存储器单元的存储部设定为对应于预定逻辑电平的阻抗状态。
14.根据权利要求13所述的非易失性半导体存储装置，其特征在于：
还具备：位线电压设定电路，当所述源极线驱动电路传递所述第2电压时，将非选择位线设定为对应于所述选择源极线的电压电平的电压电平。
15.一种非易失性半导体存储装置，其特征在于，
具备：
多个存储器单元，排列成矩阵状，分别具有根据存储数据来设定阻抗值的存储部；
多个位线，对应于各存储器单元列来配置，分别连接对应列的存储器单元；
多个源极线，配置成分别由多个列的存储器单元共享；
源极线驱动电路，在数据写入时，以规定时序使选择列的源极线的电压电平变化；和
数据写入电路，至少具有在数据写入时、对应于写入数据来驱动选择列的位线的期间。
16.根据权利要求15所述的非易失性半导体存储装置，其特征在于：
所述写入数据为多位，
共享各所述源极线的多个列是等于所述多位数据的位宽数量的列。
17.根据权利要求15所述的非易失性半导体存储装置，其特征在于：
各所述源极线具备：
干线部分，沿列方向延伸并对应于所述多个列配置；和
多个支线部分，对应于存储器单元行来配置，分别连接于对应行的所述多个列的存储器单元上，同时，连接于所述干线部分上。
18.根据权利要求17所述的非易失性半导体存储装置，其特征在于：
各所述支线部分被配置成由邻接列的存储器单元共享。
19.根据权利要求17所述的非易失性半导体存储装置，其特征在于：
各所述存储器单元还包含：与所述存储部并联设置的第1和第2存取晶体管，
各所述字线包含：连接于对应行的存储器单元的第1存取晶体管上的第1栅极线、和连接于所述对应行的存储器单元的第2存取晶体管上的第2栅极线，
所述支线部分与所述第1和第2栅极线的组交互配置。
CNA2007100022439A 2006-01-10 2007-01-10 非易失性半导体存储装置 Pending CN101000797A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006002732 2006-01-10
JP2006002732A JP2007184063A (ja) 2006-01-10 2006-01-10 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
CN101000797A true CN101000797A (zh) 2007-07-18

Family

ID=38232588

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007100022439A Pending CN101000797A (zh) 2006-01-10 2007-01-10 非易失性半导体存储装置

Country Status (4)

Country Link
US (1) US7436699B2 (zh)
JP (1) JP2007184063A (zh)
CN (1) CN101000797A (zh)
TW (1) TW200802364A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067231B (zh) * 2008-06-27 2015-09-16 高通股份有限公司 用于具有缩小的位单元尺寸的自旋转移力矩磁阻式随机存取存储器的写入操作
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN108877865A (zh) * 2017-05-16 2018-11-23 精工爱普生株式会社 非易失性存储装置、半导体装置以及电子设备
CN109801917A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 非易失性存储器件及其制造方法
CN112017713A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 计算器件以及方法
CN112835522A (zh) * 2021-02-02 2021-05-25 致真存储(北京)科技有限公司 基于非易失存储器的视频数据存取装置及方法

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7359236B2 (en) * 2005-03-11 2008-04-15 Adesto Technologies Read, write and erase circuit for programmable memory devices
US7391639B2 (en) * 2006-02-14 2008-06-24 Infineon Technologies Ag Memory device and method for reading data
US7515457B2 (en) * 2006-02-24 2009-04-07 Grandis, Inc. Current driven memory cells having enhanced current and enhanced current symmetry
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US7852662B2 (en) * 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
JP5627166B2 (ja) 2007-05-09 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置の製造方法
TWI342022B (en) * 2007-07-05 2011-05-11 Ind Tech Res Inst A writing circuit for a phase change memory
KR101367659B1 (ko) * 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
US20090103354A1 (en) * 2007-10-17 2009-04-23 Qualcomm Incorporated Ground Level Precharge Bit Line Scheme for Read Operation in Spin Transfer Torque Magnetoresistive Random Access Memory
US20090129166A1 (en) * 2007-11-15 2009-05-21 Eduardo Maayan Method, circuit and system for sensing a cell in a non-volatile memory array
US7995378B2 (en) * 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
JP5150932B2 (ja) * 2008-04-04 2013-02-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8085581B2 (en) * 2008-08-28 2011-12-27 Qualcomm Incorporated STT-MRAM bit cell having a rectangular bottom electrode plate and improved bottom electrode plate width and interconnect metal widths
US8264052B2 (en) * 2008-08-28 2012-09-11 Qualcomm Incorporated Symmetric STT-MRAM bit cell design
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
US8050072B2 (en) * 2008-10-08 2011-11-01 Seagate Technology Llc Dual stage sensing for non-volatile memory
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US8423092B2 (en) 2008-12-12 2013-04-16 Qualcomm Incorporated Power management in a mobile device
KR101057724B1 (ko) * 2009-05-13 2011-08-18 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US8427864B2 (en) * 2009-06-03 2013-04-23 Hitachi, Ltd. Semiconductor storage device
JP2011192345A (ja) * 2010-03-15 2011-09-29 Fujitsu Ltd スピン注入型ｍｒａｍ、並びにその書き込み方法及び読み出し方法
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
KR101312366B1 (ko) * 2011-04-06 2013-09-26 에스케이하이닉스 주식회사 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
US8611132B2 (en) 2011-04-29 2013-12-17 Qualcomm Incorporated Self-body biasing sensing circuit for resistance-based memories
JP5915121B2 (ja) * 2011-11-30 2016-05-11 凸版印刷株式会社 抵抗変化型不揮発性メモリ
US8861256B2 (en) * 2012-09-28 2014-10-14 Hewlett-Packard Development Company, L.P. Data storage in memory array with less than half of cells in any row and column in low-resistance states
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
KR102116792B1 (ko) 2013-12-04 2020-05-29 삼성전자 주식회사 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
US9299412B2 (en) * 2014-02-26 2016-03-29 Intel Corporation Write operations in spin transfer torque memory
US9431083B2 (en) 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
KR20150117494A (ko) * 2014-04-10 2015-10-20 에스케이하이닉스 주식회사 전자 장치
KR102154076B1 (ko) * 2014-04-10 2020-09-10 에스케이하이닉스 주식회사 전자 장치
KR20150124032A (ko) 2014-04-25 2015-11-05 에스케이하이닉스 주식회사 전자 장치
KR20150124033A (ko) 2014-04-25 2015-11-05 에스케이하이닉스 주식회사 전자 장치
US9390798B2 (en) 2014-09-15 2016-07-12 Rambus Inc. 1T-1R architecture for resistive random access memory
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
IT201700092225A1 (it) * 2017-08-09 2019-02-09 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase, pcm, con transistori mos di selezione e raggruppamento di source line
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
JP2019053804A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体記憶装置
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10395711B2 (en) * 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395712B2 (en) * 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10734573B2 (en) 2018-03-23 2020-08-04 Spin Memory, Inc. Three-dimensional arrays with magnetic tunnel junction devices including an annular discontinued free magnetic layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10290340B1 (en) 2018-03-29 2019-05-14 Qualcomm Technologies, Incorporated Offset-canceling (OC) write operation sensing circuits for sensing switching in a magneto-resistive random access memory (MRAM) bit cell in an MRAM for a write operation
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10734016B2 (en) * 2018-08-21 2020-08-04 Marvell Asia Pte, Ltd. Pulse-based writing for magnetic storage media
KR102663649B1 (ko) * 2018-09-14 2024-05-08 삼성전자주식회사 쓰기 방향에 따른 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
US11450348B2 (en) 2019-01-31 2022-09-20 Marvell Asia Pte, Ltd. Health management for magnetic storage media
US12197738B2 (en) 2019-01-31 2025-01-14 Marvell Asia Pte, Ltd. Health management for magnetic storage media
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
US11145339B2 (en) * 2019-05-31 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for computing-in-memory
CN110600065B (zh) * 2019-08-16 2021-10-08 清华大学 具有对称特性的存储器单元及其构成的阵列电路
US11910723B2 (en) * 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with electrically parallel source lines
US11681352B2 (en) 2019-11-26 2023-06-20 Adesto Technologies Corporation Standby current reduction in memory devices
CN113078256B (zh) * 2020-01-06 2025-01-24 中芯国际集成电路制造(上海)有限公司 磁随机存取存储单元及磁随机存取存储器的形成方法
US11749372B2 (en) * 2020-12-18 2023-09-05 Ememory Technology Inc. Memory device having reference memory array structure resembling data memory array structure, and methods of operating the same
CN118136061B (zh) * 2024-03-08 2025-03-18 北京大学 一种高密度存储阵列

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7020008B2 (en) * 2001-12-26 2006-03-28 Renesas Technology Corp. Thin film magnetic memory device writing data with bidirectional current
JP2004185755A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
JP4124635B2 (ja) 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4189269B2 (ja) 2003-05-27 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JP4385778B2 (ja) 2004-01-29 2009-12-16 ソニー株式会社 記憶装置
JP2007157206A (ja) * 2005-12-01 2007-06-21 Renesas Technology Corp 半導体集積回路装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067231B (zh) * 2008-06-27 2015-09-16 高通股份有限公司 用于具有缩小的位单元尺寸的自旋转移力矩磁阻式随机存取存储器的写入操作
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN107430889B (zh) * 2015-03-27 2020-09-01 松下半导体解决方案株式会社 半导体存储装置的改写方法以及半导体存储装置
CN108877865A (zh) * 2017-05-16 2018-11-23 精工爱普生株式会社 非易失性存储装置、半导体装置以及电子设备
CN108877865B (zh) * 2017-05-16 2023-10-03 精工爱普生株式会社 非易失性存储装置、半导体装置以及电子设备
CN109801917A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 非易失性存储器件及其制造方法
CN109801917B (zh) * 2017-11-17 2024-03-29 三星电子株式会社 非易失性存储器件及其制造方法
CN112017713A (zh) * 2019-05-31 2020-12-01 台湾积体电路制造股份有限公司 计算器件以及方法
CN112017713B (zh) * 2019-05-31 2023-03-31 台湾积体电路制造股份有限公司 计算器件以及方法
CN112835522A (zh) * 2021-02-02 2021-05-25 致真存储(北京)科技有限公司 基于非易失存储器的视频数据存取装置及方法

Also Published As

Publication number Publication date
TW200802364A (en) 2008-01-01
US7436699B2 (en) 2008-10-14
US20070159870A1 (en) 2007-07-12
JP2007184063A (ja) 2007-07-19

Similar Documents

Publication Publication Date Title
CN101000797A (zh) 非易失性半导体存储装置
KR101312366B1 (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
CN100533590C (zh) 铁电存储器
JP4728726B2 (ja) 半導体記憶装置
JP5575243B2 (ja) メモリブロック・スイッチングを改善した半導体メモリ
JP4253312B2 (ja) 半導体記憶装置
US8811084B2 (en) Memory array with power-efficient read architecture
JP5190499B2 (ja) 半導体記憶装置
CN1329918C (zh) 数据读出数据线充电时间缩短的薄膜磁性体存储装置
JP2003100071A (ja) 薄膜磁性体記憶装置
KR0150494B1 (ko) 다이나믹 반도체 기억장치
JP2010009659A (ja) 半導体記憶装置
JP2007310936A (ja) 半導体記憶装置
US11443806B2 (en) Nonvolatile memory and method of operating nonvolatile memory
TW202213346A (zh) 用於鐵電記憶體胞元操作之設備、系統及方法
CN101989454A (zh) 半导体存储器件及其操作方法
US9773538B2 (en) Nonvolatile semiconductor memory
KR19990053220A (ko) 강유전체 메모리 장치 및 그 동작 방법
JP3581170B2 (ja) 半導体記憶装置
US10304511B1 (en) Dual-edge trigger asynchronous clock generation and related methods
JP5315940B2 (ja) 磁気ランダムアクセスメモリ
JP2008084533A (ja) 薄膜磁性体記憶装置
CN113140241B (zh) Mram存储器及mram阵列读取电路
EP1783776A1 (en) Semiconductor memory device
CN110021327B (zh) 由差动存储器胞组成的非易失性存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication