CN100550396C

CN100550396C - 像素及其形成方法、存储电容、显示面板及光电装置

Info

Publication number: CN100550396C
Application number: CNB2007101010782A
Authority: CN
Inventors: 郑逸圣
Original assignee: AU Optronics Corp
Current assignee: AUO Corp
Priority date: 2007-04-26
Filing date: 2007-04-26
Publication date: 2009-10-14
Anticipated expiration: 2027-04-26
Also published as: CN101047194A

Abstract

一种像素及其形成方法，以及一种存储电容、显示面板及光电装置。存储电容设置于基板上，此存储电容包括半导体层、第一介电层、第一导电层、第二介电层以及第二导电层。其中半导体层设置于基板上，第一介电层则覆盖半导体层及基板，第一导电层部分设置于第一介电层上。第二介电层设置于第一导电层上，且第二介电层与第一导电层的侧边具有一斜度。而第二导电层则部分设置于第二介电层上。本发明可以提升存储电容的电容值，并保持像素呈像的稳定性。

Description

像素及其形成方法、存储电容、显示面板及光电装置

技术领域

本发明涉及一种平板显示器，特别是涉及一种平板显示器的存储电容。

背景技术

平板显示器的显示区是由数个像素所构成。每一像素具有一像素电极及一连接该像素电极的薄膜晶体管，且通过信号线传输信号给薄膜晶体管来开启或关闭。在像素电极提供电压之后，薄膜晶体管将关闭，直至下次由扫描线开启薄膜晶体管时再次重新将电压写入像素电极或自像素电极删除。

然而，为了在下一次扫描线开启薄膜晶体管之前，能保持原先写入像素电极的电压，需要存储电容(Storage Capacitor，C_st)来增加整体的电容量，而使写入像素电极的电压能够保持一较长的时间。存储电容所能存储的电量和其两电极的面积成正比，且与其两电极之间的距离成反比。

然而，由于对产品分辨率的要求日益增高，造成像素尺寸逐渐减小，为了不影响开口率，存储电容的面积势必将被压缩，造成电容量的下降。此外，由公知制造工艺所制得的存储电容，其介电层厚度至少要大于3000埃

使得存储电容的电量的存储能力受到进一步的限制。为了能提升存储电容的电容值，以保持像素呈像的稳定性成为一重要的课题。

发明内容

本发明提供一种存储电容及其制造方法，能提升存储电容的电容值。

本发明提出一种存储电容，其包括设置于基板上的半导体层，覆盖于半导体层与基板上的第一介电层，设置于部分第一介电层上的第一导电层，设置于第一导电层上的第二介电层，以及设置于部分第二介电层上的第二导电层。而第二介电层与第一导电层的堆叠侧边具有一斜度(taper)。

如上所述的存储电容，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

如上所述的存储电容，其中，该第一介电层及该第二介电层中至少一个包括有机材料、无机材料或上述之组合。

如上所述的存储电容，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

如上所述的存储电容，其中，该半导体层为掺杂N型、P型的该半导体层或上述之组合。

如上所述的存储电容，其中，该半导体层包括至少一第一掺杂区及至少一非掺杂区。

如上所述的存储电容，其中，该半导体层包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

如上所述的存储电容，其中，还包括蚀刻终止层，具有至少一第一部分，设置于部分第二介电层上。

如上所述的存储电容，其中，还包括蚀刻终止层，具有至少一第一部分及至少一第二部分，该第一部分设置于该第二介电层的两端其中之一上，该第二部分设置于远离该第二介电层的另一端上。

如上所述的存储电容，其中，该第二介电层的厚度实质上小于3000埃

如上所述的存储电容，其中，该第二介电层的厚度实质上小于1000埃

如上所述的存储电容，其中，该第二介电层的厚度实质上介于200埃

至3000埃

如上所述的存储电容，其中，该第二导电层电性连接于该半导体层。

如上所述的存储电容，其中，该蚀刻终止层包括含硅材料层。

本发明提出的存储电容，适用于一种像素之中。像素设置于基板上，并包括切换元件区及电容区。此像素包括半导体层、第一介电层、第一导电层、第二介电层、内层介电层、源/漏极、保护层以及第二导电层。其中半导体层设置于基板上，第一介电层覆盖半导体层及基板。第一导电层则分别设置于切换元件区及电容区的第一介电层上。第二介电层则位于第一导电层上。部分蚀刻终止层设置于切换元件区的第二介电层上。内层介电层覆盖于基板上。源/漏极设置于该切换元件区的部分内层介电层上，且电性连接于切换元件区上的半导体层。保护层用于覆盖基板。第二导电层设置于部分保护层上，且电性连接该源/漏极其中之一，并经由保护层中及该内层介电层中至少一开口，设置于部分第二介电层上。

如上所述的像素，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

如上所述的像素，其中，该第一介电层、该第二介电层及该内层介电层中至少一个包括有机材料、无机材料或上述之组合。

如上所述的像素，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

如上所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个为掺杂N型、P型的该半导体层或上述之组合。

如上所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区及至少一非掺杂区。

如上所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

如上所述的像素，其中，另一部分蚀刻终止层具有至少一第一部分，设置于部分第二介电层上。

如上所述的像素，其中，另一部分蚀刻终止层具有至少一第一部分及至少一第二部分，该第一部分设置于该第二介电层的两端其中之一上，该第二部分设置于远离该第二介电层的另一端上。

如上所述的像素，其中，该蚀刻终止层包括含硅材料层。

如上所述的像素，其中，该第二介电层与该第一导电层的堆叠侧边实质上具有斜度(taper)。

如上所述的像素，其中，该第二介电层的厚度实质上小于3000埃

如上所述的像素，其中，该第二介电层的厚度实质上小于1000埃

如上所述的像素，其中，该第二介电层的厚度实质上介于200埃

至3000埃

如上所述的像素，其中，还包括连接层，以电性连接该切换元件区及该电容区上的该半导体层。

如上所述的像素，其中，该连接层包括单晶硅、多晶硅、非晶硅、微晶硅、透明材料、非透明材料、或上述之组合。

本发明所提供的像素适用于显示面板中，显示面板包括上述像素以及信号线。

本发明所提供的显示面板则适用于组装成显示器。显示器包括背光源及上述的显示面板。背光源作为显示器主要光线来源。

本发明所提供的显示器可适用于一种光电装置。光电装置包括电子元件及上述的显示器。

本发明另外提出一种像素的制造方法，此像素设置于基板上，并具有切换元件区及电容区。此方法包括：形成至少一半导体层于切换元件区与电容区的该基板上；形成至少一第一介电层，以覆盖半导体层与基板；依次形成至少一第一导电层、至少一第二介电层及至少一蚀刻终止层于第一介电层上；图案化第一导电层、第二介电层及蚀刻终止层以便在切换元件区上形成一栅极堆叠及在电容区之上形成一电容堆叠；形成至少一内层介电层，以覆盖栅极堆叠、电容堆叠及第一介电层；形成至少一源/漏极于切换元件区的部分内层介电层上，其中源/漏极电性连接于切换元件区的半导体层；形成至少一保护层，以覆盖源/漏极及内层介电层；图案化保护层及内层介电层，以形成接触窗及开口于保护层之中，且开口暴露出该蚀刻终止层；选择性蚀刻该蚀刻终止层，直至部分第二介电层暴露出来为止；以及形成至少一第二导电层于部分保护层上，其中第二导电层经由接触窗电性连接于源/漏极其中之一，并经由保护层中的开口设置于所暴露出的部分第二介电层上。

如上所述的形成方法，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

如上所述的形成方法，其中，该第一介电层、该第二介电层及该内层介电层中至少一个包括有机材料、无机材料或上述之组合。

如上所述的形成方法，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

如上所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个为掺杂N型、P型的该半导体层或上述之组合。

如上所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个，包括至少一第一掺杂区及至少一非掺杂区。

如上所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

如上所述的形成方法，其中，该蚀刻终止层包括含硅材料层。

如上所述的形成方法，其中，该第二介电层与该第一导电层的堆叠侧边实质上具有斜度。

如上所述的形成方法，其中，该第二介电层的厚度实质上小于3000埃

如上所述的形成方法，其中，该第二介电层的厚度实质上小于1000埃

如上所述的形成方法，其中，该第二介电层的厚度实质上为200埃

至3000埃

如上所述的形成方法，其中，该栅极堆叠包括该第一导电层、该第二介电层及该蚀刻终止层。

如上所述的形成方法，其中，在图案化该第一导电层、该第二介电层及该蚀刻终止层，以便在该切换元件区上形成栅极堆叠及在该电容区之上形成电容堆叠的步骤时，使用具有不同透光度的掩模的黄光工艺，以删除该栅极堆叠上的部分蚀刻终止层。

如上所述的形成方法，其中，该栅极堆叠包括该第一导电层。

如上所述的形成方法，其中，该蚀刻终止层的厚度为约200埃至约3000埃。

如上所述的形成方法，其中，在图案化该保护层及该内层介电层的步骤中，该内层介电层与该蚀刻终止层具有不同的蚀刻速率。

如上所述的形成方法，其中，在选择性蚀刻该蚀刻终止层的步骤中，该蚀刻终止层与该第二介电层具有不同的蚀刻速率。

本发明可以提升存储电容的电容值，并保持像素呈像的稳定性。与传统的存储电容相比较下，上述的存储电容不仅可将介电层的厚度降低至3000埃

以下，使电容量大为提升外，还可依需求自行控制电容介电层的厚度，同时保有较佳的开口率。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下面特列举较佳实施例，并配合附图，作详细说明。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：

图1根据显示本发明一个实施例的一种液晶显示器中像素的俯视图。

图2A-2E显示图1的像素各层的俯视图。

图3显示图1的像素沿AA’线的剖面图。

图4A-4F显示图3的像素在各工艺阶段剖面图。

图5显示根据本发明一个实施例的双栅极像素的俯视图。

图6是本发明的光电装置的示意图。

其中，附图标记说明如下：

100：像素 102：切换元件区

104：电容区 106：基板

107：轻掺杂区 108：半导体层

109：沟道区 110：第一介电层

112：第一导电层 113：残留层

114：第二介电层 115：残留层

116：牺牲层 117：电容堆叠

118：栅极堆叠 120：内层介电层

122：源/漏极 124：源/漏极

126：保护层 128：开口

130：接触窗 132：像素电极

132a：电极 136：信号线

134：扫描线 140：栅极

138：栅极 200：光电装置

210：显示面板 220：电子元件

具体实施方式

请参照图1，其显示根据本发明一个实施例的一种液晶显示器中的像素俯视示意图。在图1中，像素100位于基板106上、由扫描线134与信号线136交错所划分出来的区域，其具有一切换元件区102与一电容区104。在本实施例中，于电容区104处设有一电容堆叠117，而于切换元件区102处设有一薄膜晶体管，用以作为像素的开关控制，其中薄膜晶体管的栅极堆叠118与扫描线134连接，源/漏极122则分别和信号线136与位于切换元件区102处的半导体层108作电性连接，另一源/漏极124则与电容区104处的半导体层108以及像素电极132电性连接。此外，电容区104处的电容堆叠117作为存储电容使用，电容堆叠117包括有部分半导体层108与部分第一导电层112、电极132a以及位于两两间的介电层(未显示)，其中电极132a为像素电极132的一部分。

图2A-2E显示如图1所示的像素各层的俯视图。如图2A所示，首先，基板106上具有一半导体层108，而于切换元件区102处的半导体层108，则预先定义出半导体层108何处为第一掺杂区105及沟道区109，而沟道区109，因未掺杂任何杂质，也称为未掺杂区。

请参照图2B，在半导体层108之上具有由第一介电层所形成的绝缘层(未显示)，在电容区104的半导体层108的绝缘层上依次具有第一导电层112、第二介电层(未显示)以及牺牲层(未显示)。而于切换元件区102处的半导体层108的沟道区109上，则设有栅极堆叠118，且栅极堆叠118与扫描线134相连。在本实施例中，是以在第一导电层形成后，即，栅极堆叠118形成后，以第一掺杂工艺使得半导体层预先定义出半导体层何处为第一掺杂区105及沟道区109之处，形成第一掺杂区及沟道区为例。此外，于沟道区109的两侧之一中，则是以栅极堆叠118为掩模进行第二掺杂工艺，选择性定义出的掺杂区107。由于掺杂区107的浓度，较佳地，实质上小于第一掺杂区105的浓度，因此也称为轻掺杂区107。而第一掺杂区105也称为重掺杂区或源/漏区。虽然，第一掺杂区105、沟道区109及轻掺杂区107为本实施例在不同时间形成的，但也可在同一时间形成。其次，形成第一掺杂区105、轻掺杂区107及沟道区109也可选择性的在栅极堆叠118形成之前通过一道黄光工艺及一离子植入工艺来形成，例如：形成光致抗蚀剂于半导体层108或第一介电层上，经由曝光过程使得光致抗蚀剂形成阶梯状(stepped)或斜坡状(taper)，并利用第一掺杂工艺来同时形成第一掺杂区105、轻掺杂区107及沟道区109、或是在栅极堆叠118形成之前通过一道黄光工艺及一离子植入工艺来形成，例如：形成光致抗蚀剂于第一介电层或第一导电层上，经黄光及蚀刻工艺使得第一介电层及/或第一导电层形成阶梯状(stepped)或斜坡状(taper)，并利用第一掺杂工艺来同时形成第一掺杂区105、轻掺杂区107及沟道区109。其次，于不同时间形成轻掺杂区107与第一掺杂区105及沟道区109，则可选择于第一掺杂区105及沟道区109形成于半导体层形成之后、该第一介电层形成之后及第一导电层之后其中之一，再形成光致抗蚀剂于半导体层108上、第一介电层及第一导电层上其中之一，经由曝光过程使得光致抗蚀剂暴露出预定的轻掺杂区107位置，并利用第二掺杂工艺来形成轻掺杂区107。

接着，如图2C所示，于基板106上设有一内层介电层(未显示)，以覆盖上述所有形成的元件。而于栅极堆叠118远离电容区104之一侧的内层介电层上，则设有源/漏极122，其电性连接于信号线136与半导体层108的第一掺杂区105。而于栅极堆叠118靠近电容区104的另一侧的内层介电层上，则设有源/漏极124经由一孔洞(未标注)与半导体层的第一掺杂区105电性连接。

再来，如图2D所示，于基板上设置一保护层(未显示)，以覆盖所有元件。并且于保护层、内层介电层及牺牲层(未显示)中形成开口128，以暴露出下方的第二介电层114，同时于源/漏极124上方设置接触窗130于保护层中以暴露出部分源/漏极124。此外，接触窗130可选择实质上对准或不对准孔洞(未标注)。

最后，如图2E所示，一像素电极132设置于保护层(未显示)之上，并且填入接触窗130与开口128，进而电性连接源/漏极124，并且形成电容堆叠117中的一电极132a。较佳地，像素电极132是顺序地形成于该接触窗130与开口128中。

接着，下文中将详述上述存储电容与像素各层的结构，而为了简化附图并易于解说，图3对应于图1的AA’线绘制。如图3所示，基板106及位于其上的半导体层108具有切换元件区102及电容区104。作为存储电容的电容堆叠117位于电容区104之上，包括有半导体层108、第一介电层110、第一导电层112、第二介电层114以及电极132a。存储电容的两侧壁为内层介电层120所覆盖。如图所示，第一介电层110则覆盖于半导体层108及基板106上。于部分第一介电层110上，则依次具有第一导电层112与第二介电层114，此外，第二介电层114与第一导电层112的堆叠侧边实质上具有一斜度(taper)，也称为一斜坡结构。保护层126覆盖于已形成的结构之上。保护层126中具有一开口128暴露出部分或全部的第二介电层114。像素电极132部分设置于保护层126上且设置于开口128内，而位于开口128底部的像素电极作为存储电容的一个电极132a。残留层113、115在删除牺牲层(未显示)的工艺中残留于第二介电层114之上的牺牲层。因此，残留层113、115可选择性的分别位于第二介电层114的一端之上、全部位于第二介电层114的一端之上(例如：只有一个以上的残留层113/115)、或残留层113、115不存在于电容区104的第二介电层114上，但不限于此，残留层113/115也能设置于部分第二介电层114上，例如：实质上位于远离第二介电层的两端之上、实质上位于第二介电层的中央处、或其它位置、或上述之组合。其次，本发明的实施例是以两个残留层为实施实例，也能实施于一个残留层或不具有残留层的情形。

接着，请再参照图3，在切换元件区102的基板106之上具有半导体层108，第一介电层110覆盖半导体层108及基板106。一栅极堆叠118位于切换元件区102的第一介电层110上。栅极堆叠118包括第一导电层112及第二介电层114，另可选择性的包括牺牲层116。内层介电层120覆盖于基板106上。源/漏极122/124设置于切换元件区102的部分内层介电层120上，且电性连接于切换元件区102上的半导体层108。保护层126则覆盖于基板106上。像素电极132设置于部分保护层126上，且电性连接源/漏极124。半导体层108具有一沟道区109实质上位于栅极堆叠118的下方，而在沟道区109的两侧之一中具有至少一轻掺杂区107，本发明的实施例是以沟道区109的两侧具有轻掺杂区107为实施实例，但不限于此结构。源/漏极122/124与半导体层108的接触点分别位于轻掺杂区107的外侧，也就是连接于半导体层108的第一掺杂区105。此外，上述第一介电层、第二介电层、内层介电层及保护层中至少一个包括有机材料(如：光致抗蚀剂、聚甲基丙酰酸甲酯、聚碳酸酯、聚醇类、聚烯类、聚亚胺类(polyimide)、苯并环丁烯(Benzocyclobutene，BCB)、parylene-N(PA)、含碳氧氢硅化物、或其它材料、或上述之组合)、无机材料(如：氧化硅、氮化硅、氮氧化硅、碳化硅、或其它材料、或上述之组合)、或上述之组合。

请参阅图4A-4F，显示根据本发明上述图3的像素各工艺的阶段剖面图。请参见图4A，为对应至图2A沿AA’线的剖面图。此像素设置于基板106上，并且可区分为切换元件区102与电容区104。于基板106上形成半导体层108。接着，图案化半导体层108，并于图案化后以一掩模层遮蔽部分半导体层108于预定形成沟道区之处，对半导体层进行第一掺杂工艺，以形成第一掺杂区105与非掺杂区，其中非掺杂区作为沟道区109。半导体层108的形成方法与图案化方法，例如可为化学气相沉积法以及光刻，但不限于此，也可选择其它方法，例如：涂布法、网版印刷法、喷墨印刷法、或其它方法来形成图案化半导体层108。在此实施例中，半导体层108可为含硅材料，例如单晶硅、多晶硅、非晶硅、微晶硅、或其它含硅的材料、或上述之任意组合。而上述的第一掺杂工艺可为N掺杂或/及P掺杂，以使半导体层108成为N型、P型的半导体或上述之组合。

图4B为对应至图2B沿AA’线的剖面图。首先，在删除掩模层后，则于半导体层108与基板106上，形成第一介电层110。再于第一介电层110上，形成第一导电层112、第二介电层114及牺牲层116，较佳地，是依次形成上述层别(第一导电层112、第二介电层114及牺牲层116)。然后，图案化第一导电层112、第二介电层114及牺牲层116，较佳地，是同时图案化上述层别(第一导电层112、第二介电层114及牺牲层116)，以分别于切换元件区102及电容区104之上形成栅极堆叠118与部分电容堆叠117。而为了降低短沟道效应，可以栅极堆叠118为掩模进行第二掺杂工艺，进而于沟道区109中至少一侧选择性地形成轻掺杂区107，进而使半导体层108包括非掺杂区、轻掺杂区107以及第一掺杂区105。然而，半导体层也可选择性地仅包括非掺杂区及第一掺杂区。其次，必需说明的是，上述掺杂工艺是以二次掺杂工艺来形成非掺杂区、轻掺杂区107以及第一掺杂区105于半导体层中，然而，不限于此，也可选择性地同时形成，例如：形成光致抗蚀剂于图案化半导体层108上，经由曝光过程使得光致抗蚀剂形成阶梯状(stepped)或斜坡(taper)，并利用第一掺杂工艺来同时形成第一掺杂区105、轻掺杂区107及沟道区109或是通过一道黄光工艺、一道蚀刻工艺及一离子植入工艺来形成，例如：蚀刻第一介电层使其形成阶梯状或斜坡，并利用第一掺杂工艺来同时形成第一掺杂区105、轻掺杂区107及沟道区109。此外，本实施例是以在图案化半导体层时，即施行第一掺杂程序，但也可选择性地于形成第一介电层后，形成一道黄光工艺、一道蚀刻工艺及一离子植入工艺其中至少二个，来使得图案化半导体层同时形成或非同时形成第一掺杂区105、轻掺杂区107及沟道区109。或是形成第一介电层后，施行第一掺杂程序，以形成第一掺杂区105及沟道区109后，再于栅极堆叠或图案化第一导电层形成后，再以栅极堆叠及/或掩模层施行第二掺杂程序或图案化第一导电层及/或掩模层施行第二掺杂程序，以形成轻掺杂区。或是形成栅极堆叠或图案化第一导电层后，形成一道黄光工艺、一道蚀刻工艺及一离子植入工艺其中至少二个，来使得图案化半导体层同时形成或非同时形成第一掺杂区105、轻掺杂区107及沟道区109。

在此实施例中，图案化第一导电层112、第二介电层114及牺牲层116的步骤时，可使用一般光掩模的黄光工艺。此外，上述牺牲层116包括含硅材料层(如：非晶硅、单晶硅、多晶硅、微晶硅，或其它含硅的材料、或上述之组合)，而第二介电层114的厚度实质上为200埃

至3000埃

较佳地实质上小于1000埃

但不限于此。而牺牲层的厚度较佳地介于约200埃

至约3000埃

但不限于此。图案化之后的栅极堆叠及电容堆叠中至少一个堆叠侧边实质上具有一斜度(taper)，斜度实质上小于90度，较佳地，斜度实质上小于70度，但不限于此。另外，图案化第一导电层112、第二介电层114及牺牲层116的步骤时也可选择性地使用具有不同透光度的光掩模(如：半色调光掩模、绕射光掩模、栅状图案光掩模、或其它类似的光掩模)的黄光工艺，来形成栅极堆叠及电容堆叠，运用不同透光度的光掩模来进行蚀刻工艺可将栅极堆叠上方的牺牲层116一并删除。

请参照图4C，为对应至图2C沿AA’线的剖面图。在栅极堆叠118、部分电容堆叠117及第一介电层110上，形成内层介电层120。然后，图案化切换元件区102处的部分内层介电层120及第一介电层110，以暴露出部分半导体层108表面。内层介电层120的形成方法，例如可为化学气相沉积法，但不限于此，也可选择其它方法，例如：涂布法、网版印刷法、喷墨印刷法、或其它方法来形成内层介电层120。接着，再于切换元件区102的部分内层介电层120上，形成源/漏极122/124，以与半导体层108的第一掺杂区105电性连接。

请参照图4D，为对应图2D沿AA’线的剖面图。在源/漏极122/124及内层介电层120上，形成保护层126。接着，以牺牲层116作为蚀刻终止层，图案化保护层126及内层介电层120，以分别于切换元件区102及电容区104，形成接触窗130及开口128。进而于开口128处暴露出部分或全部牺牲层116，以及于接触窗130处暴露出部分或全部源/漏极124。

于图案化的过程中，若使用蚀刻方法，则为了避免发生过度蚀刻的情形，内层介电层120与牺牲层116两者具有不同的蚀刻速率，以进行选择性蚀刻。据此，于删除开口128处的内层介电层120后，所暴露出的牺牲层116表面，会使蚀刻速率趋于减缓。当然，也可选择性地使用其它方式，来形成所需的图案化。

接着，图4E也为对应图2D沿AA’线的剖面图。于图4E中，图案化电容区104的开口128处所露出的牺牲层116。在以蚀刻工艺图案化牺牲层116时，可选择性地在电容区104处的第二介电层114两端上，保留残留层113与115、或者，仅于部分第二介电层114的任一端上，保留含任一残留层113或115、或者是将残留层113与115完全删除、或是残留层113/115设置于部分第二介电层上，例如：实质上位于远离第二介电层的两端之上、实质上位于第二介电层的中央处、或其它位置、或上述之组合，这视开口128完全或部分暴露出牺牲层116而定。不过，无论牺牲层116是否残留于第二介电层114之上，都不会对整个存储电容的电性造成任何的影响。

同样地，在图案化时，为了避免过度蚀刻的情形发生，牺牲层116与第二介电层114也具有不同蚀刻速率，因此在删除电容区104处的牺牲层116后，所露出的部分第二介电层114表面，会使蚀刻速率再度下降。较佳地，牺牲层116与第二介电层114的蚀刻选择比实质上大于或实质上等于2，也就是，牺牲层116的蚀刻速率实质上大于第二介电层114的蚀刻速率。而本发明的上述实施例中的牺牲层116与第二介电层114分别是以非晶硅层与氧化硅层为实施例，但不限于此，也可分别选择性地选择牺牲层116的蚀刻速率实质上大于第二介电层114的蚀刻速率的材料。因此，以非晶硅层所构成的牺牲层116为实例，其蚀刻速率约为200A/min至约为10000A/min，而以氧化硅层所构成的第二介电层114为实例，其蚀刻速率约为小于或约等于100A/min。所以，非晶硅层与氧化硅层的蚀刻选择比实质上约为2至约为100，也就是说，二者的蚀刻选择比实质上大于或实质上等于2，且非晶硅层的蚀刻速率实质上大于氧化硅层，但不限于此实例中的材料及其相关资讯。

请参照图4F，为对应图2E沿AA’线的剖面图。在图4F中，一第二导电层形成于部分保护层126上，以作为像素电极132使用。其中于切换元件区102处的源/漏极124上所形成的像素电极132，可进而与图案化半导体层108的第一掺杂区105电性连接。而于电容区104处保护层126中的开口128所暴露出的部分第二介电层114上所形成的像素电极132，则作为电极堆叠117中的一个电极132a。

在上述实施例中，第一导电层及第二导电层中至少一个包括透明材料(如：铟锡氧化物、铝锌氧化物、铟锌氧化物、镉锡氧化物、或其它材料、或上述之组合)、非透明材料(如：金、银、铜、铁、锡、铅、镉、钼、钕、钛、钽、鋡、钨、或上述材料的合金、或上述材料的氮化物、或上述材料的氧化物、或上述材料的氮氧化合物、或其它材料、或上述之组合)、或上述之组合。至于第一介电层、第二介电层、内层介电层及保护层中至少一个包括有机材料(如：光致抗蚀剂、聚甲基丙酰酸甲酯、聚碳酸酯、聚醇类、聚烯类、或其它材料、或上述之组合)、无机材料(如：氧化硅、氮化硅、氮氧化硅、碳化硅、或其它材料、或上述之组合)、或上述之组合。其次，本发明的像素电极是以透明材料(如：铟锡氧化物、铝锌氧化物、铟锌氧化物、镉锡氧化物、或其它材料、或上述之组合)为实例，也可选择性地使用非透明材料(如：金、银、铜、铁、锡、铅、镉、钼、钕、钛、钽、鋡、钨、或上述材料的合金、或上述材料的氮化物、或上述材料的氧化物、或上述材料的氮氧化合物、或其它材料、或上述之组合)、或半穿透反射的材料(如：部分为透明材料，而另一部分为非透明材料、材料本身就具有半穿透反射性质等)。

此外，本发明上述实施例所述的像素也可具有双栅极的结构或双栅极以上的结构，如图5所示的栅极138与140为双栅极结构。由于像素结构的种种变化为本领域普通技术人员所熟知，因此不再一一赘述。其次，上述实施例的切换元件区上的切换元件是以顶栅型结构为实施例，但不限于此，也可选择性的使用其它形式的顶栅型结构、底栅型结构、其它切换元件结构。

另外，本发明上述实施例所述的像素100中的栅极堆叠及电容堆叠的结构，都是以在栅极堆叠上具有牺牲层116保留于第二介电层上，但并不限于此，也可选择性地将部分牺牲层116保留于电容堆叠的第二介电层上、栅极堆叠上的第二介电层没有牺牲层116、电容堆叠上的第二介电层没有牺牲层116、或上述之组合。其次，本发明上述实施例的电容区及切换元件区上的半导体层是以整体形成的为实施例，但不限于此，也可选择电容区及切换元件区上的半导体层是断开的，而经由一连接层(未显示)连接电容区及切换元件区上的半导体层，或电容区及切换元件区上的半导体层是整体形成的，再经由一连接层(未显示)连接电容区及切换元件区上的半导体层，以增加其电子传输能力。其中，该连接层的材料包括透明材料(如：铟锡氧化物、铝锌氧化物、铟锌氧化物、镉锡氧化物、或其它材料、或上述之组合)、非透明材料(如：金、银、铜、铁、锡、铅、镉、钼、钕、钛、钽、鋡、钨、或上述材料的合金、或上述材料的氮化物、或上述材料的氧化物、或上述材料的氮氧化合物、或含硅的材料、或其它材料、或上述之组合)、或上述之组合。换言之，连接层可选择性地在第一导电层、半导体层、第二导电层及源极/漏极其中至少之一形成的同时来形成。

图6是本发明的光电装置的示意图。请参照图6，本发明上述的实施例所述的显示面板210也应用于一光电装置200中，且显示面板210包括一矩阵基板(未显示)及一相对应于该矩阵基板的共用电极基板(未显示)，该矩阵基板具有多个本发明上述的实施例所述的像素100。此光电装置300还具有一与显示面板210连接的电子元件220，如：控制元件、操作元件、处理元件、输入元件、存储元件、驱动元件、发光元件(如：无机发光二极管、有机发光二极管、冷阴极灯管、平面灯管、热阴极灯管、外部电极灯管、或其它类型灯管、或上述之组合)、感测元件(如：触控元件、光感测元件、温度感测元件、图象感测元件、或其它类型、或上述之组合)、充电元件、加热元件、保护元件、或其它功能元件、或上述之组合。而光电装置的类型包括便携式产品(如手机、摄像机、照相机、笔记本电脑、游戏机、手表、音乐播放器、电子邮件收发器、地图导航器、电子相片、或类似的产品)、影音产品(如影音放映器或类似的产品)、屏幕、电视、户内或户外看板、或投影仪内的面板等。另外，显示面板210包括液晶显示面板(如：透射型面板、半透射型面板、反射型面板、双面显示型面板、垂直配向型面板(VA)、平面切换型面板(IPS)、多域垂直配向型面板(MVA)、扭曲向列型面板(TN)、超扭曲向列型面板(STN)、图案垂直配向型面板(PVA)、超级图案垂直配向型面板(S-PVA)、改进的超大视角型面板(ASV)、边界电场切换型面板(FFS)、连续焰火状排列型面板(CPA)、轴对称排列微单元面板(ASM)、光学补偿弯曲排列型面板(OCB)、超级平面切换型面板(S-IPS)、改进的超级平面切换型面板(AS-IPS)、极端边缘电场切换型面板(UFFS)、高分子稳定配向型面板(PSA)、双视角型面板(dual-view)、三视角型面板(triple-view)、或彩色滤光片组合于矩阵之上(color filter on array；COA)型面板、或矩阵组合于彩色滤光片之上(array oncolor filter；AOC)型面板、或其它型面板、或上述之组合)、有机电激发光显示面板，至于选何面板，视其面板中的像素电极及漏极中至少一个所电性接触的材料，如：液晶层、有机发光层(如：小分子、高分子、或上述之组合)、或上述之组合而定。

依据本发明的上述实施例可知，与传统的存储电容相比较下，上述制造工艺所制得的存储电容，不仅可将介电层的厚度降低至3000埃

虽然本发明已以一实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims

1.一种存储电容，设置于基板上，包括：

至少一半导体层，设置于该基板上；

至少一第一介电层，覆盖该半导体层及该基板；

至少一第一导电层，设置于部分第一介电层上；

至少一第二介电层，设置于该第一导电层上，该第二介电层与该第一导电层的堆叠侧边具有斜度；以及

至少一第二导电层，设置于部分第二介电层上。

2.如权利要求1所述的存储电容，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

3.如权利要求1所述的存储电容，其中，该第一介电层及该第二介电层中至少一个包括有机材料、无机材料或上述之组合。

4.如权利要求1所述的存储电容，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

5.如权利要求1所述的存储电容，其中，该半导体层为掺杂N型、P型的半导体层或上述之组合。

6.如权利要求1所述的存储电容，其中，该半导体层包括至少一第一掺杂区及至少一非掺杂区。

7.如权利要求1所述的存储电容，其中，该半导体层包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

8.如权利要求1所述的存储电容，其中，还包括蚀刻终止层，具有至少一第一部分，设置于部分第二介电层上。

9.如权利要求1所述的存储电容，其中，还包括蚀刻终止层，具有至少一第一部分及至少一第二部分，该第一部分设置于该第二介电层的两端其中之一上，该第二部分设置于远离该第二介电层的另一端上。

10.如权利要求1所述的存储电容，其中，该第二介电层的厚度小于3000埃。

11.如权利要求1所述的存储电容，其中，该第二介电层的厚度小于1000埃。

12.如权利要求1所述的存储电容，其中，该第二介电层的厚度介于200埃至3000埃。

13.如权利要求1所述的存储电容，其中，该第二导电层电性连接于该半导体层。

14.如权利要求8或9所述的存储电容，其中，该蚀刻终止层包括含硅材料层。

15.一种像素，设置于基板上，且该像素具有至少一切换元件区及至少一电容区，该像素包括：

至少一半导体层，分别形成于该切换元件区及该电容区的该基板上；

至少一第一介电层，覆盖该半导体层及该基板；

至少一第一导电层，分别形成于该切换元件区及该电容区的部分第一介电层上；

至少一第二介电层，分别形成于该切换元件区及该电容区的该第一导电层上；

至少一蚀刻终止层，部分蚀刻终止层形成于该切换元件区的该第二介电层上；

至少一内层介电层，覆盖于该基板上；

至少一源/漏极，形成于该切换元件区的部分内层介电层上，且电性连接于该切换元件区上的该半导体层；

至少一保护层，覆盖该基板；以及

至少一第二导电层，设置于部分保护层上，且电性连接于该源/漏极其中之一，并经由该保护层中及该内层介电层中至少一开口，设置于部分第二介电层上。

16.如权利要求15所述的像素，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

17.如权利要求15所述的像素，其中，该第一介电层、该第二介电层及该内层介电层中至少一个包括有机材料、无机材料或上述之组合。

18.如权利要求15所述的像素，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

19.如权利要求15所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个为掺杂N型、P型的半导体层或上述之组合。

20.如权利要求15所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区及至少一非掺杂区。

21.如权利要求15所述的像素，其中，该切换元件区及该电容区上的该半导体层中至少一个，包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

22.如权利要求15所述的像素，其中，另一部分蚀刻终止层具有至少一第一部分，设置于部分第二介电层上。

23.如权利要求15所述的像素，其中，另一部分蚀刻终止层具有至少一第一部分及至少一第二部分，该第一部分设置于该第二介电层的两端其中之一上，该第二部分设置于远离该第二介电层的另一端上。

24.如权利要求15所述的像素，其中，该蚀刻终止层包括含硅材料层。

25.如权利要求15所述的像素，其中，该第二介电层与该第一导电层的堆叠侧边具有斜度。

26.如权利要求15所述的像素，其中，该第二介电层的厚度小于3000埃。

27.如权利要求15所述的像素，其中，该第二介电层的厚度小于1000埃。

28.如权利要求15所述的像素，其中，该第二介电层的厚度介于200埃至3000埃。

29.如权利要求15所述的像素，其中，还包括连接层，以电性连接该切换元件区及该电容区上的该半导体层。

30.如权利要求29所述的像素，其中，该连接层包括单晶硅、多晶硅、非晶硅、微晶硅、透明材料、非透明材料、或上述之组合。

31.一种显示面板，包括至少一信号线及如权利要求15所述的像素。

32.一种光电装置，包括至少一电子元件及如权利要求31所述的显示面板。

33.一种像素的形成方法，该像素设置于基板上，且该像素具有至少一切换元件区及至少一电容区，该方法包括：

形成至少一半导体层于该切换元件区与该电容区的该基板上；

形成至少一第一介电层，以覆盖该半导体层与该基板；

依次形成至少一第一导电层、至少一第二介电层及至少一蚀刻终止层于该第一介电层上；

图案化该第一导电层、该第二介电层及该蚀刻终止层，以便在该切换元件区上形成栅极堆叠及在该电容区之上形成电容堆叠；

形成至少一内层介电层，以覆盖该栅极堆叠、该电容堆叠及该第一介电层；

形成至少一源/漏极于该切换元件区的部分内层介电层上，该源/漏极电性连接于该切换元件区的该半导体层；

形成至少一保护层，以覆盖该源/漏极及该内层介电层；

图案化该保护层及该内层介电层，以形成接触窗及开口于该保护层之中，且该开口暴露出该蚀刻终止层；

选择性蚀刻该蚀刻终止层，直至部分第二介电层暴露出来为止；以及

形成至少一第二导电层于部分保护层上，该第二导电层经由该接触窗电性连接于该源/漏极其中之一，并经由该保护层中的该开口设置于所暴露出的部分第二介电层上。

34.如权利要求33所述的形成方法，其中，该第一导电层及该第二导电层中至少一个包括透明材料、非透明材料、或上述之组合。

35.如权利要求33所述的形成方法，其中，该第一介电层、该第二介电层及该内层介电层中至少一个包括有机材料、无机材料或上述之组合。

36.如权利要求33所述的形成方法，其中，该半导体层包括单晶硅、多晶硅、非晶硅、微晶硅、或上述之组合。

37.如权利要求33所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个为掺杂N型、P型的半导体层或上述之组合。

38.如权利要求33所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区及至少一非掺杂区。

39.如权利要求33所述的形成方法，其中，该切换元件区及该电容区上的该半导体层中至少一个包括至少一第一掺杂区、至少一非掺杂区及至少一轻掺杂区。

40.如权利要求33所述的形成方法，其中，该蚀刻终止层包括含硅材料层。

41.如权利要求33所述的形成方法，其中，该第二介电层与该第一导电层的堆叠侧边具有斜度。

42.如权利要求33所述的形成方法，其中，该第二介电层的厚度小于3000埃。

43.如权利要求33所述的形成方法，其中，该第二介电层的厚度小于1000埃。

44.如权利要求33所述的形成方法，其中，该第二介电层的厚度为200埃至3000埃。

45.如权利要求33所述的形成方法，其中，该栅极堆叠包括该第一导电层、该第二介电层及该蚀刻终止层。

46.如权利要求45所述的形成方法，其中，在图案化该第一导电层、该第二介电层及该蚀刻终止层，以便在该切换元件区上形成栅极堆叠及在该电容区之上形成电容堆叠的步骤时，使用具有不同透光度的光掩模的黄光工艺，以删除该栅极堆叠上的部分蚀刻终止层。

47.如权利要求33所述的形成方法，其中，该栅极堆叠包括该第一导电层。

48.如权利要求33所述的形成方法，其中，该蚀刻终止层的厚度为200埃至3000埃。

49.如权利要求33所述的形成方法，其中，在图案化该保护层及该内层介电层的步骤中，该内层介电层与该蚀刻终止层具有不同的蚀刻速率。

50.如权利要求33所述的形成方法，其中，在选择性蚀刻该蚀刻终止层的步骤中，该蚀刻终止层与该第二介电层具有不同的蚀刻速率。