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CN100539120C - 半导体器件 - Google Patents

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CN100539120C
CN100539120C CNB2006100045667A CN200610004566A CN100539120C CN 100539120 C CN100539120 C CN 100539120C CN B2006100045667 A CNB2006100045667 A CN B2006100045667A CN 200610004566 A CN200610004566 A CN 200610004566A CN 100539120 C CN100539120 C CN 100539120C
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interconnection layer
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Abstract

根据本发明的半导体器件，包括：在其上具有互连的衬底、贴装在衬底上使得其器件形成表面面向衬底的第一半导体芯片和贴装在第一半导体芯片上的第二半导体芯片，其中互连层位于面对所述第二半导体芯片的所述第一半导体芯片的背表面上，并且互连层电连接到所述衬底上的互连。

Description

半导体器件
本申请基于日本专利申请No.2005-023471，在此引入其内容作为参考。
技术领域
本发明涉及一种半导体器件。
背景技术
近年来，具有层叠型MCP(多芯片封装)结构和SIP(系统级封装)结构的半导体器件已经有先进的发展，其中MCP结构和SIP结构包括层叠在单个封装中的多个半导体芯片。作为这样的半导体器件，例如有日本特开专利公开NO.2001-7278中描述的半导体器件。图7A示出了在同一文献中描述的半导体器件的示意截面图。该半导体器件100具有如下结构，其包括以下述顺序层叠在衬底102上的第一半导体芯片104、互连片106和第二半导体芯片108，其中在衬底102上具有互连。衬底102在其一侧的表面上包括焊球110，焊球110是用于把衬底102贴装到印刷电路板上的连接部件。此外，在作为相对表面的衬底102的贴装表面102a上，第一半导体芯片104通过凸点被倒装，使得器件形成表面104a面向衬底102。
互连片106贴装在第一半导体芯片104的背表面104b上。互连片106在其上表面包括互连表面106a，互连表面106a包括：用于建立与第二半导体芯片108的电连接的焊盘(未示出)、用于建立与衬底102上的互连的电连接的焊盘(未示出)、以及用于使这些焊盘彼此连接的互连图形。在互连表面106a上，贴装第二半导体芯片108，使得其器件形成表面108a面向上。
第二半导体芯片108在其器件形成表面108a上具有焊盘(未示出)。互连片106在其互连表面106a上具有焊盘(未示出)。这些焊盘通过焊线112电连接。类似地，互连片106和衬底102上的互连通过焊线113电连接。因此，第二半导体芯片108和衬底102上的互连通过互连片106电连接。此外，如图7B所示，第二半导体芯片108可以倒装在互连片106的互连表面106a上。已经层叠在衬底102上的第一半导体芯片104、互连片106和第二半导体芯片108用封装树脂114进行模制(mold)。
发明内容
利用日本特开专利公开NO.2001-7278中描述的半导体器件100，能够消除如现有半导体器件中通过焊线对第二半导体芯片108与衬底102上的互连进行直接电连接的需要。这能够减小焊线的长度，由此减轻了在用封装树脂来模制层叠的半导体芯片时发生的引线偏移。然而，在专利文献1中描述的半导体器件的情况中，需要在第一半导体芯片104和第二半导体芯片108之间提供互连片106。因此，对于互连片本身，为了提供足以承受切割和连接的强度，需要使互连片的厚度大，这导致了半导体封装的厚度增加。因此，在具有层叠型MCP结构或SIP结构的半导体器件中，存在对具有减小的半导体封装的厚度的半导体器件的需求。
为了克服上述问题，根据本发明，提供一种半导体器件，包括：衬底，在其上具有互连；第一半导体芯片，其贴装在衬底上使得其器件形成表面面向衬底；以及第二半导体芯片，其贴装在第一半导体芯片上；其中所述第一半导体芯片在面向所述第二半导体芯片的背表面上具有互连层，该互连层电连接到衬底的互连。其中所述互连层由构图的金属层构成。
利用上述半导体器件，能够通过互连层把第二半导体芯片电连接到衬底上的互连，这可以消除提供互连片需要，从而使整个封装的厚度减小。
根据本发明，由于电连接到衬底上的互连的互连层位于第一半导体芯片的背表面上，其中第一半导体芯片贴装在其上具有互连的衬底上，从而其器件形成表面面向衬底，所以实现了减小了整个半导体封装的厚度的半导体器件。
附图说明
本发明的上述和其他目的、优点和特征将会在结合附图的如下描述中更加显而易见，其中：
图1A和1B是示出了根据本发明的第一实施例的半导体器件的示意性剖面图；
图2A是根据本发明的第一实施例的半导体器件中的电连接层的示意性顶视图，图2B是沿图2A中的线a-a的示意性剖面图；
图3A到3E是示意性地示出了用于形成第一半导体芯片的工艺的示意性剖面图；
图4是示出了从其背表面观察的、具有在其上形成的多个第一半导体芯片的基本上圆形的晶片的示意图；
图5A是根据本发明的第二实施例的半导体器件中的第一半导体芯片的示意性顶视图，图5B是沿图5A中的线b-b的示意性剖面图；
图6A是根据本发明的第三实施例的半导体器件中的第一半导体芯片的示意性顶视图，图6B是沿图6A中的线c-c的示意性剖面图；以及
图7A和7B是现有半导体器件的示意性剖面图。
具体实施方式
现在将参考说明性实施例在此描述本发明。本领域技术人员将会认识到使用本发明的讲述可以完成许多可选实施例，并且本发明不局限于为解释性目的而说明的实施例。
在下文中，将通过附图来描述本发明的实施例。在所有的附图中，用相同的符号表示相同的组成部件，并且不对其进行完全描述。
图1是示出了根据本发明的第一实施例的半导体器件的示意性剖面图。
如图1A中所示，半导体器件1包括以下述顺序层叠在衬底2上的第一半导体芯片4和第二半导体芯片6，其中在衬底2上具有互连。电连接层8位于第一半导体芯片4的背表面4b上，其中背表面4b面向第二半导体芯片6；并且电连接层8包括电连接到衬底2上的互连的互连层。
衬底2在其一侧的表面上包括焊球10，其中焊球10是用于将衬底2贴装到印刷电路板上的连接部件。此外，在作为相对表面的衬底2的贴装表面2a上形成互连，并且第一半导体芯片4通过凸点(未示出)倒装在贴装表面2a上，从而其器件形成表面4a面向衬底2。电连接层8形成在第一半导体芯片4的背表面4b上，并且第二半导体芯片6贴装在电连接层8上，使得其器件形成表面6a是面向上的。电连接层8包括互连层，从而第二半导体芯片6和衬底2上的互连能够通过互连层彼此电连接。
如上所述，第一半导体芯片4倒装在衬底2的贴装表面2a上。这能够在第一半导体芯片4和衬底2上的互连之间容易地建立电连接而不使用焊线。另一方面，如果第一半导体芯片仅如现有半导体器件中那样倒装，将需要使贴装在第一半导体芯片上的第二半导体芯片直接电连接到衬底上的互连。这将会需要较长的焊线，由此在使用封装树脂模制半导体芯片时会引起引线偏移，因此导致与其他焊线接触以及导线断裂的危险。然而，在本实施例中，包括互连层的电连接层8形成在第一半导体芯片4的背表面4b上，从而第二半导体芯片6能够通过互连层电连接到衬底2上的互连。这能够避免与其他焊线的接触以及导线的断裂。
图2示出了形成在第一半导体芯片4上的电连接层8。图2A是电连接层8的示意性顶视图，图2B是沿图2A的线a-a的示意性剖面图。如图2B所示，电连接层8由层叠成期望结构的互连层19和绝缘层22组成。如图2A所示，互连层19由向上开口的第一互连盘部分24a和第二互连盘部分24b以及电连接这些盘部分24a和24b的互连20组成的，它们位于绝缘层22中的预定位置。如图2所示，通过互连20，能够在电连接到第二半导体芯片6的第一互连盘部分24a和期望的第二互连盘部分24b之间建立电连接。因此，这使得第二半导体芯片6电连接到衬底2的贴装表面2a的期望位置。
利用互连层19的上述结构，能够减少衬底2上的互连层的数目并且还减小贴装表面2a的面积。在现有半导体器件中层叠多个芯片的情况中，需要在衬底2上提供互连来使具有相同功能(GND和电源)的盘彼此之间尽可能靠近。也就是说，当具有相同功能的盘彼此分开时，它们被连接到衬底2的不同位置(分开的位置)，这必需在衬底2上形成将它们全面地引到外部(印刷电路板)的互连。这种结构导致了衬底2上的互连层的数量增多和贴装表面2a的面积的增加。相反，利用根据本申请的半导体器件1，能够通过互连层19连线互连，由此使具有相同功能的多个盘彼此靠近。这能够减少将这些盘全面地引到外部的衬底2上的互连的数量，从而减少了互连层的数量并且还减小了衬底2的贴装表面2a的面积。
电连接层8的结构及其制作方法将会在下文中描述。
能够通过如下方式来建立第二半导体芯片6和互连层19之间的电连接：通过焊线12，连接位于第二半导体芯片6的器件形成表面6a上的焊盘(未示出)和位于互连层19的第一互连盘部分24a上的焊盘(未示出)。
另一方面，能够通过如下方式来建立互连层19和第二衬底2上的互连之间的电连接：通过焊线13，连接形成在互连层19的第二互连盘部分24b上的焊盘(未示出)和形成在衬底2上的贴装表面2a上的焊盘(未示出)。
如上所述，在互连层19中，第一互连盘部分24a和第二互连盘部分24b通过互连20电连接。因此，第二半导体芯片6电连接到衬底2上的互连。
如上所述，在第一半导体芯片4和第二半导体芯片6贴装在衬底2之后，芯片被封装树脂14模制，从而完成了根据本实施例的半导体器件1的形成。
此外，如图1B所示，凸点可以形成在第二半导体芯片6的器件形成表面6a上，并且凸点可以连接到第一互连盘部分24a以使第二半导体芯片6和互连层19彼此电连接。通过如下方式来建立互连层19和衬底2上的互连之间的电连接：通过焊线13，连接形成在互连层19的第二互连盘部分24b上的焊盘(未示出)和形成在衬底2的贴装表面2a上的焊盘(未示出)。
在上述第一实施例中，具有在其上形成的电连接层8的第一半导体芯片4可以制作如下。
图3是示意性地示出了用于形成第一半导体芯片4的工艺的示意剖面图。在图3中，虽然只示出了单个第一半导体芯片4，但实际上，在晶片状态下同时形成有多个第一半导体芯片4，并然后通过切割从晶片分离多个第一半导体芯片4，以提供单个的第一半导体芯片4。也就是说，如图4的示意性顶视图所示(从背表面看)，在晶片30的表面处，也就是说在其器件形成表面处，基本上圆形的晶片30粘贴在支撑片34上。然后，在晶片状态下在晶片30的背表面上形成互连层，半导体芯片30的背表面对应于要形成各半导体芯片4的器件形成表面的区域。如上所述，包括形成在背表面上的互连层的多个第一半导体芯片4被同时形成，然后通过切割被彼此分离，以提供各第一半导体芯片4。在下文中，将按顺序说明这些工艺。
如图3A描述的，包括在其上形成的半导体器件的晶片30通过粘合剂等粘附到支撑片34，使得其器件形成表面4a面向支撑片34，然后使用现有的方法，对与器件形成表面相对的表面，也就是背表面4b，进行抛光。晶片30是基本上圆形的硅衬底。支撑片34具有出色的黏附性，用于在抛光背表面4b的工艺和后面将描述的形成背表面互连的工艺期间保护器件形成表面4a，而且还在形成背表面互连的工艺期间具有出色的耐化学性和耐热性。
接下来，如图3B述，用现有的CVD方法，在晶片30的背表面4b上形成具有大约几微米的膜厚度的绝缘层36。绝缘层36可以通过使用硅石(silica)等制成的涂布液体来形成。绝缘层36由SiO2、SiN等制成。
在晶片30的背表面4b上形成绝缘层36之后，如图3C所示，通过金属溅射方法、镀的方法等，在绝缘层36的表面上形成具有大约几微米的膜厚度的金属膜38。金属膜38可以是由Al、Cu等制成的金属膜，或者是TiN/Al-Cu等制成的复合膜。此外，金属膜38可以由任何其他的导电材料制成。
接着，如图3D所示，利用现有方法对金属膜38进行构图，以在绝缘层36的表面上形成具有预定形状的互连层19。互连层19形成在背表面的区域上，该区域对应于要形成第一半导体芯片4的区域。通过构图，提供了如图2所示的互连层19，使得期望的第一互连盘部分24a和期望的第二互连盘部分24b能够通过互连20电连接。如上所述，这能够减少衬底2上的互连层的数量，并且还能够减小衬底2的贴装表面2a的面积。
虽然在本实施例中，描述了在形成金属膜之后对其进行构图，作为形成流程的一个例子，但是也能够在绝缘层36中形成互连沟槽，然后形成金属膜，使其与前述实施例类似地覆盖整个背表面4b，然后再次对背表面进行抛光以形成嵌入型互连。
在形成互连层19之后，在整个背表面4b上形成具有几微米的厚度的第二绝缘膜，使其覆盖互连层19。然后，蚀刻第二绝缘膜。通过蚀刻，预定的位置被打开，从而形成第一互连盘部分24a和第二互连盘部分24b。如图3E所示，利用该工艺，在晶片30的背表面4b上形成互连层19。互连层19包括第一互连盘部分24a、第二互连盘部分24b和使它们彼此电连接的互连20。
随后，支撑片34被分离，并且使用现有方法对晶片30进行切割，使各芯片分离，从而提供了在其背表面上具有互连层的第一半导体芯片4。
随后，将描述根据本实施例的半导体器件1的效果。
在根据本实施例的半导体器件1中，第一半导体芯片4被贴装在其上具有互连的衬底2上，使得器件形成表面4a面向衬底2，并且电连接到衬底2上的互连的互连层19位于第一半导体芯片4的背表面4b上。因此，第二半导体芯片6能够通过互连层19电连接到衬底2上的互连。另一方面，在日本特开专利公开NO.2001-7278中描述的半导体器件的情况中，需要通过互连片对第二半导体芯片和衬底进行电连接。在该情况中，为了保持互连片的强度，需要使其膜厚度大。相反，在根据本实施例的半导体器件1中，电连接层8直接形成在已经经过抛光的背表面4b上，这能够保持第一半导体芯片4自身的强度。与上述互连片相比，这能够减小电连接层8的层厚。这能够降低整个半导体封装的厚度。因此，根据本实施例的半导体器件能够被适当地用在具有层叠型MCP结构或者SIP结构的半导体器件中。此外，在根据本实施例的半导体器件1中，电连接层8形成在第一半导体芯片4的背表面4b上，这使器件形成表面4a和电连接层之间的线性膨胀系数能够平衡，由此缓解了晶片和半导体芯片的翘曲。
此外，在根据本实施例的半导体器件1中，互连层19位于第一半导体芯片4的背表面4a上，并且第二半导体芯片6通过互连层19电连接到衬底2上的互连。因此，在图1A所示的根据本实施例的半导体器件1中，无需提供焊线来直接电连接第二半导体芯片6和衬底2上的互连。
另一方面，在现有半导体器件中，需要通过焊线来直接电连接第二半导体芯片和衬底上的互连。因此，在第一半导体芯片和第二半导体芯片之间存在大面积差异的情况中，需要使用很长的焊线来把第二半导体芯片电连接到衬底上的互连。当如上所述使用较长的焊线时，当通过封装树脂对半导体器件进行模制时，会产生引线偏移。这导致了与其他焊线的接触和导线断裂的危险。此外，为了使焊线跨越大距离，焊线需要具有向上的高度，因而导致封装的厚度的增加。因此，需要具有减小的封装厚度的半导体器件。
另一方面，在根据本实施例的半导体器件1中，互连层19位于第一半导体芯片4的背表面4b上。也就是说，在图1A所示的根据本实施例的半导体器件1中，为了电连接第二半导体芯片6和衬底2，第二半导体芯片6和互连层19能够通过焊线彼此电连接，此外，互连层19和衬底2上的互连能够通过焊线电连接。在图1B所示的根据本实施例的半导体器件1中，无需提供焊线来电连接第二半导体芯片6和互连层19。甚至在第一半导体芯片4和第二半导体芯片6之间具有大面积差异时，这也能消除增加焊线的长度的需要(或者不需要焊线)，这样能够防止发生引线偏移，并且还能够减小封装的厚度。
如上所述，通过使用包括位于其背表面4b上的互连层19的半导体芯片，能够消除对芯片大小的限制，由此增加了具有MCP或者SIP结构的半导体器件中的半导体芯片的组合的灵活性。
在下文中，将描述根据本实施例的半导体器件1的其他实施。这些实施例与第一实施例的不同之处在于电连接层8的结构。因此，将不描述其他部分的说明，而描述电连接层8的结构。
图5示出了根据本实施例的第二实施例的半导体器件1。
图5A是包括电连接层8的第一半导体芯片4的示意性顶视图，图5B示出了沿图5A中的线b-b的示意性剖面图。如图5B所示，电连接层8由层叠成期望的结构的互连层19和绝缘层22构成。互连层19具有由第一互连层19a和第二互连层19b构成的两层结构，图5B所示。
第二互连层19b由向上开口的第一互连盘部分24a和第二互连盘部分24b、以及使这些盘部分24a和24b彼此电连接的互连20构成。另一方面，第一互连层19a由互连20构成。第一互连层19a和第二互连层19b通过通路栓塞21彼此电连接。这增加了背表面互连的组合的灵活性，由此与第一实施例相比，容易选择第一互连盘部分24a和第二互连盘部分24b之间的电连接。
通过适当地选择上述方法，来形成互连层19、互连20、绝缘层22、第一互连盘部分24a和第二互连盘部分24b，并使用现有大马士革工艺形成通路栓塞21。
虽然在第二实施例中，作为例子已经描述了由两层构成的互连层19，但不对互连层19进行特别的限制，其也可以由层叠的三层构成。
接下来，将描述根据本实施例的第三实施例的半导体器件1。
图6A是包括电互连层8的第一半导体芯片4的示意性顶视图，图6B示出了图6A中沿线c-c的示意性剖面图。如图6B所示，在第一半导体芯片4中，背表面电极层26形成在晶片30的整个背表面4b上，并且电互连层8层叠在其上表面上。电连接层8包括互连层19，并且互连层19由第一互连层19a和第二互连层19b这两层构成。第一互连层19a和第二互连层19b通过通路栓塞21彼此电连接。此外，背表面电极层26和第一互连层19a通过通路栓塞21彼此电连接。此外，背表面电极层26连接到未示出的直流电源，以使偏压施加于晶片30，用于驱动晶体管。
如上所述，通过在整个背表面4b上形成背表面电极层26并把背表面电极层26电连接到互连层19，能够在MCP和SIP结构中层叠具有背表面电极的半导体器件，这样能够加宽要在其中层叠的半导体芯片的选择范围。此外，背表面电极26能够按需求适当地被构图。
使用上述方法能够形成互连层19、互连20、通路栓塞21、绝缘层22、第一互连盘部分24a和第二互连盘部分24b，并且用现有方法来形成背表面电极层26。
尽管在第三实施例中已经作为例子描述了由两层构成的互连层19，但是不对互连层19进行特别的限制，而且还可以只需要由一层或多层构成。
虽然已经参考附图描述本实施例的各实施例，但是这些实施例仅仅是本实施例的说明，并且可以采用除了上述结构之外的各种结构。
例如，虽然在上述实施例中已经描述了形成在第一半导体芯片4上的互连层19通过焊线13电连接到衬底2上的互连的情况，也能够在第一半导体芯片4中提供贯通电极，以把形成在第一半导体芯片4上的互连层19电连接到衬底2上的互连，而不使用焊线13。
虽然在上述实施例中已经描述了由在衬底上依次层叠的第一半导体芯片4和第二半导体芯片6构成的半导体器件，但是也能够采用包括互连层19的多个半导体芯片并且以三层或多层来层叠半导体芯片。
显然，本实施例不限于上述实施例，在不偏离本发明的范围和精神的情况下，可以对其修改和改变。

Claims (5)

1.一种半导体器件，其包括：具有互连的衬底、贴装在衬底上使得其器件形成表面面向衬底的第一半导体芯片、和贴装在第一半导体芯片上的第二半导体芯片；
其中所述第一半导体芯片在面向所述第二半导体芯片的背表面上具有电连接层，所述电连接层包括互连层，该互连层电连接到衬底的互连，所述电连接层由层叠的所述互连层和绝缘层组成；以及
其中所述互连层由构图的金属层构成，提供多个所述互连层，并且这些互连层通过通路栓塞彼此电连接。
2.根据权利要求1的半导体器件，其中所述互连层和所述衬底上的互连通过焊线电连接。
3.根据权利要求1的半导体器件，其中所述第二半导体芯片和所述衬底上的互连通过所述互连层电连接。
4.根据权利要求3的半导体器件，其中所述第二半导体芯片和所述互连层通过焊线彼此电连接。
5.根据权利要求1的半导体器件，其中所述第二半导体芯片贴装在所述互连层上，使得其器件形成表面面向互连层，并且所述第二半导体芯片和所述互连层彼此电连接。
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