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KR20060088022A - 반도체장치 - Google Patents

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KR20060088022A
KR20060088022A KR1020060005821A KR20060005821A KR20060088022A KR 20060088022 A KR20060088022 A KR 20060088022A KR 1020060005821 A KR1020060005821 A KR 1020060005821A KR 20060005821 A KR20060005821 A KR 20060005821A KR 20060088022 A KR20060088022 A KR 20060088022A
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KR
South Korea
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interconnect
substrate
layer
semiconductor
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히데키 나카지마
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따른 반도체장치는 상호접속부들을 가진 기판, 장치형성면이 기판과 마주하게 되도록 기판 상에 탑재된 제1반도체칩, 및 제1반도체칩 상에 탑재된 제2반도체칩을 구비하고, 상호접속층은 상기 제2반도체칩과 마주하게 되는 상기 제1반도체칩의 뒷면에 제공되고 상호접속층은 상기 기판의 상호접속부들과 전기접속된다.
전기접속층, 상호접속층, 본딩와이어, 반도체칩

Description

반도체장치{Semiconductor device}
도 1a 및 1b는 본 발명의 제1실시예에 따른 반도체장치의 개략적인 단면도이다.
도 2a는 본 발명의 제1실시예에 따른 반도체장치의 전기접속층의 개략적인 평면도를 도시한 도면이고, 도 2b는 도 2a의 선a-a에 따른 개략적인 단면도이다.
도 3a 내지 3e는 제1반도체칩을 형성하기 위한 프로세스를 설명하는 개략적인 단면도다.
도 4는 뒷면에서 보여질 때, 복수의 제1반도체칩들이 그 위에 형성되는 대략 둥근 형태의 웨이퍼를 도시한 개략도이다.
도 5a는 본 발명의 제2실시예에 따른 반도체장치의 제1반도체칩의 개략적인 평면도이고, 도 5b는 도 5a의 선 b-b에 따른 개략적인 단면도이다.
도 6a는 본 발명의 제3실시예에 따른 반도체장치의 제1반도체칩의 개략적인 평면도이고 도 6b는 도 6a의 선c-c에 따른 개략적인 단면도이다.
도 7a 및 7b는 종래 반도체장치의 개략적인 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1: 반도체장치 2: 기판
4: 제1반도체칩 6: 제2반도체칩
8: 전기접속층 10: 땜납볼
19: 상호접속층 20: 상호접속부
22: 절연층 30: 웨이퍼
본 발명은 반도체장치에 관한 것이다.
본 출원은 일본특허출원 제2005-023471호를 기초로 하고 이의 내용은 여기에 참조로 통합된다.
최근, 단일패키지에 적층된 복수의 반도체칩들을 구비하는 스택형 MCP(Multi Chip Package)구조 및 SIP(System in Package)구조를 가진 반도체장치의 발전이 이루어져 왔다. 이런 반도체장치로서, 예를 들면, 일본공개특허공보 제2001-7278호에 개시된 반도체장치가 있다. 도 7a는 동 공보에 개시된 반도체장치의 개략적인 단면도를 도시한다. 이 반도체장치(100)는 상호접속부를 구비한 기판(102) 상에 순차적으로 적층된 제1반도체칩(104), 상호접속시트(106) 및 제2반도체칩(108)을 구비한다. 기판(102)은 일면에 인쇄회로기판에 탑재하기 위해 사용된 접속수단인 땜납볼들(110)을 포함한다. 또한, 반대면에 있는 기판(102)의 탑재면(102a) 상에는 제1반도체칩(104)이 범프를 통해 플립칩 탑재되어 장치형성면(104a)이 기판(102)과 마주하게 된다.
상호접속시트(106)는 제1반도체칩(104)의 뒷면(104b)에 탑재된다. 상호접속 시트(106)는 상면에 제2반도체칩(108)과 전기접속을 하기 위한 본딩패드(미도시)를 구비하는 상호접속면(106a), 기판(102)의 상호접속부와 전기접속을 하기 위한 본딩패드들(미도시) 및 이 본딩패드들을 서로 접속하기 위한 상호접속패턴을 구비한다. 상호접속면(106a) 상에 제2반도체칩(108)이 탑재되어 장치형성면(108a)이 위를 향한다.
제2반도체칩(108)에는 장치형성면(108a)에 본딩패드들(미도시)이 마련된다. 상호접속시트(106)에는 상호접속면(106a) 상에 본딩패드들(미도시)이 마련된다. 이 본딩패드들은 본딩와이어들(112)을 통해 전기접속된다. 상호접속시트(106) 및 기판(102)의 접속부들은 본딩와이어들(113)을 통해 유사하게 전기접속된다. 따라서, 제2반도체칩(108) 및 기판(102)의 상호접속부들은 상호접속시트(106)를 통해 전기접속된다. 또한, 도 7b에 도시된 바와 같이, 제2반도체칩(108)은 상호접속시트(106)의 상호접속면(106a) 상에 플립칩 탑재될 수 있다. 기판(102)에 적층된 제1반도체칩(104), 상호접속시트(106) 및 제2반도체칩(108)은 밀봉수지(114)에 의해 몰딩된다.
일본공개특허공보 제2001-7278호에 개시된 반도체장치(100)는 제2반도체칩(108) 및 기판(102)의 상호접속부를 종래 반도체장치에서와 같은 본딩와이어들을 통해 직접 전기접속하는 필요를 제거할 수 있다. 이것은 본딩와이어들의 길이를 제거할 수 있어, 적층된 반도체칩이 밀봉수지로 밀봉될 때 와이어가 스윕(sweep)되는 것을 경감할 수 있다. 그러나, 동 공보에 개시된 반도체장치의 경우, 제1반도체칩 (104) 및 제2반도체칩(108) 사이에 상호접속시트(106)를 제공할 필요가 있다. 따라서, 상호접속시트 자체에 절단 및 부착을 견딜 수 있는 강도를 제공하기 위해, 상호접속시트의 두께를 두껍게 하여 반도체패키지의 두께를 증가시킬 필요가 있다. 따라서, 스택형 MCP구조 또는 SIP구조를 가진 반도치장치에서 반도체패키지두께를 줄인 반도체장치가 필요하다.
본 발명에 따르면, 상술한 문제를 극복하기 위해, 상호접속부를 가진 기판, 장치형성면이 기판과 마주하도록 기판에 탑재되는 제1반도체칩으로서, 상기 제1반도체칩 위에 제2반도체칩이 탑재되는 제1반도체칩을 구비하고, 상기 제1반도체칩은 기판의 상호접속부와 전기접속하는 상호접속층을 제2반도체칩과 마주하는 뒷면에 구비한 반도체장치가 제공된다.
상술한 반도체장치로는, 상호접속층을 통해 기판의 상호접속부와 제2반도체칩을 전기접속할 수 있고, 상호접속시트를 제공할 필요를 줄여 전체 패키지의 두께를 줄일 수 있다.
본 발명은 실시예들을 참조로 하여 이하에서 설명될 것이다. 이 기술분야의 숙련자들은 많은 변경예들이 본 발명의 기술을 사용하여 성립될 수 있고, 본 발명은 예를 들기 위해 설명된 실시예들에 제한되지 않는다는 것을 인식할 것이다.
이하에서, 본 발명의 실시예들이 도면들을 사용하여 설명될 것이다. 모든 도면들에서, 동일한 구성수단들은 동일한 부호들로 지시되고 이들의 설명은 적절히 개시되지 않을 것이다.
도 1은 본 발명의 제1실시예에 따른 반도체장치를 보여주는 개략적인 단면도이다.
도 1a에서 도시된 바와 같이, 반도체장치(1)는 상호접속부들을 가진 기판(2) 상에 순서대로 적층된 제1반도체칩(4) 및 제2반도체칩(6)을 구비한다. 전기접속층(8)은 제2반도체칩(6)과 마주하는 제1반도체칩(4)의 뒷면(4b)에 제공되고, 전기접속층(8)은 기판(2)의 상호접속부에 전기접속되는 상호접속층을 구비한다.
기판(2)은 일면에 인쇄회로기판 상에 탑재하기 위해 사용되는 접속수단들인 땜납볼들(10)을 구비한다. 또한, 반대면인 기판(2)의 탑재면(2a) 상에는 상호접속부들이 형성되고 또한 장치형성면(4a)이 기판(2)과 마주하도록 제1반도체칩(4)이 탑재면(2a) 상에 범프들(미도시)을 통해 플립칩 탑재된다. 전기접속층(8)은 제1반도체칩(4)의 뒷면(4b)에 형성되고, 장치형성면(6a)이 위로 향하도록 제2반도체칩(6)이 전기접속층(8)에 탑재된다. 전기접속층(8)은 상호접속층을 구비하여 제2반도체칩 및 기판(2)의 상호접속부들이 상호접속층을 통해 서로 전기접속될 수 있다.
상술한 바와 같이, 제1반도체칩(4)은 기판(2)의 탑재면(2a) 상에 플립칩 탑재된다. 이것은 본딩와이어들을 사용하지 않고 제1반도체칩(4)과 기판(2)의 상호접속부들 사이에 전기접속을 쉽게 할 수 있다. 한편, 제1반도체칩이 종래 반도체장치와 같이 단순히 플립칩 탑재된다면, 제1반도체칩 상에 탑재된 제2반도체칩이 기판 의 상호접속부들과 직접적으로 전기접속할 필요가 있다. 이것은 긴 본딩와이어들을 요구하여 밀봉수지로 반도체칩들이 밀봉되는 동안 와이어스윕을 야기하여 다른 본딩와이어들과 접촉하게 되고 와이어파손의 위험이 있다. 그러나, 본 실시예에서는 상호접속층을 구비하는 전기접속층(8)이 제1반도체칩(4)의 뒷면(4b)에 형성되어 제2반도체칩(6)이 상호접속층을 통해 기판(2)의 상호접속부들과 전기접속될 수 있다. 이것은 다른 접속와이어들과의 접촉을 막고 와이어파손을 막을 수 있다.
도 2는 제1반도체칩(4) 상에 형성된 전기접속층(8)을 도시한다. 도 2a는 전기접속층(8)의 개략적인 평면도이고, 도 2b는 도 2a의 선a-a에 따른 개략적인 단면도이다. 도 2b에 도시된 바와 같이, 전기접속층(8)은 소망의 구조로 적층된 상호접속층(19) 및 절연층(22)으로 구성된다. 도 2a에 도시된 바와 같이, 상호접속층(19)은 위로 개방된 제1상호접속패드부들(24a)과 제2상호접속패드부들(24b) 및 이들 패드부들(24a, 24b)을 전기접속하는 상호접속부들(20)로 구성되고, 이들은 절연층(22)의 소정의 위치에 마련된다. 도 2에 도시된 바와 같이, 상호접속부들(20)을 통해 제2반도체칩(6)에 전기접속된 제1상호접속패드부들(24a)과 소망의 제2상호접속패드부들(24b) 사이의 전기접속이 이루어질 수 있다. 따라서, 이것은 기판(2)의 탑재면(2a)의 소망의 위치에 제2반도체칩(6)이 전기접속될 수 있게 한다.
상호접속층(19)의 상술한 구조로는, 기판(2) 상에 상호접속층들의 수를 감소시킬 수 있고, 탑재면(2a)의 영역도 감소시킬 수 있다. 복수의 칩들이 종래 반도체장치들에 적층된 경우에는, 동일한 기능(GND 및 전원공급)을 구비한 패드들을 가능한 한 서로 가깝게 가져오기 위해 기판(2) 상에 상호접속부들을 제공할 필요가 있었다. 즉, 동일한 기능을 가진 패드들이 서로 분리되는 경우, 이들은 기판(2)의 다른 위치(별개 위치)에 접속되고, 이것은 기판(2) 상에 이들을 외부(인쇄회로기판)로 넓게 이끌기 위한 상호접속부들을 형성할 필요가 있다. 이 구조는 기판(2)의 상 호접속층들의 수의 증가와 탑재면(2a) 영역의 증가를 일으킨다. 반면에, 본 출원에 따른 반도체장치(1)에서는, 상호접속층(19)을 통한 상호접속부들을 루트할 수 있어, 동일한 기능을 가진 복수의 패드들을 다른 쪽에 가깝게 가져올 수 있다. 이것은 이러한 패드들을 외부로 넓게 이끌기 위한 기판(2)의 상호접속부들의 수를 감소시킬 수 있어, 상호접속층들의 수를 감소시킬 수 있고, 기판(2)의 탑재면(2a)의 영역도 감소시킬 수 있다.
전기접속층(8)의 구조 및 이의 제조방법이 이하에서 설명될 것이다.
제2반도체칩(6) 및 상호접속층(19) 사이의 전기접속은 본딩와이어들(12)을 통해 제2반도체칩(6)의 장치형성면(6a) 상에 마련된 본딩패드들(미도시)을 상호접속층(19)의 제1상호접속패드부들(24a) 상에 마련된 본딩패드들(미도시)과 접속하여 이루어질 수 있다.
한편, 상호접속층(19)과 기판(2) 상의 상호접속부들 사이의 전기접속은 본딩와이어들(13)을 통해 상호접속층(19)의 제2상호접속패드부들(24b) 상에 형성된 본딩패드들(미도시)을 기판(2)의 탑재면(2a) 상에 형성된 본딩패드들(미도시)에 접속함으로써 이루어진다.
상술한 바와 같이, 상호접속층(19)에서, 제1접속패드부들(24a) 및 제2상호접속패드부들(24b)은 상호접속부들(20)을 통해 전기적으로 접속된다. 결과적으로, 제2반도체칩(6)은 기판(2)의 상호접속부들에 전기접속된다.
제1반도체칩(4) 및 제2반도체칩(6)이 상술한 바와 같이 기판(2)에 탑재된 후, 칩들은 본 실시예에 따른 반도체장치(1)를 형성하기 위해 밀봉수지(14)로 몰딩된 다.
또한, 도 1b에서 도시된 바와 같이, 범프들이 제2반도체칩(6)의 장치형성면(6a) 상에 형성될 수 있고 범프들이 제1상호접속패드부들(24a)을 제2반도체칩(6) 및 상호접속층(19)과 서로 전기접속하도록 연결될 수 있다. 상호접속층(19) 및 기판(2)의 상호접속부들의 전기접속은 접속와이어들(13)을 통해, 상호접속층(19)의 제2상호접속패드부들(24b) 상에 형성된 본딩패드들(미도시)을 기판(2)의 탑재면(2a) 상에 형성된 본딩패드들(미도시)과 접속함으로써 이루어진다.
상술한 제1실시예에서, 그 위에 전기접속층(8)이 형성된 제1반도체칩(4)은 다음과 같이 제조될 수 있다.
도 3은 제1반도체칩(4)을 형성하기 위한 과정을 설명하는 개략적인 단면도이다. 도 3에는 단지 하나의 제1반도체칩(4)만이 도시되어 있지만, 실제로는, 복수의 제1반도체칩들(4)이 웨이퍼상태로 동시에 형성된 후 다이싱을 통해 분리되어 개개의 제1반도체칩들(4)을 제공한다. 즉, 도 4의 개략적인 평면도(뒷면으로부터의 조망)에 도시된 바와 같이, 대략 둥근형의 웨이퍼(30)는 그 표면의 지지시트(34), 즉, 그 표면을 형성하는 장치에 부착된다. 다음, 상호접속층은 각 반도체칩들(4)이 형성될 장치형성면의 영역에 따라 웨이퍼상태에서 웨이퍼(30)의 뒷면에 형성된다. 상술한 바와 같이 뒷면에 형성된 상호접속층을 구비하는 복수의 제1반도체칩들(4)은 동시에 형성된 후 다이싱을 통해 서로 분리되어 각각의 제1반도체칩들(4)을 제공한다. 이하에서, 이 과정이 순서대로 설명된다.
도 3a에서 도시된 바와 같이, 위에 반도체장치들이 형성되는 웨이퍼(30)는 장치형성면(4a)이 지지시트(34)와 마주하도록 접착제 등을 통해 지지시트(34)에 부착된 후 연마가 종래 방법에 의해 장치형성면의 반대면, 즉, 뒷면(4b)에 이루어진다. 웨이퍼(30)는 대략 둥근형의 실리콘기판이다. 지지시트(34)는 뒷면(4b) 연마과정 및 이후 설명될 뒷면상호접속부들을 형성하는 과정동안 장치형성면(4a)을 보호하기 위한 우수한 부착성을 가지고 뒷면상호접속부들을 형성하는 과정동안 우수한 화학적 내성 및 우수한 열내구성도 가진다.
다음, 도 3b에 도시된 바와 같이, 약 수㎛의 막두께를 가진 절연층(36)은 종래 CVD방법으로 웨이퍼(30)의 뒷면(4b)에 형성된다. 절연층(36)은 이산화규소 등으로 이루어진 코팅액을 사용하여 만들어질 수 있다. 절연층(36)은 SiO2, SiN 등으로 이루어진다.
도 3c에 도시된 바와 같이 웨이퍼(30)의 뒷면(4b)에 절연층(36)이 형성된 후, 약 수㎛의 막두께를 구비한 금속막(38)이 금속스퍼터링법, 도급법 등에 의해 절연층(36)의 표면 상에 형성된다. 금속막(38)은 Al, Cu 등으로 이루어진 금속막 또는 TiN/Al-Cu 등으로 이루어진 합성막일 수 있다. 또한, 금속막(38)은 어떤 다른 도전재들로 이루어질 수 있다.
다음으로, 도 3d에 도시된 바와 같이, 금속막(38)은 종래방법으로 패터닝되어 절연층(36)의 표면 상에 소정의 모양으로 상호접속층(19)을 형성한다. 제1반도체칩들(4)의 영역들에 대응하는 뒷면의 영역들에 상호접속층(19)이 형성된다. 패터닝에 의해, 도 2에서 도시된 바와 같은 상호접속층(19)이 제공되어, 소망의 제1상 호접속패드부분들(24a) 및 소망의 제2상호접속패드부분들(24b)이 상호접속부들(20)을 통해 전기접속될 수 있다. 이것은 기판(2) 상에 상호접속층들의 수를 감소시키고 상술한 바와 같이 기판의 탑재면(2a)의 영역을 감소시킬 수도 있다.
본 실시예에서, 금속막의 형성 후 이를 패터닝하는 것이 제조플로우의 예로써 설명되었지만, 절연층(36)에 상호접속트렌치들을 형성한 후 상술한 실시예와 유사하게 전체 뒷면(4b)을 덮도록 금속막을 형성하고 이후 뒷면을 다시 연마하여 삽입형 상호접속부들을 형성할 수 있다.
상호접속층(19)의 형성 후, 수 ㎛의 두께를 가진 제2절연막이 상호접속층(19)을 덮도록 전체 뒷면(4b) 상에 형성된다. 다음, 에칭이 제2절연막에 행해진다. 에칭에 의해, 소정의 위치들이 개방되어 제1상호접속패드부들(24a) 및 제2상호접속패드부들(24b)을 형성한다. 이 과정으로, 도 3e에 도시된 바와 같이, 상호접속층(19)은 웨이퍼(30)의 뒷면(4b) 상에 형성된다. 상호접속층(19)은 제1상호접속패드부들(24a), 제2상호접속패드부들(24b) 및 이들을 서로 전기접속하는 상호접속부들(20)을 구비한다.
그 후, 지지시트(34)가 분리되고 다이싱이 종래방법으로 각 칩들을 분리하기 위해 웨이퍼(30)에 행해져 뒷면 상에 상호접속층을 구비한 제1반도체칩들(4)을 제공한다.
이어서, 본 실시예에 따른 반도체장치(1)의 효과가 설명될 것이다.
본 실시예에 따른 반도체장치(10)는 장치형성면(4a)이 기판(2)과 마주하도록 제1반도체칩(4)이 상호접속부들을 가진 기판(2) 상에 탑재되고 기판의 상호접속부 들에 전기접속된 상호접속층(19)이 제1반도체칩(4)의 뒷면(4b)에 제공된다. 따라서, 제2반도체칩(6)은 상호접속층(19)을 통해 기판(2)의 상호접속부들과 전기접속될 수 있다. 한편, 일본공개특허공보 제2001-7278호에 개시된 반도체장치의 경우에는, 제2반도체칩과 기판이 상호접속시트를 통해 전기접속할 필요가 있다. 이 경우, 상호접속시트의 강도를 유지하기 위해, 막두께를 크게 만들 필요가 있다. 반면, 본 실시예에 따른 반도체장치(1)에서는, 전기접속층(8)이 연마가 이루어진 뒷면(4b)에 직접 형성되고 이는, 제1반도체칩(4) 자체의 강도를 유지할 수 있다. 이것은 상술한 상호접속시트에 비해 전기접속층(8)의 층두께를 감소시킬 수 있다. 이것은 전체 반도체패키지의 두께를 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체장치는 적층형 MCP구조 또는 SIP구조를 가진 반도체장치에서 적절히 이용될 수 있다. 또한, 본 실시예에 따른 반도체장치에서, 전기접속층(8)은 제1반도체칩(4)의 뒷면(4b)에 형성된다. 이것은 장치형성면(4a) 및 전기접속층의 선팽창계수 사이의 균형이 이루어질 수 있어, 웨이퍼 및 반도체칩의 변형을 완화시킬 수 있다.
또한, 본 실시예에 따른 반도체장치(1)에서, 상호접속층(19)은 제1반도체칩(4)의 뒷면(4a)에 제공되고 제2반도체칩(6)은 상호접속층(19)을 통해 기판(2)의 상호접속들부에 전기접속된다. 따라서, 도 1a에 도시된 본 실시예에 따른 반도체장치(1)에서 제2반도체칩(6) 및 기판(2)의 상호접속부들을 직접 전기접속하기 위해 본딩와이어들을 제공할 필요가 없다.
한편, 종래 반도체장치에서, 본딩와이어들을 통해 제2반도체칩 및 기판의 상호접속부들을 직접 전기접속할 필요가 있다. 따라서, 제1반도체칩 및 제2반도체칩 사이의 큰 영역차가 있는 경우에, 제2반도체칩을 기판의 상호접속부에 전기접속하기 위해 상당히 긴 본딩와이어를 이용할 필요가 있다. 상술한 바와 같이, 긴 본딩와이어들이 이용되는 경우, 반도체칩이 밀봉수지로 몰딩되는 경우 와이어스윕이 발생된다. 이것은 다른 본딩와이어들과 접촉하게 되고 와이어파손의 위험을 일으킨다. 또한, 큰 면적에 대해 와이어접속을 하기 위해, 본딩와이어들이 위쪽으로 높아지도록 요구되어 패키지의 두께를 증가시킨다. 따라서, 감소된 패키지두께를 가진 반도체장치에 대한 필요가 있어 왔다.
한편으로, 본 실시예에 따른 반도체장치(1)에서, 상호접속층(19)은 제1반도체칩(4)의 뒷면(4b)에 제공된다. 즉, 도 1a에 도시된 본 실시예에 따른 반도체장치(1)에서, 제2반도체칩(6)과 기판(2)을 전기접속하기 위해, 제2반도체칩(6) 및 상호접속층(19)이 본딩와이어들을 통해 서로 전기접속될 수 있고, 또한 상호접속층(19) 및 기판(2)의 상호접속부들이 본딩와이어들을 통해 전기접속될 수 있다. 도 1b에 도시된 본 실시예에 따른 반도체장치(1)에서, 제2반도체칩(6) 및 상호접속층(19)을 전기접속하기 위해 본딩와이어들을 제공할 필요가 없다. 이것은 제1반도체칩(4) 및 제2반도체칩(6) 사이에 큰 영역차가 있는 경우(또는 본딩와이어들이 필요하지 않은 경우)라도 본딩와이어들의 길이를 증가시킬 필요를 제거하고 와이어스윕의 발생을 막고 패키지의 두께 또한 감소시킬 수 있다.
상술한 바와 같이 뒷면(4b)에 제공된 상호접속층(19)을 구비한 반도체칩을 사용함으로써, 칩 크기의 제한을 제거할 수 있어, MCP 또는 SIP구조를 가진 반도체장치들에서 반도체칩들의 조합의 유동성을 증가시킬 수 있다.
이하에서는 본 실시예에 따른 반도체장치(1)의 다른 실시예들을 설명할 것이다. 이 실시예들은 전기접속층(8)의 구조에서 제1실시예와 다르다. 따라서, 다른 부분들에 대한 설명은 개시하지 않고 전기접속층(8)의 구조가 개시될 것이다.
도 5는 본 실시예의 제2실시예에 따른 반도체장치(1)를 도시한다.
도 5a는 전기접속층(8)을 구비한 제1반도체칩의 개략적인 평면도이고, 도 5b는 도 5a의 선b-b에 따른 개략적인 단면도를 도시한다. 도 5b에서 도시한 바와 같이, 전기접속층(8)은 소망의 구조로 적층된 상호접속층(19) 및 절연층(22)으로 구성된다. 상호접속층(19)은, 도 5b에 도시된 바와 같이, 제1상호접속층(19a) 및 제2상호접속층(19b)으로 구성된 2층구조를 가진다.
제2상호접속층(19b)은 위쪽으로 개방된 제1상호접속패드부들(24a) 및 제2상호접속패드부들(24b)로 구성되고 이런 패드부들(24a, 24b)이 서로 전기접속된 상호접속부들(20)로 구성된다. 한편, 제1상호접속층(19a)은 상호접속부들(20)로 구성된다. 제1상호접속층(19a) 및 제2상호접속층(19b)은 플러그들(21)을 통해 서로 전기접속된다. 이것은 뒷면의 상호접속부들의 조합에 관한 융통성을 증가시켜, 제1실시예에 비해 제1상호접속패드부들(24a) 및 제2상호접속패드부들(24b) 사이의 전기접속을 쉽게 선택할 수 있게 한다.
상호접속층(19), 상호접속부들(20), 절연층(22), 제1상호접속패드부들(24a) 및 제2상호접속패드부들(24b)은 상술한 방법을 적절히 선택하여 형성되고 비어플러그들(21)은 종래 다마신공정으로 형성된다.
제2실시예에서는 예로서 2층으로 구성된 상호접속층(19)이 설명되었지만, 상 호접속층(19)은 이에 특히 제한되는 것은 아니고, 3층으로 적층되어 구성될 수 있다.
다음으로, 본 실시예의 제3실시예에 따른 반도체장치가 설명될 것이다.
도 6a는 전기접속층(8)을 구비하는 제1반도체칩(4)의 개략적인 평면도이고 도 6b는 도 6a의 선 c-c에 따른 개략적인 단면도이다. 도 6b에서 설명되는 바와 같이, 제1반도체칩(4)에서, 뒷면전극층(26)이 웨이퍼(30)의 전체 뒷면(4b)에 형성되고, 전기접속층(8)은 이것의 상면에 적층된다. 전기접속층(8)은 상호접속층(19)을 구비하고, 상호접속층(19)은 제1상호접속층(19a) 및 제2상호접속층(19b)인 2층으로 구성된다. 제1상호접속층(19a) 및 제2상호접속층(19b)은 비아프러그들(21)을 통해 서로 전기접속된다. 또한, 뒷면전극층(26) 및 제1상호접속층(19a)은 비아플러그들(21)을 통해 서로 전기접속된다. 또한, 뒷면전극층(26)은 미도시된 DC전원에 접속되어 바이어스전압이 트랜지스터들을 구동하기 위해 웨이퍼(30)에 인가되도록 한다.
전체 뒷면(4b)에 뒷면전극층(26)을 형성하고, 뒷면전극층(26)을 상술한 바와 같이 상호접속층(19)에 전기접속함으로써 MCP 또는 SIP구조에서 뒷면전극들을 가진 반도체장치들을 적층하는 것이 가능하고 그 안에 적층될 반도체칩들의 선택범위를 넓힐 수 있다. 또한, 뒷면전극(26)은 요구되는 대로 적절히 패턴화될 수 있다.
상호접속층(19), 상호접속부들(20), 비아플러그들(21), 절연층(22), 제1상호접속패드부들(24a) 및 제2상호접속패드부들(24b)은 상술한 방법으로 형성되고 뒷면전극층(26)은 종래의 방법으로 형성된다.
제3실시예에서, 2층으로 구성된 상호접속층(29)을 예로써 개시하였지만, 상호접속층(19)은 이에 특히 한정되는 것은 아니고 단지 1층 이상의 층으로 구성되도록 요구된다.
본 실시예의 실시예들은 도면을 참조로 하여 개시되었지만, 이 실시예들은 본 실시예의 설명을 위한 것이고 상술한 구조 이외의 다양한 구조들이 이용될 수 있다.
예를 들어, 제1반도체칩(4) 상에 형성된 상호접속층(19)이 상술한 실시예들에서 본딩와이어들(13)을 통해 기판상에 상호접속부들에 전기접속되는 경우가 설명되었지만, 제1반도체칩(4)에 형성된 상호접속층(19)을 본딩와이어들(13)을 사용하지 않고 기판(2)의 상호접속부들에 전기접속하기 위해 제1반도체칩(4)에 관통 전극을 제공하는 것도 가능하다.
상술한 실시예들에서 기판에 순차적으로 적층된 제1반도체칩(4) 및 제2반도체칩(6)으로 구성된 반도체장치들을 설명하였지만, 상호접속층(19)을 구비한 복수의 반도체칩들을 이용할 수 있고, 3층 이상으로 반도체칩들을 적층할 수 있다.
본 실시예가 상술한 실시예에 제한되지 않고, 본 발명의 사상 및 범위를 벗어남 없이 수정 및 변경할 수 있다는 것은 분명하다.
본 발명에 따르면, 기판의 상호접속부와 전기접속되는 상호접속층이, 상호접속부를 구비한 기판 상에 장치형성면이 기판과 마주하도록 탑재된 제1반도체칩의 뒷면에 제공되기 때문에, 전체 반도체패키지의 두께가 감소된 반도체장치가 실현될 수 있다.

Claims (7)

  1. 상호접속부들을 가진 기판, 장치형성면이 기판과 마주하게 되도록 상기 기판 상에 탑재되는 제1반도체칩으로서, 상기 제1반도체칩 상에 제2반도체칩이 탑재되는 제1반도체칩을 포함하며,
    상기 제1반도체칩은 상기 제2반도체칩과 마주하는 뒷면에 기판의 상호접속부들과 전기접속되는 상호접속층을 가지는 반도체장치.
  2. 제1항에 있어서, 상기 상호접속층은 패턴화된 금속층으로 구성되는 반도체장치.
  3. 제1항에 있어서, 복수의 상호접속층들이 제공되고 이 상호접속층들은 비아플러그들을 통해 서로 전기접속되는 반도체장치.
  4. 제1항에 있어서, 상기 상호접속층 및 상기 기판의 상호접속부는 본딩와이어들을 통해 전기접속되는 반도체장치.
  5. 제1항에 있어서, 상기 제2반도체칩 및 상기 기판의 상호접속부들은 상기 상호접속층을 통해 전기접속되는 반도체장치.
  6. 제5항에 있어서, 상기 제2반도체칩 및 상기 상호접속층은 본딩와이어들을 통해 서로 전기접속되는 반도체장치.
  7. 제1항에 있어서, 상기 제2반도체칩은 상기 제2반도체칩의 장치형성면이 상호접속층과 마주하게 되도록 상기 상호접속층 상에 탑재되고 상기 제2반도체칩과 상기 상호접속층은 서로 전기접속되는 반도체장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988262B1 (ko) * 2008-04-25 2010-10-18 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US9524957B2 (en) * 2011-08-17 2016-12-20 Intersil Americas LLC Back-to-back stacked dies

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
JP3662461B2 (ja) * 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
JP3304921B2 (ja) * 1999-06-18 2002-07-22 日本電気株式会社 半導体記憶装置
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
US6700794B2 (en) * 2001-07-26 2004-03-02 Harris Corporation Decoupling capacitor closely coupled with integrated circuit
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US7034388B2 (en) * 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
US6784556B2 (en) * 2002-04-19 2004-08-31 Kulicke & Soffa Investments, Inc. Design of interconnection pads with separated probing and wire bonding regions
US20040089930A1 (en) * 2002-06-25 2004-05-13 Tessera, Inc. Simplified stacked chip assemblies
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
US7217597B2 (en) * 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme

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