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CN100466254C - 半导体器件和mim电容器 - Google Patents

半导体器件和mim电容器 Download PDF

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CN100466254C
CN100466254C CNB2005100833675A CN200510083367A CN100466254C CN 100466254 C CN100466254 C CN 100466254C CN B2005100833675 A CNB2005100833675 A CN B2005100833675A CN 200510083367 A CN200510083367 A CN 200510083367A CN 100466254 C CN100466254 C CN 100466254C
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Abstract

本发明公开一种半导体器件及MIM电容器，该MIM电容器包括：第一和第二导体图形，埋置在第一层间绝缘膜中而以彼此相对的关系连续延伸并形成梳状电容器的一部分；第三和第四导体图形，形成在经由过孔绝缘膜与第一层间绝缘膜分开的第二层间绝缘膜中，从而第三和第四导体图形作为梳状电容器的一部分以彼此相对的关系在第二层间绝缘膜中连续延伸，以及其中，与第一、第三导体图形相对应地形成在过孔绝缘膜中连续延伸的第五导体图形，以将第一和第三导体图形连续连接，与第二、第四导体图形相对应地形成在过孔绝缘膜中连续延伸的第六导体图形，以将第二和第四导体图形连续连接。使用本发明，即使半导体集成电路被微型化，仍可以确保足够的电容和减少寄生电容。

Description

半导体器件和MIM电容器
相关申请的交叉参考
本申请基于2005年3月17日递交的日本优先权申请No.2005-078012，在此通过援引合并该申请的全部内容。
背景技术
本发明一般涉及一种半导体器件，特别是一种具有电容器的半导体器件。
所谓的金属-绝缘体-金属(MIM)电容器作为电容元件被广泛应用在各种模拟电路中，包括A/D转换器或者带有闪存的泵电路(pump circuit)的半导体集成电路。
这种MIM电容器通常集成在多层互连结构中，从而MIM电容器形成多层互连结构的一部分。
图1示出传统MIM电容器的实例。
参考图1，MIM电容器由金属图形M1、金属图形M2和金属图形M3形成，其中，金属图形M1构成多层互连结构的第一金属层；金属图形M2跨过未示出的层间绝缘膜与金属图形M1相对，并构成多层互连结构的第二金属图形；金属图形M3跨过未示出的层间绝缘膜与金属图形M2相对，并构成多层互连结构的第三金属层。由此，在金属图形M2上面和下面形成电容C。
在所示出的实例中，金属图形M1和金属图形M3彼此并联连接，并形成电容值为2C的电容器，从而电容器具有作为第一电极的金属图形M2，以及作为第二电极的金属图形M1和M3。
使用具有这种MIM电容器的半导体器件，应该注意到，电容器本身随着半导体器件的微型化而被微型化，这样，产生如何确保足够的电容的问题，尤其是对于这种高度微型化的电容器。
为了确保被集成到多层互连结构以及电极面积减少的情况下MIM电容器有足够的电容值，有必要减少插置在金属图形M1、M2和M3之间的层间绝缘膜的厚度。然而，在MIS电容器被集成到多层互连结构的情况下，层间绝缘膜膜厚的减少不可避免地导致多层互连结构中形成的互连图形之间寄生电容增加的问题。
由于这种情形和境况，很难减少图1所示的MIM电容器的大小，因而在设计使用MIM电容器的半导体集成电路器件时产生了问题。
与此同时，提出图2所示的MIM电容器，该电容器使用了在多层互连结构中形成的梳状电极(comb-shaped electrode)。可以参见专利参考资料1。
参考资料
(专利参考资料1)日本未审公开专利申请2004-95754
(专利参考资料2)日本未审公开专利申请2004-241762
参照图2，在未示出的下层间绝缘膜(lower interlayer insulation film)上形成下电容器部分(lower capacitor part)M1，其中下电容器部分M1具有由第一层金属图形形成的梳状电极M1a和M1b。进一步，在未示出的第二层间绝缘膜上形成上电容器部分(upper capacitor part)M2，使得上电容器部分M2具有第二层金属图形的梳状电极M1a和M1b。进一步，通过在第二层间绝缘膜中形成的多个过孔栓过孔(via-plugs Via)，下电容器部分M1和上电容器部分M2彼此相连。
按照这种结构，通过减少梳状电极M1a和M1b之间的距离或梳状电极M2a和M2b之间的距离，能够成功地补偿由于电极面积的减少而导致的MIM电容器电容的减少。
进一步，按照第二种结构，通过在层间绝缘膜上面和下面形成电容器，以及通过过孔栓过孔并联连接电容器，即使半导体器件被微型化，仍可以确保MIM电容器有足够的电容。
另一方面，在图2的MIM电容器被微型化的情况下，在上电容器部分M2或下电容器部分M1中，构成电容器的梳状电极M1a和M2b或M1a和M1b以微小的相互间距(mutual separation)布置，因此，在各梳状电极上的过孔栓过孔也以微小的共同间距布置。由此，在图3示出的这些连接过孔栓过孔的电通量线(electric flux lines)可能导致大量的寄生电容，该寄生电容的值很难估算。
应该注意到在A/D转换器的情况下，要求A/D转换器中使用的电容器有5％或更少的精度。因此，这种MIM电容器不能提供A/D转换器可靠的工作。进一步，鉴于需要忍受MIM电容器大量的错误，电路设计变得很困难。
发明内容
在第一方面中，本发明提供一种半导体器件，其具有在多层互连结构中的MIM电容器，所述多层互连结构包括：
第一互连层，埋置在第一层间绝缘膜中；
第二层间绝缘膜，在所述第一层间绝缘膜上形成；
第三层间绝缘膜，经由所述第二层间绝缘膜，在所述第一层间绝缘膜上形成；
第二互连层，埋置在所述第三层间绝缘膜中；以及
过孔栓，在所述第二层间绝缘膜中形成，以将所述第一互连层电连接至所述第二互连层，
所述第一互联层包括第一和第二导体图形，所述第一和第二导体图形埋置在所述第一层间绝缘膜中，并以彼此相对的关系在所述第一层间绝缘膜中连续延伸，
所述第二互联层包括第三和第四互连图形，所述第三和第四互连图形与所述第一和第二导体图形相对应地分别埋置在所述第三层间绝缘膜中，所述第三和第四导体图形以彼此相对的关系在所述第三层间绝缘膜中连续延伸，
其中，第五导体图形埋置在所述第二层间绝缘膜中而与所述第一和第三导体图形相对应地在所述第二层间绝缘膜中连续延伸，所述第五导体图形将所述第一和第三导体图形连续连接，以及
第六导体图形埋置在所述第二层间绝缘膜中而与所述第二和第四导体图形相对应地在所述第二层间绝缘膜中连续延伸，所述第六导体图形将所述第二和第四导体图形连续连接，
所述第一和第二导体图形、所述第三和第四导体图形以及所述第五和第六导体图形共同形成MIM电容器。
在另一个方面中，本发明提供一种MIM电容器，包括：
第一和第二导体图形，埋置在第一绝缘膜中而以彼此相对的关系在所述第一绝缘膜中连续延伸；以及
第三和第四导体图形，埋置在第三绝缘膜中，所述第三绝缘膜经由第二绝缘膜在所述第一绝缘膜上形成，所述第三和第四导体图形以彼此相对的关系在所述第三绝缘膜中连续延伸，
其中，所述第二层间绝缘膜包括第五导体图形，所述第五导体图形埋置在所述第二层间绝缘膜中而与所述第一和第三导体图形相对应地在所述第二层间绝缘膜中连续延伸，所述第五导体图形将所述第一和第三导体图形连续连接，
所述第二层间绝缘膜还包括第六导体图形，所述第六导体图形埋置在所述第二层间绝缘膜中而与所述第二和第四导体图形相对应地在所述第二层间绝缘膜中连续延伸，所述第六导体图形将所述第二和第四导体图形连续连接。
根据本发明，第一和第二导体图形在第一互连层中形成电容器，以及第三和第四导体图形在第二互连层中形成电容器，其中，通过第五导体图形与第一导体图形与第三导体图形的形状相对应地延伸从而将第一导体图形与第三导体图形连续连接，以及通过第六导体图形沿着第二导体图形和第四导体图形图形的形状延伸从而将第二导体图形和第四导体图形连续连接，来减少形成在这种结构中的过孔栓之间的寄生电容，在该结构中，第一与第三导体图形以及第二与第四导体图形通过分立的过孔栓彼此互连。由此，该MIM电容器能提供设计好的电容值。由于使用在每个互连层中的相对的导体图形之间的本发明的MIM电容器来形成电容，因此不会发生电容值随着器件的微型化而减小，即使是在MIM电容器被集成到多层互连结构中的情况下。进步，可以获得器件的微型化而不用减少层间绝缘膜的厚度。因此，通过使用本发明的MIM电容器，可以微型化如A/D转换器这样需要其中的电容器有精确电容值的器件。进一步，通过使用本发明的MIM电容器，可以实现闪存器件的泵电路中期望的性能提升，即使在器件需要经历微型化的情况下。进步，本发明的MIM电容器不仅在硅半导体器件中是有用的，而且在化合物半导体器件如MMIC中也是有用的。
当结合附图阅读时，本发明的其它目的和更多特征将通过下面的详细描述显而易见。
附图说明
图1为示出按照一相关技术的MIM电容器结构的立体图；
图2为示出按照另一相关技术的MIM电容器结构的立体图；
图3为示出说明图2的MIM电容器问题的示意图；
图4为示出按照本发明第一实施例MIM电容器的结构的立体图；
图5为示出图4的MIC电容器剖面的示意图；
图6为示出按照本发明第二实施例半导体器件的结构的示意图；
图7A-7E示出图6的半导体器件制造过程的示意图；
图8示出按照本发明第三实施例半导体器件的结构的示意图。
具体实施方式
[第一实施例]
图4为示出按照本发明第一实施例MIM电容器10的结构的立体图，而图5为示出沿着图4中的线A至A’的MIM电容器10的剖面图。
参照图4和图5，MIM电容器10形成在多层互联结构中，该多层互联结构由第一层间绝缘膜11、在第一层间绝缘膜11上的第二层间绝缘膜12以及在第二层间绝缘膜上的第三层间绝缘膜形成，其中，MIM电容器10由梳状电容器图形11M、梳状电容器图形13M以及连接部分12M形成，该梳状电容器图形11M作为第一互连层金属-1的一部分埋置在第一层间绝缘膜11中，该梳状电容器图形13M作为第二互连层金属-3的一部分被埋置在第三层间绝缘膜13中，以及该连接部分12M也是梳状形式并且作为过孔层金属-2的一部分埋置在第二层间绝缘膜中，其中，连接部分12M将梳状电容器图形11M与梳状电容器图形13M相连接。
应该注意到，梳状电容器图形13M包括第一梳状电极图形13A和第二梳状电极图形13B，它们共同形成彼此相对的电极指(electrode finger)，其中相似的梳状导体图形12A和12B(它们形成相似的彼此相对的电极指)也分别形成在连接部分12M和梳状电容器图形11M中。在图4的立体图中，仅仅表示出最上面的梳状电极图形13A和13B的电极指。
如图5的剖面图所示，在本实施例中，梳状导体图形12A形成为梳状电极图形13A的连续部分，以及梳状导体图形12B形成为梳状电极图形13B的连续部分，从而梳状导体图形12A具有与梳状电极图形13A相同的形状和大小，以及梳状导体图形12B具有与梳状电极图形13B相同的形状和大小。进一步，梳状电极图形11A和11B在层间绝缘膜11中形成，且分别与具有相同的形状和相同的大小的梳状导体图形12A和12B相对应。
由此，应当注意到，梳状电极图形11A和11B具有各自的侧壁表面和底表面，这些表面被高熔点金属或高熔点金属氮化物的阻挡金属膜(barriermetal film)11a或11b覆盖，并且相似的阻挡金属膜12a和12b也被提供给梳状导体图形12A和12B，以分别覆盖各自的侧壁表面和底表面。由于梳状导体图形12A和12B分别形成梳状电极图形13A和13B的延伸部分，阻挡金属膜12a和12b也延伸到层间绝缘膜13中，并且覆盖梳状电极图形13A和13B的侧壁表面。换言之，在梳状导体图形12A和梳状电极图形13A之间没有形成阻挡金属膜，在梳状导体图形12B和梳状电极图形13B之间也没有形成阻挡金属膜。进一步，梳状导体图形12A经由阻挡金属膜12a和下面的梳状电极图形11A相接触，以及梳状导体图形12B经由阻挡金属膜12b和下面的梳状电极图形11B相接触。
使用这种结构的MIM电容器10，构成连接部分12M的梳状导体图形12A和12B也形成梳状电容器图形的一部分，并且在梳状电极图形11A-13A中任一个的电极指与梳状电极图形11B-13B中相应的电极指之间形成电容C。由于电容C随着相对电极指之间距离的减少而增加，该MIM电容器能有效补偿由于器件微型化导致的电容器区域的电容减少。
这里，应该注意到，与参照图2和图3说明的传统技术相比，梳状电极图形11A和梳状电极图形13A之间的电性互连，或梳状电极图形11B和梳状电极图形13B之间的电性互连，不是通过分立的过孔栓获得的，而是通过梳状图形12A或12B(梳状图形12A或12B连续延伸且与上面和下面的梳状电极图形的形状相一致)获得的。由此，在过孔栓之间没有形成寄生电容，而且MIM电容器10可以提供设计好电容值的电容。这里，应该注意，所有梳状电极图形11A-13A和梳状电极图形11B-13B均有助于电容的形成，所以，可以确保与参照图2和图3说明的传统的梳状MIM电容器相比更大的电容。
[第二实施例]
图6示出参照本发明第二实施例半导体器件20的结构，其中，图4和图5中的MIM电容器10被集成到多层互连结构中。
参照图6，半导体器件20在硅衬底21上形成，MOS晶体管形成在硅衬底21上由器件隔离区域21I限定的器件区域21A中。MOS晶体管包括源扩散区21a、漏扩散区21b、栅绝缘膜22A和栅电极22B。
应该注意到，MOS晶体管的栅电极22B被形成在硅衬底21上的绝缘膜22覆盖，以及镶嵌结构(damascene structure)的多层互连结构以叠层的形式在绝缘膜22上形成，该叠层包括第一层间绝缘膜23、第一蚀刻停止膜(etchingstopper film)23N、第二层间绝缘膜24、第二蚀刻停止膜24N和第三层间绝缘膜25。典型地，层间绝缘膜23、24和25是由包括多孔膜或有机SOG膜的低-K介电有机绝缘膜形成，当然采用无机膜也是可行的，比如HSQ(hydrogen silsesquioxane，即倍半硅氧烷)膜或SiO2膜可以作为层间绝缘膜。进一步，蚀刻停止膜23N和24N典型地由SiN膜或SiC膜形成。
使用图6的多层互联结构，在第一层间绝缘膜23中形成互连沟槽，并且经由高熔点金属如Ta或Ti或者高熔点金属氮化物如TaN或TiN形成的阻挡金属膜23a，在此沟槽内填充Cu或类似物的第一层金属互连图形23M。
进一步，第三层间绝缘膜25也形成有互连沟槽、铜或类似物的金属互连图形25M，经由类似于阻挡金属膜23a的阻挡金属膜25a填充互连沟槽。由此，应该注意到，铜过孔栓24M作为金属互连图形25M的一部分从金属互连图形25M延伸进入层间绝缘膜24，并且与层间绝缘膜23中的互连图形23M电接触。进一步，阻挡金属膜25a连续覆盖铜过孔栓24M的侧壁表面和底表面，铜过孔栓24M经由阻挡金属膜25a与铜金属互连图形23M的表面相接触。
在该实施例中，应该注意到，金属互连图形25A和金属互连图形23A具有相同的形状和大小。进一步，金属互连图形25B和金属互连图形23B具有相同的形状和大小。
进一步，使用图6的多层互连结构，与前面参照图4和图5说明的MIM电容器10的电极指11A和11B相对应的，梳状铜电极图形23A和23B以其侧壁表面和底表面被阻挡金属膜23a覆盖的状态在层间绝缘膜23中形成，。进一步，梳状形式的中间铜图形24A和25A与铜电极图形23A相对应地以被阻挡金属膜25a覆盖的状态分别在层间绝缘膜24和25中形成。进一步，与铜电极图形23B相对应，梳状形式的铜中间图形24B和25B以被阻挡金属膜25a覆盖的状态分别在层间绝缘膜24和25中形成。
这里，与过孔栓24M相似，铜图形24A形成梳状铜电极图形25A的延伸部分，除了与过孔栓24M相反，铜图形24A与梳状铜电极图形25A的形状一致地连续延伸。因此，铜图形24A也具有与铜电极图形23A相同的形状和尺寸，并且与铜电极图形23A有连续的接触。
类似地，与过孔栓24M相似，铜图形24B形成梳状铜电极图形25B的延伸部分，除了与过孔栓24M相反，铜图形24B与梳状铜电极图形25B的形状一致地连续延伸。因此，铜图形24B也具有与铜电极图形23B相同的形状和尺寸，并且与铜电极图形23B有连续的接触。
这样，使用本实施例，多层互连结构被集成有MIM电容器，MIM电容器具有参照图3和图4所说明的结构，即，MIM电容器由第一梳状电极(其包括梳状铜图形23A、24A和25A的电极指)和第二梳状电极(其包括梳状铜图形23B、24B和25B的电极指)形成。
图7A-7E示出图6的半导体器件20的制造过程。
参照图7A，首先在硅衬底21的器件区域21A处形成这种MOS晶体管，该MOS晶体管具有源和漏扩散区域21a和21b、栅绝缘膜22A和栅电极23，之后层间绝缘膜23经由绝缘膜22在硅衬底21上形成。
在图7A所示的步骤中，互连沟槽以及与MIM电容器10的梳状图形相对应的梳形沟槽同时在层间绝缘膜23中形成，其中，梳状沟槽形成为在其表面和侧壁表面被阻挡金属膜23a覆盖之后，填充有铜层。之后，通过CMP工艺，将多余的铜层从层间绝缘膜23的表面移除。这样，铜互连图形23M的表面和铜图形23A和23B的表面形成与层间绝缘膜23的表面相一致的平坦化的表面。
接下来，在图7B示出的步骤中，在层间绝缘膜23上依次形成蚀刻停止膜23N、层间绝缘膜24、蚀刻停止膜24N和层间绝缘膜25，以及在图7C中的步骤中，在层间绝缘膜25中形成与互连图形25M相对应的互连沟槽25G，使得蚀刻停止膜24N被暴露出来。同时，在层间绝缘膜25上形成与铜图形25A和25B相对应的梳状沟槽25TA和25TB，使得蚀刻停止膜24N被暴露出来。
进步，在图7D示出的步骤中，在互连沟槽25G中形成暴露蚀刻停止膜24N的过孔(via hole)24V，使得过孔24V暴露出蚀刻停止膜23N，与此同时，暴露蚀刻停止膜24N的梳状沟槽25TA和25TB被延伸，以暴露出蚀刻停止膜23N。
进一步，在图7E示出的步骤中，在互连沟槽25G的底部、在过孔24V的底部和在梳状沟槽25TA和25TB的底部暴露的蚀刻停止膜23N被移除，从而互连图形23M和梳状铜图形23A和23B暴露出来。进一步，互连沟槽25G、过孔24V、梳状沟槽25TA和25TB在其侧壁表面和底表面被阻挡金属膜25a覆盖后，填充有铜层。进一步，通过CMP工艺将层间绝缘膜25的表面上的多余的铜层移除，可以获得前面参照图6说明的结构。
在本实施例中，可以将图4和图5中的电容10集成到半导体集成电路器件的多层互连结构中，并且即使在半导体集成电路器件被微型化时仍可以确保足够的电容，而不需减小层间绝缘膜24和25的厚度。
由于通过使用梳状铜图形24A或24B将梳状铜图形23A或23B连续连接到对应的梳状铜图形25A或25B，因此不会产生这些梳状图形是通过分立的过孔栓连接起来的情况时的估算寄生电容的困难，从而可以实现按照设计好的电容值精确控制的电容值。
[第三实施例]
图8为示出按照本发明第三实施例半导体器件40的结构的示意图，其中，和前面描述相对应的部分由相同的附图标记表示，并省略对它们的描述。
参照图8，本发明没有用双镶嵌工艺形成多层互联结构。
更具体的是，通过单镶嵌工艺在层间绝缘膜23中形成铝互联图形23M，以及通过单镶嵌工艺在层间绝缘膜25中形成另一铝互联图形25M，其中通过在层间绝缘膜24中形成的W(钨)栓24W，将铝互连图形23M和铝互连图形25M相连接。
类似地，本发明将铝图形用于梳状图形23A和25A或梳状图形23B和25B，并且将钨图形用于连接上面和下面的梳状图形的梳状图形24A和24B。
应该注意到，通过将钨膜填充在层间绝缘膜中形成的过孔或梳状沟槽，能够在层间绝缘膜24形成在层间绝缘膜23上时形成这种钨栓或钨图形，接着通过CMP工艺，将不必要的钨膜从层间绝缘膜24的上表面移除。
在本实施例中，应该注意到，互连图形23M和25M、梳状图形23A和23B以及梳状图形25A和25B的形成并不局限于这种单镶嵌工艺，而是也可以按照其它工艺进行。进一步，本发明的MIM电容器不仅在硅半导体器件中是有用的，而且在化合物半导体器件如MMIC中也是有用的。
进一步，本发明不限于上述描述的实施例，但是各种变化不会脱离开本发明的范围。

Claims (9)

1.一种半导体器件，其具有在多层互连结构中的MIM电容器，所述多层互连结构包括：
第一互连层(11M)，埋置在第一层间绝缘膜(11)中；
第二层间绝缘膜(12)，在所述第一层间绝缘膜(11)上形成；
第三层间绝缘膜(13)，经由所述第二层间绝缘膜(12)，在所述第一层间绝缘膜(11)上方形成；
第二互连层(13M)，埋置在所述第三层间绝缘膜(13)中；以及
连接部分(12M)，在所述第二层间绝缘膜(12)中形成，以将所述第一互连层(11M)电连接至所述第二互连层(13M)，
所述第一互连层(11M)包括第一和第二导体图形(11A，11B)，所述第一和第二导体图形(11A，11B)埋置在所述第一层间绝缘膜(11)中，并以彼此相对的关系在所述第一层间绝缘膜(11)中连续延伸，
所述第二互连层(13M)包括第三和第四导体图形(13A，13B)，所述第三和第四导体图形(13A，13B)与所述第一和第二导体图形(11A，11B)相对应地分别埋置在所述第三层间绝缘膜(13)中，所述第三和第四导体图形(13A，13B)以彼此相对的关系在所述第三层间绝缘膜(13)中连续延伸，
其中，第五导体图形(12A)埋置在所述第二层间绝缘膜(12)中而与所述第一和第三导体图形(11A，13A)相对应地在所述第二层间绝缘膜(12)中连续延伸，所述第五导体图形(12A)将所述第一和第三导体图形(11A，13A)连续连接，
第六导体图形(12B)埋置在所述第二层间绝缘膜(12)中而与所述第二和第四导体图形(11B，13B)相对应地在所述第二层间绝缘膜(12)中连续延伸，所述第六导体图形(12B)将所述第二和第四导体图形(11B，13B)连续连接，
所述第一和第二导体图形(11A，11B)、所述第三和第四导体图形(13A，13B)以及所述第五和第六导体图形(12A，12B)共同形成MIM电容器。
2.如权利要求1所述的半导体器件，其中，所述第一、第三和第五导体图形(11A，13A，12A)具有相同的形状和相同的大小，并且所述第二、第四和第六导体图形(11B，13B，12B)具有相同的形状和相同的大小。
3.如权利要求1所述的半导体器件，其中，所述第五导体图形(12A)连续于所述第三导体图形(13A)之下形成，所述第五导体图形(12A)在其底部与所述第一导体图形(11A)相接触，所述第六导体图形(12B)连续于所述第四导体图形(13B)之下形成，所述第六导体图形(12B)在其底部与所述第二导体图形(11B)相接触。
4.如权利要求3所述的半导体器件，其中，所述第三和第四导体图形(13A，13B)被暴露在所述第三层间绝缘膜(13)的表面，所述第三和第四导体图形(13A，13B)具有与所述第三层间绝缘膜(13)的表面齐平的各自的暴露表面。
5.如权利要求3所述的半导体器件，其中，所述第三导体图形(13A)具有形成有第一阻挡金属膜的侧壁表面，所述第一阻挡金属膜还连续覆盖所述第五导体图形(12A)的侧壁表面和底表面，所述第四导体图形(13B)具有由第二阻挡金属膜覆盖的侧壁表面，所述第二阻挡金属膜连续覆盖所述第六导体图形(12B)的侧壁表面和底表面。
6.如权利要求3所述的半导体器件，在所述第一层间绝缘膜(11)和所述第二层间绝缘膜(12)之间的界面处形成作为蚀刻停止层的第一绝缘膜，在所述第二层间绝缘膜(12)和所述第三层间绝缘膜(13)之间的界面处形成第二绝缘膜。
7.如权利要求1所述的半导体器件，其中，所述第五和第六导体图形(12A，12B)由与所述第三和第四导体图形(13A，13B)不同的材料形成。
8.如权利要求7所述的半导体器件，其中，所述第三和第四导体图形(13A，13B)具有被Ta或Ti形成的金属膜所覆盖的各自的侧壁表面和底表面。
9.如权利要求1所述的半导体器件，其中，所述第一和第二导体图形(11A，11B)形成梳状电极图形，以及其中，所述第三和第四导体图形(13A，13B)和所述第五和第六导体图形(12A，12B)形成与所述梳状电极图形相对应的各自的梳状电极图形。
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