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CN113451313B - 半导体存储器件的设计方法、装置、存储介质及制备方法 - Google Patents

半导体存储器件的设计方法、装置、存储介质及制备方法 Download PDF

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CN113451313B
CN113451313B CN202110721672.1A CN202110721672A CN113451313B CN 113451313 B CN113451313 B CN 113451313B CN 202110721672 A CN202110721672 A CN 202110721672A CN 113451313 B CN113451313 B CN 113451313B
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China
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capacitors
capacitance value
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metal layer
memory device
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永井享浩
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Fujian Jinhua Integrated Circuit Co Ltd
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
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Abstract

本申请提供一种半导体存储器件的设计方法、装置、存储介质及制备方法，该方法包括从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层。在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，使得整个半导体存储器件的电容值比所有单元电容器的并联电容值小很多，工艺难度和工艺成本都大大降低。

Description

半导体存储器件的设计方法、装置、存储介质及制备方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体存储器件的设计方法、装置、存储介质及制备方法。
背景技术
近年来对于电子产品的设计，一般会具有多功能且快速的处理能力。为了增加处理能力，例如是电脑系统或是多功能的电子产品，其都需要大容量的动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
DRAM的存储电容有两种方式，包括存储节点和平板电容。其中，同样面积下，存储节点的电容值远远大于平板电容的电容值，因此，在相同的电容目标下，SN电容面积要比栅极电容面积小得多。所以，目前存储节点不仅广泛用于DRAM的有源区，以作为DRAM的存储单元，还用于DRAM外围电路的电容，如金属-绝缘层-金属(Metal-Insulation-MetalCapacitor，MIMCAP)。
但是存储节点型的DRAM，由于较大高宽比的下电极结构和各膜层制备工艺的原因，导致如果DRAM的尺寸太小，会导致膜层(主要是上电极互连金属层)脱落，所以DRAM有最小尺寸限制(上电极互连金属层尺寸不能太小)，这就导致如果采用常规的连接方式，DRAM的电容值很难做到一个较小的范围。
这种情况下，现有技术中常采用电容串联的方式，将两个DRAM串联在一起，以组成一个电容值较低的存储器件。但是，这种情况下，又会使存储器件的整体尺寸增大，封装时，其它部件也要随之变化才能与之匹配，导致工艺难度和工艺成本都大大增加。
发明内容
针对上述问题，本申请提供了一种半导体存储器件的设计方法、装置、存储介质及制备方法，解决了现有的存储器件串联导致的工艺难度和成本增加的技术问题。
第一方面，本申请提供一种半导体存储器件的设计方法，所述半导体存储器件包括呈阵列排布的多个单元电容器，所述方法包括：
获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，所述第一组电容器中的各个单元电容器通过所述第一互连金属层和所述第二互连金属层彼此并联连接；
所述第二组电容器中的各个单元电容器通过所述第一互连金属层和所述第三互连金属层彼此并联连接。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，所述第一组电容器包括第一数量的单元电容器，所述第二组电容器包括第二数量的单元电容器；所述目标电容值、单个单元电容器的电容值、所述第一数量和所述第二数量满足如下关系式：
Figure BDA0003137040630000021
其中，CT为所述目标电容值，a为所述第一数量，b为所述第二数量，C0为单个单元电容器的电容值。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，还包括：
将所述多个单元电容器中除所述第一组电容器和所述第二组电容器外的所有单元电容器的下电极均连接至第四互连金属层。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，还包括：
将所述第四互连金属层与所述第一互连金属层互相连接。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，还包括：
将所述多个单元电容器中除所述第一组电容器和所述第二组电容器外的所有单元电容器的下电极分别连接至第四互连金属层和第五互连金属层。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，还包括：
将所述第四互连金属层与所述第一互连金属层互相连接。
根据本申请的实施例，可选地，上述半导体存储器件的设计方法中，还包括：
将所述第五互连金属层与所述第一互连金属层互相连接。
第二方面，本申请提供一种半导体存储器件的设计装置，所述半导体存储器件包括呈阵列排布的多个单元电容器，包括：
电容值获取模块，用于获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
电容划分模块，用于根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
电极连接模块，用于将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
电压连接模块，用于将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
第三方面，本申请提供一种电子设备，包括存储器和处理器，所述存储器上存储有计算机程序，该计算机程序被所述处理器执行时，执行如第一方面中任意一项所述的半导体存储器件的设计方法。
第四方面，本申请提供一种存储介质，该存储介质存储的计算机程序，在被一个或多个处理器执行时，实现如第一方面中任意一项所述的半导体存储器件的设计方法。
第五方面，本申请提供一种半导体存储器件的制备方法，包括：
按照如第一方面任意一项所述的方法设计而成的设计图制备对应的半导体存储器件。
第六方面，本申请提供一种半导体存储器件，包括：采用如第五方面所述的方法制备而成。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
本申请提供一种半导体存储器件的设计方法、装置、存储介质及制备方法，该方法包括根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层。在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，就可以改变整个半导体存储器件的电容值，使得整个半导体存储器件的电容值比所有单元电容器的并联电容值小很多，而且可以根据目标电容值，改变各个单元电容器的连接方式，工艺难度和工艺成本都大大降低。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是本申请一示例性实施例示出的一种半导体存储器件的设计方法的流程示意图；
图2是一种按照图1所示的方法设计而成的半导体存储器件的俯视结构示意图；
图3是图2沿切线A-A’的剖面结构示意图；
图4是图2的等效电路示意图；
图5是另一种按照图1所示的方法设计而成的半导体存储器件的俯视结构示意图；
图6是图5的等效电路示意图；
图7是另一种按照图1所示的方法设计而成的半导体存储器件的俯视结构示意图；
图8是图7的等效电路示意图；
图9是另一种按照图1所示的方法设计而成的半导体存储器件的俯视结构示意图；
图10是图9的等效电路示意图；
图11是本申请一示例性实施例示出的一种半导体存储器件的设计装置的连接框图；
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制；
附图标记为：
11-单元电容器；111-下电极；112-绝缘层；113-上电极；12-第一互连金属层；13-第二互连金属层；14-第三互连金属层；15-第四互连金属层；16-第一连接件；17-第二连接件；18-第三连接件；C1-第一组电容器；C2-第二组电容器；C3-第三组电容器；C4-第四组电容器；V1-第一电源电压；V2-第二电源电压；21-单元电容器；22-第一互连金属层；23-第二互连金属层；24-第三互连金属层；25-第四互连金属层；26-第五互连金属层；27-第一连接件；28-第二连接件；29-第三连接件；30-第四连接件。
具体实施方式
以下将结合附图及实施例来详细说明本申请的实施方式，借此对本申请如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本申请的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的结构以及步骤，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
实施例一
如图1所示，本申请实施例提供一种半导体存储器件的设计方法，所述半导体存储器件包括呈阵列排布的多个单元电容器11(即存储节点电容SN)，所述方法包括：
步骤S110：获取所述半导体存储器件的目标电容值和单个单元电容器11的电容值；其中，所述目标电容值小于所述多个单元电容器11的并联电容值。
本实施中的半导体存储器件可以为DRAM，常规的DRAM的各个单元电容器的上电极均连接上电极互连金属层，下电极均连接下电极互连金属层，所以DRAM的总电容值为所有单元电容器的并联电容值，即各个单元单元电容器电容值的加和。
而本实施例的目的在于，在不改变DRAM的尺寸(单元单元电容器的数量不变，上电极互连金属层尺寸不变)的条件下，减小DRAM的总电容值，即半导体存储器件最终得到的目标电容值小于所述多个单元电容器11的并联电容值(各个单元单元电容器11电容值的加和)。
每个单元电容器11包括下电极111、绝缘层112和上电极113，其中，下电极111可以为具有一定高宽比的长筒状。
步骤S120：根据所述目标电容值，从所述多个单元电容器11中至少划分出第一组电容器C1和第二组电容器C2，使得所述第一组电容器C1与所述第二组电容器C2的串联电容值等于所述目标电容值；其中，所述第一组电容器C1的电容值为所述第一组电容器C1中所有单元电容器11的并联电容值，所述第二组电容器C2的电容值为所述第二组电容器C2中所有单元电容器11的并联电容值。
也是就是说，所述第一组电容器C1包括第一数量的单元电容器11，所述第二组电容器C2包括第二数量的单元电容器11；所述目标电容值、单个单元电容器11的电容值、所述第一数量和所述第二数量满足如下关系式：
Figure BDA0003137040630000071
其中，CT为所述目标电容值，a为所述第一数量，b为所述第二数量，C0为单个单元电容器11的电容值。
也就是说，本实施例更适用于目标电容值小于等于所述多个单元电容器1111的并联电容值0.5倍的情况。
步骤S130：如图2和图3所示，将所述多个单元电容器11的上电极113均连接至第一互连金属层12，将所述第一组电容器C1中各个单元电容器11的下电极111均连接至第二互连金属层13，将所述第二组电容器C2中各个单元电容器11的下电极111均连接至第三互连金属层14。
所述第一组电容器C1中的各个单元电容器11通过所述第一互连金属层12和所述第二互连金属层13彼此并联连接。
所述第二组电容器C2中的各个单元电容器11通过所述第一互连金属层12和所述第三互连金属层14彼此并联连接。
第二互连金属层13与第三互连金属层14间隔设置，两者之间没有连接关系。
由此，得到的第一组电容器C1中各个单元电容器11并联，第二组电容器C2中各个单元电容器11并联，然后由于第一组电容器C1中各个单元电容器11和第二组电容器C2中各个单元电容器11的上电极113都连接至第一互连金属层12，所以第一组电容器C1和第二组电容器C2形成串联连接。
步骤S140：将所述第二互连金属层13连接第一电源电压V1，将所述第三互连金属层14连接第二电源电压V2。
第一电源电压V1可以为电源阳极电压Vdd，第二电源电压V2可以为电源阴极电压Vss。
具体的，所述第二互连金属层13可以通过第一连接件16连接第一电源电压V1，将所述第三互连金属层14可以通过第二连接件17连接第二电源电压V2。
本实施例中，所述多个单元电容器11中除所述第一组电容器C1和所述第二组电容器C2外的所有单元电容器11的下电极111均连接至第四互连金属层15，由于该部分单元电容器11(C3部分和C4部分)的上电极113均连接至第一互连金属层12，下电极111均连接至第四互连金属层15，所以该部分单元电容器11(C3部分和C4部分)形成并联连接。第四互连金属层15与第二互连金属层13和第三互连金属层14间隔设置，任意两个之间没有连接关系。
随后，第四互连金属层15可以选择不连接电压信号，如图2和4所示；也可以将所述第四互连金属层15与所述第一互连金属层12互相连接，如图5和6所示。
也就是说，除所述第一组电容器C1和所述第二组电容器C2外的所有单元电容器11的下电极111可以选择不连接电压信号，也可以通过与第三连接件18实现与上电极112的互连，这两种方式下，除所述第一组电容器C1和所述第二组电容器C2外的各单元电容器11对整个半导体存储器件的电容值不起作用，整个半导体存储器件的电容值只与所述第一组电容器C1和所述第二组电容器C2有关。
这样，在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，就可以改变整个半导体存储器件的电容值，使得整个半导体存储器件的电容值比所有单元电容器11的并联电容值小很多，而且可以根据目标电容值，改变各个单元电容器11的连接方式，适用性强，工艺难度和工艺成本都大大降低。
本申请实施例供一种半导体存储器件的设计方法，根据所述目标电容值，从所述多个单元电容器11中至少划分出第一组电容器C1和第二组电容器C2，使得所述第一组电容器C1与所述第二组电容器C2的串联电容值等于所述目标电容值；将所述多个单元电容器11的上电极113均连接至第一互连金属层12，将所述第一组电容器C1中各个单元电容器11的下电极111均连接至第二互连金属层13，将所述第二组电容器C2中各个单元电容器11的下电极111均连接至第三互连金属层14。在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，就可以改变整个半导体存储器件的电容值，使得整个半导体存储器件的电容值比所有单元电容器11的并联电容值小很多，而且可以根据目标电容值，改变各个单元电容器11的连接方式，工艺难度和工艺成本都大大降低。
实施例二
本申请实施例提供另一种半导体存储器件的设计方法，所述半导体存储器件包括呈阵列排布的多个单元电容器21(即存储节点电容SN)，所述方法包括：
步骤S210：获取所述半导体存储器件的目标电容值和单个单元电容器21的电容值；其中，所述目标电容值小于所述多个单元电容器21的并联电容值。
本实施中的半导体存储器件可以为DRAM，常规的DRAM的各个单元电容器的上电极均连接上电极互连金属层，下电极均连接下电极互连金属层，所以DRAM的总电容值为所有单元电容器的并联电容值，即各个单元单元电容器电容值的加和。
而本实施例的目的在于，在不改变DRAM的尺寸(单元单元电容器的数量不变，上电极互连金属层尺寸不变)的条件下，减小DRAM的总电容值，即半导体存储器件最终得到的目标电容值小于所述多个单元电容器21的并联电容值(各个单元单元电容器21电容值的加和)。
每个单元电容器21包括下电极(图中未示出)、绝缘层(图中未示出)和上电极(图中未示出)，其中，下电极可以为具有一定高宽比的长筒状。
步骤S220：根据所述目标电容值，从所述多个单元电容器21中至少划分出第一组电容器C1和第二组电容器C2，使得所述第一组电容器C1与所述第二组电容器C2的串联电容值等于所述目标电容值；其中，所述第一组电容器C1的电容值为所述第一组电容器C1中所有单元电容器21的并联电容值，所述第二组电容器C2的电容值为所述第二组电容器C2中所有单元电容器21的并联电容值。
也是就是说，所述第一组电容器C1包括第一数量的单元电容器21，所述第二组电容器C2包括第二数量的单元电容器21；所述目标电容值、单个单元电容器21的电容值、所述第一数量和所述第二数量满足如下关系式：
Figure BDA0003137040630000091
其中，CT为所述目标电容值，a为所述第一数量，b为所述第二数量，C0为单个单元电容器21的电容值。
也就是说，本实施例更适用于目标电容值小于等于所述多个单元电容器21的并联电容值0.5倍的情况。
步骤S230：如图7所示，将所述多个单元电容器21的上电极223均连接至第一互连金属层22，将所述第一组电容器C1中各个单元电容器21的下电极211均连接至第二互连金属层23，将所述第二组电容器C2中各个单元电容器21的下电极211均连接至第三互连金属层24。
所述第一组电容器C1中的各个单元电容器21通过所述第一互连金属层22和所述第二互连金属层23彼此并联连接。
所述第二组电容器C2中的各个单元电容器21通过所述第一互连金属层22和所述第三互连金属层24彼此并联连接。
第二互连金属层23与第三互连金属层24间隔设置，两者之间没有连接关系。
由此，得到的第一组电容器C1中各个单元电容器21并联，第二组电容器C2中各个单元电容器21并联，然后由于第一组电容器C1中各个单元电容器21和第二组电容器C2中各个单元电容器21的上电极223都连接至第一互连金属层22，所以第一组电容器C1和第二组电容器C2形成串联连接。
步骤S240：将所述第二互连金属层23连接第一电源电压V1，将所述第三互连金属层24连接第二电源电压V2。
第一电源电压V1可以为电源阳极电压Vdd，第二电源电压V2可以为电源阴极电压Vss。
具体的，所述第二互连金属层23可以通过第一连接件27连接第一电源电压V1，将所述第三互连金属层24可以通过第二连接件28连接第二电源电压V2
本实施例中，所述多个单元电容器21中除所述第一组电容器C1和所述第二组电容器C2外的所有单元电容器21的下电极211分别连接至第四互连金属层25和第五互连金属层26，由于该部分单元电容器21(C3部分和C4部分)的上电极223均连接至第一互连金属层22，下电极211分别连接至第四互连金属层25和第五互连金属层26，连接至第四互连金属层25的单元电容器21组成第三组电容器C3，连接至第五互连金属层26的单元电容器21组成第四组电容器C4。第三组电容器C3中的各单元电容器21并联，第四组电容器C4中的各单元电容器21并联，然后第三组电容器C3再与第四组电容器C4串联连接。第四互连金属层25、第五互连金属层26、第二互连金属层23和第三互连金属层24之间相互间隔设置，任意两个之间没有连接关系。
随后，第四互连金属层25可以选择不连接电压信号，也可以通过第三连接件29与所述第一互连金属层22互相连接；同样的，第五互连金属层26可以选择不连接电压信号，也可以通过第四连接件30与所述第一互连金属层22互相连接。
当第四互连金属层25与第五互连金属层26同时选择不连接电压信号时，得到的俯视结构示意图如图7所示，对应的等效电路图如图8所示。
当第四互连金属层25与第五互连金属层26同时选择与所述第一互连金属层22互相连接时，得到的俯视结构示意图如图9所示，对应的等效电路图如图10所示。
上述两种方式下，除所述第一组电容器C1和所述第二组电容器C2外的所有单元电容器21对整个半导体存储器件的电容值不起作用，整个半导体存储器件的电容值只与所述第一组电容器C1和所述第二组电容器C2有关。
这样，在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，就可以改变整个半导体存储器件的电容值，使得整个半导体存储器件的电容值比所有单元电容器21的并联电容值小很多，而且可以根据目标电容值，改变各个单元电容器21的连接方式，适用性强，工艺难度和工艺成本都大大降低。
本申请实施例供一种半导体存储器件的设计方法，根据所述目标电容值，从所述多个单元电容器21中至少划分出第一组电容器C1和第二组电容器C2，使得所述第一组电容器C1与所述第二组电容器C2的串联电容值等于所述目标电容值；将所述多个单元电容器21的上电极223均连接至第一互连金属层22，将所述第一组电容器中各个单元电容器21的下电极211均连接至第二互连金属层23，将所述第二组电容器C2中各个单元电容器21的下电极211均连接至第三互连金属层24。在不改变整个半导体存储器件的尺寸(即不改变上电极互连金属层尺寸)的情况下，就可以改变整个半导体存储器件的电容值，使得整个半导体存储器件的电容值比所有单元电容器21的并联电容值小很多，而且可以根据目标电容值，改变各个单元电容器21的连接方式，工艺难度和工艺成本都大大降低。
实施例三
请参阅图11，本实施例提供一种半导体存储器件的设计装置100，包括：电容值获取模块110、电容划分模块120、电极连接模块130和电压连接模块140。
电容值获取模块110，用于获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
电容划分模块120，用于根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
电极连接模块130，用于将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
电压连接模块140，用于将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
上述方法步骤的具体实施例过程可参见实施例一或二，本实施例在此不再赘述。
实施例四
本实施例提供了一种电子设备，该电子设备可以是手机、电脑或平板电脑等，包括存储器和处理器，所述存储器上存储有计算器程序，该计算机程序被处理器执行时实现如实施例二中所述的半导体存储器件的设计方法。可以理解，电子设备还可以包括，输入/输出(I/O)接口，以及通信组件。
其中，处理器用于执行如实施例二中的半导体存储器件的设计方法中的全部或部分步骤。存储器用于存储各种类型的数据，这些数据例如可以包括电子设备中的任何应用程序或方法的指令，以及应用程序相关的数据。
所述处理器可以是专用集成电路(Application Specific Integrated Circuit，简称ASIC)、数字信号处理器(Digital Signal Processor，简称DSP)、数字信号处理设备(Digital Signal Processing Device，简称DSPD)、可编程逻辑器件(Programmable LogicDevice，简称PLD)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)、控制器、微控制器、微处理器或其他电子元件实现，用于执行上述实施例一中的半导体存储器件的设计方法。
所述存储器可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，例如静态随机存取存储器(Static Random Access Memory，简称SRAM)，电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，简称EEPROM)，可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，简称EPROM)，可编程只读存储器(Programmable Read-Only Memory，简称PROM)，只读存储器(Read-Only Memory，简称ROM)，磁存储器，快闪存储器，磁盘或光盘。
实施例五
本实施例提供一种计算机可读存储介质，如闪存、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、随机访问存储器(RAM)、静态随机访问存储器(SRAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、可编程只读存储器(PROM)、磁性存储器、磁盘、光盘、服务器、App应用商城等等，其上存储有计算机程序，所述计算机程序被处理器执行时可以实现如下方法步骤：
步骤S110：获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
步骤S120：根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
步骤S130：将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
步骤S140：将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
上述方法步骤的具体实施例过程可参见实施例一或二，本实施例在此不再赘述。
实施例六
本申请实施例提供一种半导体存储器件的制备方法，包括：按照如实施例一或实施例二所述的方法设计而成的设计图制备对应的半导体存储器件。
按照实施例一或实施例二所述的方法设计而成的设计图制备出的半导体存储器件，在尺寸无变化的情况下，电容值比现有的半导体存储器件小很多，工艺难度和工艺成本都大大降低。
虽然本申请所公开的实施方式如上，但所述的内容只是为了便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属技术领域内的技术人员，在不脱离本申请所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种半导体存储器件的设计方法，所述半导体存储器件包括呈阵列排布的多个单元电容器，其特征在于，所述方法包括：
获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
2.根据权利要求1所述的方法，其特征在于，所述第一组电容器中的各个单元电容器通过所述第一互连金属层和所述第二互连金属层彼此并联连接；
所述第二组电容器中的各个单元电容器通过所述第一互连金属层和所述第三互连金属层彼此并联连接。
3.根据权利要求2所述的方法，其特征在于，所述第一组电容器包括第一数量的单元电容器，所述第二组电容器包括第二数量的单元电容器；所述目标电容值、单个单元电容器的电容值、所述第一数量和所述第二数量满足如下关系式：
Figure FDA0003137040620000011
其中，CT为所述目标电容值，a为所述第一数量，b为所述第二数量，C0为单个单元电容器的电容值。
4.根据权利要求1所述的方法，其特征在于，还包括：
将所述多个单元电容器中除所述第一组电容器和所述第二组电容器外的所有单元电容器的下电极均连接至第四互连金属层。
5.根据权利要求4所述的方法，其特征在于，还包括：
将所述第四互连金属层与所述第一互连金属层互相连接。
6.根据权利要求1所述的方法，其特征在于，还包括：
将所述多个单元电容器中除所述第一组电容器和所述第二组电容器外的所有单元电容器的下电极分别连接至第四互连金属层和第五互连金属层。
7.根据权利要求6所述的方法，其特征在于，还包括：
将所述第四互连金属层与所述第一互连金属层互相连接。
8.根据权利要求7所述的方法，其特征在于，还包括：
将所述第五互连金属层与所述第一互连金属层互相连接。
9.一种半导体存储器件的电容设计装置，所述半导体存储器件包括呈阵列排布的多个单元电容器，其特征在于，包括：
电容值获取模块，用于获取所述半导体存储器件的目标电容值和单个单元电容器的电容值；其中，所述目标电容值小于所述多个单元电容器的并联电容值；
电容划分模块，用于根据所述目标电容值，从所述多个单元电容器中至少划分出第一组电容器和第二组电容器，使得所述第一组电容器与所述第二组电容器的串联电容值等于所述目标电容值；其中，所述第一组电容器的电容值为所述第一组电容器中所有单元电容器的并联电容值，所述第二组电容器的电容值为所述第二组电容器中所有单元电容器的并联电容值；
电极连接模块，用于将所述多个单元电容器的上电极均连接至第一互连金属层，将所述第一组电容器中各个单元电容器的下电极均连接至第二互连金属层，将所述第二组电容器中各个单元电容器的下电极均连接至第三互连金属层；
电压连接模块，用于将所述第二互连金属层连接第一电源电压，将所述第三互连金属层连接第二电源电压。
10.一种电子设备，其特征在于，包括存储器和处理器，所述存储器上存储有计算机程序，该计算机程序被所述处理器执行时，执行如权利要求1至8中任意一项所述的半导体存储器件的设计方法。
11.一种存储介质，其特征在于，该存储介质存储的计算机程序，在被一个或多个处理器执行时，实现如权利要求1至8中任意一项所述的半导体存储器件的设计方法。
12.一种半导体存储器件的制备方法，其特征在于，包括：
按照如权利要求1至8中任意一项所述的方法设计而成的设计图制备对应的半导体存储器件。
13.一种半导体存储器件，其特征在于，采用如权利要求12所述的方法制备而成。
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