CN100352059C - 半导体集成电路装置 - Google Patents

Abstract

一种半导体集成电路装置，可控制MOSFET的衬底电压，以使MOSFET的亚阈值区域或饱和区域的某任意栅极电压值的漏极电流消除温度依存性、工艺偏差依存性，谋求动作稳定性的提高。其包括：集成电路主体(16A)；监视装置(15A)；衬底电压调节装置(14A)，其中，监视器装置(15A)包括：恒流源(12A)；和所述多个MOSFET在同一衬底上形成的监视用MOSFET(11A)，衬底电压调节装置(14A)包括：在接地电位上连接监视用MOSFET(11A)的漏极端子和集成电路主体(16A)的多个MOSFET的漏极端子的状态下将监视用MOSFET(11A)的源极电位和预先决定的基准电位比较的比较装置(13A)，将基于采用比较装置(13A)的比较结果输出的输出电压反馈到监视用MOSFET(11A)的衬底电压中。

Description

半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置，特别是涉及可以控制相对于微细化的MOSFET的低电源电压驱动下的衬底电压的半导体集成电路装置。

背景技术

近年来，伴随相对于半导体集成电路装置的制造的微细化工艺的进化，MOSFET的沟道长度开始以0.1um级以下的工艺制造。相对于这样工艺的微细化，电源电压也使用了1V以下的低电源电压，有以下这样的报告。

在电源电压为1V以下的环境下，MOSFET的阈值和电压值没有被定标，在低温条件下和高温条件下，报告产生了CMOS电路动作速度的反转现象(参照非专利文献1)。

另外，在作为半导体集成电路装置一例的SRAM中，有如下报告：当微细化提高时，由于噪声容限降低，向其存储单元读出、写入数据的稳定动作就困难了(参照非专利文献2)。

作为降低在低电源电压下的动作下限电压的技术有：利用衬底偏压控制P型及N型MOSFET的源漏极间电流的平衡的方法(参照非专利文献3)。

在上述(非专利文献3所示的)方法中，比较任意临界路径的延迟和时钟的周期，控制P型及N型MOSFET的衬底偏压，另外，使由P型MOSFET和N型MOSFET构成的变换器的输入和输出短路。利用该方法比较所述变换器的电压值和任意设定的电压监视器的电压值，利用MOSFET的工艺偏差加以补正，谋求规定电压下动作的稳定。

(非专利文献1)

Kouichi Kand a，另外3名，“Design Impact of Positive TemperatureDependence on Drain Current in Sub-1V CMOS VLSIs”，2001年10月，IEEEJournal of Solid-State Circuits，vol.36，No.10，p.1559-1564

(非专利文献2)

道关隆国另外1名，“细微CMOSメモリセルのスタテイツクノイズマ-ジン解析”电子信息通信学会论文1992年7月，P.350-361

(非专利文献3)

Goichi Ono，另外1名，“Threshold-voltage Balance for Minimum SupplyOperation”，2002 IEEE，2002 Symposium on VLSI Circuits Digest of TechnicalPapers

(非专利文献4)

Tzuen-His HμAng et al，“Bsse Current Reversal Phenomenon in a CMOSCompatible High Gain n-p-n Gated Lateral Bipolar Transistor”，Feb 1995，IEEETRANSACTIONS ON ELECTRON CEVICES，VOL，42NO.2，P321

非专利文献5

Hiroyuki Mizuno，另外7名，“An 18-μA Standby Current 1.8-V，2 00-MHzMicroprocessor with Self-Substrate-Biased Data-Retention Mode”，NOVEMBER1999，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.34，NO.11，p.1492-1500

发明内容

但是，在所述非专利文献3中显示的技术等现有技术中，没有考虑所述非专利文献1中公开的，在电源电压为1V以下环境中，低温条件下和高温条件下产生CMOS电路动作速度的反转现象，不能控制MOSFET的衬底电压，以消除温度依存性。

另外，在现有的低电压技术(参照所述非专利文献3：Fig.9P/N Vt matchingscheme)中，在P/N平衡调节中，由于按照P型MOSFET调整N型MOSFET的Ids，故不能将亚阈值泄漏电流或饱和电流设在最合适的值。

总之，该方式中，在大规模搭载存储器的半导体集成电路装置中，其存储器内的泄漏电流在其它理论电路的数十倍乃至数百倍时不能谋求动作稳定性的提高。

或者，不能保证模拟运算放大器输出范围的特性。另外，在称为由定时接位方式使用自由电荷类型电路、动态电路、多米诺电路的电路中，由于噪声容限由MOSFET的门值决定，故有不能供给稳定动作的最优的阈值的课题

相反的，利用和所述非专利文献3(参照Fig.9)相同的方式将N型MOSFET作为基准，假定搭载另一个进行P型MOSFET的衬底控制“scheme”。而后，由工艺偏差来制造P型MOSFET的Ids高、N型MOSFET的Ids低的产品。

此时，由于P型MOSFET的Ids高，故在所述非专利文献3(参照Fig.9)N型MOSFET的Ids升高。另外，由于N型MOSFET的Ids低，进行P型MOSFET的衬底控制，使得P型MOSFET的Ids降低，。

当使用所述方式时，形成保持和工艺偏差相反的特性的MOSFET。也就是说，使P型MOSFET的Ids降低控制，使N型MOSFET的Ids升高控制。如上所述，即使使N、P两方的MOSFET作为基准的电路独立，也不能将P、N的Ids最优化。

另外，由于所述非专利文献3(参照Fig.11SA-Vt CMOS system)的技术是依存于规定的临界路径的延迟的控制方法，故必须物理地配置适合在所述规定临界路径上的虚设总线电路，增大半导体集成电路装置的面积。

另外，如上述非专利文献3所述，在通过虚设总线的延迟控制MOSFET的衬底偏压的方法中，虚设总线的内部对衬底偏压依存性不同的MOSFET元件，例如栅极氧化膜压不同的元件或栅极氧化膜的介电率不同的元件等，为符合电路的延迟，为各个衬底偏压依存性不同的元件提供不同的衬底电位是不可能的。

在半导体集成化电路装置中，在工艺条件、温度条件、电压条件等各条件下的多个临界路径存在，在这些理论生成电路不同时，必须物理地多个配置适合在这些多个临界路径上的虚设总线电路，更加增大半导体集成电路装置的面积。

另外，当加大施加衬底电压时，晶体管特性显示通常动作的相反的特性。这就是在正向偏压侧过大的施加正向电压时，显示双极特性，在衬底漏极间流动准方向电流。另外，漏源极间电流通过衬底电压增幅。因此采用栅极电压的漏栅极间的电流控制无效。

另外，在回授偏压侧，当过大施加回授偏压时，表现亚阈值区域增加效果的GIDL(Gate-Induced Drain Leakage)效果。这样出现在极端施加衬底偏压时作为相反的特性未施加反馈，而具有停滞的课题。

上述涉及的双极效果记载在非专利文献4等中。涉及的GIDL效果记载在非专利文献5等中。

本发明目的在于，由于考虑上述的情况，故MOSFET的漏极电流、特别是亚阈值区域或饱和区域的某任意栅极电压值的漏极电流可以控制MOSFET的衬底电压，以使温度依存性、工艺偏差依存性取消，提供可谋求动作稳定性提高的半导体集成电流装置。

为达成所述的目的，专利1所述的发明具有如下特征，包括：集成电路主体，其在半导体衬底上具有多个MOSFET；监视装置，其监视所述多个MOSFET中的至少一个漏电流，其中包括恒流源和与集成电路主体在同一衬底上设置的监视用MOSFET；衬底电压调节装置，其控制所述半导体衬底的衬底电压，以使所述漏电流恒定，其中包括比较装置，所述监视用MOSFET连接在所述恒流源与地之间，所述比较器比较所述恒流源与所述监视用MOSFET的接点的电压和电源电压，输出衬底电压。

通过上述结构，监视装置监视MOSFET的漏极电流，且与该监视的电流值相对应，衬底电压调节装置调节衬底电流，以最优值调节集成电路主体的多个MOSFET的漏极电流。通过该调节，半导体集成电路装置的温度变化时的漏极电流的温度依存性可减少，另外，利用制造工艺完成的半导体集成电路装置特性的偏差(工艺偏差依存性)可减少。因此，可谋求半导体集成电路装置动作稳定性的提高。

另外，技术方案2所述的发明，其特征在于：具备多个所述衬底电压调节装置。

由此，半导体集成电路内存在特性不同的电路和元件时，可调整多个衬底电压调节装置，得到与各个电路和元件适应的衬底电压。

另外，技术方案3所述的发明，其特征在于：具有第1衬底电压调节装置，调节衬底电压，使得多个MOSFET的各个阈值成为一致的值；第2衬底电压调节装置，调节衬底电压，使得多个MOSFET的各个漏电流固定；为调整所述集成电路主体中的噪声容限比规定的值低的部分的衬底电压，使用第1衬底电压调节装置，为调整所述集成电路主体中的噪声容限比规定的值高的部分的衬底电压，使用第2衬底电压调节装置。

由此，可实现电路稳定工作，进一步可防止在低电压下的延迟时间的温度依赖性的逆转，同时可消减高温下的泄漏电流。而且可实现电路的高速化，进一步防止低电压下的延迟时间的温度依赖性的逆转，同时可消减高温下的泄漏电流。

另外，技术方案4所述的发明，其特征在于：所述集成电路主体内分成多个区域，在各个区域内或区域的附近，连接调节区域内的MOSFET的衬底电压的衬底电压调节装置。

由此，对于半导体集成电路内的MOSFET中设备特性具有局部依存性的情况，可对各区域各自施加用于得到适当的阈值、饱和电流的衬底电压，可以消减半导体集成电路内的电路特性的偏差。

另外，技术方案5所述的发明，其特征在于：所述集成电路主体内混合安装对于衬底电压设备特性不同的MOSFET，对于所述设备特性大致相同的MOSFET群，连接相同的衬底电压调节装置。

由此，对于相对衬底电压设备特性不同的各个MOSFET群，不会使电路的噪声容限恶化，可施加各自适当的衬底电压。

另外，技术方案6所述的发明，其特征在于：所述漏电流是亚阈值区域或饱和区域的某任意栅压值下的漏电流。

通过所述结构，通过将MOSFET的亚阈值区域或饱和区域的某任意栅极电压值的漏极电压利用监视装置监视，以最优值调节集成电路主体的多个MOSFET的亚阈值区域或饱和区域的漏极电流。

利用其调节，半导体集成电路装置的温度变化时的漏极电流的温度依存性可减少，另外，利用制造工艺完成的各个半导体集成电路装置特性的偏差(工艺偏差依存性)可减少。可谋求半导体集成电路装置动作稳定性的提高。

另外，技术方案7述的发明，其特征在于，利用所述衬底电压调节装置保持晶体管的GM。

由此，可构成规定电压值近旁的GM恒电路，可实现晶体管的GM的恒定化，以使半导体集成电路装置的温度依存或电压依存性取消。

另外，技术方案8所述的发明，其特征在于，所述比较装置在将所述监视用MOSFET的漏极端子和集成电路主体的所述多个MOSFET的漏极端子连接在接地电位的状态下，比较所述监视用MOSFET的源极电位和预定的基准电位，或者在将所述监视用MOSFET的漏极端子连接在恒流源的状态下，比较所述监视用MOSFET的漏极电位和预定的基准电位，所述监视装置将基于所述比较装置的比较结果输出的输出电压反馈到所述监视用MOSFET的衬底电压上。

通过所述结构，由定电流源和监视用MOSFET构成的监视装置监视MOSFET的漏极电流，且于该监视的电流值对应，利用比较装置比较被选定的监视用MOSFET的源极电位和被预先选定的基准电位并输出，通过在监视用MOSFET的衬底电压上反馈，可使集成电路主体上配置的多个MOSFET各自的阈值(Vth)或各自的漏极电流(Ids)整齐。这样，作为使MOSFET的阈值(Vth)或漏极电流(Ids)整齐的值，以最优值调节集成电路主体的多个MOSFET的漏极电流。

由此，半导体集成电路装置的温度变化时的漏极电流的温度依存性可减少，另外，利用制造工艺完成的各个半导体集成电路装置特性的偏差(工艺偏差依存性)可减少。可谋求半导体集成电路装置动作稳定性的提高。

另外，技术方案9所述的发明，其特征在于，所述基准电位是对集成电路主体的电源电压。

通过上述结构，利用比较装置比较集成电路主体供给电位的电源电压或接地电位和监视用MOSFET的源极电位并输出，通过在监视用MOSFET的衬底电压上反馈，可使集成电路主体上配置的多个MOSFET各自的阈值(Vth)或各自的漏极电流(Ids)整齐。这样，作为使MOSFET的阈值(Vth)或漏极电流(Ids)整齐的值，以最优值调节集成电路主体的多个MOSFET的漏极电流。

由此，半导体集成电路装置的温度变化时的漏极电流的温度依存性可减少，另外，利用制造工艺完成的各个半导体集成电路装置特性的偏差(工艺偏差依存性)可减少。可谋求半导体集成电路装置动作稳定性的提高。

另外，技术方案10所述的发明，其特征在于，所述衬底电压调节装置输出下述电压值，该电压值是对于根据所述比较装置的比较结果输出的输出电压，利用限位装置在所述输出电压的上限和下限上施加了限制的电压值。

通过所述结构，由于将基于比较装置的比较结果输出的输出利用限位装置限制在规定值的范围内，故自衬底电压调节装置输出的衬底电压的上限和下限可加以控制，在监视用MOSFET的衬底电压上不能施加适当的反馈，可防止衬底电压调节装置在异常的状态下稳定化的所谓“停滞”。

另外，技术方案11所述的发明，其特征在于，所述监视用MOSFET是监视用P型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的电源电压以上、并且在所述监视用P型MOSFET上不产生GIDL效应的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的电源电压以下、并且所述监视用P型MOSFET不显示双极特性的范围的电压。

由此，在加大衬底电压时，晶体管特性可防止所谓通常特性显示的相反的GIDL效果，同时，显示双极特性，在衬底-漏极间顺方向流动电流，可防止漏源极间电流减少。

另外，技术方案12所述的发明，其特征在于，所述监视用MOSFET是监视用N型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的接地电位以上、并且所述监视用N型MOSFET不显示双极特性的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的接地电位以下、并且在所述监视用N型MOSFET上不产生GIDL效应的范围的电压。

由此，在加大衬底电压时，晶体管特性可防止所谓通常特性显示的相反的GIDL效果，同时，显示双极特性，在衬底-漏极间顺方向流动电流，可防止漏源极间电流减少。

另外，技术方案13所述的发明，其特征在于，所述限位装置的输出连接到向所述半导体集成电路主体提供电源电压的电压提供装置，在衬底电压超过上限限位电压以上时，使所述电源电压上升，在衬底电压低于下限限位电压以下时，使所述电源电压下降。

由此，向集成电路提供的电源电压可变，通过衬底电压调节装置可更确实的改善MOSFET的阈值特性、饱和电流特性，GM特性。

另外，技术方案14所述的发明，其特征在于，所述恒流源具有与所述监视用MOSFET的晶体管尺寸相同的去除泄漏电流用的MOSFET，在所述去除泄漏电流用的MOSFET是N型MOSFET的情况下，将该N型MOSFET的栅极和源极为大致相同的电位时的源极-漏极间的电流相加，在所述去除泄漏电流用的MOSFET是P型MOSFET的情况下，将该P型MOSFET的栅极和漏极为大致相同的电位时的源极-漏极间的电流相加。

由此，可消除寄生双极性和GIDL效果的泄漏分量，可以施加可确保监视装置的MOSFET的原来的阈值、饱和电流的衬底电压。

另外，技术方案15所述的发明，其特征在于，组成所述去除泄漏电流用的MOSFET的衬底的阱区域，与组成所述监视用MOSFET的衬底的阱区域分离。

由此，可去除监视装置的MOSFET和去除泄漏电流用的MOSFET间的寄生双极性造成的泄漏电流分量，可以施加可确保监视装置的MOSFET的原来的阈值、饱和电流的衬底电压。

另外，技术方案16所述的发明，其特征在于，衬底电压调节装置调节衬底电压，使得多个MOSFET的各个阈值成为一致的值；对应温度变化电压值，将电压施加到栅极，使得与向所述监视用MOSFET的栅极提供的电压一定时的所述阈值的温度斜率相比，斜率变缓。

由此，与衬底电压调节装置的监视用MOSFET的栅极电压固定的情况相比，可以降低由于MOSFET的结电容减少造成的集成电路主体的增益，而且在温度变化的情况下，也可以抑制集成电路主体内各MOSFET的阈值的偏差。

另外，技术方案17所述的发明，其特征在于，构成为具有频率-电压转换装置，将对集成电路主体提供的时钟信号作为初始信号，输入到所述频率-电压转换装置中，通过该频率-电压转换装置将该信号的频率转换为电压，将该电压施加到构成所述监视装置的MOSFET的栅极。

由此，可以在集成电路主体中，时钟低频率时比高频时更高地设定由阈值(Vth)稳定电路调节的阈值，可消减在低频下使用时MOSFET元件的泄漏电流。

另外，技术方案18所述的发明，其特征在于，在具有组成集成电路主体的P型MOSFET的衬底的N阱区域和在该N阱区域的内侧设置的组成集成电路主体的N型MOSFET衬底的P阱区域的半导体集成电路装置中，设置有第2P阱区域和第2N阱区域，所述第2P阱区域与所述集成电路主体的N型MOSFET的衬底电压电连接，并且所述第2N阱区域与所述集成电路主体的N型MOSFET的接地电位电连接。

由此，N型MOSFET的源极和衬底间的电压变动减少，可以高精度地施加衬底电压。

另外，技术方案19所述的发明，其特征在于，在集成电路主体的MOSFET的源极和衬底被独立控制的半导体集成电路装置中，所述集成电路主体的MOSFET的源极和所述集成电路主体的MOSFET的衬底间，附加集成电路主体的MOSFET的栅极电容。

由此，N型MOSFET的源极和衬底间的电压变动减少，可以高精度地施加衬底电压。

另外，技术方案20所述的发明，其特征在于，在具有组成集成电路主体的P型MOSFET的衬底的N阱区域和在该N阱区域的内侧设置的组成集成电路主体的N型MOSFET衬底的P阱区域的半导体集成电路装置中，所述P阱区域和所述集成电路主体的N型MOSFET的接地电位之间的电容值，比所述P阱区域和所述N阱区域之间的电容值大。

由此，N型MOSFET的源极和衬底间的电压变动减少，可以更高精度地施加衬底电压。

另外，技术方案21所述的发明，其特征在于，所述集成电路主体具有反馈缓冲器，构成该反馈缓冲器的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，即使反馈缓冲器在低电压，也可稳定动作，另外，可削减泄漏电流。

另外，技术方案22所述的发明，其特征在于，所述集成电路主体具有存储电路，构成该存储电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，亚阈值区域的某任意栅极电压值的漏极电流控制存储电路内MOSFET的源极-衬底间的电压值，以使温度依存性、工艺偏差依存性去除，可防止由亚阈值区域泄漏造成的存储栅极的破坏。

另外，技术方案23所述的发明，其特征在于，所述集成电路主体具有SRAM，构成该SRAM的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，可消减低电压时的噪声容限的温度依存性。因此，可以由低电压动作，可谋求SRAM的低消耗电力化。

另外，技术方案24所述的发明，其特征在于，所述集成电路主体具有定时接位方式的电路，构成该定时接位方式的电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，可消减定时接位方式电路的温度依存性、工艺偏差依存性(由于定时接位方式电路的静态噪声容限由MOSFETD的阈值决定)。另外，可消减定时接位方式电路的泄漏电流。

另外，技术方案25所述的发明，其特征在于，所述集成电路主体具有差动型运算放大器，构成该差动型运算放大器的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，可消减差动型运算放大器输出范围下限电压的温度依存性、工艺偏差依存性。

另外，技术方案26所述的发明，其特征在于，所述集成电路主体具有电压控制振子，构成该电压控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，可消减相对于电压控制振子的输入电压的频率响应特性的温度依存性、工艺偏差依存性。

另外，技术方案27所述的发明，其特征在于，所述集成电路主体具有CMOS逻辑电路，构成该CMOS逻辑电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，可消减CMOS逻辑电路中的延迟温度依存性、工艺偏差依存性。

另外，技术方案28所述的发明，其特征在于，所述集成电路主体具有电流控制振子，构成该电流控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定。

由此，电流控制振子的延迟值一致，可消减振荡频率的温度依存性、工艺偏差依存性。

附图说明

图1是表示本发明第一实施例的半导体集成电路装置的电路图；

图2是表示具有限幅器的比较部(PMOS侧)的一例的电路图；

图3是表示为说明GIDL效应的Ids-Vgs特性的图表；

图4是表示当使用于说明双极特性的衬底电压Vbs变化时的漏极电路Ids的模拟值；

图5是表示本发明第二实施例的半导体集成电路装置的电路图；

图6是表示具有限幅器部的比较部(NMOS侧)的一例的电路图；

图7是表示当使用于说明双极特性的衬底电压Vbs变化时的漏极电流Ids的模拟值；

图8是表示本发明第三实施例的半导体集成电路装置的电路图；

图9是表示本发明第四实施例的半导体集成电路装置的电路图；

图10是表示本发明第五实施例的半导体集成电路装置的电路图；

图11是在第五实施例的半导体集成电路装置中，泄漏电流温度依存性的电路模拟结果的图表；

图12是在第五实施例的半导体集成电路装置中，相对于电源电压的静态噪声容限宽度的电路模拟结果的图表；

图13是表示本发明第六实施例的半导体集成电路装置的电路图；

图14是表示本发明第七实施例的半导体集成电路装置的电路图；

图15是在第七实施例的半导体集成电路装置中，SRAM读出的噪声容限宽度的模拟结果的图表；

图16是在第七实施例的半导体集成电路装置中，SRAM写入的噪声容限宽度的模拟结果的图表；

图17是表示本发明第八实施例的半导体集成电路装置的电路图；

图18是表示本发明第九实施例的半导体集成电路装置的电路图；

图19是表示本发明第十实施例的半导体集成电路装置的电路图；

图20是表示本发明第十一实施例的半导体集成电路装置的电路图；

图21是表示本发明第十二实施例的半导体集成电路装置的电路图；

图22是表示本发明第十三实施例的半导体集成电路装置的电路图；

图23是图5所示的恒流源12B的特性接近更理想的电流源特性的结构例。

图24是表示组成图23中表示的N型MOSFET的衬底的P阱区域的图。

图25是图1所示的恒流源12A的特性接近更理想的电流源特性的结构例。

图26是表示本发明第14实施例的半导体集成电路装置的一例的多接口寄存器文件的电路图。

图27是具有图26结构的多接口寄存器文件中数据读出的延迟时间的相对值(Normalized Delay)的温度特性。

图28是具有图26结构的多接口寄存器文件中工作时的消耗电流的相对值(Normalized current)的温度特性。

图29是本发明的第14实施例中半导体集成电路装置在SRAM电路中应用的例子的模式图。

图30是模式地表示本发明的第15实施例中集成电路主体的电路设计的图。

图31是模式地表示本发明的第16实施例的结构的图。

图32是表示本发明的第17实施例的方框图。

图33是表示图32的频率-电压变换电路中频率-电压变换特性的曲线图。

图34是表示本发明的第18实施例的特征的模式图(a)、表示电容分量CC没有的情况下的BN的变动和VSS的变动的图(b)、表示含有电容分量CC的情况下的BN的变动和VSS的变动的图(c)。

图35是表示用于实现本发明的第18实施例的结构的一例的模式图。

图36是表示图34的电容分量CC有栅极电容构成的一例的模式图。

图37是表示本发明的第19实施例中的效果的曲线图。

图38是表示本发明的第20实施例中结构的一例的电路图。

具体实施方式

以下基于附图详细说明涉及本发明的实施例。

第一实施例

图1是显示涉及本实施例的半导体集成电路装置10A的电路图，如图1所示，半导体集成电路装置10A具有监视装置15A、阈值(Vth)稳定电路14A(衬底电压调节装置)和集成电路主体16A，其中，监视装置15A由P型MOSFET11A和恒流源12A构成，阈值(Vth)稳定电路14A(衬底电压调节装置)由比较部13A(比较装置)构成。

在第一实施例中，MOSFET的阈值Vth作为例如在VDD＝1V时，构成Ids＝50NA×(W/L)时的Vgs(栅源极间电压)。另外，Ids是MOSFET的源漏极间电流，W是MOSFET的沟道宽度，L是MOSFET的沟道长度。

P型MOSFET11A在和集成电路主体16A相同的衬底上配置。在本实施例中，该P型MOSFET11A的晶体管尺寸以沟道宽度：W＝1.2μm、沟道长度：L＝0.12μm设定。

而且恒流源12A和比较部13A也可以和集成电路主体在同一衬底上设置，也可以不在同一衬底上设置。

另外，恒流源12A使用“没有温度依存性”的部件，例如，利用显示恒定电流特性的禁带基准电路等构成。在此，相对于所谓上述“没有温度依存性”，以20PPM/℃以下定义(没有完全对温度没有依存的意思)。另外，恒流源12A供给500nA。

比较部13A由例如运算放大器或OTA等构成。在该输入端子上至少输入基准电压值和被测定电压值，比较该基准电压值和被测定电压值，如被测定电压值比基准电压值低，则提高自该输出端子输出的输出电压，如被测定电压值比基准电压值高，则降低输出电压值。

P型MOSFET11A的源极连接在恒流源12A上，P型MOSFET11A的漏极连接在集成电路主体16A的接地电位Vss上，P型MOSFET11A的栅极由集成电路主体16A的电源电压Vdd以下的任意电压17A设定，且集成电路主体16A的电源电压Vdd和所述任意电压17A的差量常保持固定的关系，在此，该差量设定为0.4V。

也就是说，P型MOSFET11A的栅极电压是0.6V。比较部13A的基准输入IN1的电压值设定为集成电路主体16A的电源电压Vdd，比较部13A的被测定输入IN2连接在P型MOSFET11A的源极上，比较部13A的输出连接在P型MOSFET11A的衬底电压BP上，比较部13A的输出界限的上限为集成电路主体16A的电源电压Vdd以上，下限为集成电路主体16A的电源电压Vdd以下。

在此，比较部13A的输出界限为0.6V～2.0V的电压界限。

将所述的比较部13A输出界限的上限值或下限值通过作为限位的限幅器部19A(限位装置)，可输出衬底电压BP。

以下列举说明在输出PMOS侧衬底电压BP的比较部13A上具有限幅器19A的一例。

图2是显示具有限幅器19A的比较部13A的一例的电路图。

如图2所示，比较部13A具有运算放大器部分18A和限幅器部分19A，限幅器部分19具有寄存器111A、112A，比较器113A、114A，限幅用MOSFET115A、116A。

其次，以下说明利用所述的限幅器部分19A决定限位电压值的一方法。

首先，在完成制造工序后的半导体集成电路装置10A中，将源极衬底间的电位差在0～负电位侧移动，将P型MOSFET11A的漏极电流Ids成为最低值时的电压值寄存在寄存器111A上。

其次，将源极衬底间的电位差在0～正电位侧移动，将P型MOSFET11A的漏极电流Ids成为最低值时的电压值寄存在另外的寄存器112A上。

将在寄存器111A上寄存的电压值(上限限位电压)和作为输出的电压BP利用比较器113A比较，通过比较器113A的输出将在栅极上连接的限幅用MOSFET115A开/关，衬底电压BP的上限可加以限制。

衬底电压BP的上限(衬底电压调节装置输出电压值的上限)最后被设定为在P型MOSFET11A上不产生GIDL效应的范围的电压。

另外，将在漏极112A上寄存的电压值(下限限位电压)和作为输出的电压BP利用比较器114A比较，通过比较器114A的输出将在栅极上连接的限幅用MOSFET115A开/关，衬底电压BP的下限可加以限制。

当过大施加负的衬底电压(回授偏压)时，通过GIDL变化阈值(Vth)恒电路14A的反馈增益极性，反馈系统引起停滞(不施加合适的反馈，在反馈系统异常的状态下安定化)。

另外，作为参考，图3显示非专利文献5的Ids-Vgs特性Fig.8。在图3中，回授偏压增大的Vbb＝-2.3V中利用GIDL效果变大漏极电流Ids。

另外，即使利用电流源配置的方法也有反馈系统引起停滞的情况。

另外，当过大施加正衬底电压(正向偏压)时，MOSFET显示双极特性，阈值(Vth)恒电路14A的反馈增益变地非常大，反馈系统容易引起振荡。

另外，显示变化相对于图4中P型MOSFET的衬底电压Vbs时的漏极电流Ids的模拟值。如图4所示，当在MOSFET上施加规定电压以上的正向偏压(图4中的负电位侧)时，漏极电流Ids电流减少。

因此，限位电压值可反映防止停滞的限界电压及防止反馈系统振荡的限界电压是重要的。

如上所述，由于防止停滞和反馈系统振荡，则衬底电压BP的下限(衬底电压调节装置输出电压值的下限)最好设定为被P型MOSFET11A不显示双极特性的范围的电压。另外，衬底电压BP的上限(衬底电压调节装置输出电压值的上限)最好设定为被P型MOSFET11A上为产生GIDL效应的范围的电压。

在上述例中显示寄存器111A、112A上寄存的情况，限位电压值设定在由微调技术等得到的固定电压值上，也可以在比较器113A、114A上输入。

另外，也可以利用仅任意测定测试点预先决定所述限位电压值，制造工序完成后的半导体集成电路装置10A得到的特性，在另外的索引数据库中寄存。

由于反映制造后的经时恶化，故在半导体集成电路装置10A上实施随时上述的限位电压值的决定方法，也可以变更限位电压值。

例如，P型MOSFET11的衬底电压BP为1V时，被测电压调整为1.1V，以使比较部13的输出电压下降，被测电压为1V。

阈值(Vth)恒电路14A控制MOSFET的源极-衬底间的电压值，以使亚阈值区域的某任意栅极电压值的漏极电流没有温度依存性、工艺偏差依存性，在集成电路主体16A上配置的多个P型MOSFET的各自的阈值作为具备的值。

第二实施例

图5是显示涉及本实施例的半导体集成电路装置10B的电路图。如图5所示，半导体集成电路装置10B具有监视装置15B、阈值(Vth)恒电路14B(衬底电压调节装置)和集成电路主体16B，其中，监视装置由N型MOSFET11B和恒流源12B构成，阈值(Vth)恒电路14B(衬底电压调节装置)由比较部13B(比较装置)构成。

在第二实施例中，MOSFET的阈值Vth，例如VDD＝1V时，将形成Ids＝50NA×(W/L)时的Vgs(栅源极间电压)作为Vth。另外，Ids是MOSFET的源漏极间电流，W是MOSFET的沟道宽度，L是MOSFET的沟道长度。

N型MOSFET11B配置在和集成电路主体16B相同的衬底上。在本实施例中，其N型MOSFET11B的晶体管尺寸以沟道宽度：W＝1.2μm，沟道长度：L＝0.12μm设定。

另外，恒流源12B及比较部13B配置在和集成电路主体16B相同的衬底上或不配置在相同的衬底上都可以。

另外，恒流源12B使用“没有温度依存性”的部件，例如，利用显示恒流特性的禁带基准电路等构成。在此，相对于所述(没有温度依存性)，以20PM/℃以下定义(没有完全对温度没有依存的意思)。另外，恒流源12B供给500nA。

比较部13B由例如运算放大器或OTA等构成。在其输入端子上至少输入基准电压值和被测定电压值，比较该基准电压值和被测定电压值，如被测定电压值比基准电压值低，则升高自该输出端子输出的输出电压值，如高则降低输出电压值。

N型MOSFET11B的漏极连接在恒流源12B上，N型MOSFET11B的源极连接在集成电路主体16B的接地电位Vss上，N型MOSFET11B的栅极被集成电路主体16B的接地电位Vss以上的任意电压17B设定，且集成电路主体16B的电源电压Vdd和所述任意电压17B的差量常保持固定的关系，在此，该差量设定为0.4V。

比较部13B的基准输入IN1的电压值设定为半导体集成电路装置10B的电源电压值，比较部13B的被测定输入IN2连接在N型MOSFET11A的漏极上，比较部13B的输出连接在N型MOSFET11A的衬底上，比较部13B的输出界限的上限为半导体集成电路装置10B的接地电位以上，比较部13B的输出界限的下限为所述半导体集成电路装置10B的接地电位以下。

在此，比较部13B的输出界限为-1.0V～0.4V的电压界限。

将所述的比较部13B输出界限的上限值或下限值通过作为限位的限幅器部19B(限位装置)，可输出衬底电压BN。

以下列举说明在输出NMOS侧衬底电压BN的比较部13B上具有限幅器19B的一例。

图6是显示具有限幅器19B的比较部13B的一例的电路图。如图6所示，比较部13B具有运算放大器部分18B和限幅器部分19B，限幅器部分19B具有寄存器111B、112B，比较器113B、114B，限幅用MOSFET115B、116B。

当使用这样的输出电路时，稳定至限幅值近旁，可供给电流。在自衬底经路至源极流动电流的正向偏压时稳定，得到衬底电压，在被适用电路的动作稳定性上具有特别的效果。

通过采用预先由负升压电路等产生负电压，将该电压输入到图6的VDD＝-3V的地方的结构，反馈系统的响应性变得良好。如最终在缓冲器中使用升压电路等，由于该生成时钟，反馈系统的特性变为离散，响应性变差。

其次，以下说明利用所述的限幅器部分19B决定限位电压值的一方法。

首先，在完成制造工序后的半导体集成电路装置10B中，将源极衬底间的电位差在0～负电位侧移动，将N型MOSFET11B的漏极电流Ids成为最低值时的电压值寄存在寄存器111B上。

其次，将源极衬底间的电位差在0～正电位侧移动，将N型MOSFET11B的漏极电流Ids成为最高值时的电压值寄存在另外的寄存器112B上。

将在寄存器111B上寄存的电压值(上限限位电压)和作为输出的电压BN利用比较器113B比较，通过比较器113B的输出将在栅极上连接的限幅用MOSFET115B开/关，衬底电压BN的上限可加以限制。

衬底电压BN的上限最好设定为在N型MOSFET11B不显示双极特性的范围的电压。

另外，将在漏极112B上寄存的电压值(下限限位电压)和作为输出的电压BN利用比较器114B比较，通过比较器114B的输出将在栅极上连接的限幅用MOSFET115B开/关，衬底电压BN的下限可加以限制。

当过大施加负的衬底电压(回授偏压)时，通过GIDL变化阈值(Vth)恒电路14B的反馈增益极性，反馈系统引起停滞(不施加合适的反馈，在反馈系统异常的状态下安定化)。

另外，即使利用电流源配置的方法也有反馈系统引起停滞的情况。

另外，当过大施加正衬底电压(正向偏压)时，MOSFET显示双极特性，阈值(Vth)恒电路14B的反馈增益变地非常大，反馈系统容易引起振荡。

另外，显示变化相对于图7中N型MOSFET的衬底电压Vbs时的漏极电流Ids的模拟值。如图7所示，当在MOSFET上安装规定电压以上的正向偏压(图中的正电位侧)时，漏极电流Ids电流减少。

因此，限位电压值可反映防止停滞的限界电压及防止反馈系统振荡的限界电压很重要。

衬底电压BN的下限最好设定为N型MOSFET11B上不产生GIDL效应的范围的电压。另外，衬底电压BN的上限(衬底电压调节装置输出电压值的上限)最好设定为N型MOSFET11B未显示双极特性的范围的电压设定理想。

在上述例中显示寄存器111B、112B上寄存的情况，限位电压值设定在由微调技术等得到的固定电压值上，也可以在比较器113B、114B上输入。

另外，利用仅任意测定测试点预先决定所述的限位电压值，制造工序完成后的半导体集成电路装置10B得到的特性，在另外的索引数据库中寄存。

由于反映制造后的经时恶化，故在半导体集成电路装置10B上实施随时上述的限位电压值的决定方法，也可以变更限位电压值。

阈值(Vth)恒电路14B控制MOSFET的源极-衬底间的电压值，以使亚阈值区域的某任意栅极电压值的漏极电流没有温度依存性、工艺偏差依存性，在集成电路主体16B上配置的多个N型MOSFET的各自的阈值作为具备的值。

图23是所述图5所示的恒流源12B的特性接近更理想的电流源特性的结构例。

成为监视对象的MOSFET234和至少沟道长L和沟道宽W相同的MOSFET233的栅极被置为与MOSFET233的源极电位等电位，以该漏电流为源的电流镜电路232和图5中的恒流源12B并联附加。而且输入端子235、236施加各自规定的电压值。237为运算放大器。

如没有该电流源231，监视元件的衬底电压值比-0.4V还低，由于通常的GIDL效果，泄漏电流增加，外表上的电流变大，衬底电压值的施加电压增加这一部分。

但是，在该电流源231中，去除了GIDL项，所以可能得到纯粹的MOSFET的阈值或饱和电流，可施加与由恒流源12B构成相比调整到更高的精度的衬底电压BN。

因此，在施加正的衬底电压(正偏压)时，可以去除由双极效果造成的MOSFET234的泄漏电流增加。

而且，图24表示组成图23中表示的N型MOSFET233、234的衬底的P阱区域。组成N型MOSFET233的衬底的P阱区域和组成N型MOSFET234的衬底的P阱区域形成N阱区域，所以如图24所示分开。

另外，与所示图1所示的恒流源12A对应，图25表示了和图23相同的接近理想电流源特性的结构例。

成为监视对象的MOSFET254和至少沟道长L和沟道宽W相同的MOSFET253的栅极被置为与MOSFET253的源极电位等电位，以该漏电流为源的电流镜电路252和图1中的恒流源12B并联附加。而且输入端子255、256施加各自规定的电压值。257为运算放大器。

第三实施例

图8是显示本实施例的半导体集成电路装置20A的电路图。

如图8所示，半导体集成电路装置20A具有监视装置25A、漏极电流(Ids)稳定电路24A(衬底电压调节装置)和集成电路主体26A，其中，监视装置25A由P型MOSFET21A和恒流源22A构成，漏极电流(Ids)稳定电路24A(衬底电压调节装置)由比较部23A(比较装置)构成。

在第三实施例中，MOSFET的饱和电流作为例如在Vgs＝1V、VDD＝1V、Vss＝0时的源漏极间电流。

漏极电流(Ids)恒电路24A是控制MOSFET的衬底电压的电路(衬底电压调节装置)，使MOSFET的饱和区域的某任意栅极电压值的漏极电流稳定。其P型MOSFET21的晶体管尺寸以沟道宽度：W＝1μm、沟道长度：L＝0.12μm设定。

另外，恒流源22A使用“没有温度依存性”的部件，例如，利用显示恒定电流特性的禁带基准电路等构成。在此，相对于所谓上述“没有温度依存性”，以20PPM/℃以下定义(没有完全对温度没有依存的意思)。另外，恒流源22A供给300nA。

比较部23A由例如运算放大器或OTA等构成。在该输入端子上至少输入基准电压值和被测定电压值，比较该基准电压值和被测定电压值，如被测定电压值比基准电压值低，则提高自该输出端子输出的输出电压，如被测定电压值比基准电压值高，则降低输出电压值。

P型MOSFET21A的源极连接在恒流源22A上，P型MOSFET21A的漏极连接在集成电路主体26A的接地电位Vss上，P型MOSFET21A的栅极连接在集成电路主体26A的接地电位Vss上。

比较部23A的基准输入IN1的电压值由集成电路主体26的电源电压Vdd设定，比较部23A的被测定输入IN2连接在P型MOSFET21A的源极上，比较部23A的输出连接在P型MOSFET21A的衬底电压BP上，比较部23A的输出界限的上限为集成电路主体26的电源电压Vdd以上，下限为集成电路主体26的电源电压Vdd以下。

在此，比较部23A的输出界限为0.6V～2.0V的电压界限。

本实施例也和上述的第一实施例相同，将所述的比较部23A输出界限的上限值或下限值通过作为限位的限幅器部19A(限位装置)，可输出衬底电压BP。这样，具有限位装置的情况的作用效应和所述第一实施例相同。

这样，漏极电流(Ids)稳定电路24A控制衬底电压BP，以使MOSFET的饱和区域的某任意栅极电压值的漏极电流稳定，集成电路主体26上配置的多个P型MOSFET各自的漏极电流Ids作为具备的值。

第四实施例

图9是显示涉及第四实施例的半导体集成电路装置20B的电路图。

如图9所示，半导体集成电路装置20B具有监视装置25B、漏极电流(Ids)稳定电路24B(衬底电压调节装置)和集成电路主体26B，其中，监视装置由N型MOSFET21B和恒流源22B构成，漏极电流(Ids)稳定电路24B(衬底电压调节装置)由比较部23B(比较装置)构成。

在第四实施例中，MOSFET的饱和电流作为例如在Vgs＝1V、VDD＝1V、Vss＝0时的源漏极间电流。

漏极电流(Ids)稳定电路24B是控制MOSFET的衬底电压的电路(衬底电压调节装置)，使MOSFET的饱和区域的某任意栅极电压值的漏极电流稳定。其N型MOSFET21的晶体管尺寸以沟道宽度：W＝1μm、沟道长度：L＝0.12μm设定。

另外，恒流源22B使用“没有温度依存性”的部件，例如，利用显示恒定电流特性的禁带基准电路等构成。在此，相对于所谓上述“没有温度依存性”，以20PPM/℃以下定义(没有完全对温度没有依存的意思)。另外，恒流源22B供给600nA。

比较部23B由例如运算放大器或OTA等构成。在该输入端子上至少输入基准电压值和被测定电压值，比较该基准电压值和被测定电压值，如被测定电压值比基准电压值低，则提高自该输出端子输出的输出电压，如被测定电压值比基准电压值高，则降低输出电压值。

N型MOSFET21B的源极连接在恒流源22B上，N型MOSFET21B的源极连接在集成电路主体26A的接地电位Vss上，N型MOSFET21B的栅极连接在集成电路主体26A的电源电压Vdd上。

比较部23B的基准输入IN1的电压值设定为集成电路主体26的电源电压Vdd，比较部23B的被测定输入IN2连接在N型MOSFET21B的源极上，比较部23B的输出界限的上限为集成电路主体26的电源电压Vdd以上，比较部23B的输出界限的下限为集成电路主体26的电源电压Vdd以下。

在此，比较部23B的输出界限为-1.0V～0.4V的电压界限。

本实施例也和上述的第二实施例相同，将所述的比较部23B输出界限的上限值或下限值通过作为限位的限幅器部19B(限位装置)，可输出衬底电压BN。这样，具有限位装置的情况的作用效应和所述第二实施例相同。

这样，漏极电流(Ids)稳定电路24B控制衬底电压BN，以使MOSFET的饱和区域的某任意栅极电压值的漏极电流稳定，集成电路主体26上配置的多个N型MOSFET各自的漏极电流Ids作为具备的值。

第五实施例

图10是显示涉及第五实施例的半导体集成电路装置30的电路图。

如图10所示，半导体集成电路装置30利用由所述第一及第二实施例显示的阈值(Vth)稳定电路14A、14B和在内部具有回授缓冲31的集成电路主体36构成。阈值(Vth)稳定电路14A、14B的衬底电压BP、BN被连接在构成集成电路主体36内回授缓冲31的N型、P型MOSFET的各自的衬底电压上。

其次，关于使用本实施例的阈值(Vth)稳定电路14A、14B的效果，列举利用回授缓冲31的一具体例的评价结果说明。关于本例，构成回授缓冲31的各MOSFET具有以下的参数。

P型MOSFET的Ids＝240μA/μm、Vth＝0.35V；

N型MOSFET的Ids＝600μA/μm、Vth＝0.35V；

P型MOSFET的W＝2μm、L＝0.12μm；

N型MOSFET的W＝1μm、L＝0.12μm。

而后，在衬底电压BN、BP＝0V(正向偏压)的情况下，作为动作温度条件在T＝-40℃(低温)、T＝125℃(高温)的各温度条件下使用阈值(Vth)稳定电路14A、14B，在T＝-40℃(低温)，当施加衬底电压BN、BP＝0.35V(正向偏压)时，另外，T＝125℃(高温)，当施加衬底电压BN、BP＝-0.35V(回授偏压)时的四种的情况中，变化电源电压，利用将静态噪声容限宽度电路模拟(SPICE)求得图11显示的模拟结果。

图11中，横坐标是回授缓冲31电源电压值，纵坐标是回授缓冲31的静态噪声容限宽度。如图11所示，使用阈值(Vth)稳定电路14A、14B时静态噪声容限宽度的偏差变窄，另外，即使是低电压也可以稳定的动作。

另外，图12显示在回授缓冲31的衬底电压中使用阈值(Vth)稳定电路14A、14B时及不使用阈值(Vth)稳定电路14A、14B时的泄漏电流的温度依存性。

图12中，横坐标是温度，纵坐标是对数表示(log)的泄漏电流。如图12所示，在低温时若干增加泄漏电流，高温时被飞快地减弱。

在此，将参照电压作为0.4V，以低电压特殊显示，高电压时Vth较低，则静态噪声容限降低时高地设定Vth。此时，也可以参照电压电路使用电阻分割装置等设定，以使参照电压值成为施加电压值的某比例。

变化参照电压时限位电压电路更加发挥效果。例如，当VDD＝1V时设定参照电压为0.35V，该比例为35％。如VDD＝2V时参照电压为0.7V。但是，为实现这样的值，必须更加施加回授偏压，得到GIDL效应，由于防止这一问题，故限位电路是有效的。

第六实施例

图13是显示涉及第六实施例的半导体集成电路装置的电路图。

如图13所示，半导体集成电路装置40由所述第一实施例显示的漏极电流(Ids)稳定电路24A、24B和内部具有存储电路41(仅显示一个存储单元)的集成电路主体36构成。漏极电流(Ids)稳定电路24A、24B的衬底电压BP、BN被连接在构成集成电路主体36内的存储电路的N型、P型MOSFET的各自的衬底电压上。

存储电路41至少具有采用N型MOSFET42的传输门、记忆存储元件43、位线44和字线45。作为记忆存储元件43列举如下，例如DRAM的电容器或SRAM的CMOS倒相器等。另外，DRAM、SRAM等具有多个图13所示的存储电路41。

而后，N型MOSFET42的漏极连接在记忆存储元件43上，N型MOSFET42的源极连接在位线44上，N型MOSFET42的栅极由字线45连接。

这样，采用漏极电流(Ids)稳定电路24A、24B，利用在集成电路主体46内供给衬底电压BP、BN，亚阈值区域的某任意栅极电压值的漏极电流控制存储电路41内的N型MOSFET42及未图示的其它的P型或N型MOSFET的源极-衬底间的电压值，以使温度依存性、工艺偏差依存性消除，可防止由于亚阈值区域泄漏破坏存储数据。

第七实施例

图14是显示涉及第七实施例的半导体集成电路装置的电路图。

如图14所示，半导体集成电路装置50由所述第一及第二实施例显示的阈值(Vth)稳定电路14A、14B和具有SRAM电路51(仅显示一个存储单元)的集成电路主体56构成。

阈值(Vth)稳定电路14A、14B的衬底电压BP、BN被连接在构成集成电路主体56内的SARM电路51的N型、P型MOSFET的各自的衬底电压上。

其次，关于使用本实施例的阈值(Vth)稳定电路14A、14B的效果，列举利用一具体例的评价结果说明。

另外，图16显示写入噪声容限的温度依存性的相同的图表。利用最优化施加衬底电压，可知可消减低电压时的噪声容限的温度依存性的效果。总之，在低电压下的动作成为可能，可谋求SRAM的低消耗电力化。

第八实施例

图17是显示涉及第八实施例的半导体集成电路装置的电路图。

如图17所示，是将阈值(Vth)稳定电路14A、14B的输出BP、BN使用在定时接位电路61的衬底电压中的电路。定时接位电路61的D是数据输入，CLK是时钟输入。

这样的定时接位电路61的静态噪声容限由N型MOSFET的Vth决定。总之，利用阈值(Vth)稳定电路14A、14B可消减温度依存性、工艺偏差依存性。另外，如所述第七实施例显示的也具有泄漏电流的消减效果。

第九实施例

图18是显示涉及第九实施例的半导体集成电路装置的电路图。

如图18所示，半导体集成电路装置70是在构成集成电路主体76内的差动型运算放大器71的MOSFET的衬底电压中使用阈值(Vth)稳定电路14A、14B的输出BP、BN的电路。当N型MOSFET偏差时，由于差动型运算放大器的输出电压在Vth以上，故依存Vth。

但是，在使用阈值(Vth)稳定电路14A、14B时，由于Vth形成稳定，故差动型运算放大器的输出电压不依存Vth，所以是稳定的。采用该结构，具有消减差动型运算放大器输出界限的下限电压的温度依存性、工艺偏差依存性的效果。

第十实施例

图19是显示涉及第十实施例的半导体集成电路装置的电路图。

如图19所示，半导体集成电路80是将阈值(Vth)稳定电路14A、14B的输出BP、BN在构成集成电路主体86内的电压控制振子(VCO：VoltageControl Oscillator)81的MOSFET的衬底电压中使用的电路。当给予偏压的MOSFET的栅极具有阈值依存时，输入电压和频率数的特性关系不同。

通过将其MOSFET的衬底电压给予阈值(Vth)稳定电路的输出的结构具有消减相对于输入电压的频率响应特性的温度依存性、工艺偏差依存性的效果。

另外，图19显示的电路为一例，不用说，在所有MOSFET的栅极上输入输入电压的类型的电压控制振子上具有效果。

第十一实施例

图20是显示涉及第十一实施例的半导体集成电路装置的电路图。

如图20所示，半导体集成电路90是将阈值(Vth)稳定电路14A、14B的输出BP、BN作为集成电路主体96内的CMOS逻辑电路91的衬底电压使用的电路。由于CMOS逻辑电路91的延迟值为di/dt＝CV，故可消减延迟温度依存性、工艺偏差依存性。

另外，图20显示的电路是CMOS逻辑电路的一例，不用说，在所有逻辑结构的CMOS逻辑电路中具有效果。

第十二实施例

图21是显示涉及第十二实施例的半导体集成电路装置的电路图。

如图21所示，半导体集成电路装置100是将阈值(Vth)稳定电路14A、14B的输出BP、BN作为集成电路主体106内的电流控制振子(CCO：currentcontrol oscillator)101的倒相器部的衬底电压使用的电路。

采用上述的结构，和第十二实施例相同，具备电路延迟值，消减电流控制振子101的振荡频率的温度依存性、工艺偏差依存性。

第十三实施例

图22是显示涉及第十三实施例的半导体集成电路120的电路图。

如图22所示，在GM(相互导电性：相对于栅极电压变化的漏极电流变化的比例)稳定电路121A、121B中，栅极和漏极各自和P型MOSFET122A及N型MOSFET122B连接。这样，栅极和漏极连接时，晶体管的GM可和衬底电压近似。

而后，利用将要求电压作为运算放大器的参照电压可构成要求电压值近旁的GM稳定电路。通过想使集成电路主体122内的晶体管GM稳定，例如在电流反射电路等中使用所述结构，可实现晶体管GM稳定化，以消除稳定依存或电源依存性。

第十四实施例

以下对第十四实施例加以说明。作为本实施例的一例，在集成电路主体中混合装载所述的阈值(Vth)稳定电路和Ids稳定电路。图26表示多接口寄存器文件的例子。

在图26中表示的多接口寄存器文件260构成为具有存储单元261和读出数据输出电路262。

以下说明该多接口寄存器文件260的电路工作。

在存储单元261中，写入字线如被激活，则通过写入比特线写入数据。

而且，从存储单元261读出数据，如读出字线被激活，则读出比特线中读出数据，该读出数据进一步通过读出数据输出电路放大，由输出端子输出到外部。

该多接口寄存器文件中，存储单元261和保持读出比特线的数据的维持部263的各MOSFET的衬底，连接到阈值(Vth)稳定电路。

另外，构成读出数据输出电路262的各MOSFET的衬底，连接到Ids稳定电路。

这样在如图26所示的多接口寄存器文件260中，在如存储单元261的噪声容限比较低的电路部(或敏感的电路部)等的衬底电压的调整中，使用阈值(Vth)稳定电路，在由CMOS等构成的噪声容限比较高，而且要求高速动作的读出数据输出电路等中，使用Ids(漏电流)稳定电路。

即噪声容限比规定值低的部分的衬底电压调节中，使用阈值(Vth)稳定电路，噪声容限比规定值高的部分的衬底电压调节中，使用Ids(漏电流)稳定电路。

这样，不丧失集成电路主体的高速性，可以实现稳定地工作。进一步可实现温度依存性小的延迟和电力。

下面，如图27和图28表示实际制造、测试上述图26中的结构的多接口寄存器文件的结果。

图27是数据读出的延迟时间的相对值(Normalized Delay)的温度特性。

图28是工作时的消耗电流的相对值(Normalized current)的温度特性。

如图26，MBB(Mixed BB)是在存储单元261中使用阈值(Vth)稳定电路，在读出数据输出电路262中使用Ids(漏电流)稳定电路时的测试结果。

NBB是不使阈值(Vth)稳定电路和Ids稳定电路工作、不使衬底电压变换时，即，衬底电压于MOSFET的源极电压同电位时的测定结果。

在试做时，试做将阈值电压与希望的目标阈值电压错开约+10％的处理条件的晶片和约-10％的处理条件的晶片。

在这2个晶片上先形成多个芯片，对该多个芯片，在VDD＝0.8V，工作频率(Freq.)＝100MHz条件下，测定各自的数据读出延迟时间的温度特性和工作时的消耗电流的温度特性。

在错开约-10％的处理条件的晶片中，以MBBmax、NBBmax表示延迟时间最快芯片的相对值(图27)和工作时的消耗电流最大的芯片的相对值(图28)，在错开约+10％的处理条件的晶片中，以MBBmix、NBBmix表示延迟时间最慢芯片的相对值(图27)和工作时的消耗电流最小的芯片的相对值(图28)。

从图27的结果可知，在衬底电压经常稳定(NBB)的情况下，延迟时间的最大值和最小值的差，比混合装载阈值(Vth)稳定电路和Ids稳定电路的情况下(MBB(Mixed BB))延迟时间的最大值和最小值的差小，例如，在温度是125℃时，上述最大值和最小值的差降低到75％。

而且，从图28的结果可知，在衬底电压经常稳定(NBB)的情况下，高温工作时的消耗电流的最大值和最小值的差变大，可是在阈值(Vth)稳定电路和Ids稳定电路混合装载时(MBB(Mixed BB))上述最大值和最小值的差，比NBB时在温度为125℃时消减大约27％。

而且，在集成电路主体中，作为前述的阈值(Vth)稳定电路和Ids稳定电路混合装载的另一例，图29说明在一般的SRAM电路中应用的例子。

如图29所示，构成为存储部291和周边部292各自的衬底分离，使得可应用在不同的衬底电压。

即，噪声容限比较低(或敏感的)存储部291中连接阈值(Vth)稳定电路，噪声容限比较高，并且包含输入输出电路等要求高速工作的部分的周边部292中连接Ids稳定电路。

以上，在第十四实施例中，使阈值(Vth)稳定电路和Ids稳定电路混合装载，通过在各种电路部的衬底电压调节中应用，可使各自的电路特性最佳化。

第十五实施例

图30是模式地表示本发明的第15实施例中集成电路主体的电路设计的图。

在本实施例中，集成电路主体300被分割为该电路区域的多个(4个)区域的区域A～D。

区域A～D内或各个区域的近旁，各自设置阈值(Vth)稳定电路和Ids稳定电路(只是其中任意一个也可以)。

这样，在各个区域A～D每个中，设置进行各个区域的衬底电压调节的阈值(Vth)稳定电路和Ids稳定电路，所以在MOSFET元件形成时的漏极、源极的离子掺杂的局部依存性、栅极氧化膜压的的局部依存性等存在的情况下，各个区域A～D的每个MOSFET的变得不同。

因此，各个区域A～D内的监视装置，通过反映区域内的MOSFET的特性，可进行对应每个区域A～D的适当的衬底电压的调整，可去除集成电路主体300内的MOSFET的阈值(Vth)和Ids的不均匀性。

另外，进行本衬底电压调节的阈值(Vth)稳定电路和Ids稳定电路的监视装置，也可以在每个区域中存在多个。这些监视装置可以并联连接，也可以将各个监视装置时间分割进行监视。进一步，如将该监视装置配置在区域内的四角和中央，可进一步发挥效果。

第十六实施例

图31是模式地表示本发明的第16实施例的结构的图。如图31所示，在本实施例中，连接混合装载设备特性(衬底电压依存性)不同的种类的(在图的例中为2个)MOSFET群315(Vth高的MOSFET)，316(Vth低的MOSFET)的集成电路主体310。

前述MOSFET群315，316由各自设备特性大致相同的MOSFET构成，用于调整Vth高的MOSFET的P型MOSFET的阈值(Vth)稳定电路311的输出BPH和N型MOSFET的阈值(Vth)稳定电路312的输出BNH作为MOSFET群315的衬底电压连接。

另外，用于调整Vth低的MOSFET的P型MOSFET的阈值(Vth)稳定电路311的输出BPL和N型MOSFET的阈值(Vth)稳定电路312的输出BNL作为MOSFET群316的衬底电压连接。

阈值(Vth)稳定电路311，312的监视部，使用与施加衬底电压的MOSFET群315的Vth对应的元件315a，315b，阈值(Vth)稳定电路313，314的监视部，使用与施加衬底电压的MOSFET群316的Vth对应的元件316a，316b。

通过采用上述结构，可以施加与设备特性(衬底电压依存性)不同的各个MOSFET要求的阈值(Vth)、Ids值和GM值适应的衬底电压，而且不会在电路的噪声容限等中产生失真，可实现稳定的工作。

第十七实施例

第十七实施例为具有频率-电压转换电路的例子，构成为使得该频率-电压转换电路的输出施加到构成衬底电压调节装置的监视装置的MOSFET的栅极。

图32是本实施例的一例，表示阈值(Vth)稳定电路323的输入端子322(例如与图1的17A相当)上连接频率-电压变换电路321的一例的方框图。

连接使得频率-电压变换电路321的输入端子中，输入时钟分频电路(或时钟倍频电路)326的输出时钟，其中该输入时钟分频电路(或时钟倍频电路)326将时钟振荡器325产生的时钟分频(或倍频)后的时钟输出。

另外，也可以不使用该时钟分频电路(或时钟倍频电路)326，将时钟振荡器325的时钟不加变更输入，或使得时钟分频电路(或时钟倍频电路)的输出连接到集成电路主体324的时钟输入上，为使向集成电路主体324提供的时钟与向频率-电压转换电路321提供的时钟的相位一致，可以将同一时钟振荡源(时钟振荡器325)作为初始时钟各自提供。

另外，如图33的曲线所示，上述频率-电压变换电路321的频率-电压变换特性，是对应输入的时钟频率，变换使得该输出电压值是正的斜率的特性。

因此，频率-电压变换电路321是例如由D-A转换器或DC-DC转换电路等构成的电路。

通过上述结构，在本实施例中，由阈值(Vth)稳定电路调整的阈值(Vth)可以在集成电路主体324中时钟低频时的比高频时更高地设定，具有消减在低频下使用的MOSFET元件的泄漏的效果。

而且，在此表示了频率-电压转换电路321连接的例子，也可以简化电路结构，输出离散的值。

另外，监视装置为P型MOSFET的情况下，当然也可以构成频率-电压转换电路，使得频率和输出电压的关系具有负的斜率。

另外，在本实施例中，对衬底电压调节装置是阈值(Vth)稳定电路的情况，频率-电压变换电路的应用例如以上所述，在衬底电压调节装置是GM稳定电路的情况下，通过频率-电压变换电路，使图22的121中的恒流源的值变化，不用说也可以得到与上述阈值(Vth)稳定电路的情况相同的效果。

第十八实施例

第十八实施例如图34(a)所示，特征为：在集成电路主体内N型MOSFET的衬底电压BN和N型MOSFET的接地电位间的电容CB与前述衬底电压BN和P型MOSFET的衬底电位BP间的电容CA的关系中，在该BN-BP间附加了电容分量CC。

图35是表示为实现本实施例的结构的一例的模式图。

在本实施例的集成电路主体中，P衬底350上形成N阱区域351，在该N阱区域351上形成P阱区域352。

在该N阱区域351上，存在构成集成电路主体的P型MOSFET，在P型MOSFET 353的源极354中，通过导线孔355a连接电源电压VDD。

另外，在P阱区域352中，通过导线孔355b连接衬底电压BP，在P阱区域352上设置的N型MOSFET356的源极359中，通过导线孔355c连接接地电位VSS。

进一步，在N阱区域351中，通过导线孔355d连接衬底电压BN。另外，G是MOSFET的栅极。

在集成电路主体中，存在多个如上所述的P型MOSFET353和N型MOSFET 356，各MOSFET具有同样的结构。

在通常的集成电路中，BN-BP间的电容CA比上述BN-VSS间的电容CB大。这是因为N阱区域351和P阱区域352接触区域的面积远大于源极354和P阱区域352等接触区域的面积。

这样，如电容CB小，则BN变动的时候，该变动很难通过电容结合将该变动传给VSS，因此，BN的变动和VSS的变动成为图34(b)的样子。

本实施例的图35中表示的例中，如图右侧所示，与MOSFET形成的N阱区域351分离的N阱区域375通过导线孔355c连接接地电位VSS，使得不与BP短路。

而且，该N阱区域357中，设有P阱区域358，通过导线孔355f于BN连接，由此，电容分量CC加到BN-VSS间的电容CB上。

由此，在本实施例中，BN-VSS间的电容变大为CB+CC，因此BN变动时的变动通过电容结合，容易将该变动传递到VSS，如图34(c)那样，以同相位变动，所以BN和VSS的电位差Vns容易变得固定，集成电路主体中的电路工作稳定。

另外，该电容分量CC也可以由布线间的电容等，如图35中示例以外的其他部分的电容分量构成。

下面，图36表示该电容分量CC有栅极电容构成的一例。

如图36所示，设置与集成电路主体的电路动作无关的MOSFET361，该MOSFET361的栅极于BN连接，源极、漏极和衬底连接到VSS。

这样，如MOSFET361的栅极连接到提供给集成电路主体的衬底电压侧，则在负偏压侧，成为经常固定的电容。

而且，虽然在正偏压侧，减少了若干电容值，但具有MOSFET的衬底的双极效果，有从衬底流入源极的电流分量，因此，BN和VSS的变动容易成为同相位，集成电路主体稳定工作。

而且，更好的是，如设定使得BN-VSS间的电容CB+CC比BP-BN间的电容CA大，则集成电路主体可更确实地稳定工作。

第十九实施例

第十九实施例是，设定使得向上述栅极(17A)提供可变电压，使得与阈值(Vth)的温度斜率相比，斜率变缓。前述阈值(Vth)是向图1中表示的作为衬底电压调节装置的阈值(Vth)稳定电路的监视用MOSFET11A的栅极(17A)中提供的电压固定的情况下的阈值。

通常，MOSFET的阈值(Vth)与温度共同减少，因此在向17A提供固定电压时，随着温度的上升，衬底电压BP变低。对此，在本实施例中，向17A中提供可变电压使得对于温度上升成为负的斜率。

例如，在图1中，向监视用的MOSFET11A的栅极的17A中提供固定电压时的衬底电压BN的温度依存性，成为图37(a)的点线那样，在向17A中提供可变电压使得对于温度成为负的斜率(温度高时，施加电压降低)时，就如图37(a)的实线那样，衬底电位BP的温度依存性变小。

通过这样的设定，对于调整使得图1中集成电路主体内的各MOSFET的阈值(Vth)固定的衬底电压调节装置的温度依存性，与17A为固定的电压时相比，可以是该温度依存性减小，可在更宽的温度范围内使所述各MOSFET的阈值(Vth)一致。

作为用于向17A中提供可变电压使得对于温度成为负的斜率的电压施加电路，例如可使用带隙基准电路等。

另外，可以提供负的斜率的可变电压直到规定的温度，如达到规定的温度以上，则电压值固定。例如，可以是附加温度检测电路，达到某温度以上时，电压中增加限制器的结构。

在本实施例中，适合阈值(Vth)稳定电路的集成电路主体，在高温侧，即施加负的衬底电压的状态下，由于MOSFET的结电容的减小，可使集成电路主体的增益下降，而且，即使在温度变化的情况下，也可以抑制集成电路主体内的各MOSFET的阈值(Vth)的偏差。

这样，如减少了阈值(Vth)的偏差，则各MOSFET的切换速度的偏差也可减少，如图37(b)所示，即使温度变化也可防止出现电路的延迟偏差的范围扩大的现象。

而且，在本实施例中，对于衬底电压调节装置为阈值(Vth)稳定电路的情况，描述了温度对电压的关系，但在衬底电压调节装置为GM稳定电路中，也可以应用在图22的希望电压中。另外，同样如使图22的121中的恒流源的值变化，不用说可达到与上述阈值(Vth)稳定电路的情况相同的效果。

第二十实施例

第二十实施例中的结构是对于向集成电路主体提供电源电压的电压提供电路，连接限制部件的输出，在衬底电压超过上限限制电压时，是前述电源电压上升，在衬底电压低于下限限制电压时，是前述电源电压减小。

例如图38的结构为，从比较部13A将上限限制比较信号384和下限限制比较信号385输入到电压提供电路383，其中比较部13A具有图2表示的限制器部19A，上限限制比较信号384由111A的上限限制电压值和BP值在比较器381中比较得出，下限限制比较信号385由112A的下限限制电压值和BP值在比较器382中比较得出。

另外，比较器381，382也可以使用限制器部19A内的比较器。

在本实施例中，通过上述结构，土衬底电压BP在上限限制值以上时，上限限制比较信号384传达给电压提供电路383，由此电压提供电路383是输出的电源电压上升。

这时输出的电源电压的上升步进也可以是离散的，也可以是连续的，在离散的情况下，希望有约10mV的分辨能力。上限限制比较信号384被传递完后，电源电压的上升结束。

而且，事先设定电源电压上限值，该电源电压上限值用于不使电源电压上升而造成电压提供电路383自身达到规定电压值以上。即使达到该电源电压的上限值，在上限限制比较信号384还在继续传达的情况下，输出的电源电压被固定在电源电压的上限值。

另一方面，如衬底电压BP达到下限限制值以上，限制比较信号385传达给电压提供电路383，由此电压提供电路383使输出电源电压下降。

另外，事先设定电源电压下限值，该电源电压下限值使用于不使电源电压下降而造成电压提供电路383自身达到规定电压值以上。即使达到该电源电压的下限值，在下限限制比较信号385还在继续传达的情况下，输出的电源电压被固定在电源电压的下限值。而且，也可以不设定上述电源电压的上限值、电源电压的下限值，或只设定其中任何一个。

如上所述，本实施例中，通过使向集成电路主体提供的电源电压可变，可使衬底电压调节装置的MOSFET的阈值特性、饱和电流特性、GM特性得到更确实地改善。

另外，不用说在图38中也可以应用比较部13B，该比较部13B包含衬底电位BP中的比较部图6表示的限制器部19B。

另外，本发明不限于所述实施例，在不脱离其宗旨的范围内，可以有种种变化是不用说的。

如以上所述，技术方案1所述的发明中，半导体集成电路装置包括：集成电路主体，其在半导体衬底上具有多个MOSFET；监视装置，其监视所述多个MOSFET中的至少一个漏电流；衬底电压调节装置，其控制所述半导体衬底的衬底电压，以使所述漏电流恒定，由此，可减少半导体集成电路装置的温度变化时的漏极电流的温度依存性，另外，可减少利用制造工艺完成的半导体集成电路种种特性的偏差(工艺偏差依存性)。因此，可谋求半导体集成电路装置动作稳定性的提高。

另外，按照技术方案2所述的发明，半导体集成电路内存在特性不同的电路和元件时，可调整多个衬底电压调节装置，得到与各个电路和元件适应的衬底电压。

另外，按照技术方案3所述的发明，可实现电路稳定工作，进一步可防止在低电压下的延迟时间的温度依赖性的逆转，同时可消减高温下的泄漏电流。而且可实现电路的高速化，进一步防止低电压下的延迟时间的温度依赖性的逆转，同时可消减高温下的泄漏电流。

另外，按照技术方案4所述的发明，对于半导体集成电路内的MOSFET中设备特性具有局部依存性的情况，可对各区域各自施加用于得到适当的阈值、饱和电流的衬底电压，可以消减半导体集成电路内的电路特性的偏差。

另外，按照技术方案5所述的发明，对于相对衬底电压设备特性不同的各个MOSFET群，不会使电路的噪声容限恶化，可施加各自适当的衬底电压。

另外，按照技术方案6所述的发明，所述漏电流是亚阈值区域或饱和区域的某任意栅压值下的漏电流，由此，可减少半导体集成电路装置温度变化时的漏极电流的温度依存性，另外，可减少利用制造工艺完成的半导体集成电路种种特性的偏差(工艺偏差依存性)。因此，可谋求半导体集成电路装置动作稳定性的提高。

另外，按照技术方案7所述的发明，利用所述衬底电压调节装置保持晶体管的GM，由此，可形成规定电压值近旁的GM稳定电路，可实现晶体管GM的稳定化，以消除半导体集成电路装置的温度依存性或电源依存性。

另外，按照技术方案8所述的发明，所述监视装置具有恒流源和与所述多个MOSFET形成在同一衬底上的监视用MOSFET，所述衬底电压调节装置具有比较装置，该比较装置在将所述监视用MOSFET的漏极端子和集成电路主体所述多个MOSFET的漏极端子连接在接地电位的状态下比较所述监视用MOSFET的源极电位和预定的基准电位，将基于所述比较装置的比较结果输出的输出电压反馈到所述监视用MOSFET的衬底电压上，由此，集成电路主体上配置的多个MOSFET可具备各自的阈值(Vth)或具备各自的漏极电流(Ids)。这样，形成具备MOSFET的阈值(Vth)或漏极电流(Ids)的值，将集成电路主体的多个MOSFET的漏极电流以最优值调整。

由此，可减少半导体集成电路装置温度变化时的漏极电流的温度依存性，另外，可减少利用制造工艺完成的半导体集成电路种种特性的偏差(工艺偏差依存性)。

另外，按照技术方案9所述的发明，所述基准电位是对集成电路主体的供给电位。由此，集成电路主体上配置的多个MOSFET可具备各自的阈值(Vth)或具备各自的漏极电流(Ids)。这样，形成具备MOSFET的阈值(Vth)或漏极电流(Ids)的值，将集成电路主体的多个MOSFET的漏极电流以最优值调整。

由此，可减少半导体集成电路装置温度变化时的漏极电流的温度依存性，另外，可减少利用制造工艺完成的半导体集成电路种种特性的偏差(工艺偏差依存性)。

另外，按照技术方案10所述的发明，所述衬底电压调节装置输出下述电压值，该电压值是对于根据所述比较装置的比较结果输出的输出电压，利用限位装置在所述输出电压的上限和下限上施加了限制的电压值。由此，可防止在监视用MOSFET的衬底电压中不配置适当的反馈，衬底电压条件装置在异常的状态下安定化的所谓“停滞”。

另外，按照技术方案11所述的发明，所述监视用MOSFET是监视用P型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的电源电位以上、并且在所述监视用P型MOSFET上不产生GIDL效应的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的电源电位以下、并且所述监视用P型MOSFET不显示双极特性的范围的电压。由此，在加大衬底电压时，晶体管特性可防止显示和通常特性相反特性的GIDL效应，同时，显示双极特性，在衬底-漏极间流动顺方向电流，可防止漏源极间的电流减少。

另外，按照技术方案12所述的发明，所述监视用MOSFET是监视用N型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的接地电位以上、并且所述监视用N型MOSFET不显示双极特性的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的接地电位以下、并且在所述监视用N型MOSFET上不产生GIDL效应的范围的电压，由此，在加大衬底电压时，晶体管特性可防止显示和通常特性相反的GIDL效果，同时，显示双极特性，在衬底-漏极间流动顺方向电流，可防止漏源极间的电流减少。

另外，按照技术方案13所述的发明，向集成电路提供的电源电压可变，通过衬底电压调节装置可更确实的改善MOSFET的阈值特性、饱和电流特性，GM特性。

另外，按照技术方案14所述的发明，可消除寄生双极性和GIDL效果的泄漏分量，可以施加可确保监视装置的MOSFET的原来的阈值、饱和电流的衬底电压。

另外，按照技术方案15所述的发明，可去除监视装置的MOSFET和去除泄漏电流用的MOSFET间的寄生双极性造成的泄漏电流分量，可以施加可确保监视装置的MOSFET的原来的阈值、饱和电流的衬底电压。

另外，按照技术方案16所述的发明，与衬底电压调节装置的监视用MOSFET的栅极电压固定的情况相比，可以降低由于MOSFET的结电容减少造成的集成电路主体的增益，而且在温度变化的情况下，也可以抑制集成电路主体内各MOSFET的阈值的偏差。

另外，按照技术方案17所述的发明，可以在集成电路主体中，时钟低频率时比高频时更高地设定由阈值(Vth)稳定电路调节的阈值，可消减在低频下使用时MOSFET元件的泄漏电流。

另外，按照技术方案18所述的发明，N型MOSFET的源极和衬底间的电压变动减少，可以高精度地施加衬底电压。

另外，按照技术方案19所述的发明，N型MOSFET的源极和衬底间的电压变动减少，可以高精度地施加衬底电压。

另外，按照技术方案20所述的发明，N型MOSFET的源极和衬底间的电压变动减少，可以更高精度地施加衬底电压。

另外，按照技术方案21所述的发明，所述集成电路主体具有反馈缓冲器，构成该反馈缓冲器的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，即使回授缓冲为低电压，也可稳定的工作，另外，可消减泄漏电流。

另外，按照技术方案22所述的发明，所述集成电路主体具有存储电路，构成该存储电路的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，控制存储电路内MOSFET的源极-衬底间的电压值，以使亚阈值区域的某任意栅极电压值的漏极电流没有温度依存性、工艺偏差依存性，通过亚阈值区域泄漏可防止存储数据的破坏。

另外，按照技术方案23所述的发明，所述集成电路主体具有SRAM，构成该SRAM的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，可消减低电压时噪声容限的温度依存性。因此，在低电压下动作成为可能，可谋求SRAM的低消耗电力化。

另外，按照技术方案24所述的发明，所述集成电路主体具有定时接位方式的电路，构成该定时接位方式的电路的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，可消减定时接位方式的电路的温度依存性、工艺偏差依存性(因为定时接位方式的电路的静态噪声容限由MOSFET的阈值决定)。另外，可消减定时接位方式的电路的泄漏电流。

另外，按照技术方案25所述的发明，所述集成电路主体具有差动型运算放大器，构成该差动型运算放大器的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，可消减差动型运算放大器输出界限的下限电压的温度依存性、工艺偏差依存性。

另外，按照技术方案26所述的发明，所述集成电路主体具有电压控制振子，构成该电压控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，可消减相对于电压控制振子输入电压的频率响应特性的温度依存性、工艺偏差依存性。

另外，按照技术方案27所述的发明，所述集成电路主体具有CMOS逻辑电路，构成该CMOS逻辑电路的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，可消减CMOS逻辑电路中的延迟温度依存性、工艺偏差依存性。

另外，按照技术方案28所述的发明，所述集成电路主体具有电流控制振子，构成该电流控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定，由此，具备电流控制振子的延迟值，可消减振荡频率的温度依存性、工艺偏差依存性。

Claims (28)

1、一种半导体集成电路装置，其特征在于，包括：

集成电路主体，其在半导体衬底上具有多个MOSFET；

监视装置，其监视所述多个MOSFET中的至少一个漏电流，其中包括恒流源和与集成电路主体在同一衬底上设置的监视用MOSFET；

衬底电压调节装置，其控制所述半导体衬底的衬底电压，以使所述漏电流恒定，其中包括比较装置，

所述监视用MOSFET连接在所述恒流源与地之间，所述比较装置比较所述恒流源与所述监视用MOSFET的接点的电压和电源电压，输出衬底电压。

2、如权利要求1所述的半导体集成电路装置，其特征在于：

具备多个所述衬底电压调节装置。

3、如权利要求2所述的半导体集成电路装置，其特征在于：具有

第1衬底电压调节装置，调节衬底电压，使得多个MOSFET的各个阈值成为一致的值；

第2衬底电压调节装置，调节衬底电压，使得多个MOSFET的各个漏电流固定；

为调整所述集成电路主体中的噪声容限比规定的值低的部分的衬底电压，使用第1衬底电压调节装置，

为调整所述集成电路主体中的噪声容限比规定的值高的部分的衬底电压，使用第2衬底电压调节装置。

4、如权利要求2所述的半导体集成电路装置，其特征在于：

所述集成电路主体内分成多个区域，在各个区域内或区域的附近，连接调节区域内的MOSFET的衬底电压的衬底电压调节装置。

5、如权利要求2所述的半导体集成电路装置，其特征在于：

所述集成电路主体内混合安装对于衬底电压设备特性不同的MOSFET，对于所述设备特性大致相同的MOSFET群，连接相同的衬底电压调节装置。

6、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：所述漏电流是亚阈值区域或饱和区域的某任意栅压值下的漏电流。

7、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：利用所述衬底电压调节装置保持晶体管的GM固定。

8、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：

所述比较装置在将所述监视用MOSFET的漏极端子和集成电路主体的所述多个MOSFET的漏极端子连接在接地电位的状态下，比较所述监视用MOSFET的源极电位和预定的基准电位，或者在将所述监视用MOSFET的漏极端子连接在恒流源的状态下，比较所述监视用MOSFET的漏极电位和预定的基准电位，所述监视装置将基于所述比较装置的比较结果输出的输出电压反馈到所述监视用MOSFET的衬底电压上。

9、如权利要求8所述的半导体集成电路装置，其特征在于：

所述基准电位是对集成电路主体的电源电压。

10、如权利要求8所述的半导体集成电路装置，其特征在于：

所述衬底电压调节装置输出下述电压值，该电压值是对于根据所述比较装置的比较结果输出的输出电压，利用限位装置在所述输出电压的上限和下限上施加了限制的电压值。

11、如权利要求10所述的半导体集成电路装置，其特征在于：

所述监视用MOSFET是监视用P型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的电源电压以上、并且在所述监视用P型MOSFET上不产生GIDL效应的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的电源电压以下、并且所述监视用P型MOSFET不显示双极特性的范围的电压。

12、如权利要求10所述的半导体集成电路装置，其特征在于：

所述监视用MOSFET是监视用N型MOSFET，所述衬底电压调节装置的输出电压值的上限设定为所述集成电路主体的接地电位以上、并且所述监视用N型MOSFET不显示双极特性的范围的电压，所述衬底电压调节装置的输出电压值的下限设定为所述集成电路主体的接地电位以下、并且在所述监视用N型MOSFET上不产生GIDL效应的范围的电压。

13、如权利要求10所述的半导体集成电路装置，其特征在于：

所述限位装置的输出连接到向所述半导体集成电路主体提供电源电压的电压提供装置，

在衬底电压超过上限限位电压以上时，使所述电源电压上升，在衬底电压低于下限限位电压以下时，使所述电源电压下降。

14、如权利要求8所述的半导体集成电路装置，其特征在于：

所述恒流源具有与所述监视用MOSFET的晶体管尺寸相同的去除泄漏电流用的MOSFET，

在所述去除泄漏电流用的MOSFET是N型MOSFET的情况下，将该N型MOSFET的栅极和源极为大致相同的电位时的源极-漏极间的电流相加，

在所述去除泄漏电流用的MOSFET是P型MOSFET的情况下，将该P型MOSFET的栅极和漏极为大致相同的电位时的源极-漏极间的电流相加。

15、如权利要求14所述的半导体集成电路装置，其特征在于：

组成所述去除泄漏电流用的MOSFET的衬底的阱区域，与组成所述监视用MOSFET的衬底的阱区域分离。

16、如权利要求8所述的半导体集成电路装置，其特征在于：所述衬底电压调节装置调节衬底电压，使得多个MOSFET的各个阈值成为一致的值；

对应温度变化电压值，将电压施加到栅极，使得与向所述监视用MOSFET的栅极提供的电压一定时的所述阈值的温度斜率相比，斜率变缓。

17、如权利要求8所述的半导体集成电路装置，其特征在于：构成为具有频率-电压转换装置，

将对集成电路主体提供的时钟信号作为初始信号，输入到所述频率-电压转换装置中，

通过该频率-电压转换装置将该信号的频率转换为电压，

将该电压施加到构成所述监视装置的MOSFET的栅极。

18、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：

在具有组成集成电路主体的P型MOSFET的衬底的N阱区域和在该N阱区域的内侧设置的组成集成电路主体的N型MOSFET衬底的P阱区域的半导体集成电路装置中，

设置有第2P阱区域和第2N阱区域，

所述第2P阱区域与所述集成电路主体的N型MOSFET的衬底电压电连接，并且所述第2N阱区域与所述集成电路主体的N型MOSFET的接地电位电连接。

19、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：

在集成电路主体的MOSFET的源极和衬底被独立控制的半导体集成电路装置中，

所述集成电路主体的MOSFET的源极和所述集成电路主体的MOSFET的衬底间，附加集成电路主体的MOSFET的栅极电容。

20、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：

在具有组成集成电路主体的P型MOSFET的衬底的N阱区域和在该N阱区域的内侧设置的组成集成电路主体的N型MOSFET衬底的P阱区域的半导体集成电路装置中，

所述P阱区域和所述集成电路主体的N型MOSFET的接地电位之间的电容值，比所述P阱区域和所述N阱区域之间的电容值大。

21、如权利要求1至5所述的任意一个半导体集成电路装置，其特征在于：

所述集成电路主体具有反馈缓冲器，构成该反馈缓冲器的MOSFET的衬底电压利用所述衬底电压调节装置设定。

22、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有存储电路，构成该存储电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

23、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有SRAM，构成该SRAM的MOSFET的衬底电压利用所述衬底电压调节装置设定。

24、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有定时接位方式的电路，构成该定时接位方式的电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

25、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有差动型运算放大器，构成该差动型运算放大器的MOSFET的衬底电压利用所述衬底电压调节装置设定。

26、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有电压控制振子，构成该电压控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定。

27、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有CMOS逻辑电路，构成该CMOS逻辑电路的MOSFET的衬底电压利用所述衬底电压调节装置设定。

28、如权利要求1至5任一项所述的半导体集成电路装置，其特征在于，所述集成电路主体具有电流控制振子，构成该电流控制振子的MOSFET的衬底电压利用所述衬底电压调节装置设定。

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