CN100351827C - 引脚共用系统 - Google Patents
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Abstract
引脚共用系统包含一集成电路、第一装置、第二装置、存储器装置、第一组接线、第二组接线、以及第三组接线。集成电路包含一第一引脚组与第二引脚组。第一装置包含第一组数据引脚。第二装置包含一组输出入数据地址引脚。存储器装置包含一组低地址引脚、一组高地址引脚与一组存储器数据引脚。第一组接线连接第一组数据引脚与低地址引脚组至第一引脚组。第二组接线连接存储器数据引脚组与输出入数据地址引脚组至第二引脚组。第二组接线还包含连接于输出入数据地址引脚与第二引脚组间的寄存器，该寄存器用以暂时存储一组地址信息，随后将所存储的地址信息传送至第二装置。第三组接线连接高地址引脚组与寄存器至第二引脚组。
Description
技术领域
本发明关于一种引脚共用系统，用来共用外围设备与集成电路间连接的线路。
背景技术
随着半导体制造技术突飞猛进，一般集成电路的功能也越来越复杂，甚至有些集成电路可以控制许多个装置。然而当多个装置与集成电路相连接时却产生一个问题，那就是集成电路对外相连的引脚数目受到集成电路封装技术的限制常常不敷使用，因此有些引脚就必须设计可以让数个装置共用。所以，引脚共用系统为计算机中常见的结构。引脚共用系统可能包含数个外围设备，以及一个通常为中央处理器的集成电路。各外围设备受集成电路控制，因而需要数目不等的接线连接集成电路的引脚以及外围设备的引脚以传输信号。其中集成电路的引脚因为被数个外围设备所共用，因而就必须避免信号于集成电路与数个外围设备传递过程中产生冲突。
例如美国专利第6,044,412号所公开的技术，引脚共用系统可应用于动态存储媒体(Dynamic Memory Device，例如：CD-ROM)，与静态存储媒体(StaticMemory Device，例如：ROM)等外围设备之间。然而由于数个外围设备的引脚共用同一条接线，共用同一接线的数个装置将无法同时与集成电路连通，以致于此种引脚共用系统的多个外围设备常受限于共用接线而处于闲置状态。如果能令部分外围设备于分享接线或引脚的同时，亦能同时被集成电路所控制，则计算机系统整体的效能将因而提高。
发明内容
本发明关于一种引脚共用系统，用来共用外围设备与集成电路间连接的线路。
引脚共用系统包含一集成电路、第一装置、第二装置、存储器装置、第一组接线、第二组接线、以及第三组接线。集成电路包含一第一引脚组与第二引脚组。第一装置包含第一组数据引脚。第二装置包含一组输出入数据地址引脚。存储器装置包含一组低地址引脚、一组高地址引脚与一组存储器数据引脚。第一组接线连接第一组数据引脚与低地址引脚组至第一引脚组。第二组接线连接存储器数据引脚组与输出入数据地址引脚组至第二引脚组。第二组接线还包含连接于输出入数据地址引脚与第二引脚组间的寄存器，该寄存器用以暂时存储一组地址信息，随后将所存储的地址信息传送至第二装置。第三组接线连接高地址引脚组与寄存器至第二引脚组。
本引脚共用系统可使集成电路同时控制一个以上外围设备，并使集成电路的数个引脚可以被数个外围设备所共用，以提高外围设备使用的效率以及降低集成电路所须的接脚数目。
附图说明
图1为本发明引脚共用系统第一实施例的示意图。
图2为图1集成电路的示意图。
图3为本发明引脚共用系统第二实施例的示意图。
图4为本发明引脚共用系统第三实施例的示意图。
附图标号说明
10：引脚共用系统 12：集成电路
14：第一装置 16：第二装置
18：存储器装置 20：第一引脚组
22：第二引脚组 26：第一组数据引脚
28：输出入数据地址引脚30：低地址引脚
32：高地址引脚 34：存储器数据引脚
40：第一组接线 42：第二组接线
44：第三组接线 46：寄存器
50：引脚选择模块 52：控制模块
54：裁决器 56：存储器控制器
58：第一装置控制器60：第二装置控制器
66：第四组接线 68：第一逻辑门
70：第二逻辑门 72：读取引脚
74：写入引脚 76：存储器控制引脚
80：第三逻辑门 82：装置控制接脚
221：集成电路地址引脚 222：集成电路数据引脚
223：集成电路控制引脚
281：第二装置数据输入引脚
282：第二装置数据输出引脚
283：第二装置地址引脚
具体实施方式
请参阅图1，图1为本发明引脚共用系统10第一实施例的示意图。引脚共用系统10包含集成电路12，第一装置14，第二装置16，以及存储器装置18等外围设备。集成电路包含第一引脚组20与第二引脚组22。第一装置14具有第一组数据引脚26，第二装置16具有一组输出入数据地址引脚28，存储器装置18包含一组低地址引脚30、一组高地址引脚32与一组存储器数据引脚34。
根据本发明的引脚共用系统10具有第一组接线40，第二组接线42，以及第三组接线44，用以连接集成电路12与第一装置14，第二装置16，以及存储器装置18。第一组接线40连接第一组数据引脚26与低地址引脚组30至第一引脚组20。第二组接线42用以连接存储器数据引脚组34与输出入数据地址引脚组28至该集成电路12的该第二引脚组22。第二组接线42还包含一寄存器46，连接于输出入数据地址引脚组28与第二引脚组22之间，可暂时性地存储数据，随后将数据闩锁。其中该组输出入数据地址引脚28包含一组第二装置数据输入引脚281，一组第二装置数据输出引脚282，以及一组第二装置地址引脚283，而该寄存器46则连接于该组第二装置地址引脚283与该第二组引脚22之间。第三组接线44用以连接该组高地址引脚32与第二组接线42的寄存器46至第二引脚组22。其中，集成电路12的第二引脚组22可包含一组集成电路地址引脚221与一组集成电路数据引脚222，使得该第二组接线42连接至第二引脚组22的该组集成电路数据引脚222，而该第三组接线44则可连接至第二引脚组22的该组集成电路地址引脚221。
表一为各组接线与第一装置14，第二装置16，以及存储器装置18共享连接线表：
表一
请参阅表一，由表一可知第一组接线40，第二组接线42，以及第三组接线44被第一装置14，第二装置16，以及存储器装置18的共享程度。于本引脚共用系统中，第一装置14，与第二装置16并未共用任何一组接线。第一组接线40由存储器装置18的低地址引脚30与第一装置14的数据引脚26分享以传输数据至集成电路12的第一引脚组20。第二组接线42由存储器装置18的存储器数据引脚34与第二装置16的输出入数据地址引脚28分享以传输数据至第二引脚组22的该组集成电路数据引脚222。第三组接线44则连接存储器装置18的高地址引脚32及第二组接线42上的寄存器46的闩锁致能至第二引脚组22的该第一组集成电路地址引脚221。此时，集成电路12的第一引脚组由第一装置14与存储器装置18共用，集成电路12的集成电路地址引脚221以及集成电路数据引脚222由第二装置16与存储器装置18共用。
表二为本发明引脚共用系统10装置使用与信号对照表。
表二
根据表二的描述，横轴为引脚共用系统10的外围设备使用状态，纵轴则表示三组接线中所传输的信号。当存储器装置18被使用时，第一组接线40用以传输低地址信号，第二组接线42用以传输存储器数据信号，第三组接线44用以传输高地址信号至存储器装置18。当第一装置14被使用时，第一组接线40用以传输数据信号。
当有数据欲写入该第二装置16时，第二组接线42用以分时地传输数据或地址信号至第二装置16，第三组接线44则用以传输地址闩锁指令(AddressLatch Enable，ALE)至寄存器46。此时，第二组接线42于第一时间将地址信号传输至寄存器46寄存，并且等候等候地址闩锁指令，而第三组接线44传输地址闩锁指令至寄存器46以使地址数据得以被传输至第二装置16的该组第二装置地址引脚283。于第二时间时，第二组接线42将另一数据信息传输至第二装置16的该组第二装置数据输入引脚281。由于第一装置14与第二装置16无共用的接线或引脚，因此引脚共用系统10的第一装置14与第二装置16可同时运作。
请参阅图2，图2为图1集成电路12的示意图。集成电路12用以决定存储器装置(未显示)、第一装置(未显示)与第二装置(未显示)各自的使用顺序。集成电路12包含引脚选择模块50(Pin Mux Selection Module)与控制模块52(Control Module)。控制模块52包含裁决器54，存储器控制器56，第一装置控制器58，以及第二装置控制器60，以决定外围设备各自的使用顺序。引脚选择模块50则受裁决器54控制与第一引脚组20以及第二引脚组22相连接，用以传送存储器控制器56，第一装置控制器58，以及第二装置控制器60的控制信号至第一引脚组20与第二引脚组22并经由第一组接线(未显示)、第二组接线(未显示)以及第三组接线(未显示)与多个信号至外围设备相通。
当存储器装置被使用时，控制模块52中的裁决器54(Arbitrator)将裁定(Arbitrate)由存储器控制器56存取(Access)引脚选择模块50，引脚选择模块50进一步将第一组接线40，第二组接线42，以及第三组接线44分配予以存储器控制器56，以传输信号并控制存储器装置18。
当存储器装置18未被使用时，控制模块52中的裁决器54(Arbitrator)将裁定(Arbitrate)第一装置控制器58与第二装置控制器60为可被使用的状态。此时，第一装置控制器58可存取第一装置14，同时第二装置控制器60则可存取第二装置16。引脚选择模块50进一步将第三组接线44与第二组接线42分配予第二装置控制器60与第二装置16，以及将第一组接线40线分配予第一装置控制器58与第一装置14，以使集成电路12得以同时传输信号到第一装置14与第二装置16。
请参阅图3，图3为本发明引脚共用系统10的第二实施例的示意图。与前一实施例相比较，本实施例中进一步增加第四组接线66，以及第一逻辑门68、第二逻辑门70。第四组接线66连接第二装置16的读取引脚72、写入引脚74与存储器装置18的存储器控制引脚76至第二引脚组22的一集成电路控制引脚223。第一逻辑门68与第二逻辑门70位于第四组接线66上，分别与读取引脚72与写入引脚74连接。此外，原先用以连接高地址引脚32与寄存器46至第二引脚组22的第三组接线44，进一步更与第一逻辑门68、第二逻辑门70连接，以控制传输至第二装置16的读取引脚72、写入引脚74。
请参阅表三，表三为本发明第二实施例各组接线与第一装置14，第二装置16，以及存储器装置18共享连接线表：
表三
与第一实施例相比较，第二实施例进一步将第四组接线66由读取引脚72、写入引脚74、存储器控制引脚76共用，使第二引脚组22的集成电路控制引脚223得以由第二装置16与存储器装置18分享，且此第四组接线66并未连接至第一装置14。集成电路12的第一引脚组40由第一装置14与存储器装置18共用，集成电路12的集成电路地址引脚221以及集成电路数据引脚222由第二装置16与存储器装置18共用，集成电路12的集成电路存储器控制引脚223由第二装置16与存储器装置18共用。
请参阅表四，表四为本发明的第二实施例装置使用与信号对照表。
表四
表四的横轴为引脚共用系统10的外围设备使用状态，纵轴则表示三组接线中所传输的信号。当存储器装置18被使用时，第一组接线40、第二组接线42、以及第三组接线44如同前述般被用于控制存储器装置18。第四组接线66于此状态下用以传输存储器控制信号至存储器控制引脚76。当第一装置14被使用时，第一组接线40用以传输数据信号至第一装置14。当第二装置16被使用时，除了第一实施例中的信号传输机制外，第三组接线44进一步传送输出入读写信号至第一逻辑门68以及第二逻辑门70。第四组接线66则传送存储器闲置信号至第一逻辑门68以及第二逻辑门70。两组逻辑门68、70则判断输出入读写信号以及存储器控制信号的值，将逻辑运算的结果分别传送至读取引脚72与写入引脚74。此时集成电路12仍得以同时传输信号到第一装置14与第二装置16。
请参阅图4，图4为本发明的第三实施例的示意图。与第一实施例相比较，本实施例中进一步增加第四组接线66，以及第三逻辑门80。第四组接线66连接第二装置16的一装置控制引脚82与存储器装置18的存储器控制引脚76至第二引脚组22的的集成电路控制引脚223。第三组接线44进一步与第三逻辑门80连接，第三逻辑门80再进一步与第二装置16的装置控制接脚82连接。第三组接线44更进一步与第二装置16的读取引脚72，与写入引脚74连接。
根据本发明的引脚共用系统的第一装置可以为集成式电子接口的集成式电子驱动装置(Integrated Device Electronic Device)，第二装置则可以为一包含微控制器的微控制器装置(Micro Controller Device)，而该存储器装置则可以为闪速存储器(Flash Memory)。
与公知引脚共用系统相比较，本引脚共用系统可使集成电路同时控制一个以上外围设备，并使集成电路的引脚可以被外围设备所共享，以提升外围设备使用的效率。
经由以上较佳具体实施例的详述，为希望能更加清楚描述本发明的特征与精神，而并非以上述所公开的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具有等效性的安排于本发明所欲申请的权利要求的范畴内。
Claims (11)
1.一种引脚共用系统，该引脚共用系统包含：
一集成电路，该集成电路包含一第一引脚组与一第二引脚组；
一第一装置，该第一装置包含一第一组数据引脚；
一第二装置，该第二装置包含一组输出入数据地址引脚；
一存储器装置，该存储器装置包含一组低地址引脚、一组高地址引脚与一组存储器数据引脚；
一第一组接线，连接该第一组数据引脚与该组低地址引脚至该集成电路的该第一引脚组；
一第二组接线，连接该组存储器数据引脚与该组输出入数据地址引脚至该集成电路的该第二引脚组，其中该第二组接线包含一寄存器，连接于该组输出入数据地址引脚与该第二引脚组之间，用以暂时存储一组地址信息，并于接收一地址闩锁指令时，将所存储的该组地址信息传送至该第二装置；以及
一第三组接线，连接该存储器装置的高地址引脚与该第二组接线的寄存器的闩锁指令至该集成电路的该第二引脚组，
其中，该集成电路控制该第一组接线、该第二组接线以及该第三组接线相通多个信号至该存储器装置、该第一装置与该第二装置的顺序，以使该集成电路得以同时与该第一装置以及该第二装置相通。
2.如权利要求1所述的引脚共用系统，其中该集成电路包含：
一控制模块，包含一存储器控制器，一第一装置控制器，以及一第二装置控制器，以决定该存储器装置，该第一装置与该第二装置的使用顺序；以及
一引脚选择模块，连接至该控制模块，以选择该第一组接线，该第二组接线，或该第三组接线以传送该多个信号。
3.如权利要求1所述的引脚共用系统，其中该第二引脚组包含一组集成电路地址引脚与一组集成电路数据引脚，该第二组接线连接至该组集成电路数据引脚，而该第三组接线连接至该组集成电路地址引脚。
4.如权利要求1所述的引脚共用系统，其中该第二装置的该组输出入数据地址引脚包含一组第二装置数据输入引脚，一组第二装置数据输出引脚，以及一组第二装置地址引脚，该寄存器连接于该组第二装置地址引脚与该第二引脚组之间。
5.如权利要求1所述的引脚共用系统，还包含一第四组接线与一组逻辑门，以连接该第二装置的一读取引脚、一写入引脚、与该存储器装置的一存储器控制引脚至该集成电路的该第二引脚组的一集成电路控制引脚，该组逻辑门并与该第三组接线相连。
6.如权利要求1所述的引脚共用系统，还包含一第四组接线与一逻辑门，以连接该第二装置的一装置控制引脚与该存储器装置的一存储器控制引脚至该集成电路的该第二引脚组的一集成电路控制引脚，该逻辑门和该第二装置的一读取引脚与一写入引脚并与该第三组接线相连。
7.如权利要求5或第6所述的引脚共用系统，该集成电路控制该第一组接线、该第二组接线、该第三组接线与该第四组接线相通多个信号至该存储器装置、该第一装置与该第二装置的顺序，以使该集成电路得以同时与该第一装置以及该第二装置相通。
8.如权利要求7所述的引脚共用系统，其中该集成电路包含：
一控制模块，包含一存储器控制器，一第一装置控制器，以及一第二装置控制器，以决定该存储器装置，该第一装置与该第二装置的使用顺序；以及
一引脚选择模块，以选择该第一组接线，该第二组接线，该第三组接线，或该第四组接线以传送该多个信号。
9.如权利要求1所述的引脚共用系统，其中该第一装置包含一集成电子式驱动装置。
10.如权利要求1所述的引脚共用系统，其中该第二装置包含一微控制器装置。
11.如权利要求1所述的引脚共用系统，其中该存储器装置包含一快闪存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100328830A CN100351827C (zh) | 2004-04-13 | 2004-04-13 | 引脚共用系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100328830A CN100351827C (zh) | 2004-04-13 | 2004-04-13 | 引脚共用系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1684056A CN1684056A (zh) | 2005-10-19 |
| CN100351827C true CN100351827C (zh) | 2007-11-28 |
Family
ID=35263406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100328830A Expired - Fee Related CN100351827C (zh) | 2004-04-13 | 2004-04-13 | 引脚共用系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100351827C (zh) |
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|---|---|---|---|---|
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| US10002102B2 (en) * | 2015-03-13 | 2018-06-19 | Microchip Technology Incorporated | Low-pin microcontroller device with multiple independent microcontrollers |
| CN113987991B (zh) * | 2021-09-29 | 2022-09-27 | 展讯半导体(南京)有限公司 | 信号传输装置及电子设备 |
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|---|---|
| CN1684056A (zh) | 2005-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071128 Termination date: 20190413 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |