WO2026033392A1

WO2026033392A1 - Semiconductor device and method for producing semiconductor device

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Publication number: WO2026033392A1
Application number: PCT/IB2025/057939
Authority: WO
Inventors: 山崎舜平; 神保安弘; 遠藤俊弥
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2024-08-08
Filing date: 2025-08-05
Publication date: 2026-02-12
Anticipated expiration: 2027-02-08

Abstract

Provided is a semiconductor device having a high operating speed. The semiconductor device includes a transistor that uses indium oxide as a semiconductor layer, and an insulating layer. The source electrode and the drain electrode have an oxide that contains indium and a first metal element, and have a region in contact with an upper surface of the semiconductor layer. The film thickness of the source electrode and the drain electrode is thinner than the film thickness of the semiconductor layer. The insulating layer has a region in contact with an upper surface of the source electrode and the drain electrode. The insulating layer has a first opening between the source electrode and the drain electrode, and a gate insulating layer and a gate electrode are provided inside the first opening. The semiconductor layer has a recess that overlaps with the first opening. The source electrode and the insulating layer have a second opening, and the drain electrode and the insulating layer have a third opening. First and second plugs having a region in contact with the semiconductor layer, are respectively provided inside the second and third openings. The first and second plugs have a second metal element.

Description

Semiconductor device and method for manufacturing the same

本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。 One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device. Furthermore, one embodiment of the present invention relates to a method for manufacturing a semiconductor device.

なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。 Note that one embodiment of the present invention is not limited to the above technical field. Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.

なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、且つ、それぞれが半導体装置を有している場合がある。 In this specification, a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components that house chips in packages are examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 Technology for constructing transistors using semiconductor thin films formed on substrates with insulating surfaces is attracting attention. Such transistors are widely used in electronic devices such as integrated circuits (ICs) and display devices. While silicon-based semiconductor materials are widely known as semiconductor materials suitable for transistors, oxide semiconductors are also attracting attention as other materials.

また、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。 In addition, transistors using oxide semiconductors are known to have extremely low leakage current in the off state. For example, Patent Document 1 discloses a low-power central processing unit (CPU) that utilizes the low leakage current characteristic of transistors using oxide semiconductors. Furthermore, Patent Document 2 discloses a memory device that can retain stored content for a long period of time by utilizing the low leakage current characteristic of transistors using oxide semiconductors.

また、トランジスタの活性層に適用可能な酸化物半導体として、酸化インジウム、インジウムガリウム亜鉛酸化物等が挙げられる。非特許文献１では、酸化インジウムの薄膜トランジスタへの利用が開示されている。非特許文献２では、低温固相結晶化によって形成した水素化多結晶酸化インジウムを活性層に用いた薄膜トランジスタが開示されている。 Furthermore, oxide semiconductors that can be used in the active layer of a transistor include indium oxide and indium gallium zinc oxide. Non-Patent Document 1 discloses the use of indium oxide in thin-film transistors. Non-Patent Document 2 discloses a thin-film transistor that uses hydrogenated polycrystalline indium oxide formed by low-temperature solid-phase crystallization as the active layer.

特開２０１２−２５７１８７号公報JP 2012-257187 A 特開２０１１−１５１３８３号公報JP 2011-151383 A

Ｄｈａｎａｎｊａｙ　ａｎｄ　Ｃ．Ｗ．Ｃｈｕ，“Ｒｅａｌｉｚａｔｉｏｎ　ｏｆ　Ｉｎ▲２▼Ｏ▲３▼　ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒｓ　ｔｈｒｏｕｇｈ　ｒｅａｃｔｉｖｅ　ｅｖａｐｏｒａｔｉｏｎ　ｐｒｏｃｅｓｓ”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，１３２１１１（２００７）．Dhananjay and C. W. Chu, “Realization of In▲2▼O▲3▼ thin film transition tors through reactive evaporation process”Appl. Phys. Lett. 91, 132111 (2007). Ｙ．Ｍａｇａｒｉ　ｅｔ　ａｌ．，“Ｈｉｇｈ−ｍｏｂｉｌｉｔｙ　ｈｙｄｒｏｇｅｎａｔｅｄ　ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ▲２▼Ｏ▲３▼（Ｉｎ▲２▼Ｏ▲３▼：Ｈ）ｔｈｉｎ−ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒｓ”，ｎａｔｕｒｅ　ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，１３，１０７８（２０２２）Y. Magari et al. , “High-mobility hydrogenated polycrystalline In▲2▼O▲3▼(In▲2▼O▲ 3▼:H) thin-film transistors”, nature COMMUNICATIONS, 13, 1078 (2022) 鯉田崇、“高移動度透明導電膜”、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞Takashi Koida, "High Mobility Transparent Conductive Film," National Institute of Advanced Industrial Science and Technology, AIST Photovoltaic Power Generation Research Results Report 2019, Internet <URL: https://unit.aist.go.jp/rpd-envene/PV/ja/results/2019/oral/T13.pdf>

本発明の一態様は、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、動作速度が速い半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、作製コストが低い半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高いトランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、微細化又は高集積化が可能なトランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、消費電力の低い半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、新規なトランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a semiconductor device or a memory device including a transistor with high on-state current. An object of one embodiment of the present invention is to provide a semiconductor device or a memory device including a transistor with favorable electrical characteristics. An object of one embodiment of the present invention is to provide a semiconductor device or a memory device with high operating speed. An object of one embodiment of the present invention is to provide a semiconductor device or a memory device with low manufacturing cost. An object of one embodiment of the present invention is to provide a highly reliable transistor, semiconductor device, or memory device. An object of one embodiment of the present invention is to provide a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. An object of one embodiment of the present invention is to provide a semiconductor device or a memory device with low power consumption. An object of one embodiment of the present invention is to provide a novel transistor, semiconductor device, or memory device.

本発明の一態様は、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、動作速度が速い半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、歩留まりが高い半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、生産性が高い半導体装置の作製方法を提供することを課題の一つとする。本発明の一態様は、信頼性の高いトランジスタ、半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、微細化又は高集積化が可能なトランジスタ、半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、消費電力の低い半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。本発明の一態様は、新規なトランジスタ、半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。 An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device or a memory device including a transistor with high on-state current. An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device or a memory device including a transistor with favorable electrical characteristics. An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device or a memory device with high operating speed. An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device or a memory device with high yield. An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high productivity. An object of one embodiment of the present invention is to provide a method for manufacturing a highly reliable transistor, semiconductor device, or memory device. An object of one embodiment of the present invention is to provide a method for manufacturing a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device or a memory device with low power consumption. An object of one embodiment of the present invention is to provide a method for manufacturing a novel transistor, semiconductor device, or memory device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not preclude the existence of other problems. One aspect of the present invention does not necessarily have to solve all of these problems. Problems other than these may be extracted from the description in the specification, drawings, and claims.

本発明の一態様は、半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第１の絶縁層と、第２の絶縁層と、を有し、第１の導電層、及び第２の導電層は、半導体層の上面と接する領域を有するように、互いに離隔して設けられ、第１の絶縁層は、第１の導電層の上面と接する領域、及び第２の導電層の上面と接する領域を有し、第１の絶縁層は、平面視において、第１の導電層と第２の導電層の間の領域に、第１の開口部を有し、第１の導電層、及び第１の絶縁層は、半導体層と重なる領域を有する第２の開口部を有し、第２の導電層、及び第１の絶縁層は、半導体層と重なる領域を有する第３の開口部を有し、半導体層は、第１の開口部と重なる第１の凹部を有し、第２の絶縁層は、半導体層の第１の凹部における上面と接する領域を有するように、第１の開口部の内部に設けられ、第３の導電層は、第１の開口部の内部に位置する領域を有するように、第２の絶縁層上に設けられ、第４の導電層は、半導体層と接する領域を有するように、第２の開口部の内部に設けられ、第５の導電層は、半導体層と接する領域を有するように、第３の開口部の内部に設けられ、第１の導電層の膜厚は、半導体層の第１の導電層と重なる領域における膜厚より薄く、第２の導電層の膜厚は、半導体層の第２の導電層と重なる領域における膜厚より薄く、半導体層は、酸化インジウムを有し、第１の導電層、及び第２の導電層は、インジウムと、第１の金属元素と、を含む酸化物を有し、第４の導電層、及び第５の導電層は、第２の金属元素を有する半導体装置である。 One aspect of the present invention comprises a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a fifth conductive layer, a first insulating layer, and a second insulating layer, wherein the first conductive layer and the second conductive layer are spaced apart from each other so as to have a region in contact with the upper surface of the semiconductor layer, the first insulating layer has a region in contact with the upper surface of the first conductive layer and a region in contact with the upper surface of the second conductive layer, the first insulating layer has a first opening in a region between the first conductive layer and the second conductive layer in a planar view, the first conductive layer and the first insulating layer have a second opening having a region overlapping with the semiconductor layer, the second conductive layer and the first insulating layer have a third opening having a region overlapping with the semiconductor layer, the semiconductor layer has a first recess overlapping with the first opening, and the second insulating layer is formed on the first recess of the semiconductor layer. A semiconductor device is provided in the first opening so as to have a region in contact with the upper surface of the recess; a third conductive layer is provided on the second insulating layer so as to have a region located inside the first opening; a fourth conductive layer is provided inside the second opening so as to have a region in contact with the semiconductor layer; a fifth conductive layer is provided inside the third opening so as to have a region in contact with the semiconductor layer; the first conductive layer has a thickness smaller than the thickness of the semiconductor layer in a region overlapping with the first conductive layer; the second conductive layer has a thickness smaller than the thickness of the semiconductor layer in a region overlapping with the second conductive layer; the semiconductor layer contains indium oxide; the first conductive layer and the second conductive layer contain an oxide containing indium and a first metal element; and the fourth conductive layer and the fifth conductive layer contain a second metal element.

又は、上記態様において、半導体層の第４の導電層と接する第１の領域、及び半導体層の第５の導電層と接する第２の領域における電気抵抗率は、半導体層の第３の導電層と重なる第３の領域における電気抵抗率より低くてもよい。 Alternatively, in the above aspect, the electrical resistivity in the first region of the semiconductor layer that contacts the fourth conductive layer and the second region of the semiconductor layer that contacts the fifth conductive layer may be lower than the electrical resistivity in the third region of the semiconductor layer that overlaps with the third conductive layer.

又は、上記態様において、第２の金属元素は、チタン、錫、又はジルコニウムであってもよい。 Alternatively, in the above aspect, the second metal element may be titanium, tin, or zirconium.

又は、上記態様において、第１の金属元素は、錫であってもよい。 Alternatively, in the above aspect, the first metal element may be tin.

又は、上記態様において、半導体装置は、第６の導電層と、第７の導電層と、を有し、第６の導電層は、第２の開口部を埋めるように、第４の導電層上に設けられ、第７の導電層は、第３の開口部を埋めるように、第５の導電層上に設けられ、第６の導電層の電気伝導率は、第４の導電層の電気伝導率より高く、第７の導電層の電気伝導率は、第５の導電層の電気伝導率より高くてもよい。 Alternatively, in the above aspect, the semiconductor device may have a sixth conductive layer and a seventh conductive layer, the sixth conductive layer being provided on the fourth conductive layer so as to fill the second opening, and the seventh conductive layer being provided on the fifth conductive layer so as to fill the third opening, and the electrical conductivity of the sixth conductive layer being higher than the electrical conductivity of the fourth conductive layer, and the electrical conductivity of the seventh conductive layer being higher than the electrical conductivity of the fifth conductive layer.

又は、上記態様において、半導体装置は、第６の導電層と、第７の導電層と、を有し、第６の導電層は、第２の開口部を埋めるように、第４の導電層上に設けられ、第７の導電層は、第３の開口部を埋めるように、第５の導電層上に設けられ、第６の導電層、及び第７の導電層は、それぞれタングステン、銅、アルミニウム、又はモリブデンを有してもよい。 Alternatively, in the above aspect, the semiconductor device may have a sixth conductive layer and a seventh conductive layer, the sixth conductive layer being provided on the fourth conductive layer so as to fill the second opening, and the seventh conductive layer being provided on the fifth conductive layer so as to fill the third opening, and the sixth conductive layer and the seventh conductive layer may each comprise tungsten, copper, aluminum, or molybdenum.

又は、上記態様において、第１の導電層の膜厚は、半導体層の第１の導電層と重なる領域における膜厚の１／５以下であり、第２の導電層の膜厚は、半導体層の第２の導電層と重なる領域における膜厚の１／５以下であってもよい。 Alternatively, in the above aspect, the film thickness of the first conductive layer may be 1/5 or less of the film thickness of the semiconductor layer in the region where it overlaps with the first conductive layer, and the film thickness of the second conductive layer may be 1/5 or less of the film thickness of the semiconductor layer in the region where it overlaps with the second conductive layer.

又は、上記態様において、半導体層は、第２の開口部と重なる第２の凹部、及び第３の開口部と重なる第３の凹部を有し、第４の導電層は、半導体層の第２の凹部における上面と接する領域、及び半導体層の第２の凹部における側面と接する領域を有し、第５の導電層は、半導体層の第３の凹部における上面と接する領域、及び半導体層の第３の凹部における側面と接する領域を有してもよい。 Alternatively, in the above aspect, the semiconductor layer may have a second recess overlapping the second opening and a third recess overlapping the third opening, the fourth conductive layer may have a region in contact with the top surface of the second recess of the semiconductor layer and a region in contact with the side surface of the second recess of the semiconductor layer, and the fifth conductive layer may have a region in contact with the top surface of the third recess of the semiconductor layer and a region in contact with the side surface of the third recess of the semiconductor layer.

又は、本発明の一態様は、半導体層と、半導体層の上面と接する領域を有する第１の導電層と、第１の導電層の上面と接する領域を有する第１の絶縁層と、を形成する第１の工程と、第１の絶縁層、及び第１の導電層を加工することにより、第１の絶縁層に、半導体層と重なる領域を有する第１の開口部を形成し、また、第１の開口部を挟んで対向する第２の導電層及び第３の導電層を形成する第２の工程と、第１の開口部の内部に位置する領域を有するように、第２の絶縁層と、第２の絶縁層上の第４の導電層と、を形成する第３の工程と、第１の絶縁層、第２の導電層、及び第３の導電層を加工することにより、第１の絶縁層、及び第２の導電層に、半導体層に達する第２の開口部を形成し、且つ、第１の絶縁層、及び第３の導電層に、半導体層に達する第３の開口部を形成する第４の工程と、第２の開口部の内部に位置する領域を有する第５の導電層、及び第３の開口部の内部に位置する領域を有する第６の導電層を、半導体層と接する領域を有するように形成する第５の工程と、加熱処理を行う第６の工程と、を有し、第１の工程において、半導体層を、酸化インジウムを有するように形成し、第１の工程において、第１の導電層を、インジウムと、第１の金属元素と、を含む酸化物を有し、且つ、膜厚が半導体層の膜厚より薄くなるように形成し、第５の工程において、第５の導電層、及び第６の導電層を、第２の金属元素を有するように形成し、第６の工程において、加熱処理により、第２の金属元素を含む第１の領域と、第２の領域と、を半導体層に形成し、第１の領域は、第５の導電層と重なる領域を有するように形成され、第２の領域は、第６の導電層と重なる領域を有するように形成される半導体装置の作製方法である。 Alternatively, one aspect of the present invention includes a first step of forming a semiconductor layer, a first conductive layer having a region in contact with the upper surface of the semiconductor layer, and a first insulating layer having a region in contact with the upper surface of the first conductive layer; a second step of processing the first insulating layer and the first conductive layer to form a first opening in the first insulating layer having a region overlapping the semiconductor layer, and forming a second conductive layer and a third conductive layer facing each other across the first opening; a third step of forming a second insulating layer and a fourth conductive layer on the second insulating layer so as to have a region located inside the first opening; a fourth step of processing the first insulating layer, the second conductive layer, and the third conductive layer to form a second opening in the first insulating layer and the second conductive layer that reaches the semiconductor layer, and a third opening in the first insulating layer and the third conductive layer that reaches the semiconductor layer; This method for manufacturing a semiconductor device includes a fifth step of forming a fifth conductive layer having a region located inside the third opening and a sixth conductive layer having a region located inside the third opening, so that the fifth conductive layer has a region in contact with the semiconductor layer, and a sixth step of performing heat treatment. In the first step, the semiconductor layer is formed to contain indium oxide. In the first step, the first conductive layer is formed to contain an oxide containing indium and a first metal element and to have a thickness thinner than that of the semiconductor layer. In the fifth step, the fifth conductive layer and the sixth conductive layer are formed to contain a second metal element. In the sixth step, a first region and a second region containing the second metal element are formed in the semiconductor layer by heat treatment. The first region is formed to have a region overlapping with the fifth conductive layer, and the second region is formed to have a region overlapping with the sixth conductive layer.

又は、上記態様において、第５の工程の後、且つ第６の工程の前に、第５の導電層上の第７の導電層と、第６の導電層上の第８の導電層と、を形成する第７の工程を行い、第７の工程において、第７の導電層を、第２の開口部を埋めるように形成し、第７の導電層の電気伝導率は、第５の導電層の電気伝導率より高く、第７の工程において、第８の導電層を、第３の開口部を埋めるように形成し、第８の導電層の電気伝導率は、第６の導電層の電気伝導率より高くてもよい。 Alternatively, in the above aspect, a seventh step of forming a seventh conductive layer on the fifth conductive layer and an eighth conductive layer on the sixth conductive layer may be performed after the fifth step and before the sixth step, and in the seventh step, the seventh conductive layer may be formed so as to fill the second opening, and the electrical conductivity of the seventh conductive layer may be higher than the electrical conductivity of the fifth conductive layer; and in the seventh step, the eighth conductive layer may be formed so as to fill the third opening, and the electrical conductivity of the eighth conductive layer may be higher than the electrical conductivity of the sixth conductive layer.

又は、上記態様において、第５の工程の後、且つ第６の工程の前に、第５の導電層上の第７の導電層と、第６の導電層上の第８の導電層と、を形成する第７の工程を行い、第７の工程において、第７の導電層を、第２の開口部を埋めるように形成し、第７の工程において、第８の導電層を、第３の開口部を埋めるように形成し、第７の工程において、第７の導電層、及び第８の導電層を、それぞれタングステン、銅、アルミニウム、又はモリブデンを有するように形成してもよい。 Alternatively, in the above aspect, a seventh step of forming a seventh conductive layer on the fifth conductive layer and an eighth conductive layer on the sixth conductive layer may be performed after the fifth step and before the sixth step, and in the seventh step, the seventh conductive layer may be formed to fill the second opening, and in the seventh step, the eighth conductive layer may be formed to fill the third opening, and in the seventh step, the seventh conductive layer and the eighth conductive layer may be formed to contain tungsten, copper, aluminum, or molybdenum, respectively.

又は、上記態様において、第１の工程において、第１の導電層を、膜厚が半導体層の膜厚の１／５以下となるように形成してもよい。 Alternatively, in the above aspect, in the first step, the first conductive layer may be formed so that its thickness is 1/5 or less of the thickness of the semiconductor layer.

本発明の一態様により、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置を提供できる。本発明の一態様により、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置を提供できる。本発明の一態様により、動作速度が速い半導体装置、又は記憶装置を提供できる。本発明の一態様により、作製コストが低い半導体装置、又は記憶装置を提供できる。本発明の一態様により、信頼性の高いトランジスタ、半導体装置、又は記憶装置を提供できる。本発明の一態様により、微細化又は高集積化が可能なトランジスタ、半導体装置、又は記憶装置を提供できる。本発明の一態様により、消費電力の低い半導体装置、又は記憶装置を提供できる。本発明の一態様により、新規なトランジスタ、半導体装置、又は記憶装置を提供できる。 One embodiment of the present invention can provide a semiconductor device or a storage device including a transistor with high on-state current. One embodiment of the present invention can provide a semiconductor device or a storage device including a transistor with favorable electrical characteristics. One embodiment of the present invention can provide a semiconductor device or a storage device with high operating speed. One embodiment of the present invention can provide a semiconductor device or a storage device with low manufacturing cost. One embodiment of the present invention can provide a highly reliable transistor, semiconductor device, or storage device. One embodiment of the present invention can provide a transistor, semiconductor device, or storage device that can be miniaturized or highly integrated. One embodiment of the present invention can provide a semiconductor device or a storage device with low power consumption. One embodiment of the present invention can provide a novel transistor, semiconductor device, or storage device.

本発明の一態様により、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、動作速度が速い半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、歩留まりが高い半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、生産性が高い半導体装置の作製方法を提供できる。本発明の一態様により、信頼性の高いトランジスタ、半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、微細化又は高集積化が可能なトランジスタ、半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、消費電力の低い半導体装置、又は記憶装置の作製方法を提供できる。本発明の一態様により、新規なトランジスタ、半導体装置、又は記憶装置の作製方法を提供できる。 One embodiment of the present invention can provide a method for manufacturing a semiconductor device or a memory device including a transistor with high on-state current. One embodiment of the present invention can provide a method for manufacturing a semiconductor device or a memory device including a transistor with favorable electrical characteristics. One embodiment of the present invention can provide a method for manufacturing a semiconductor device or a memory device with high operating speed. One embodiment of the present invention can provide a method for manufacturing a semiconductor device or a memory device with high yield. One embodiment of the present invention can provide a method for manufacturing a semiconductor device with high productivity. One embodiment of the present invention can provide a method for manufacturing a highly reliable transistor, semiconductor device, or memory device. One embodiment of the present invention can provide a method for manufacturing a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. One embodiment of the present invention can provide a method for manufacturing a semiconductor device or a memory device with low power consumption. One embodiment of the present invention can provide a method for manufacturing a novel transistor, semiconductor device, or memory device.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not preclude the existence of other effects. One embodiment of the present invention does not necessarily have to have all of these effects. Effects other than these may be extracted from the description in the specification, drawings, and claims.

図１Ａは、半導体装置の構成例を示す平面図である。図１Ｂは、半導体装置の構成例を示す断面図である。
図２Ａ及び図２Ｂは、半導体装置の構成例を示す断面図である。
図３Ａ及び図３Ｂは、半導体装置の構成例を示す断面図である。
図４Ａは、半導体装置の構成例を示す平面図である。図４Ｂは、半導体装置の構成例を示す断面図である。
図５Ａは、半導体装置の構成例を示す平面図である。図５Ｂは、半導体装置の構成例を示す断面図である。
図６Ａは、半導体装置の構成例を示す平面図である。図６Ｂは、半導体装置の構成例を示す断面図である。
図７Ａは、半導体装置の構成例を示す平面図である。図７Ｂは、半導体装置の構成例を示す断面図である。
図８Ａは、半導体装置の作製方法例を示す平面図である。図８Ｂ、図８Ｃ、図８Ｄは、半導体装置の作製方法例を示す断面図である。
図９Ａは、半導体装置の作製方法例を示す平面図である。図９Ｂ、図９Ｃ、図９Ｄは、半導体装置の作製方法例を示す断面図である。
図１０Ａは、半導体装置の作製方法例を示す平面図である。図１０Ｂ、図１０Ｃ、図１０Ｄは、半導体装置の作製方法例を示す断面図である。
図１１Ａは、半導体装置の作製方法例を示す平面図である。図１１Ｂ、図１１Ｃ、図１１Ｄは、半導体装置の作製方法例を示す断面図である。
図１２Ａは、半導体装置の作製方法例を示す平面図である。図１２Ｂ、図１２Ｃ、図１２Ｄは、半導体装置の作製方法例を示す断面図である。
図１３Ａは、半導体装置の作製方法例を示す平面図である。図１３Ｂ、図１３Ｃ、図１３Ｄは、半導体装置の作製方法例を示す断面図である。
図１４Ａは、半導体装置の作製方法例を示す平面図である。図１４Ｂ、図１４Ｃ、図１４Ｄは、半導体装置の作製方法例を示す断面図である。
図１５Ａは、半導体装置の作製方法例を示す平面図である。図１５Ｂ、図１５Ｃ、図１５Ｄは、半導体装置の作製方法例を示す断面図である。
図１６Ａは、半導体装置の作製方法例を示す平面図である。図１６Ｂ、図１６Ｃ、図１６Ｄは、半導体装置の作製方法例を示す断面図である。
図１７Ａは、半導体装置の作製方法例を示す平面図である。図１７Ｂ、図１７Ｃ、図１７Ｄは、半導体装置の作製方法例を示す断面図である。
図１８Ａ及び図１８Ｂは、ホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図１８Ｃは、酸化インジウム膜を説明する断面図である。
図１９は、半導体装置の構成例を説明するブロック図である。
図２０Ａ、図２０Ｂ、図２０Ｃ、図２０Ｄ、図２０Ｅ、図２０Ｆ、図２０Ｇは、メモリセルの回路構成例を説明する図である。
図２１は、半導体装置の一例を示す断面図である。
図２２Ａ及び図２２Ｂは、半導体装置の構成例を説明する斜視図である。
図２３は、半導体装置の一例を示す断面図である。
図２４は、ＣＰＵを説明するブロック図である。
図２５Ａ及び図２５Ｂは、半導体装置の斜視図である。
図２６Ａ及び図２６Ｂは、半導体装置の斜視図である。
図２７は、記憶装置の階層を説明する概念図である。
図２８Ａ及び図２８Ｂは、電子部品の一例を示す図である。
図２９Ａ、図２９Ｂ、図２９Ｃは、大型計算機の一例を示す図である。図２９Ｄは、宇宙用機器の一例を示す図である。図２９Ｅは、データセンターに適用可能なストレージシステムの一例を示す図である。 1A and 1B are plan and cross-sectional views illustrating an example of the configuration of a semiconductor device.
2A and 2B are cross-sectional views showing examples of the configuration of a semiconductor device.
3A and 3B are cross-sectional views showing examples of the configuration of a semiconductor device.
4A and 4B are plan and cross-sectional views illustrating an example of the configuration of a semiconductor device.
5A and 5B are plan and cross-sectional views illustrating an example of the configuration of a semiconductor device.
6A and 6B are plan and cross-sectional views illustrating an example of the configuration of a semiconductor device.
7A and 7B are plan and cross-sectional views illustrating an example of the configuration of a semiconductor device.
8A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 8B, 8C, and 8D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
9A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 9B, 9C, and 9D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
10A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 10B, 10C, and 10D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
11A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 11B, 11C, and 11D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
12A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 12B, 12C, and 12D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
13A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 13B, 13C, and 13D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
14A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 14B, 14C, and 14D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
15A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 15B, 15C, and 15D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
16A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 16B, 16C, and 16D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
17A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 17B, 17C, and 17D are cross-sectional views illustrating the example of a method for manufacturing a semiconductor device.
18A and 18B are diagrams illustrating the carrier concentration dependence of Hall mobility, and Fig. 18C is a cross-sectional view illustrating an indium oxide film.
FIG. 19 is a block diagram illustrating an example of the configuration of a semiconductor device.
20A, 20B, 20C, 20D, 20E, 20F, and 20G are diagrams for explaining examples of the circuit configuration of a memory cell.
FIG. 21 is a cross-sectional view showing an example of a semiconductor device.
22A and 22B are perspective views illustrating a configuration example of a semiconductor device.
FIG. 23 is a cross-sectional view showing an example of a semiconductor device.
FIG. 24 is a block diagram illustrating the CPU.
25A and 25B are perspective views of a semiconductor device.
26A and 26B are perspective views of a semiconductor device.
FIG. 27 is a conceptual diagram illustrating the hierarchy of a storage device.
28A and 28B are diagrams illustrating an example of an electronic component.
29A, 29B, and 29C are diagrams showing an example of a mainframe computer. Fig. 29D is a diagram showing an example of space equipment. Fig. 29E is a diagram showing an example of a storage system applicable to a data center.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Embodiments will be described in detail using the drawings. However, the present invention is not limited to the following description, and those skilled in the art will readily understand that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments shown below.

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。 In the configuration of the invention described below, the same parts or parts with similar functions will be denoted by the same reference numerals in different drawings, and repeated explanations will be omitted. Furthermore, when referring to similar functions, the same hatching pattern may be used and no particular reference numeral may be assigned.

また、図面において示す各構成の、位置、大きさ、及び範囲等は、理解の簡単のため、実際の位置、大きさ、及び範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び範囲等に限定されない。 Furthermore, for ease of understanding, the position, size, range, etc. of each component shown in the drawings may not represent the actual position, size, range, etc. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings.

本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順、積層順、又は配置順等、なんらかの順番又は順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲等において序数詞が省略される場合がある。 The ordinal numbers such as "first" and "second" used in this specification are used to avoid confusion between components, and do not indicate any order or ranking, such as the order of processes, stacking order, or placement order. Furthermore, even if a term does not have an ordinal number in this specification, an ordinal number may be added in the claims to avoid confusion between components. Furthermore, even if a term has an ordinal number in this specification, a different ordinal number may be added in the claims. Furthermore, even if a term has an ordinal number in this specification, the ordinal number may be omitted in the claims.

また、トランジスタは半導体素子の一種であり、電流又は電圧を増幅する機能、及び導通又は非導通を制御するスイッチング動作等を実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。 A transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching to control conduction or non-conduction. Transistors in this specification include IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).

本明細書等において、半導体層に酸化物半導体又は金属酸化物を用いたトランジスタ、及びチャネル形成領域に酸化物半導体又は金属酸化物を有するトランジスタをＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと記すことがある。また、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記すことがある。 In this specification, a transistor using an oxide semiconductor or metal oxide in a semiconductor layer and a transistor having an oxide semiconductor or metal oxide in a channel formation region may be referred to as an OS (Oxide Semiconductor) transistor. Furthermore, a transistor having silicon in a channel formation region may be referred to as a Si transistor.

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネルが形成される領域（チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。 In this specification, a transistor is an element having at least three terminals including a gate, a drain, and a source. It has a region (also called a channel formation region) where a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and current can flow between the source and drain through the channel formation region. In this specification, a channel formation region refers to a region through which current mainly flows.

また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。 Furthermore, the functions of "source" and "drain" may be interchangeable when transistors of different polarities are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms "source" and "drain" may be used interchangeably.

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、又は結晶性が低下すること等が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、及び酸化物半導体の主成分以外の遷移金属等がある。具体的には、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素等がある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（Ｖ_Ｏともいう）が形成される場合がある。 Note that impurities in a semiconductor refer to, for example, elements other than the main components constituting the semiconductor. For example, an element with a concentration of less than 0.1 atomic % can be considered an impurity. The presence of impurities can increase the density of defect states in the semiconductor or reduce the crystallinity, for example. When the semiconductor is an oxide semiconductor, impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main components of the oxide semiconductor. Specific examples include hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Note that water can also function as an impurity. Furthermore, for example, the inclusion of impurities can form oxygen vacancies (also referred to as _VO ) in the oxide semiconductor.

なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。 Note that in this specification, oxynitride refers to a material whose composition contains more oxygen than nitrogen. Nitride oxide refers to a material whose composition contains more nitrogen than oxygen. For example, silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen, and silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.

膜に含まれる水素、酸素、炭素、又は窒素等の元素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ若しくはＥＳＣＡ：Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ　ｆｏｒ　Ｃｈｅｍｉｃａｌ　Ａｎａｌｙｓｉｓ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％以下、又は１ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。 To analyze the content of elements such as hydrogen, oxygen, carbon, or nitrogen contained in a film, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS) or electron spectroscopy for chemical analysis (ESCA) can be used. XPS is suitable when the content of the target element is high (e.g., 0.5 atomic% or more, or 1 atomic% or more). On the other hand, SIMS is suitable when the content of the target element is low (e.g., 0.5 atomic% or less, or 1 atomic% or less). When comparing element contents, it is more preferable to perform a combined analysis using both SIMS and XPS analytical methods.

なお、本明細書等において含有率とは、膜中に含まれる成分の割合を示す。例えば酸化物半導体層が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、該酸化物半導体層に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡ_Ｘ、Ａ_Ｙ、Ａ_Ｚとしたとき、金属元素Ｘの含有率は、Ａ_Ｘ／（Ａ_Ｘ＋Ａ_Ｙ＋Ａ_Ｚ）で示すことができる。また、酸化物半導体層中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、Ｂ_Ｘ：Ｂ_Ｙ：Ｂ_Ｚで示されるとき、金属元素Ｘの含有率は、Ｂ_Ｘ／（Ｂ_Ｘ＋Ｂ_Ｙ＋Ｂ_Ｚ）で示すことができる。 Note that in this specification and the like, the term "content" refers to the proportion of a component contained in a film. For example, when an oxide semiconductor layer contains metal element X, metal element Y, and metal element Z and the numbers of atoms of metal element _X , metal element _Y , and metal element _Z contained in the oxide semiconductor layer are Ax, Ay, and Az, respectively, the content of metal element X can be expressed as _Ax _/ ( _Ax + _Ay + _Az ). Furthermore, when the ratio of the numbers of atoms of metal element X, metal element Y, and metal element Z in the oxide semiconductor layer (atomic ratio) is expressed as _Bx:By:Bz _, the content of metal element X can be expressed as _Bx /( _Bx + _By + _Bz ).

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。 Note that the terms "film" and "layer" can be interchangeable in some cases or depending on the situation. For example, the term "conductive layer" can be changed to the term "conductive film." Or, for example, the term "insulating film" can be changed to the term "insulating layer."

本明細書等では空間群は国際表記（又はＨｅｒｍａｎｎ−Ｍａｕｇｕｉｎ記号）のＳｈｏｒｔ　ｎｏｔａｔｉｏｎを用いて表記する。またミラー指数を用いて結晶面及び結晶方位を表記する。空間群、結晶面、及び結晶方位の表記は、結晶学上、数字に上付きのバーを付すが、本明細書等では書式の制約上、数字の上にバーを付す代わりに、数字の前に−（マイナス符号）を付して表現する場合がある。また、結晶内の方位を示す個別方位は［　］で、等価な方位全てを示す集合方位は＜　＞で、結晶面を示す個別面は（　）で、等価な対称性を有する集合面は｛　｝でそれぞれ表現する。 In this specification, space groups are expressed using short notation in international notation (or Hermann-Mauguin notation). Crystal planes and crystal orientations are expressed using Miller indices. In crystallography, space groups, crystal planes, and crystal orientations are expressed by placing a superscript bar above the number; however, due to formatting constraints, in this specification, numbers may be expressed by placing a - (minus sign) before them instead of placing a bar above them. Individual orientations indicating directions within a crystal are expressed with [ ], collective orientations indicating all equivalent orientations are expressed with < >, individual planes indicating crystal planes are expressed with ( ), and collective planes with equivalent symmetry are expressed with { }.

また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−２０度以上２０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が７０度以上１１０度以下の角度で配置されている状態をいう。 Furthermore, in this specification, "parallel" refers to a state in which two straight lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. Therefore, it also includes cases in which the angle is between -5 degrees and 5 degrees, inclusive. Furthermore, "substantially parallel" refers to a state in which two straight lines are arranged at an angle of between -20 degrees and 20 degrees, inclusive. Furthermore, "perpendicular" refers to a state in which two straight lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. Therefore, it also includes cases in which the angle is between 85 degrees and 95 degrees, inclusive. Furthermore, "substantially perpendicular" refers to a state in which two straight lines are arranged at an angle of between 70 degrees and 110 degrees, inclusive.

また、本明細書等において、開口部には、例えば、溝、スリット等も含まれる。 Furthermore, in this specification, openings also include, for example, grooves, slits, etc.

本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために「電気的接続」と表現する場合がある。また、「電気的接続」は、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、ＡとＢとが回路素子（例えば、トランジスタ、スイッチ等。なお、配線は回路素子ではない。）を介さずに接続されていることを言う。一方、「ＡとＢとが間接的に接続されている」とは、ＡとＢとが一つ以上の回路素子を介して接続されていることを言う。 In this specification, "connection" includes, as an example, "electrical connection." Note that the term "electrical connection" is sometimes used to define the connection relationship between circuit elements as a physical entity. Furthermore, "electrical connection" includes "direct connection" and "indirect connection." "A and B are directly connected" means that A and B are connected without the intervention of a circuit element (e.g., a transistor, a switch, etc.; note that wiring is not a circuit element). On the other hand, "A and B are indirectly connected" means that A and B are connected via one or more circuit elements.

例えば、ＡとＢとを含む回路が動作していると仮定した場合において、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、物として「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがあっても、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがあれば、「ＡとＢとが間接的に接続されている」と規定することが出来る。 For example, assuming that a circuit including A and B is operating, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can be defined that "A and B are indirectly connected" as objects. Furthermore, even if there is a time during the operation of the circuit when no electrical signal is exchanged or an electrical potential interaction occurs between A and B, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can still be defined that "A and B are indirectly connected."

「ＡとＢとが間接的に接続されている」場合の例としては、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合がある。一方で、「ＡとＢとが間接的に接続されている」とは言えない場合の例としては、ＡからＢまでの経路に絶縁物が介在する場合がある。具体的には、ＡとＢの間に容量素子が接続されている場合、ＡとＢの間にトランジスタのゲート絶縁膜等が介在している場合等がある。よって、「トランジスタのゲート（Ａ）と、トランジスタのソース又はドレイン（Ｂ）とは、間接的に接続されている」とは言えない。 An example of a case where "A and B are indirectly connected" is when A and B are connected via the source and drain of one or more transistors. On the other hand, an example of a case where it cannot be said that "A and B are indirectly connected" is when an insulator is present in the path from A to B. Specifically, this would include a case where a capacitive element is connected between A and B, or a case where a transistor gate insulating film or the like is present between A and B. Therefore, it cannot be said that "the transistor gate (A) and the transistor source or drain (B) are indirectly connected."

「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、且つ、トランジスタと他のトランジスタの間のノードに、電源、ＧＮＤ等から一定の電位Ｖが供給されている場合がある。 Another example of a case where it cannot be said that "A and B are indirectly connected" is when multiple transistors are connected via their sources and drains to the path from A to B, and a constant potential V is supplied to a node between one transistor and another from a power supply, GND, etc.

本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。 Unless otherwise specified, in this specification, off-state current refers to the leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or cut-off state). Unless otherwise specified, the off state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).

なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう）が０度より大きく９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。 In this specification and elsewhere, a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined relative to the substrate surface or the surface on which the structure is to be formed. For example, it is preferable for the structure to have a region in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface on which the structure is to be formed is greater than 0 degrees and less than 90 degrees. The side of the structure, the substrate surface, and the surface on which the structure is to be formed do not necessarily have to be completely flat; they may be approximately planar with a slight curvature, or approximately planar with slight irregularities.

本明細書等において、ＡはＢ上に位置する、と記載されている場合、Ａの少なくとも一部がＢ上に位置する。そのため、例えば、ＡはＢ上に位置する領域を有する、と言い換えることができる。同様に、ＡはＢと接する、又は、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部が、Ｂと接する、又はＢと重なる。そのため、それぞれ、ＡはＢと接する領域を有する、又は、ＡはＢと重なる領域を有する、と言い換えることができる。同様に、本明細書等において、ＡはＢを覆う、と記載されている場合、Ａの少なくとも一部がＢを覆う。そのため、例えば、ＡはＢを覆う領域を有する、と言い換えることができる。 In this specification, when it is stated that A is located on B, at least a portion of A is located on B. Therefore, for example, it can be rephrased as A has an area located on B. Similarly, when it is stated that A is in contact with B or A overlaps with B, at least a portion of A is in contact with B or overlaps with B. Therefore, it can be rephrased as A has an area in contact with B or A has an area overlapping with B, respectively. Similarly, when it is stated that A covers B, at least a portion of A covers B. Therefore, for example, it can be rephrased as A has an area covering B.

本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が物理的に分離されている状態であることを示す。 In this specification, the term "island-like" refers to a state in which two or more layers made of the same material and formed in the same process are physically separated.

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。 (Embodiment 1)
In this embodiment, a semiconductor device according to one embodiment of the present invention will be described.

本発明の一態様は、半導体層が酸化インジウムを有するトランジスタ、及び該トランジスタを有する半導体装置に関する。半導体として機能する金属酸化物（酸化物半導体ともいう）を半導体層に用いる場合、金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合が高いほど、トランジスタの電界効果移動度を高めることができる。よって、半導体層が有する金属酸化物として酸化インジウムを用いることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。したがって、動作速度が速い半導体装置を実現できる。 One embodiment of the present invention relates to a transistor having a semiconductor layer containing indium oxide, and a semiconductor device including the transistor. When a metal oxide (also referred to as an oxide semiconductor) that functions as a semiconductor is used for the semiconductor layer, the higher the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained in the metal oxide, the higher the field-effect mobility of the transistor. Therefore, by using indium oxide as the metal oxide in the semiconductor layer, the transistor can have a large on-state current and high frequency characteristics. Therefore, a semiconductor device with high operating speed can be realized.

本発明の一態様の半導体装置が有するトランジスタでは、ソース電極及びドレイン電極が、半導体層の上面と接する領域を有するように、互いに離隔して設けられている。ここで、ソース電極及びドレイン電極が、半導体層に含まれる元素を有すると、ソース電極及びドレイン電極のバンドギャップを、半導体層のバンドギャップと略一致させることができる。具体的には、ソース電極及びドレイン電極の主成分が、半導体層の主成分と共通であると、ソース電極及びドレイン電極のバンドギャップを、半導体層のバンドギャップと略一致させることができる。これにより、ソース電極及びドレイン電極と、半導体層と、の間のエネルギー障壁を小さくできる。よって、トランジスタのオン電流を大きくできるため、動作速度が速い半導体装置を実現できる。ソース電極及びドレイン電極として、具体的には、インジウムと、第１の金属元素と、を含む酸化物を用いることができる。第１の金属元素として、例えば錫を用いることができる。第１の金属元素として錫を用いる場合、ソース電極及びドレイン電極として、インジウム錫酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）膜が用いられる。 In a transistor included in a semiconductor device according to one embodiment of the present invention, the source electrode and the drain electrode are spaced apart from each other so as to have a region in contact with the top surface of the semiconductor layer. When the source electrode and the drain electrode contain an element contained in the semiconductor layer, the band gaps of the source electrode and the drain electrode can be approximately equal to the band gap of the semiconductor layer. Specifically, when the main component of the source electrode and the drain electrode is the same as the main component of the semiconductor layer, the band gaps of the source electrode and the drain electrode can be approximately equal to the band gap of the semiconductor layer. This reduces the energy barrier between the source electrode and the drain electrode and the semiconductor layer. Therefore, the on-state current of the transistor can be increased, thereby realizing a semiconductor device with high operating speed. Specifically, an oxide containing indium and a first metal element can be used as the source electrode and the drain electrode. For example, tin can be used as the first metal element. When tin is used as the first metal element, an indium tin oxide (In-Sn oxide, also referred to as ITO) film is used as the source electrode and the drain electrode.

ここで、ソース電極及びドレイン電極として、上述の酸化物を用いる場合、該酸化物を含む層（酸化物層）上に、例えば主成分が半導体層と異なる層を設けないことが好ましい。すなわち、ソース電極及びドレイン電極は、積層構造とせず、酸化物層１層の構成とすることが好ましい。これにより、半導体層となる半導体膜と、ソース電極及びドレイン電極となる導電膜と、を１つの条件で加工できる。よって、ソース電極及びドレイン電極を例えば２層以上の積層構造とする場合より、半導体装置の作製工程数を削減でき、半導体装置の生産性を高くできる。よって、作製コストが低い半導体装置を実現できる。 When the above-mentioned oxide is used for the source electrode and drain electrode, it is preferable not to provide a layer whose main component is different from that of the semiconductor layer on the layer containing the oxide (oxide layer). That is, it is preferable that the source electrode and drain electrode have a single oxide layer structure rather than a stacked structure. This allows the semiconductor film that becomes the semiconductor layer and the conductive film that becomes the source electrode and drain electrode to be processed under a single condition. Therefore, the number of manufacturing steps for the semiconductor device can be reduced compared to when the source electrode and drain electrode have a stacked structure of, for example, two or more layers, and the productivity of the semiconductor device can be increased. This makes it possible to realize a semiconductor device with low manufacturing costs.

ソース電極上、及びドレイン電極上には、絶縁層が設けられている。絶縁層は、ソース電極、ドレイン電極、及び半導体層を覆うように設けることができる。絶縁層は、ソース電極における上述の酸化物層の上面と接する領域、及びドレイン電極における上述の酸化物層の上面と接する領域を有する。 An insulating layer is provided on the source electrode and the drain electrode. The insulating layer can be provided so as to cover the source electrode, the drain electrode, and the semiconductor layer. The insulating layer has a region in contact with the upper surface of the oxide layer in the source electrode, and a region in contact with the upper surface of the oxide layer in the drain electrode.

絶縁層は、平面視において、ソース電極とドレイン電極の間の領域に、第１の開口部を有する。ゲート絶縁層、及びゲート電極は、第１の開口部の内部に位置する領域を有するように設けられている。ここで、第１の開口部の形成後、第１の開口部の形成に用いたマスクパターンと同一のマスクパターンを用いて、ソース電極及びドレイン電極となる導電層を加工することにより、ソース電極及びドレイン電極が形成される。具体的には、まず、半導体層と、ソース電極及びドレイン電極となる導電層と、絶縁層と、を形成する。続いて、絶縁層に第１の開口部を形成する。その後、上述の導電層の第１の開口部と重なる領域を除去する。以上により、ソース電極及びドレイン電極が形成される。 In a plan view, the insulating layer has a first opening in a region between the source electrode and the drain electrode. The gate insulating layer and the gate electrode are provided so as to have a region located inside the first opening. After the first opening is formed, the source electrode and drain electrode are formed by processing the conductive layer that will become the source electrode and drain electrode using the same mask pattern as that used to form the first opening. Specifically, first, a semiconductor layer, a conductive layer that will become the source electrode and drain electrode, and an insulating layer are formed. Next, a first opening is formed in the insulating layer. After that, the region of the conductive layer that overlaps with the first opening is removed. This completes the formation of the source electrode and drain electrode.

ここで、ソース電極及びドレイン電極となる導電層が、半導体層に含まれる元素を有すると、該導電層と、半導体層と、のエッチング選択比が低くなる。具体的には、ソース電極及びドレイン電極となる導電層の主成分が、半導体層の主成分と共通であると、該導電層と、半導体層と、のエッチング選択比が低くなる。よって、ソース電極及びドレイン電極となる導電層の膜厚が、半導体層の膜厚に対して厚いと、該導電層の加工を行うことにより半導体層が分断される場合がある。 Here, if the conductive layer that will become the source and drain electrodes contains an element that is contained in the semiconductor layer, the etching selectivity between the conductive layer and the semiconductor layer will be low. Specifically, if the main component of the conductive layer that will become the source and drain electrodes is the same as the main component of the semiconductor layer, the etching selectivity between the conductive layer and the semiconductor layer will be low. Therefore, if the thickness of the conductive layer that will become the source and drain electrodes is thicker than the thickness of the semiconductor layer, processing the conductive layer may cause the semiconductor layer to be divided.

したがって、ソース電極及びドレイン電極となる導電層の膜厚は、半導体層の膜厚に対して薄くすることが好ましい。これにより、ソース電極及びドレイン電極の形成により半導体層が分断されることを防ぐことができる。したがって、歩留まりが高い方法で半導体装置を作製できるため、作製コストが低い半導体装置を実現できる。なお、半導体層と、ソース電極及びドレイン電極となる導電層と、のエッチング選択比が低いことから、半導体層は、第１の開口部と重なる位置に凹部を有する。 Therefore, it is preferable to make the film thickness of the conductive layer that will become the source and drain electrodes thinner than the film thickness of the semiconductor layer. This prevents the semiconductor layer from being divided by the formation of the source and drain electrodes. Therefore, a semiconductor device can be manufactured using a method with high yield, realizing a semiconductor device with low manufacturing costs. Note that, because the etching selectivity between the semiconductor layer and the conductive layer that will become the source and drain electrodes is low, the semiconductor layer has a recess at a position that overlaps with the first opening.

ソース電極及びドレイン電極の膜厚は、少なくとも半導体層の膜厚、具体的にはソース電極又はドレイン電極と重なる領域における半導体層の膜厚より薄くする。例えば、ソース電極の膜厚を、ソース電極と重なる領域における半導体層の膜厚の１／２以下、好ましくは１／５以下とする。同様に、ドレイン電極の膜厚を、ドレイン電極と重なる領域における半導体層の膜厚の１／２以下、好ましくは１／５以下とする。以上により、半導体層が分断されることを防ぐことができ好ましい。 The film thickness of the source electrode and drain electrode is at least thinner than the film thickness of the semiconductor layer, specifically the film thickness of the semiconductor layer in the region where it overlaps with the source electrode or drain electrode. For example, the film thickness of the source electrode is set to 1/2 or less, preferably 1/5 or less, of the film thickness of the semiconductor layer in the region where it overlaps with the source electrode. Similarly, the film thickness of the drain electrode is set to 1/2 or less, preferably 1/5 or less, of the film thickness of the semiconductor layer in the region where it overlaps with the drain electrode. This is preferable as it prevents the semiconductor layer from being separated.

上述の絶縁層は、第２の開口部、及び第３の開口部を有する。第２及び第３の開口部は、半導体層と重なる領域を有し、第１の開口部を挟んで対向するように設けられている。第２の開口部の内部には第１のプラグが設けられ、第３の開口部の内部には第２のプラグが設けられている。第１のプラグはソース電極と接続され、第２のプラグはドレイン電極と接続されている。 The insulating layer has a second opening and a third opening. The second and third openings have an area that overlaps with the semiconductor layer and are arranged opposite each other with the first opening in between. A first plug is provided inside the second opening, and a second plug is provided inside the third opening. The first plug is connected to the source electrode, and the second plug is connected to the drain electrode.

前述のように、ソース電極及びドレイン電極の膜厚は薄い。よって、本発明の一態様では、第２及び第３の開口部は、半導体層に達する。この場合、第２の開口部はソース電極にも形成され、第３の開口部はドレイン電極にも形成される。よって、第１のプラグ、及び第２のプラグは、半導体層と接する領域を有する。したがって、第１のプラグに含まれる材料、及び第２のプラグに含まれる材料は、半導体層に拡散させることができる。例えば、第１のプラグ、及び第２のプラグを形成後、加熱処理を行うことにより、上述の材料を半導体層に拡散させることができる。よって、第１のプラグに含まれる材料、及び第２のプラグに含まれる材料を、不純物元素として半導体層に供給できる。 As mentioned above, the source electrode and drain electrode have thin film thicknesses. Therefore, in one embodiment of the present invention, the second and third openings reach the semiconductor layer. In this case, the second opening is also formed in the source electrode, and the third opening is also formed in the drain electrode. Therefore, the first plug and the second plug have regions that contact the semiconductor layer. Therefore, the material contained in the first plug and the material contained in the second plug can be diffused into the semiconductor layer. For example, after forming the first plug and the second plug, heat treatment can be performed to diffuse the above-mentioned materials into the semiconductor layer. Therefore, the material contained in the first plug and the material contained in the second plug can be supplied to the semiconductor layer as impurity elements.

本発明の一態様の半導体装置では、第１のプラグ、及び第２のプラグが、半導体層に含まれると低抵抗領域が形成される元素を有する。これにより、第１及び第２のプラグと、半導体層と、のコンタクト抵抗を小さくできる。よって、トランジスタのオン電流を大きくできるため、動作速度が速い半導体装置を実現できる。 In a semiconductor device according to one embodiment of the present invention, the first plug and the second plug contain an element that forms a low-resistance region when contained in the semiconductor layer. This reduces the contact resistance between the first and second plugs and the semiconductor layer. This increases the on-state current of the transistor, thereby enabling the realization of a semiconductor device with high operating speed.

第１及び第２のプラグとして、第２の金属元素を用いることができ、例えばチタン、錫、又はジルコニウムを用いることができる。なお、第１のプラグ、及び第２のプラグは、それぞれ２層以上の積層構造とすることができる。この場合、第１のプラグを構成する層のうち、半導体層と接する層に、第２の金属元素を用いる。同様に、第２のプラグを構成する層のうち、半導体層と接する層に、第２の金属元素を用いる。 A second metal element can be used for the first and second plugs, such as titanium, tin, or zirconium. The first plug and the second plug can each have a stacked structure of two or more layers. In this case, the second metal element is used for the layer that contacts the semiconductor layer among the layers that make up the first plug. Similarly, the second metal element is used for the layer that contacts the semiconductor layer among the layers that make up the second plug.

＜半導体装置の構成例１＞
以下では、本発明の一態様の半導体装置の構成例を説明する。 <Configuration Example 1 of Semiconductor Device>
A structural example of a semiconductor device according to one embodiment of the present invention will be described below.

図１Ａは、トランジスタ２００を有する半導体装置の平面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。以降の平面図においても、一部の要素を省略することがある。 Figure 1A is a plan view of a semiconductor device having a transistor 200. Note that some elements have been omitted from the plan view of Figure 1A for clarity. Some elements may also be omitted from subsequent plan views.

図１Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。図２Ａは、図１Ａに示す一点鎖線Ａ３−Ａ４間の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図２Ｂは、図１Ａに示す一点鎖線Ａ５−Ａ６間の断面図である。 Figure 1B is a cross-sectional view taken along dashed dotted line A1-A2 in Figure 1A, and is also a cross-sectional view of transistor 200 in the channel length direction. Figure 2A is a cross-sectional view taken along dashed dotted line A3-A4 in Figure 1A, and is also a cross-sectional view of transistor 200 in the channel width direction. Figure 2B is a cross-sectional view taken along dashed dotted line A5-A6 in Figure 1A.

図１Ａ乃至図２Ｂに示す半導体装置は、基板（図示しない）上の絶縁層２１２と、絶縁層２１２上の絶縁層２１４と、絶縁層２１４上のトランジスタ２００、絶縁層２１６、導電層２４５ａ、導電層２４５ｂ、導電層２４６ａ、及び導電層２４６ｂと、絶縁層２１６上の絶縁層２７５と、絶縁層２７５上の絶縁層２８０と、トランジスタ２００上、及び絶縁層２８０上の絶縁層２８２と、絶縁層２８２上の絶縁層２８３と、絶縁層２８３上の絶縁層２８５と、を有する。絶縁層２１２、絶縁層２１４、絶縁層２１６、絶縁層２８０、絶縁層２８２、絶縁層２８３、及び絶縁層２８５は層間絶縁層として機能する。なお、図２Ｂでは、導電層２４５ｂ、及び導電層２４６ｂを含む領域の構成例を示している。 1A to 2B includes an insulating layer 212 on a substrate (not shown), an insulating layer 214 on the insulating layer 212, a transistor 200, an insulating layer 216, a conductive layer 245a, a conductive layer 245b, a conductive layer 246a, and a conductive layer 246b on the insulating layer 214, an insulating layer 275 on the insulating layer 216, an insulating layer 280 on the insulating layer 275, an insulating layer 282 on the transistor 200 and on the insulating layer 280, an insulating layer 283 on the insulating layer 282, and an insulating layer 285 on the insulating layer 283. The insulating layer 212, the insulating layer 214, the insulating layer 216, the insulating layer 280, the insulating layer 282, the insulating layer 283, and the insulating layer 285 function as interlayer insulating layers. Note that FIG. 2B shows an example of the configuration of a region including the conductive layer 245b and the conductive layer 246b.

［トランジスタ］
トランジスタ２００は、導電層２０５と、導電層２０５上の絶縁層２２１と、絶縁層２２１上の絶縁層２２２と、絶縁層２２２上の絶縁層２２４と、絶縁層２２４上の半導体層２３０と、半導体層２３０上の絶縁層２５０、導電層２４２ａ、及び導電層２４２ｂと、絶縁層２５０上の導電層２６０と、を有する。ここで、図１Ａ乃至図２Ｂでは、絶縁層２２４、半導体層２３０、導電層２４２ａ、及び導電層２４２ｂが、島状に加工されている例を示している。 [Transistor]
The transistor 200 includes a conductive layer 205, an insulating layer 221 over the conductive layer 205, an insulating layer 222 over the insulating layer 221, an insulating layer 224 over the insulating layer 222, a semiconductor layer 230 over the insulating layer 224, an insulating layer 250, a conductive layer 242a, and a conductive layer 242b over the semiconductor layer 230, and a conductive layer 260 over the insulating layer 250. Here, Figures 1A to 2B show an example in which the insulating layer 224, the semiconductor layer 230, the conductive layer 242a, and the conductive layer 242b are processed into island shapes.

半導体層２３０は、半導体として機能する金属酸化物（酸化物半導体ともいう）を有する。ここで、酸化物半導体を有するトランジスタを、ＯＳトランジスタという。なお、本明細書等において、酸化物半導体を有する半導体層は、酸化物半導体層と言い換えることができる。また、半導体層２３０は金属酸化物を有するため、半導体層２３０を金属酸化物層と言い換えることができる。本発明の一態様の半導体装置において、半導体層２３０として例えば酸化インジウムを用いることができる。 The semiconductor layer 230 includes a metal oxide (also referred to as an oxide semiconductor) that functions as a semiconductor. Here, a transistor including an oxide semiconductor is referred to as an OS transistor. Note that in this specification and the like, a semiconductor layer including an oxide semiconductor can be alternatively referred to as an oxide semiconductor layer. Furthermore, since the semiconductor layer 230 includes a metal oxide, the semiconductor layer 230 can be alternatively referred to as a metal oxide layer. In the semiconductor device of one embodiment of the present invention, indium oxide, for example, can be used as the semiconductor layer 230.

半導体層を金属酸化物層とする場合、金属酸化物層に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合が高いほど、トランジスタの電界効果移動度を高めることができる。よって、半導体層２３０として酸化インジウムを用いることにより、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。したがって、動作速度が速い半導体装置を実現できる。酸化インジウムの詳細については、実施の形態２で説明する。 When the semiconductor layer is a metal oxide layer, the higher the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained in the metal oxide layer, the higher the field-effect mobility of the transistor. Therefore, by using indium oxide for the semiconductor layer 230, the transistor 200 can achieve a large on-state current and high frequency characteristics. Therefore, a semiconductor device with high operating speed can be realized. Details of indium oxide will be described in Embodiment 2.

導電層２６０は、トランジスタ２００の第１のゲート電極（上側のゲート電極、トップゲート電極とも呼ぶことができる。）として機能する。絶縁層２５０は、トランジスタ２００の第１のゲート絶縁層として機能する。半導体層２３０における導電層２６０と重なる領域の少なくとも一部が、トランジスタ２００のチャネル形成領域２３０ｉとして機能する。 The conductive layer 260 functions as a first gate electrode (also referred to as an upper gate electrode or a top gate electrode) of the transistor 200. The insulating layer 250 functions as a first gate insulating layer of the transistor 200. At least a part of the region of the semiconductor layer 230 that overlaps with the conductive layer 260 functions as a channel formation region 230i of the transistor 200.

導電層２０５は、トランジスタ２００の第２のゲート電極（下側のゲート電極、ボトムゲート電極とも呼ぶことができる。）として機能する。絶縁層２２４、絶縁層２２２、及び絶縁層２２１は、それぞれトランジスタ２００の第２のゲート絶縁層として機能する。導電層２４２ａは、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。導電層２４２ｂは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。 The conductive layer 205 functions as a second gate electrode (also referred to as a lower gate electrode or bottom gate electrode) of the transistor 200. The insulating layers 224, 222, and 221 each function as a second gate insulating layer of the transistor 200. The conductive layer 242a functions as one of the source and drain electrodes of the transistor 200. The conductive layer 242b functions as the other of the source and drain electrodes of the transistor 200.

導電層２４２ａ、及び導電層２４２ｂは、半導体層２３０の上面と接する領域を有するように、互いに離隔して設けられている。ここで、導電層２４２ａ及び導電層２４２ｂが、半導体層２３０に含まれる元素を有すると、導電層２４２ａ及び導電層２４２ｂのバンドギャップを、半導体層２３０のバンドギャップと略一致させることができる。具体的には、導電層２４２ａ及び導電層２４２ｂの主成分が、半導体層２３０の主成分と共通であると、導電層２４２ａ及び導電層２４２ｂのバンドギャップを、半導体層２３０のバンドギャップと略一致させることができる。これにより、導電層２４２ａ及び導電層２４２ｂと、半導体層２３０と、の間のエネルギー障壁を小さくできる。よって、トランジスタ２００のオン電流を大きくできるため、動作速度が速い半導体装置を実現できる。半導体層２３０として酸化インジウムを用いる場合、導電層２４２ａ及び導電層２４２ｂとして、具体的には、インジウムと、第１の金属元素と、を含む酸化物を用いることができる。第１の金属元素として、例えば錫を用いることができる。第１の金属元素として錫を用いる場合、導電層２４２ａ及び導電層２４２ｂとして、ＩＴＯ膜が用いられる。 The conductive layers 242a and 242b are spaced apart from each other so as to have a region in contact with the top surface of the semiconductor layer 230. Here, when the conductive layers 242a and 242b contain elements contained in the semiconductor layer 230, the band gaps of the conductive layers 242a and 242b can be made to approximately match the band gap of the semiconductor layer 230. Specifically, when the main components of the conductive layers 242a and 242b are the same as the main components of the semiconductor layer 230, the band gaps of the conductive layers 242a and 242b can be made to approximately match the band gap of the semiconductor layer 230. This reduces the energy barrier between the conductive layers 242a and 242b and the semiconductor layer 230. Therefore, the on-state current of the transistor 200 can be increased, thereby realizing a semiconductor device with high operating speed. When indium oxide is used for the semiconductor layer 230, the conductive layers 242a and 242b can be formed using, for example, an oxide containing indium and a first metal element. The first metal element can be, for example, tin. When tin is used as the first metal element, an ITO film is used for the conductive layers 242a and 242b.

ここで、導電層２４２ａ及び導電層２４２ｂとして、上述の酸化物を用いる場合、該酸化物を含む層（酸化物層）上に、例えば主成分が半導体層２３０と異なる層を設けないことが好ましい。すなわち、導電層２４２ａ及び導電層２４２ｂは、積層構造とせず、酸化物層１層の構成とすることが好ましい。以上により、詳細は後述するが、半導体層２３０となる半導体膜と、導電層２４２ａ及び導電層２４２ｂとなる導電膜と、を１つの条件で加工できる。よって、導電層２４２ａ及び導電層２４２ｂを例えば２層以上の積層構造とする場合より、半導体装置の作製工程数を削減でき、半導体装置の生産性を高くできる。よって、作製コストが低い半導体装置を実現できる。また、導電層２４２ａ及び導電層２４２ｂを、酸化物層１層の構成とすることにより、該酸化物層に含まれる酸素が吸収されることを抑制できる。よって、半導体装置の信頼性が低下することを抑制できる場合がある。 When the above-described oxide is used for the conductive layer 242a and the conductive layer 242b, it is preferable not to provide a layer containing the oxide (oxide layer) over the layer containing the oxide. That is, it is preferable that the conductive layer 242a and the conductive layer 242b have a single oxide layer structure rather than a stacked structure. As a result, as will be described in detail later, the semiconductor film that becomes the semiconductor layer 230 and the conductive film that becomes the conductive layer 242a and the conductive layer 242b can be processed under a single condition. Therefore, compared to when the conductive layer 242a and the conductive layer 242b have a stacked structure of, for example, two or more layers, the number of manufacturing steps for the semiconductor device can be reduced, and the productivity of the semiconductor device can be increased. Therefore, a semiconductor device with low manufacturing cost can be realized. Furthermore, by using a single oxide layer for the conductive layer 242a and the conductive layer 242b, absorption of oxygen contained in the oxide layer can be suppressed. This may prevent a decrease in the reliability of the semiconductor device.

絶縁層２７５は、導電層２４２ａの上面と接する領域、及び導電層２４２ｂの上面と接する領域を有する。絶縁層２７５は、具体的には、上述の酸化物層の上面と接する領域を有する。絶縁層２７５は、導電層２４２ａ、導電層２４２ｂ、半導体層２３０、及び絶縁層２２４を覆うように設けることができる。また、前述のように、絶縁層２８０は、絶縁層２７５上に設けられている。 The insulating layer 275 has a region in contact with the top surface of the conductive layer 242a and a region in contact with the top surface of the conductive layer 242b. Specifically, the insulating layer 275 has a region in contact with the top surface of the oxide layer. The insulating layer 275 can be provided to cover the conductive layer 242a, the conductive layer 242b, the semiconductor layer 230, and the insulating layer 224. As described above, the insulating layer 280 is provided on the insulating layer 275.

絶縁層２８０には、熱が加わることにより酸素を放出する絶縁性材料を用いることが好ましい。半導体装置の作製工程中に加わる熱により、絶縁層２８０が酸素を放出することで、絶縁層２５０を介して、該酸素を半導体層２３０に供給することができる。半導体層２３０、特にチャネル形成領域２３０ｉに酸素を供給することで、酸素欠損又は酸素欠損に水素が入った欠陥（以下、Ｖ_ＯＨともいう）を低減することができる。したがって、トランジスタ２００を、良好な電気特性を示し、且つ、信頼性の高いトランジスタとすることができる。 The insulating layer 280 is preferably made of an insulating material that releases oxygen when heat is applied. When heat is applied during the manufacturing process of the semiconductor device, the insulating layer 280 releases oxygen, and the oxygen can be supplied to the semiconductor layer 230 through the insulating layer 250. Supplying oxygen to the semiconductor layer 230, particularly to the channel formation region 230i, can reduce oxygen vacancies or defects in which hydrogen enters oxygen vacancies (hereinafter also referred to as _VOH ). Therefore, the transistor 200 can be a highly reliable transistor that exhibits favorable electrical characteristics.

絶縁層２８０は層間絶縁層として機能するため、比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間絶縁層に用いることで、配線間に生じる寄生容量を低減することができる。また、絶縁層２８０中の水、水素等の不純物濃度は低減されていることが好ましい。これにより、半導体層２３０のチャネル形成領域への、水素又は水等の不純物の混入を抑制することができる。絶縁層２８０として、例えば、酸化シリコン又は酸化窒化シリコンを用いることができる。 Since the insulating layer 280 functions as an interlayer insulating layer, it is preferable to use a material with a low dielectric constant. By using a material with a low dielectric constant for the interlayer insulating layer, it is possible to reduce the parasitic capacitance that occurs between wirings. In addition, it is preferable to reduce the concentration of impurities such as water and hydrogen in the insulating layer 280. This makes it possible to prevent impurities such as hydrogen or water from entering the channel formation region of the semiconductor layer 230. For example, silicon oxide or silicon oxynitride can be used as the insulating layer 280.

絶縁層２７５、及び絶縁層２８０は、平面視において、導電層２４２ａと導電層２４２ｂの間の領域に、開口部２８９を有する。絶縁層２５０、及び導電層２６０は、開口部２８９の内部に位置する領域を有するように設けられている。図１Ｂ、及び図２Ａでは、絶縁層２８０の上面、絶縁層２５０の上端部、及び導電層２６０の上面が、一致又は略一致する例を示している。 Insulating layer 275 and insulating layer 280 have an opening 289 in the region between conductive layer 242a and conductive layer 242b in a planar view. Insulating layer 250 and conductive layer 260 are provided so as to have a region located inside opening 289. Figures 1B and 2A show an example in which the top surface of insulating layer 280, the top edge of insulating layer 250, and the top surface of conductive layer 260 are aligned or approximately aligned.

詳細は後述するが、導電層２４２ａ、及び導電層２４２ｂは、開口部２８９の形成後、導電層２４２ａ及び導電層２４２ｂとなる導電層を加工することにより形成される。具体的には、まず、半導体層２３０と、導電層２４２ａ及び導電層２４２ｂとなる導電層と、絶縁層２７５と、絶縁層２８０と、を形成する。続いて、絶縁層２８０及び絶縁層２７５に開口部２８９を形成する。その後、導電層２４２ａ及び導電層２４２ｂとなる導電層の開口部２８９と重なる領域を除去する。以上により、導電層２４２ａ、及び導電層２４２ｂが形成される。 Although details will be described later, conductive layer 242a and conductive layer 242b are formed by processing the conductive layer that will become conductive layer 242a and conductive layer 242b after forming opening 289. Specifically, first, semiconductor layer 230, conductive layers that will become conductive layer 242a and conductive layer 242b, insulating layer 275, and insulating layer 280 are formed. Next, opening 289 is formed in insulating layer 280 and insulating layer 275. After that, the regions of the conductive layer that will become conductive layer 242a and conductive layer 242b that overlap with opening 289 are removed. In this manner, conductive layer 242a and conductive layer 242b are formed.

ここで、導電層２４２ａ及び導電層２４２ｂとなる導電層が、半導体層２３０に含まれる元素を有すると、導電層２４２ａ及び導電層２４２ｂとなる導電層と、半導体層２３０と、のエッチング選択比が低くなる。具体的には、導電層２４２ａ及び導電層２４２ｂとなる導電層の主成分が、半導体層２３０の主成分と共通であると、該導電層と、半導体層２３０と、のエッチング選択比が低くなる。よって、導電層２４２ａ及び導電層２４２ｂとなる導電層の膜厚が、半導体層２３０の膜厚に対して厚いと、導電層２４２ａ及び導電層２４２ｂとなる導電層の加工を行うことにより、半導体層２３０が分断される場合がある。 Here, if the conductive layers that become conductive layers 242a and 242b contain elements contained in the semiconductor layer 230, the etching selectivity between the conductive layers that become conductive layers 242a and 242b and the semiconductor layer 230 decreases. Specifically, if the main component of the conductive layers that become conductive layers 242a and 242b is the same as the main component of the semiconductor layer 230, the etching selectivity between the conductive layers and the semiconductor layer 230 decreases. Therefore, if the thickness of the conductive layers that become conductive layers 242a and 242b is thicker than the thickness of the semiconductor layer 230, processing the conductive layers that become conductive layers 242a and 242b may cause the semiconductor layer 230 to be divided.

したがって、導電層２４２ａ及び導電層２４２ｂとなる導電層の膜厚は、半導体層２３０の膜厚に対して薄くすることが好ましい。これにより、導電層２４２ａ及び導電層２４２ｂの形成により半導体層２３０が分断されることを防ぐことができる。したがって、歩留まりが高い方法で半導体装置を作製できるため、作製コストが低い半導体装置を実現できる。なお、半導体層２３０と、導電層２４２ａ及び導電層２４２ｂとなる導電層と、のエッチング選択比が低いことから、半導体層２３０は、開口部２８９と重なる位置に凹部２８７を有する。 Therefore, it is preferable that the thickness of the conductive layers that will become conductive layers 242a and 242b is thinner than the thickness of the semiconductor layer 230. This prevents the semiconductor layer 230 from being divided by the formation of conductive layers 242a and 242b. Therefore, a semiconductor device can be manufactured using a method with high yield, thereby realizing a semiconductor device with low manufacturing costs. Note that, because the etching selectivity between the semiconductor layer 230 and the conductive layers that will become conductive layers 242a and 242b is low, the semiconductor layer 230 has a recess 287 at a position that overlaps with the opening 289.

導電層２４２ａ及び導電層２４２ｂの膜厚は、少なくとも半導体層２３０の膜厚より薄くする。具体的には、導電層２４２ａの膜厚は、半導体層２３０の導電層２４２ａと重なる領域における膜厚より薄くする。また、導電層２４２ｂの膜厚は、半導体層２３０の導電層２４２ｂと重なる領域における膜厚より薄くする。例えば、導電層２４２ａの膜厚は、半導体層２３０の導電層２４２ａと重なる領域における膜厚の１／２以下とすることが好ましく、１／３以下とすることがより好ましく、１／５以下とすることがさらに好ましい。同様に、例えば、導電層２４２ｂの膜厚は、半導体層２３０の導電層２４２ｂと重なる領域における膜厚の１／２以下とすることが好ましく、１／３以下とすることがより好ましく、１／５以下とすることがさらに好ましい。以上により、半導体層２３０が分断されることを防ぐことができる。一方、導電層２４２ａ及び導電層２４２ｂの膜厚が薄すぎると、導電層２４２ａ及び導電層２４２ｂの電気抵抗が高くなる。よって、導電層２４２ａの膜厚は、半導体層２３０の導電層２４２ａと重なる領域における膜厚の例えば１／２０以上とすることが好ましく、１／１５以上とすることがより好ましく、１／１０以上とすることがさらに好ましい。同様に、導電層２４２ｂの膜厚は、半導体層２３０の導電層２４２ｂと重なる領域における膜厚の例えば１／２０以上とすることが好ましく、１／１５以上とすることがより好ましく、１／１０以上とすることがさらに好ましい。 The thicknesses of the conductive layers 242a and 242b are at least thinner than the thickness of the semiconductor layer 230. Specifically, the thickness of the conductive layer 242a is thinner than the thickness of the conductive layer 242a in the semiconductor layer 230 in the region where it overlaps with the conductive layer 242a. The thickness of the conductive layer 242b is thinner than the thickness of the conductive layer 242b in the region where it overlaps with the conductive layer 242b in the semiconductor layer 230. For example, the thickness of the conductive layer 242a is preferably 1/2 or less, more preferably 1/3 or less, and even more preferably 1/5 or less, of the thickness of the conductive layer 242a in the region where it overlaps with the conductive layer 242a in the semiconductor layer 230. Similarly, the thickness of the conductive layer 242b is preferably 1/2 or less, more preferably 1/3 or less, and even more preferably 1/5 or less, of the thickness of the conductive layer 242b in the region where it overlaps with the conductive layer 242b in the semiconductor layer 230 ... region where it overlaps with the conductive layer 242b in the region where it overlaps On the other hand, if the thicknesses of the conductive layers 242a and 242b are too thin, the electrical resistance of the conductive layers 242a and 242b increases. Therefore, the thickness of the conductive layer 242a is preferably, for example, 1/20 or more, more preferably 1/15 or more, and even more preferably 1/10 or more of the thickness of the semiconductor layer 230 in the region overlapping with the conductive layer 242a. Similarly, the thickness of the conductive layer 242b is preferably, for example, 1/20 or more, more preferably 1/15 or more, and even more preferably 1/10 or more of the thickness of the semiconductor layer 230 in the region overlapping with the conductive layer 242b.

以上より、導電層２４２ａの膜厚は、半導体層２３０の導電層２４２ａと重なる領域における膜厚の１／２０以上１／２以下とすることが好ましく、１／１５以上１／３以下とすることがより好ましく、１／１０以上１／５以下とすることがさらに好ましい。同様に、導電層２４２ｂの膜厚は、半導体層２３０の導電層２４２ｂと重なる領域における膜厚の１／２０以上１／２以下とすることが好ましく、１／１５以上１／３以下とすることがより好ましく、１／１０以上１／５以下とすることがさらに好ましい。 For the above reasons, the thickness of the conductive layer 242a is preferably 1/20 to 1/2, more preferably 1/15 to 1/3, and even more preferably 1/10 to 1/5 of the thickness of the semiconductor layer 230 in the region where it overlaps with the conductive layer 242a. Similarly, the thickness of the conductive layer 242b is preferably 1/20 to 1/2, more preferably 1/15 to 1/3, and even more preferably 1/10 to 1/5 of the thickness of the semiconductor layer 230 in the region where it overlaps with the conductive layer 242b.

導電層２４２ａ及び導電層２４２ｂの膜厚は、０．１ｎｍ以上５ｎｍ以下とすることが好ましく、０．５ｎｍ以上４ｎｍ以下とすることがより好ましく、１ｎｍ以上３ｎｍ以下とすることがさらに好ましい。半導体層２３０の導電層２４２ａ又は導電層２４２ｂと重なる領域における膜厚は、５ｎｍ以上５０ｎｍ以下とすることが好ましく、５ｎｍ以上３０ｎｍ以下とすることがより好ましく、５ｎｍ以上２０ｎｍ以下とすることがより好ましく、５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。 The thickness of the conductive layer 242a and the conductive layer 242b is preferably 0.1 nm to 5 nm, more preferably 0.5 nm to 4 nm, and even more preferably 1 nm to 3 nm. The thickness of the semiconductor layer 230 in the region overlapping with the conductive layer 242a or 242b is preferably 5 nm to 50 nm, more preferably 5 nm to 30 nm, more preferably 5 nm to 20 nm, and even more preferably 5 nm to 10 nm.

絶縁層２５０は、半導体層２３０の凹部２８７における上面と接する領域を有するように、開口部２８９の内部に設けられている。絶縁層２５０は、半導体層２３０の凹部２８７における側面と接する領域、導電層２４２ａの側面と接する領域、導電層２４２ｂの側面と接する領域、絶縁層２７５の開口部２８９における側面と接する領域、絶縁層２８０の開口部２８９における側面と接する領域、絶縁層２２４の側面と接する領域、及び絶縁層２２２の上面と接する領域を有することができる。 The insulating layer 250 is provided inside the opening 289 so as to have a region in contact with the upper surface of the recess 287 of the semiconductor layer 230. The insulating layer 250 can have a region in contact with the side surface of the recess 287 of the semiconductor layer 230, a region in contact with the side surface of the conductive layer 242a, a region in contact with the side surface of the conductive layer 242b, a region in contact with the side surface of the insulating layer 275 at the opening 289, a region in contact with the side surface of the insulating layer 280 at the opening 289, a region in contact with the side surface of the insulating layer 224, and a region in contact with the upper surface of the insulating layer 222.

本明細書等では、凹部を有する層において、該凹部の内部における上面を、凹部の底面ということができる。また、凹部を有する層において、該凹部の内部における側面を、凹部の側壁ということができる。さらに、開口部が形成されている層において、該開口部の内部における側面を、開口部の側壁ということができる。 In this specification, in a layer having a recess, the top surface inside the recess can be referred to as the bottom surface of the recess. Furthermore, in a layer having a recess, the side surface inside the recess can be referred to as the side wall of the recess. Furthermore, in a layer having an opening, the side surface inside the opening can be referred to as the side wall of the opening.

絶縁層２５０には、後述する［絶縁層］に記載の絶縁性材料を用いることができる。 The insulating layer 250 can be made of the insulating materials described below under [Insulating Layer].

図１Ｂ、及び図２Ａでは、絶縁層２５０が単層構造である例を示す。なお、絶縁層２５０は２層以上の積層構造とすることが可能である。このとき、絶縁層２５０は、２種以上の膜によって形成されると好ましい。絶縁層２５０を２種以上の膜とすることで、複数の機能を絶縁層２５０に付与することができる。絶縁層２５０が有する機能としては、例えば、半導体層２３０から過剰な酸素を引き抜く機能、半導体層２３０から水素を引き抜く機能、及び半導体層２３０に水素が拡散することを抑制する機能等が挙げられる。 In FIGS. 1B and 2A, an example in which the insulating layer 250 has a single layer structure is shown. Note that the insulating layer 250 can also have a stacked structure of two or more layers. In this case, the insulating layer 250 is preferably formed of two or more types of films. By forming the insulating layer 250 from two or more types of films, multiple functions can be imparted to the insulating layer 250. Examples of functions that the insulating layer 250 has include a function to extract excess oxygen from the semiconductor layer 230, a function to extract hydrogen from the semiconductor layer 230, and a function to suppress diffusion of hydrogen into the semiconductor layer 230.

絶縁層２５０は薄膜であることが好ましい。例えば、絶縁層２５０の膜厚を、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、サブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができる。なお、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。 The insulating layer 250 is preferably a thin film. For example, by setting the thickness of the insulating layer 250 to between 1 nm and 20 nm, and preferably between 3 nm and 10 nm, the subthreshold swing value (also known as the S value) can be reduced. Note that the S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude while the drain voltage is kept constant in the subthreshold region.

絶縁層２５０は、例えば、半導体層２３０側から、酸化アルミニウム膜、酸化ハフニウム膜、酸化シリコン膜、窒化シリコン膜の順で積層された４層構造とすることが可能である。また、酸化アルミニウム膜、酸化ハフニウム膜、酸化シリコン膜、及び窒化シリコン膜の膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、半導体層２３０中の過剰の酸素を絶縁層２５０へ排出し、半導体層２３０中の過剰な量の酸素を低減することができる。さらに、半導体層２３０中の水素を捕獲させる又は固着させることができる。したがって、トランジスタ２００の電気特性及び信頼性の向上を図ることができる。 The insulating layer 250 can have, for example, a four-layer structure in which an aluminum oxide film, a hafnium oxide film, a silicon oxide film, and a silicon nitride film are stacked in this order from the semiconductor layer 230 side. The thicknesses of the aluminum oxide film, the hafnium oxide film, the silicon oxide film, and the silicon nitride film are 1 nm, 2 nm, 2 nm, and 1 nm, respectively. This structure allows excess oxygen in the semiconductor layer 230 to be discharged to the insulating layer 250, reducing the amount of excess oxygen in the semiconductor layer 230. Furthermore, hydrogen in the semiconductor layer 230 can be captured or fixed. Therefore, the electrical characteristics and reliability of the transistor 200 can be improved.

なお、複数の絶縁膜の積層構造を有する絶縁層２５０の形成において、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を２回以上、用いることが好ましい。例えば、絶縁層２５０が有する複数の絶縁膜のうち、２種以上がＡＬＤ法を用いて形成されることが好ましい。少なくとも２種以上の絶縁膜をＡＬＤ法により形成することにより、絶縁層２５０の被覆性及び膜厚の均一性を高めることができる。また、例えば２種以上の絶縁膜を、ＡＬＤ法を用いて連続して形成することで生産性を高めることが可能となる。 Note that, when forming the insulating layer 250 having a stacked structure of multiple insulating films, it is preferable to use the atomic layer deposition (ALD) method two or more times. For example, it is preferable that two or more of the multiple insulating films in the insulating layer 250 be formed using the ALD method. By forming at least two or more insulating films using the ALD method, it is possible to improve the coverage and film thickness uniformity of the insulating layer 250. Furthermore, for example, it is possible to increase productivity by successively forming two or more insulating films using the ALD method.

導電層２６０は、開口部２８９の内部に位置する領域を有するように、絶縁層２５０上に設けられている。図１Ａ、図１Ｂ、及び図２Ａに示す例では、導電層２６０は、開口部２８９を埋めるように設けられている。 The conductive layer 260 is provided on the insulating layer 250 so as to have a region located inside the opening 289. In the example shown in Figures 1A, 1B, and 2A, the conductive layer 260 is provided so as to fill the opening 289.

図１Ａ及び図２Ａに示すように、導電層２６０は、トランジスタ２００のチャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、半導体装置に複数のトランジスタ２００を設ける場合に、導電層２６０は配線として機能する。 As shown in Figures 1A and 2A, the conductive layer 260 is preferably provided to extend in the channel width direction of the transistor 200. With this configuration, when multiple transistors 200 are provided in a semiconductor device, the conductive layer 260 functions as wiring.

導電層２６０には、後述する［導電層］に記載の導電性材料を用いることができる。導電層２６０は、例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２６０は積層構造としてもよい。例えば、窒化チタン膜と、該窒化チタン膜上のタングステン膜との積層構造とすることができる。 The conductive layer 260 can be made of the conductive material described in the "Conductive Layer" section below. For example, the conductive layer 260 is preferably made of a conductive material containing tungsten, copper, or aluminum as its main component. The conductive layer 260 may also have a layered structure. For example, it can have a layered structure of a titanium nitride film and a tungsten film on the titanium nitride film.

絶縁層２８２は、絶縁層２８０上、絶縁層２５０上、及び導電層２６０上に位置する。また、前述のように、絶縁層２８３は絶縁層２８２上に位置し、絶縁層２８５は絶縁層２８３上に位置する。 Insulating layer 282 is located on insulating layer 280, insulating layer 250, and conductive layer 260. Also, as described above, insulating layer 283 is located on insulating layer 282, and insulating layer 285 is located on insulating layer 283.

絶縁層２７５、絶縁層２８０、絶縁層２８２、絶縁層２８３、及び絶縁層２８５は、開口部２４３ａ、及び開口部２４３ｂを有する。開口部２４３ａ、及び開口部２４３ｂは、半導体層２３０と重なる領域を有し、開口部２８９を挟んで対向するように設けられている。開口部２４３ａの内部には、導電層２４５ａと、導電層２４５ａ上の導電層２４６ａと、が設けられている。開口部２４３ｂの内部には、導電層２４５ｂと、導電層２４５ｂ上の導電層２４６ｂと、が設けられている。 Insulating layers 275, 280, 282, 283, and 285 have openings 243a and 243b. Openings 243a and 243b have regions that overlap with semiconductor layer 230 and are provided opposite each other across opening 289. A conductive layer 245a and a conductive layer 246a on conductive layer 245a are provided inside opening 243a. A conductive layer 245b and a conductive layer 246b on conductive layer 245b are provided inside opening 243b.

図１Ａでは、開口部２４３ａ、及び開口部２４３ｂの平面視における形状が円形である例を示している。なお、本明細書等において、円形とは真円に限らない。また、開口部２４３ａ、及び開口部２４３ｂの平面視における形状は円形でなくてもよく、例えば楕円等の略円形状、四角形等の多角形状、四角形等の多角形の角部を丸めた形状等にすることができる。 Figure 1A shows an example in which the shape of openings 243a and 243b in a plan view is circular. Note that in this specification, circular does not necessarily mean a perfect circle. Furthermore, the shape of openings 243a and 243b in a plan view does not have to be circular, and can be, for example, an approximately circular shape such as an oval, a polygonal shape such as a square, or a polygonal shape such as a square with rounded corners.

導電層２４５ａ、及び導電層２４６ａは、導電層２４２ａと接続されるプラグとして機能する。導電層２４５ｂ、及び導電層２４６ｂは、導電層２４２ｂと接続されるプラグとして機能する。トランジスタ２００のソース電極及びドレイン電極の一方として機能する導電層２４２ａは、導電層２４５ａ、及び導電層２４６ａを介して、例えば絶縁層２８５上の配線（図示せず）と接続できる。トランジスタ２００のソース電極及びドレイン電極の他方として機能する導電層２４２ｂは、導電層２４５ｂ、及び導電層２４６ｂを介して、例えば絶縁層２８５上の配線（図示せず）と接続できる。 Conductive layer 245a and conductive layer 246a function as plugs connected to conductive layer 242a. Conductive layer 245b and conductive layer 246b function as plugs connected to conductive layer 242b. The conductive layer 242a, which functions as one of the source and drain electrodes of transistor 200, can be connected to, for example, wiring (not shown) on insulating layer 285 via conductive layer 245a and conductive layer 246a. The conductive layer 242b, which functions as the other of the source and drain electrodes of transistor 200, can be connected to, for example, wiring (not shown) on insulating layer 285 via conductive layer 245b and conductive layer 246b.

以下では、開口部２４３ａの内部に位置する領域を有する導電層をまとめて、第１のプラグという場合がある。すなわち、図１Ａ、及び図１Ｂに示す例では、導電層２４５ａと導電層２４６ａをまとめて、第１のプラグという。同様に、開口部２４３ｂの内部に位置する領域を有する導電層をまとめて、第２のプラグという場合がある。すなわち、図１Ａ、図１Ｂ、及び図２Ｂに示す例では、導電層２４５ｂと導電層２４６ｂをまとめて、第２のプラグという。なお、第１のプラグ、及び第２のプラグを、トランジスタ２００の構成要素に含めてもよい。この場合、第１のプラグは、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。また、第２のプラグは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。 Hereinafter, the conductive layer having a region located inside the opening 243a may be collectively referred to as a first plug. That is, in the example shown in Figures 1A and 1B, the conductive layer 245a and the conductive layer 246a are collectively referred to as a first plug. Similarly, the conductive layer having a region located inside the opening 243b may be collectively referred to as a second plug. That is, in the example shown in Figures 1A, 1B, and 2B, the conductive layer 245b and the conductive layer 246b are collectively referred to as a second plug. Note that the first plug and the second plug may be included as components of the transistor 200. In this case, the first plug functions as one of the source electrode and drain electrode of the transistor 200. The second plug functions as the other of the source electrode and drain electrode of the transistor 200.

前述のように、導電層２４２ａ及び導電層２４２ｂの膜厚は薄い。よって、本発明の一態様では、開口部２４３ａ及び開口部２４３ｂの形成工程において、導電層２４２ａの一部、及び導電層２４２ｂの一部が除去され、開口部２４３ａ及び開口部２４３ｂが半導体層２３０に達する。この場合、開口部２４３ａは導電層２４２ａにも形成され、開口部２４３ｂは導電層２４２ｂにも形成される。よって、導電層２４５ａ、及び導電層２４５ｂは、半導体層２３０と接する領域を有する。したがって、導電層２４５ａに含まれる材料、及び導電層２４５ｂに含まれる材料は、半導体層２３０に拡散させることができる。例えば、導電層２４５ａ、及び導電層２４５ｂの形成後、加熱処理を行うことにより、上述の材料を半導体層に拡散させることができる。よって、導電層２４５ａに含まれる材料、及び導電層２４５ｂに含まれる材料を、不純物元素として半導体層２３０に供給できる。なお、該不純物元素は、導電層２４２ａ、及び導電層２４２ｂにも供給できる。 As described above, the conductive layers 242a and 242b are thin. Therefore, in one embodiment of the present invention, in the process of forming the openings 243a and 243b, part of the conductive layer 242a and part of the conductive layer 242b are removed, so that the openings 243a and 243b reach the semiconductor layer 230. In this case, the opening 243a is also formed in the conductive layer 242a, and the opening 243b is also formed in the conductive layer 242b. Therefore, the conductive layers 245a and 245b have regions in contact with the semiconductor layer 230. Therefore, the material contained in the conductive layer 245a and the material contained in the conductive layer 245b can be diffused into the semiconductor layer 230. For example, by performing heat treatment after the formation of the conductive layers 245a and 245b, the above-mentioned materials can be diffused into the semiconductor layer. Therefore, the material contained in the conductive layer 245a and the material contained in the conductive layer 245b can be supplied to the semiconductor layer 230 as impurity elements. The impurity element can also be supplied to the conductive layer 242a and the conductive layer 242b.

導電層２４５ａ、及び導電層２４５ｂは、半導体層２３０に含まれると低抵抗領域が形成される元素を有する。図１Ｂでは、半導体層２３０の導電層２４５ａと接する領域、及びその近傍の領域に形成される低抵抗領域を、低抵抗領域２３０ｎａと記載する。また、図１Ｂ、及び図２Ｂでは、半導体層２３０の導電層２４５ｂと接する領域、及びその近傍の領域に形成される低抵抗領域を、低抵抗領域２３０ｎｂと記載する。以降の図面においても同様の記載をする。 Conductive layer 245a and conductive layer 245b contain elements that, when contained in semiconductor layer 230, form a low-resistance region. In Figure 1B, the low-resistance region formed in the region of semiconductor layer 230 that contacts conductive layer 245a and the region nearby is referred to as low-resistance region 230na. In Figures 1B and 2B, the low-resistance region formed in the region of semiconductor layer 230 that contacts conductive layer 245b and the region nearby is referred to as low-resistance region 230nb. Similar notations are used in subsequent figures.

低抵抗領域２３０ｎａは、トランジスタ２００のソース領域及びドレイン領域の一方として機能する。低抵抗領域２３０ｎｂは、トランジスタ２００のソース領域及びドレイン領域の他方として機能する。 Low-resistance region 230na functions as one of the source and drain regions of transistor 200. Low-resistance region 230nb functions as the other of the source and drain regions of transistor 200.

導電層２４５ａに含まれる元素の低抵抗領域２３０ｎａにおける濃度は、少なくとも導電層２４５ａに含まれる元素のチャネル形成領域２３０ｉにおける濃度より高い。同様に、導電層２４５ｂに含まれる元素の低抵抗領域２３０ｎｂにおける濃度は、少なくとも導電層２４５ｂに含まれる元素のチャネル形成領域２３０ｉにおける濃度より高い。 The concentration of elements contained in conductive layer 245a in low-resistance region 230na is at least higher than the concentration of elements contained in conductive layer 245a in channel-forming region 230i. Similarly, the concentration of elements contained in conductive layer 245b in low-resistance region 230nb is at least higher than the concentration of elements contained in conductive layer 245b in channel-forming region 230i.

半導体層２３０に低抵抗領域２３０ｎａを形成することにより、低抵抗領域２３０ｎａを形成しない場合より、導電層２４５ａと、半導体層２３０と、のコンタクト抵抗を小さくできる。同様に、半導体層２３０に低抵抗領域２３０ｎｂを形成することにより、低抵抗領域２３０ｎｂを形成しない場合より、導電層２４５ｂと、半導体層２３０と、のコンタクト抵抗を小さくできる。以上により、トランジスタ２００のオン電流を大きくできるため、動作速度が速い半導体装置を実現できる。 By forming low-resistance region 230na in semiconductor layer 230, the contact resistance between conductive layer 245a and semiconductor layer 230 can be reduced compared to when low-resistance region 230na is not formed. Similarly, by forming low-resistance region 230nb in semiconductor layer 230, the contact resistance between conductive layer 245b and semiconductor layer 230 can be reduced compared to when low-resistance region 230nb is not formed. As a result, the on-current of transistor 200 can be increased, resulting in a semiconductor device with high operating speed.

また、半導体層２３０が低抵抗領域２３０ｎａを有する場合、導電層２４５ａが導電層２４２ａと接しない、又は接する領域の面積が小さい場合であっても、導電層２４２ａと導電層２４５ａを、低抵抗領域２３０ｎａを介して接続できる。同様に、半導体層２３０が低抵抗領域２３０ｎｂを有する場合、導電層２４５ｂが導電層２４２ｂと接しない、又は接する領域の面積が小さい場合であっても、導電層２４２ｂと導電層２４５ｂを、低抵抗領域２３０ｎｂを介して接続できる。例えば、導電層２４２ａの膜厚が薄い場合、導電層２４５ａと導電層２４２ａの接触面積が小さくなる。同様に、導電層２４２ｂの膜厚が薄い場合、導電層２４５ｂと導電層２４２ｂの接触面積が小さくなる。以上のような場合であっても、半導体層２３０に低抵抗領域２３０ｎａ及び低抵抗領域２３０ｎｂを形成することにより、導電層２４２ａと導電層２４５ａを接続し、また導電層２４２ｂと導電層２４５ｂを接続できる。 Furthermore, when the semiconductor layer 230 has a low-resistance region 230na, even if the conductive layer 245a does not contact the conductive layer 242a or the area of the contacting region is small, the conductive layer 242a and the conductive layer 245a can be connected via the low-resistance region 230na. Similarly, when the semiconductor layer 230 has a low-resistance region 230nb, even if the conductive layer 245b does not contact the conductive layer 242b or the area of the contacting region is small, the conductive layer 242b and the conductive layer 245b can be connected via the low-resistance region 230nb. For example, when the film thickness of the conductive layer 242a is thin, the contact area between the conductive layer 245a and the conductive layer 242a becomes small. Similarly, when the film thickness of the conductive layer 242b is thin, the contact area between the conductive layer 245b and the conductive layer 242b becomes small. Even in the above cases, by forming low-resistance regions 230na and 230nb in the semiconductor layer 230, it is possible to connect conductive layer 242a and conductive layer 245a, and also to connect conductive layer 242b and conductive layer 245b.

低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの電気抵抗率は、少なくともチャネル形成領域２３０ｉの電気抵抗率より低い。低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの電気抵抗率は、低いほど好ましい。低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの電気抵抗率は、例えば１×１０^−５Ω・ｍ以上１×１０^−３Ω・ｍ以下とすることができる。 The electrical resistivity of the low-resistance region 230na and the low-resistance region 230nb is at least lower than the electrical resistivity of the channel formation region 230i. The lower the electrical resistivity of the low-resistance region 230na and the low-resistance region 230nb, the more preferable. The electrical resistivity of the low-resistance region 230na and the low-resistance region 230nb can be, for example, 1×10 ⁻⁵ Ω·m or more and 1×10 ⁻³ Ω·m or less.

導電層２４５ａ及び導電層２４５ｂは、第２の金属元素を有することができ、具体的には半導体層２３０に供給されるとキャリアが生成される金属元素を有することができる。低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂは、該キャリアが生成された領域とすることができる。 The conductive layer 245a and the conductive layer 245b can contain a second metal element, specifically, a metal element that generates carriers when supplied to the semiconductor layer 230. The low-resistance region 230na and the low-resistance region 230nb can be the regions where the carriers are generated.

導電層２４５ａ及び導電層２４５ｂとして、例えばチタン、錫、又はジルコニウムを用いると、これらの金属元素を不純物元素として半導体層２３０に供給し、半導体層２３０に含まれる元素の一部を該不純物元素と置き換えることができる。例えば、半導体層２３０として酸化インジウムを用いる場合、一部のインジウムを不純物元素に置き換えることができる。上述の不純物元素の価数はインジウムの価数と異なることから、例えば半導体層２３０に含まれるインジウムを上述の不純物元素に置き換えることにより、浅いドナー準位が形成されやすくなる。すなわち、伝導帯下端（ＣＢＭ：Ｃｏｎｄｕｃｔｉｏｎ　Ｂａｎｄ　Ｍｉｎｉｍｕｍ）のエネルギーと、ドナー準位と、の差が小さくなるように、ドナー準位が形成されやすくなる。例えば、半導体層２３０に不純物元素としてチタンを添加すると、ＣＢＭと、ドナー準位と、のエネルギーギャップを０．２５ｅＶとすることができる。これにより、高い電界効果移動度のトランジスタを実現できる。 When, for example, titanium, tin, or zirconium is used for the conductive layer 245a and the conductive layer 245b, these metal elements can be supplied to the semiconductor layer 230 as impurity elements, thereby replacing some of the elements contained in the semiconductor layer 230 with the impurity elements. For example, when indium oxide is used for the semiconductor layer 230, some of the indium can be replaced with the impurity elements. Because the valence of the above-mentioned impurity elements differs from the valence of indium, for example, replacing the indium contained in the semiconductor layer 230 with the above-mentioned impurity elements facilitates the formation of shallow donor levels. In other words, the donor levels are more likely to be formed so that the difference between the energy of the conduction band minimum (CBM) and the donor level is smaller. For example, adding titanium as an impurity element to the semiconductor layer 230 can set the energy gap between the CBM and the donor level to 0.25 eV. This enables the realization of a transistor with high field-effect mobility.

低抵抗領域２３０ｎａ、低抵抗領域２３０ｎｂ、及びチャネル形成領域２３０ｉの少なくとも１つに含まれる金属元素の濃度は、例えば、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＸＰＳ、ＳＩＭＳ、飛行時間型二次イオン質量分析法（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ　Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、オージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等を用いて評価することができる。 The concentration of metal elements contained in at least one of the low-resistance region 230na, the low-resistance region 230nb, and the channel formation region 230i can be measured using, for example, inductively coupled plasma mass spectrometry (ICP-MS), XPS, SIMS, time-of-flight secondary ion mass spectrometry (ToF-SIMS), It can be evaluated using techniques such as electron spectroscopy (EOS), Auger electron spectroscopy (AES), energy dispersive X-ray spectroscopy (EDX), and inductively coupled plasma atomic emission spectroscopy (ICP-AES).

ここで、低抵抗領域２３０ｎａと導電層２４２ａの境界、及び低抵抗領域２３０ｎｂと導電層２４２ｂの境界が、例えば走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像等の電子顕微鏡像で明確に確認できない場合がある。この場合、上述の第２の金属元素の含有率に基づき、低抵抗領域２３０ｎａと導電層２４２ａの境界、及び低抵抗領域２３０ｎｂと導電層２４２ｂの境界を規定できる。具体的には、第２の金属元素の含有率が所定値未満の領域を低抵抗領域２３０ｎａ又は低抵抗領域２３０ｎｂとし、所定値以上の領域を導電層２４２ａ又は導電層２４２ｂとすることができる。例えば、ＥＤＸを用いて測定した第２の金属元素の含有率が、３ａｔｏｍｉｃ％未満である領域を低抵抗領域２３０ｎａ又は低抵抗領域２３０ｎｂとし、３ａｔｏｍｉｃ％以上である領域を導電層２４２ａ又は導電層２４２ｂとすることができる。ここで、所定の領域における第２の金属元素の含有率とは、該所定の領域に含有される全ての金属元素の原子数の和における、第２の金属元素の原子数の割合を指す。 Here, the boundary between low-resistance region 230na and conductive layer 242a, and the boundary between low-resistance region 230nb and conductive layer 242b may not be clearly visible in an electron microscope image, such as a scanning transmission electron microscope (STEM) image. In this case, the boundary between low-resistance region 230na and conductive layer 242a, and the boundary between low-resistance region 230nb and conductive layer 242b can be defined based on the content of the second metal element described above. Specifically, the region where the content of the second metal element is less than a predetermined value can be defined as low-resistance region 230na or low-resistance region 230nb, and the region where the content is equal to or greater than the predetermined value can be defined as conductive layer 242a or conductive layer 242b. For example, a region where the content of the second metal element measured using EDX is less than 3 atomic% can be designated as low-resistivity region 230na or low-resistivity region 230nb, and a region where the content is 3 atomic% or more can be designated as conductive layer 242a or conductive layer 242b. Here, the content of the second metal element in a given region refers to the ratio of the number of atoms of the second metal element to the sum of the number of atoms of all metal elements contained in the given region.

なお、導電層２４５ａ、及び導電層２４５ｂは、半導体層２３０に供給されるとキャリアが生成される金属元素の化合物を有してもよい。例えば、導電層２４５ａ、及び導電層２４５ｂは、該金属元素の窒化物を有してもよく、酸化物を有してもよい。例えば、導電層２４５ａ、及び導電層２４５ｂは、窒化チタンを有してもよく、酸化チタンを有してもよい。また、導電層２４５ａ、及び導電層２４５ｂは、それぞれ２層以上の積層構造としてもよい。 Note that the conductive layer 245a and the conductive layer 245b may contain a compound of a metal element that generates carriers when supplied to the semiconductor layer 230. For example, the conductive layer 245a and the conductive layer 245b may contain a nitride or an oxide of the metal element. For example, the conductive layer 245a and the conductive layer 245b may contain titanium nitride or titanium oxide. Furthermore, the conductive layer 245a and the conductive layer 245b may each have a stacked structure of two or more layers.

図１Ａ、及び図１Ｂでは、導電層２４５ａが、開口部２４３ａの側壁に沿って設けられている例を示している。また、図１Ａ、図１Ｂ、及び図２Ｂでは、導電層２４５ｂが、開口部２４３ｂの側壁に沿って設けられている例を示している。以上の場合、導電層２４５ａは、導電層２４２ａの開口部２４３ａにおける側面と接する領域、絶縁層２７５の開口部２４３ａにおける側面と接する領域、絶縁層２８０の開口部２４３ａにおける側面と接する領域、絶縁層２８２の開口部２４３ａにおける側面と接する領域、絶縁層２８３の開口部２４３ａにおける側面と接する領域、及び絶縁層２８５の開口部２４３ａにおける側面と接する領域を有することができる。同様に、導電層２４５ｂは、導電層２４２ｂの開口部２４３ｂにおける側面と接する領域、絶縁層２７５の開口部２４３ｂにおける側面と接する領域、絶縁層２８０の開口部２４３ｂにおける側面と接する領域、絶縁層２８２の開口部２４３ｂにおける側面と接する領域、絶縁層２８３の開口部２４３ｂにおける側面と接する領域、及び絶縁層２８５の開口部２４３ｂにおける側面と接する領域を有することができる。また、導電層２４６ａが開口部２４３ａの側壁と接さず、導電層２４６ｂが開口部２４３ｂの側壁と接しない構成とすることができる。 1A and 1B show an example in which the conductive layer 245a is provided along the sidewall of the opening 243a. Also, FIGS. 1A, 1B, and 2B show an example in which the conductive layer 245b is provided along the sidewall of the opening 243b. In the above cases, the conductive layer 245a can have a region in contact with the side surface of the opening 243a of the conductive layer 242a, a region in contact with the side surface of the opening 243a of the insulating layer 275, a region in contact with the side surface of the opening 243a of the insulating layer 280, a region in contact with the side surface of the opening 243a of the insulating layer 282, a region in contact with the side surface of the opening 243a of the insulating layer 283, and a region in contact with the side surface of the opening 243a of the insulating layer 285. Similarly, conductive layer 245b can have a region in contact with the side surface of conductive layer 242b at opening 243b, a region in contact with the side surface of insulating layer 275 at opening 243b, a region in contact with the side surface of insulating layer 280 at opening 243b, a region in contact with the side surface of insulating layer 282 at opening 243b, a region in contact with the side surface of insulating layer 283 at opening 243b, and a region in contact with the side surface of insulating layer 285 at opening 243b. Also, a configuration can be adopted in which conductive layer 246a does not contact the side wall of opening 243a, and conductive layer 246b does not contact the side wall of opening 243b.

図１Ｂに示すように、導電層２４６ａは、開口部２４３ａを埋めるように、導電層２４５ａ上に設けることができる。また、図１Ｂ、及び図２Ｂに示すように、導電層２４６ｂは、開口部２４３ｂを埋めるように、導電層２４５ｂ上に設けることができる。なお、図１Ｂでは、絶縁層２８５の上面、導電層２４５ａの上端部、導電層２４５ｂの上端部、導電層２４６ａの上面、及び導電層２４６ｂの上面が、一致又は略一致する例を示している。詳細は後述するが、開口部２４３ａ、及び開口部２４３ｂを形成した後、導電層２４５ａ及び導電層２４５ｂとなる第１の導電膜と、導電層２４６ａ及び導電層２４６ｂとなる第２の導電膜と、を順に成膜し、これらの導電膜に対して平坦化処理を行うことにより、図１Ｂ等に示す導電層２４５ａ、導電層２４５ｂ、導電層２４６ａ、及び導電層２４６ｂを形成できる。 As shown in Figure 1B, conductive layer 246a can be provided on conductive layer 245a so as to fill opening 243a. Furthermore, as shown in Figures 1B and 2B, conductive layer 246b can be provided on conductive layer 245b so as to fill opening 243b. Note that Figure 1B shows an example in which the top surface of insulating layer 285, the top end of conductive layer 245a, the top end of conductive layer 245b, the top surface of conductive layer 246a, and the top surface of conductive layer 246b are aligned or approximately aligned. As will be described in detail later, after the openings 243a and 243b are formed, a first conductive film that will become the conductive layers 245a and 245b and a second conductive film that will become the conductive layers 246a and 246b are formed in this order, and planarization treatment is performed on these conductive films to form the conductive layers 245a, 245b, 246a, and 246b shown in FIG. 1B, etc.

ここで、導電層２４６ａには、導電層２４５ａより電気伝導率が高い材料を用いることが好ましい。同様に、導電層２４６ｂには、導電層２４５ｂより電気伝導率が高い材料を用いることが好ましい。これにより、第１のプラグとして例えば導電層２４５ａのみを用いる場合より、第１のプラグの電気抵抗を低くできる。同様に、第２のプラグとして例えば導電層２４５ｂのみを用いる場合より、第２のプラグの電気抵抗を低くできる。以上により、動作速度が速い半導体装置を実現できる。 Here, it is preferable to use a material for conductive layer 246a that has a higher electrical conductivity than conductive layer 245a. Similarly, it is preferable to use a material for conductive layer 246b that has a higher electrical conductivity than conductive layer 245b. This allows the electrical resistance of the first plug to be lower than when, for example, only conductive layer 245a is used as the first plug. Similarly, it is possible to reduce the electrical resistance of the second plug than when, for example, only conductive layer 245b is used as the second plug. As a result, a semiconductor device with high operating speed can be realized.

導電層２４６ａ、及び導電層２４６ｂとして、それぞれタングステン、銅、アルミニウム、又はモリブデンを主成分とする導電性材料を用いることが好ましい。タングステン、銅、アルミニウム、及びモリブデンの電気伝導率は、例えばチタンの電気伝導率より高い。よって、例えば第１のプラグ及び第２のプラグとしてチタンのみを用いる場合より、それぞれ第１のプラグ及び第２のプラグの電気抵抗を低くできる。 Conductive layers 246a and 246b are preferably made of a conductive material primarily composed of tungsten, copper, aluminum, or molybdenum. The electrical conductivity of tungsten, copper, aluminum, and molybdenum is higher than that of titanium, for example. Therefore, the electrical resistance of the first plug and second plug can be lower than when the first plug and second plug are made of titanium alone, for example.

導電層２４５ａの膜厚は、導電層２４６ａの膜厚に対して薄いことが好ましい。同様に、導電層２４５ｂの膜厚は、導電層２４６ｂの膜厚に対して薄いことが好ましい。例えば、導電層２４５ａの膜厚は導電層２４６ａの膜厚より薄いことが好ましく、導電層２４５ｂの膜厚は導電層２４６ｂの膜厚より薄いことが好ましい。これにより、半導体層２３０に低抵抗領域２３０ｎａ及び低抵抗領域２３０ｎｂを形成しつつ、第１のプラグ及び第２のプラグの電気抵抗を低くできる。導電層２４５ａ及び導電層２４５ｂの膜厚は、０．１ｎｍ以上５０ｎｍ以下とすることが好ましく、０．５ｎｍ以上３０ｎｍ以下とすることがより好ましく、１ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。 The thickness of conductive layer 245a is preferably thinner than that of conductive layer 246a. Similarly, the thickness of conductive layer 245b is preferably thinner than that of conductive layer 246b. For example, the thickness of conductive layer 245a is preferably thinner than that of conductive layer 246a, and the thickness of conductive layer 245b is preferably thinner than that of conductive layer 246b. This allows the electrical resistance of the first plug and the second plug to be reduced while forming low-resistance regions 230na and 230nb in the semiconductor layer 230. The thicknesses of conductive layer 245a and conductive layer 245b are preferably 0.1 nm to 50 nm, more preferably 0.5 nm to 30 nm, and even more preferably 1 nm to 10 nm.

本明細書等において、開口部を埋めるように設けられている層の膜厚は、該層の幅を示す。例えば、導電層２４６ａ及び導電層２４６ｂの膜厚は、それぞれ導電層２４６ａ及び導電層２４６ｂにおいて、基準面と平行な方向の長さとすることができる。例えば、導電層２４６ａ及び導電層２４６ｂの平面視における形状が円形である場合、直径を導電層２４６ａ及び導電層２４６ｂの膜厚とすることができる。なお、開口部２４３ａの側壁がテーパ形状を有する場合、導電層２４６ａの幅が場所によって異なる。例えば、導電層２４６ａの底面の幅と、上面の幅と、が異なる。この場合、例えば幅の最大値を、導電層２４６ａの幅として用いることができる。なお、幅の最小値を導電層２４６ａの幅として用いてもよいし、最大値と最小値の平均を導電層２４６ａの幅として用いてもよい。以上は導電層２４６ｂにおいても同様である。 In this specification, the film thickness of a layer that fills an opening refers to the width of the layer. For example, the film thickness of conductive layer 246a and conductive layer 246b can be the length of conductive layer 246a and conductive layer 246b, respectively, in a direction parallel to the reference plane. For example, if conductive layer 246a and conductive layer 246b have a circular shape in a planar view, the diameter can be the film thickness of conductive layer 246a and conductive layer 246b. Note that if the sidewall of opening 243a has a tapered shape, the width of conductive layer 246a varies depending on the location. For example, the width of the bottom surface of conductive layer 246a is different from the width of the top surface. In this case, for example, the maximum width can be used as the width of conductive layer 246a. Note that the minimum width can also be used as the width of conductive layer 246a, or the average of the maximum and minimum values can be used as the width of conductive layer 246a. The same applies to conductive layer 246b.

本明細書等において、基準面は、例えば基板の上面、又は層間絶縁層の上面とすることができる。 In this specification, the reference surface may be, for example, the top surface of a substrate or the top surface of an interlayer insulating layer.

導電層２４５ａの膜厚は、導電層２４６ａの膜厚以上であってもよい。同様に、導電層２４５ｂの膜厚は、導電層２４６ｂの膜厚以上であってもよい。例えば、開口部２４３ａの幅が小さい場合、導電層２４５ａの膜厚が導電層２４６ａの膜厚以上となる場合がある。同様に、開口部２４３ｂの幅が小さい場合、導電層２４５ｂの膜厚が導電層２４６ｂの膜厚以上となる場合がある。開口部２４３ａの幅、及び開口部２４３ｂの幅を小さくすることにより、トランジスタ２００を高密度に配置できる。よって、高集積化された半導体装置を実現できる。 The thickness of conductive layer 245a may be equal to or greater than the thickness of conductive layer 246a. Similarly, the thickness of conductive layer 245b may be equal to or greater than the thickness of conductive layer 246b. For example, when the width of opening 243a is small, the thickness of conductive layer 245a may be equal to or greater than the thickness of conductive layer 246a. Similarly, when the width of opening 243b is small, the thickness of conductive layer 245b may be equal to or greater than the thickness of conductive layer 246b. By reducing the widths of openings 243a and 243b, the transistors 200 can be arranged at a high density. Therefore, a highly integrated semiconductor device can be realized.

前述のように、半導体層２３０と、導電層２４２ａ及び導電層２４２ｂと、のエッチング選択比は低い。よって、半導体層２３０は、開口部２４３ａと重なる凹部２４４ａ、及び開口部２４３ｂと重なる凹部２４４ｂを有する場合がある。この場合、導電層２４５ａは、半導体層２３０の上面、具体的には凹部２４４ａにおける上面と接する領域の他、凹部２４４ａにおける側面と接する領域を有することができる。同様に、導電層２４５ｂは、半導体層２３０の上面、具体的には凹部２４４ｂにおける上面と接する領域の他、凹部２４４ｂにおける側面と接する領域を有することができる。以上により、半導体層２３０が凹部２４４ａを有さない場合より、半導体層２３０と導電層２４５ａの接触面積を大きくできる。同様に、半導体層２３０が凹部２４４ｂを有さない場合より、半導体層２３０と導電層２４５ｂの接触面積を大きくできる。 As mentioned above, the etching selectivity between the semiconductor layer 230 and the conductive layers 242a and 242b is low. Therefore, the semiconductor layer 230 may have a recess 244a that overlaps with the opening 243a and a recess 244b that overlaps with the opening 243b. In this case, the conductive layer 245a may have a region that contacts the upper surface of the semiconductor layer 230, specifically the upper surface of the recess 244a, as well as a region that contacts the side surface of the recess 244a. Similarly, the conductive layer 245b may have a region that contacts the upper surface of the semiconductor layer 230, specifically the upper surface of the recess 244b, as well as a region that contacts the side surface of the recess 244b. As a result, the contact area between the semiconductor layer 230 and the conductive layer 245a can be larger than when the semiconductor layer 230 does not have the recess 244a. Similarly, the contact area between the semiconductor layer 230 and the conductive layer 245b can be larger than when the semiconductor layer 230 does not have the recess 244b.

よって、導電層２４５ａに含まれる元素、及び導電層２４５ｂに含まれる元素を、半導体層２３０に供給しやすくできる。これにより、低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂを形成しやすくできる。例えば、低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの体積を大きくできる。また、導電層２４５ａと半導体層２３０の接触面積、及び導電層２４５ｂと半導体層２３０の接触面積を大きくすることにより、それぞれ導電層２４５ａと半導体層２３０のコンタクト抵抗、及び導電層２４５ｂと半導体層２３０のコンタクト抵抗を小さくできる。以上により、半導体層２３０が凹部２４４ａ、及び凹部２４４ｂを有することにより、凹部２４４ａ、及び凹部２４４ｂを有さない場合と比較して、半導体装置の動作速度を速くできる。 This makes it easier to supply the elements contained in conductive layer 245a and the elements contained in conductive layer 245b to the semiconductor layer 230. This makes it easier to form low-resistance region 230na and low-resistance region 230nb. For example, the volumes of low-resistance region 230na and low-resistance region 230nb can be increased. Furthermore, by increasing the contact area between conductive layer 245a and semiconductor layer 230 and the contact area between conductive layer 245b and semiconductor layer 230, the contact resistance between conductive layer 245a and semiconductor layer 230 and the contact resistance between conductive layer 245b and semiconductor layer 230 can be reduced, respectively. As a result, when semiconductor layer 230 has recesses 244a and 244b, the operating speed of the semiconductor device can be increased compared to when recesses 244a and 244b are not present.

導電層２０５は、絶縁層２１６に形成された開口部に埋め込まれるように設けられている。導電層２０５は、半導体層２３０及び導電層２６０と重なるように配置する。図１Ａ及び図２Ａに示すように、導電層２０５は、トランジスタ２００のチャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、半導体装置に複数のトランジスタ２００を設ける場合に、導電層２０５は配線として機能する。 The conductive layer 205 is provided so as to be embedded in an opening formed in the insulating layer 216. The conductive layer 205 is arranged so as to overlap the semiconductor layer 230 and the conductive layer 260. As shown in Figures 1A and 2A, the conductive layer 205 is preferably provided so as to extend in the channel width direction of the transistor 200. With this structure, when multiple transistors 200 are provided in a semiconductor device, the conductive layer 205 functions as wiring.

導電層２０５に印加する電位を、導電層２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電層２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電層２０５に負の電位を印加した方が、印加しない場合よりも、導電層２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。 The threshold voltage (Vth) of transistor 200 can be controlled by changing the potential applied to conductive layer 205 independently of the potential applied to conductive layer 260. In particular, applying a negative potential to conductive layer 205 can increase the Vth of transistor 200 and reduce its off-state current. Therefore, applying a negative potential to conductive layer 205 can reduce the drain current when the potential applied to conductive layer 260 is 0 V, compared to when no negative potential is applied.

導電層２０５には、後述する［導電層］に記載の導電性材料を用いることができる。導電層２０５は、例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２０５は積層構造としてもよい。例えば、絶縁層２１６の開口部の側壁に接する窒化チタン膜と、該窒化チタン膜上のタングステン膜との積層構造とすることができる。 The conductive layer 205 can be made of the conductive material described in the "Conductive Layer" section below. For example, the conductive layer 205 is preferably made of a conductive material containing tungsten, copper, or aluminum as its main component. The conductive layer 205 may also have a layered structure. For example, it can have a layered structure of a titanium nitride film in contact with the sidewall of the opening in the insulating layer 216 and a tungsten film on the titanium nitride film.

絶縁層２２４には、熱が加わることにより酸素を放出する絶縁性材料を用いることが好ましい。半導体装置の作製工程中に加わる熱により、絶縁層２２４が酸素を放出することで、該酸素を半導体層２３０に供給することができる。半導体層２３０、特にチャネル形成領域に酸素を供給することで、酸素欠損又はＶ_ＯＨを低減することができる。したがって、良好な電気特性を示し、且つ、信頼性の高いトランジスタとすることができる。なお、絶縁層２２４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造を有していてもよい。 The insulating layer 224 is preferably made of an insulating material that releases oxygen when heat is applied. When heat is applied during the manufacturing process of the semiconductor device, the insulating layer 224 releases oxygen, and the oxygen can be supplied to the semiconductor layer 230. By supplying oxygen to the semiconductor layer 230, particularly to the channel formation region, oxygen vacancies or _VOH can be reduced. Therefore, a transistor exhibiting favorable electrical characteristics and high reliability can be obtained. Note that the insulating layer 224 may have a stacked structure of two or more layers. In this case, the insulating layer 224 is not limited to a stacked structure made of the same material, and may have a stacked structure made of different materials.

また、絶縁層２２４は、半導体層２３０と同様に、島状に加工することが好ましい。これにより、複数のトランジスタ２００を設ける場合、各トランジスタ２００が、ほぼ同程度の大きさの絶縁層２２４を有することになる。これにより、各トランジスタ２００において、絶縁層２２４から半導体層２３０に供給される酸素の量が、同程度になる。よって、基板面内でトランジスタ２００の電気特性のばらつきを抑制することができる。また、絶縁層２２４を島状に加工することで、導電層２６０の下面の少なくとも一部を、半導体層２３０の下面より下に設けることができる（図２Ａ参照）。これにより、半導体層２３０の上面及び側面に対向して、導電層２６０を設けることができるため、導電層２６０の電界を半導体層２３０の上面及び側面に作用させることができる。 Furthermore, like the semiconductor layer 230, the insulating layer 224 is preferably processed into an island shape. As a result, when multiple transistors 200 are provided, each transistor 200 has an insulating layer 224 of approximately the same size. As a result, the amount of oxygen supplied from the insulating layer 224 to the semiconductor layer 230 in each transistor 200 is approximately the same. Therefore, variation in the electrical characteristics of the transistors 200 within the substrate surface can be suppressed. Furthermore, by processing the insulating layer 224 into an island shape, at least a portion of the lower surface of the conductive layer 260 can be provided below the lower surface of the semiconductor layer 230 (see Figure 2A). As a result, the conductive layer 260 can be provided facing the upper surface and side surface of the semiconductor layer 230, and the electric field of the conductive layer 260 can be applied to the upper surface and side surface of the semiconductor layer 230.

ただし、絶縁層２２４は、必ずしも島状に加工しなくてもよい。例えば、絶縁層２２４は、半導体層２３０と重なる位置に凸部を有することができる。このとき、絶縁層２２４において、半導体層２３０と重ならない領域の膜厚は、半導体層２３０と重なる領域の膜厚より薄くなる。同一基板上に複数のトランジスタを設ける場合、このように絶縁層２２４を形成することで、各トランジスタの半導体層２３０が、同一の絶縁層２２４の上に形成される。これにより、絶縁層２２４から各トランジスタの半導体層２３０に供給される酸素量のばらつきを低減することができる。よって、各トランジスタの電気特性のばらつきを低減することができる。なお、凸部を有する絶縁層２２４においては、半導体層２３０と重ならず、且つ絶縁層２５０と重なる領域に開口部を設ける構成にしてもよいし、該開口部を設けない構成にしてもよい。 However, the insulating layer 224 does not necessarily have to be processed into an island shape. For example, the insulating layer 224 can have a convex portion at a position overlapping the semiconductor layer 230. In this case, the film thickness of the insulating layer 224 in the region that does not overlap with the semiconductor layer 230 is thinner than the film thickness of the region that overlaps with the semiconductor layer 230. When multiple transistors are provided on the same substrate, forming the insulating layer 224 in this manner allows the semiconductor layer 230 of each transistor to be formed on the same insulating layer 224. This reduces variation in the amount of oxygen supplied from the insulating layer 224 to the semiconductor layer 230 of each transistor. Therefore, variation in the electrical characteristics of each transistor can be reduced. Note that the insulating layer 224 with a convex portion may have an opening in the region that does not overlap with the semiconductor layer 230 and overlaps with the insulating layer 250, or may not have such an opening.

絶縁層２１２、絶縁層２１４、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８２、及び絶縁層２８３の少なくとも一は、水素に対するバリア絶縁層として機能することが好ましい。また、絶縁層２１２、絶縁層２１４、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８２、及び絶縁層２８３の少なくとも一は、不純物に対するバリア絶縁層として機能することが好ましい。また、絶縁層２１２、絶縁層２１４、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８２、及び絶縁層２８３の少なくとも一は、酸素に対するバリア絶縁層として機能することが好ましい。なお、絶縁層２１２、絶縁層２１４、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８２、及び絶縁層２８３は、必ずしも全て設ける必要はない。水素、不純物、酸素等に対するバリア性が十分ならば、絶縁層２１２、絶縁層２１４、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８２、及び絶縁層２８３の中から適宜選択して形成することができる。例えば、絶縁層２１４を設けずに、絶縁層２１２の上面に絶縁層２１６及び導電層２０５を接して形成する構成にすることもできる。 It is preferable that at least one of the insulating layer 212, the insulating layer 214, the insulating layer 221, the insulating layer 222, the insulating layer 275, the insulating layer 282, and the insulating layer 283 function as a barrier insulating layer against hydrogen. It is also preferable that at least one of the insulating layer 212, the insulating layer 214, the insulating layer 221, the insulating layer 222, the insulating layer 275, the insulating layer 282, and the insulating layer 283 function as a barrier insulating layer against impurities. It is also preferable that at least one of the insulating layer 212, the insulating layer 214, the insulating layer 221, the insulating layer 222, the insulating layer 275, the insulating layer 282, and the insulating layer 283 function as a barrier insulating layer against oxygen. It is not necessarily necessary to provide all of the insulating layer 212, the insulating layer 214, the insulating layer 221, the insulating layer 222, the insulating layer 275, the insulating layer 282, and the insulating layer 283. If the insulating layer has sufficient barrier properties against hydrogen, impurities, oxygen, and the like, it can be formed by appropriately selecting from insulating layer 212, insulating layer 214, insulating layer 221, insulating layer 222, insulating layer 275, insulating layer 282, and insulating layer 283. For example, a structure can be used in which insulating layer 216 and conductive layer 205 are formed in contact with the upper surface of insulating layer 212 without providing insulating layer 214.

本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、又は、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ⁻等の水素と結合した物質等の少なくとも１つを指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域又は半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、及びＮＯ_２等）、及び銅原子等の少なくとも１つを指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子及び酸素分子等の少なくとも１つを指す。 In this specification and the like, a barrier insulating layer refers to an insulating layer having barrier properties. The term "barrier property" refers to a property that makes it difficult for a corresponding substance to diffuse (also referred to as a property that makes it difficult for a corresponding substance to permeate, a property that the permeability of a corresponding substance is low, or a function that suppresses the diffusion of a corresponding substance). Note that hydrogen, when described as a corresponding substance, refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, a substance bonded to hydrogen, such as a water molecule or OH ⁻ . Note that impurities, when described as a corresponding substance, refer to impurities in a channel formation region or a semiconductor layer, for example, at least one of a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (such as N ₂ O, NO, and NO ₂ ), and a copper atom. Note that oxygen, when described as a corresponding substance, refers to at least one of, for example, an oxygen atom, an oxygen molecule, and the like.

絶縁層２１２、絶縁層２２１、絶縁層２７５、及び絶縁層２８３に、水素の拡散を抑制する機能を有する絶縁体を用いることが好ましい。例えば、絶縁層２１２、絶縁層２２１、絶縁層２７５、及び絶縁層２８３には、より水素バリア性が高い窒化シリコンを用いることが好ましい。 It is preferable to use an insulator that has the function of suppressing hydrogen diffusion for the insulating layer 212, the insulating layer 221, the insulating layer 275, and the insulating layer 283. For example, it is preferable to use silicon nitride, which has better hydrogen barrier properties, for the insulating layer 212, the insulating layer 221, the insulating layer 275, and the insulating layer 283.

絶縁層２１４、絶縁層２２２、及び絶縁層２８２は、水素を捕獲する又は固着する機能を有することが好ましい。例えば、絶縁層２１４、及び絶縁層２８２には、酸化アルミニウムを用いることができる。また、例えば、第２のゲート絶縁層として機能する絶縁層２２２には、比誘電率が高い（ｈｉｇｈ−ｋ）材料である、酸化ハフニウムを用いることが好ましい。 The insulating layer 214, the insulating layer 222, and the insulating layer 282 preferably have the function of capturing or fixing hydrogen. For example, the insulating layer 214 and the insulating layer 282 can be made of aluminum oxide. Also, for example, the insulating layer 222, which functions as the second gate insulating layer, is preferably made of hafnium oxide, which is a high-k material.

水素の拡散を抑制する機能を有する絶縁層２１２をトランジスタ２００の下に設けることで、トランジスタ２００の下層から水素が拡散することを抑制することができる。また、水素を捕獲する又は固着する機能を有する絶縁層２１４を設けることで、絶縁層２１６等に含まれる水素を、絶縁層２１４に捕獲させる又は固着させることができる。これにより、半導体層２３０及びその近傍の余剰な水素を低減することができる。 By providing the insulating layer 212, which has the function of suppressing hydrogen diffusion, under the transistor 200, it is possible to suppress the diffusion of hydrogen from the layers below the transistor 200. Furthermore, by providing the insulating layer 214, which has the function of capturing or fixing hydrogen, it is possible to capture or fix hydrogen contained in the insulating layer 216, etc., in the insulating layer 214. This makes it possible to reduce excess hydrogen in the semiconductor layer 230 and its vicinity.

また、水素の拡散を抑制する機能を有する絶縁層２２１を半導体層２３０の下に設けることで、半導体層２３０の下層から水素が拡散することを抑制することができる。また、水素を捕獲する又は固着する機能を有する絶縁層２２２を設けることで、絶縁層２２４等に含まれる水素を、絶縁層２２２に捕獲させる又は固着させることができる。これにより、半導体層２３０及びその近傍の余剰な水素を低減することができる。 Furthermore, by providing an insulating layer 221 that has the function of suppressing hydrogen diffusion under the semiconductor layer 230, it is possible to suppress the diffusion of hydrogen from the layer below the semiconductor layer 230. Furthermore, by providing an insulating layer 222 that has the function of capturing or fixing hydrogen, it is possible to capture or fix hydrogen contained in the insulating layer 224, etc. in the insulating layer 222. This makes it possible to reduce excess hydrogen in the semiconductor layer 230 and its vicinity.

また、水素の拡散を抑制する機能を有する絶縁層２７５を、半導体層２３０、導電層２４２ａ、導電層２４２ｂ等を覆うように設けることで、絶縁層２８０から半導体層２３０、導電層２４２ａ、導電層２４２ｂ等に水素が拡散することを抑制することができる。 Furthermore, by providing an insulating layer 275, which has the function of suppressing hydrogen diffusion, so as to cover the semiconductor layer 230, conductive layer 242a, conductive layer 242b, etc., it is possible to suppress the diffusion of hydrogen from the insulating layer 280 to the semiconductor layer 230, conductive layer 242a, conductive layer 242b, etc.

また、水素の拡散を抑制する機能を有する絶縁層２８３をトランジスタ２００の上に設けることで、トランジスタ２００の上方から水素が拡散することを抑制することができる。また、水素を捕獲する又は固着する機能を有する絶縁層２８２を設けることで、絶縁層２８０等に含まれる水素を、絶縁層２８２に捕獲させる又は固着させることができる。これにより、半導体層２３０及びその近傍の余剰な水素を低減することができる。 Furthermore, by providing an insulating layer 283 having the function of suppressing hydrogen diffusion over the transistor 200, it is possible to suppress the diffusion of hydrogen from above the transistor 200. Furthermore, by providing an insulating layer 282 having the function of capturing or fixing hydrogen, it is possible to capture or fix hydrogen contained in the insulating layer 280, etc., in the insulating layer 282. This makes it possible to reduce excess hydrogen in the semiconductor layer 230 and its vicinity.

このように、トランジスタ２００の上下を、水素に対するバリア絶縁層で取り囲む構造にすることで、酸化物半導体に水素が拡散するのを抑制し、チャネル形成領域におけるＶ_ＯＨを低減することができる。これにより、トランジスタ２００の電気特性、及び信頼性の向上を図ることができる。 In this manner, by surrounding the transistor 200 from above and below with barrier insulating layers against hydrogen, diffusion of hydrogen into the oxide semiconductor can be suppressed and _VOH in the channel formation region can be reduced, thereby improving the electrical characteristics and reliability of the transistor 200.

図３Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図であり、半導体装置が絶縁層２７５を有さない例を示している。例えば、絶縁層２８０の水素濃度が低い場合には、半導体装置を図３Ａに示す構成とすることができる。該構成において、絶縁層２８０は、導電層２４２ａ及び導電層２４２ｂと接する。 Figure 3A is a cross-sectional view taken along dashed line A1-A2 in Figure 1A, showing an example of a semiconductor device that does not include insulating layer 275. For example, when the hydrogen concentration in insulating layer 280 is low, the semiconductor device can have the structure shown in Figure 3A. In this structure, insulating layer 280 is in contact with conductive layer 242a and conductive layer 242b.

前述のように、導電層２４２ａ及び導電層２４２ｂとして、酸化物を用いることができる。よって、図３Ａに示す半導体装置において、絶縁層２８０に酸素が含まれる場合であっても、導電層２４２ａ及び導電層２４２ｂの導電性を維持できる。 As described above, oxide can be used for the conductive layers 242a and 242b. Therefore, in the semiconductor device shown in Figure 3A, even if the insulating layer 280 contains oxygen, the conductivity of the conductive layers 242a and 242b can be maintained.

絶縁層２８２は、酸素ガスを含む雰囲気でスパッタリング法を用いて成膜することが好ましい。これにより、絶縁層２８０に酸素を添加することができる。 The insulating layer 282 is preferably formed by sputtering in an atmosphere containing oxygen gas. This allows oxygen to be added to the insulating layer 280.

絶縁層２１６、絶縁層２８０、及び絶縁層２８５は、それぞれ、絶縁層２２２よりも比誘電率が低いことが好ましい。比誘電率が低い材料を層間絶縁層とすることで、配線間に生じる寄生容量を低減することができる。 It is preferable that insulating layer 216, insulating layer 280, and insulating layer 285 each have a lower dielectric constant than insulating layer 222. By using a material with a low dielectric constant as the interlayer insulating layer, the parasitic capacitance that occurs between wiring can be reduced.

例えば、絶縁層２１６、絶縁層２８０、及び絶縁層２８５は、それぞれ、後述する［絶縁層］に記載の比誘電率が低い材料を用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、過剰酸素を含む領域を容易に形成することができるため好ましい。 For example, insulating layer 216, insulating layer 280, and insulating layer 285 can each be made of a material with a low dielectric constant, as described below under [Insulating Layer]. Silicon oxide and silicon oxynitride are particularly preferred because they are thermally stable. Materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are also preferred because they allow for the easy formation of regions containing excess oxygen.

図３Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図であり、半導体装置が絶縁層２４１ａ、及び絶縁層２４１ｂを有する例を示している。絶縁層２４１ａは、開口部２４３ａの内部に設けられ、開口部２４３ａの側壁と、導電層２４５ａと、の間に位置する。同様に、絶縁層２４１ｂは、開口部２４３ｂの内部に設けられ、開口部２４３ｂの側壁と、導電層２４５ｂと、の間に位置する。 Figure 3B is a cross-sectional view taken along dashed line A1-A2 in Figure 1A, illustrating an example of a semiconductor device having insulating layer 241a and insulating layer 241b. Insulating layer 241a is provided inside opening 243a and is located between the sidewall of opening 243a and conductive layer 245a. Similarly, insulating layer 241b is provided inside opening 243b and is located between the sidewall of opening 243b and conductive layer 245b.

絶縁層２４１ａ、及び絶縁層２４１ｂとして、例えば、窒化シリコンを用いることができる。これにより、絶縁層２８０等に含まれる水、水素等の不純物が、導電層２４５ａ、又は導電層２４５ｂ等を通じて半導体層２３０に混入することを抑制できる。また、絶縁層２８０等に含まれる酸素が、導電層２４５ａ、及び導電層２４５ｂ等に吸収されることを防ぐことができる。 For example, silicon nitride can be used for the insulating layer 241a and the insulating layer 241b. This can prevent impurities such as water and hydrogen contained in the insulating layer 280 from entering the semiconductor layer 230 through the conductive layer 245a or the conductive layer 245b. Furthermore, it can prevent oxygen contained in the insulating layer 280 from being absorbed by the conductive layer 245a or the conductive layer 245b.

また、絶縁層２４１ａ、及び絶縁層２４１ｂを積層構造にしてもよい。この場合、開口部２４３ａの側壁、又は開口部２４３ｂの側壁に接する第１の絶縁層と、その内側の第２の絶縁層は、酸素に対するバリア絶縁層と、水素に対するバリア絶縁層を組み合わせて用いることが好ましい。 Furthermore, the insulating layer 241a and the insulating layer 241b may have a stacked structure. In this case, it is preferable that the first insulating layer in contact with the sidewall of the opening 243a or the sidewall of the opening 243b and the second insulating layer inside thereof are a combination of a barrier insulating layer against oxygen and a barrier insulating layer against hydrogen.

＜半導体装置の構成例２＞
以下では、本発明の一態様の半導体装置の図１Ａ、図１Ｂ等とは異なる構成例を説明する。なお、前述した＜半導体装置の構成例１＞の説明と異なる部分について主に説明し、重複する部分については適宜説明を省略する。 <Configuration Example 2 of Semiconductor Device>
1A, 1B, and the like of a semiconductor device according to one embodiment of the present invention will be described below. Note that differences from the description of <Structural Example 1 of Semiconductor Device> above will be mainly described, and descriptions of overlapping parts will be omitted as appropriate.

図４Ａは、半導体装置の構成例を示す平面図である。図４Ｂは、図４Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図４Ａ、及び図４Ｂに示す半導体装置では、導電層２４５ａの上端部が導電層２４６ａの上面より下に位置する。同様に、導電層２４５ｂの上端部が導電層２４６ｂの上面より下に位置する。別言すると、導電層２４５ａの上端部の基準面からの高さが、導電層２４６ａの上面の基準面からの高さより低い。同様に、導電層２４５ｂの上端部の基準面からの高さが、導電層２４６ｂの上面の基準面からの高さより低い。図４Ａ、及び図４Ｂに示す例では、導電層２４６ａは、開口部２４３ａの側壁の少なくとも一部と接することができる。同様に、導電層２４６ｂは、開口部２４３ｂの側壁の少なくとも一部と接することができる。この場合、図４Ａに示すように、導電層２４６ａの平面視における形状は、導電層２４５ａの平面視における形状と一致又は略一致させることができる。同様に、導電層２４６ｂの平面視における形状は、導電層２４５ｂの平面視における形状と一致又は略一致させることができる。 Figure 4A is a plan view showing an example configuration of a semiconductor device. Figure 4B is a cross-sectional view between the dotted line A1-A2 shown in Figure 4A. In the semiconductor device shown in Figures 4A and 4B, the upper end of conductive layer 245a is located below the upper surface of conductive layer 246a. Similarly, the upper end of conductive layer 245b is located below the upper surface of conductive layer 246b. In other words, the height from the reference plane of the upper end of conductive layer 245a is lower than the height from the reference plane of the upper surface of conductive layer 246a. Similarly, the height from the reference plane of the upper end of conductive layer 245b is lower than the height from the reference plane of the upper surface of conductive layer 246b. In the example shown in Figures 4A and 4B, conductive layer 246a can contact at least a portion of the sidewall of opening 243a. Similarly, conductive layer 246b can contact at least a portion of the sidewall of opening 243b. In this case, as shown in FIG. 4A, the shape of conductive layer 246a in a planar view can be the same as or approximately the same as the shape of conductive layer 245a in a planar view. Similarly, the shape of conductive layer 246b in a planar view can be the same as or approximately the same as the shape of conductive layer 245b in a planar view.

導電層２４５ａ及び導電層２４５ｂとなる導電膜を、被覆性の低い方法で成膜する場合、導電層２４５ａ及び導電層２４５ｂが、図４Ａ及び図４Ｂに示す構成となる場合がある。例えば、導電層２４５ａ及び導電層２４５ｂとなる導電膜を、ＡＬＤ法、及び化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法より被覆性が低いスパッタリング法を用いて成膜する場合、導電層２４５ａ及び導電層２４５ｂが、図４Ａ及び図４Ｂに示す構成となる場合がある。このような場合であっても、導電層２４５ａが半導体層２３０と接する領域を有していれば、半導体層２３０に低抵抗領域２３０ｎａが形成される。同様に、導電層２４５ｂが半導体層２３０と接する領域を有していれば、半導体層２３０に低抵抗領域２３０ｎｂが形成される。 When the conductive film that becomes conductive layer 245a and conductive layer 245b is formed using a method with low coverage, conductive layer 245a and conductive layer 245b may have the configuration shown in Figures 4A and 4B. For example, when the conductive film that becomes conductive layer 245a and conductive layer 245b is formed using a sputtering method, which has lower coverage than ALD and chemical vapor deposition (CVD), conductive layer 245a and conductive layer 245b may have the configuration shown in Figures 4A and 4B. Even in such a case, if conductive layer 245a has a region in contact with semiconductor layer 230, low-resistance region 230na is formed in semiconductor layer 230. Similarly, if conductive layer 245b has a region in contact with semiconductor layer 230, low-resistance region 230nb is formed in semiconductor layer 230.

図５Ａは、半導体装置の構成例を示す平面図である。図５Ｂは、図５Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図５Ａ、及び図５Ｂに示す半導体装置では、導電層２４６ａは、導電層２４６ａ１と、導電層２４６ａ１上の導電層２４６ａ２と、を有する。同様に、導電層２４６ｂは、導電層２４６ｂ１と、導電層２４６ｂ１上の導電層２４６ｂ２と、を有する。図５Ａ、及び図５Ｂに示す例では、導電層２４６ａ１は、開口部２４３ａの内部において、導電層２４５ａの上面及び側面に沿って設けられている。同様に、導電層２４６ｂ１は、開口部２４３ｂの内部において、導電層２４５ｂの上面及び側面に沿って設けられている。また、導電層２４６ａ２は開口部２４３ａを埋めるように設けられ、導電層２４６ｂ２は開口部２４３ｂを埋めるように設けられている。 5A is a plan view showing an example of the configuration of a semiconductor device. FIG. 5B is a cross-sectional view taken along dashed line A1-A2 in FIG. 5A. In the semiconductor device shown in FIGS. 5A and 5B, conductive layer 246a includes conductive layer 246a1 and conductive layer 246a2 on conductive layer 246a1. Similarly, conductive layer 246b includes conductive layer 246b1 and conductive layer 246b2 on conductive layer 246b1. In the example shown in FIGS. 5A and 5B, conductive layer 246a1 is provided along the top and side surfaces of conductive layer 245a inside opening 243a. Similarly, conductive layer 246b1 is provided along the top and side surfaces of conductive layer 245b inside opening 243b. Furthermore, conductive layer 246a2 is provided to fill opening 243a, and conductive layer 246b2 is provided to fill opening 243b.

導電層２４６ａ２、及び導電層２４６ｂ２として、図１Ａ、図１Ｂ等に示す導電層２４６ａ、及び導電層２４６ｂに用いることができる材料を用いることができる。導電層２４６ａ１、及び導電層２４６ｂ１として、例えば、酸素の拡散を抑制する機能を有する導電性材料を用いることができる。導電層２４６ａ１、及び導電層２４６ｂ１として、例えば窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることができる。これにより、導電層２４６ａ、及び導電層２４６ｂが、例えば絶縁層２８０に含まれる酸素により酸化されること、及び絶縁層２８５に含まれる酸素により酸化されることを抑制できる。 Conductive layer 246a2 and conductive layer 246b2 can be made of the same materials as those used for conductive layer 246a and conductive layer 246b shown in Figures 1A and 1B, etc. Conductive layer 246a1 and conductive layer 246b1 can be made of, for example, a conductive material that has the function of suppressing oxygen diffusion. Conductive layer 246a1 and conductive layer 246b1 can be made of, for example, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like. This can suppress oxidation of conductive layer 246a and conductive layer 246b by oxygen contained in insulating layer 280 and insulating layer 285, for example.

図６Ａは、半導体装置の構成例を示す平面図である。図６Ｂは、図６Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図６Ａ、及び図６Ｂに示す半導体装置では、導電層２４５ａ、及び導電層２４５ｂが、半導体層２３０の上面だけでなく、半導体層２３０の側面と接する領域を有する。なお、図６Ｂでは、導電層２４５ａ、及び導電層２４５ｂが、絶縁層２２４の側面と接する領域、及び絶縁層２２２の上面と接する領域を有する例を示している。 Figure 6A is a plan view showing an example of the configuration of a semiconductor device. Figure 6B is a cross-sectional view taken along dashed dotted line A1-A2 in Figure 6A. In the semiconductor device shown in Figures 6A and 6B, the conductive layer 245a and the conductive layer 245b have regions in contact with not only the top surface of the semiconductor layer 230 but also the side surfaces of the semiconductor layer 230. Note that Figure 6B shows an example in which the conductive layer 245a and the conductive layer 245b have regions in contact with the side surfaces of the insulating layer 224 and the top surface of the insulating layer 222.

図６Ａ、及び図６Ｂに示す半導体装置は、図１Ａ、図１Ｂ等に示す半導体装置と比較して、導電層２４５ａ及び導電層２４５ｂと、半導体層２３０と、の接触面積を大きくできる。これにより、導電層２４５ａ及び導電層２４５ｂと、半導体層２３０と、のコンタクト抵抗を小さくできる。また、低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの体積を大きくできる場合がある。以上により、動作速度が速い半導体装置を実現できる。一方、図１Ａ、図１Ｂ等に示す半導体装置は、図６Ａ、及び図６Ｂに示す半導体装置と比較して、トランジスタ２００を高密度に配置できる。よって、高集積化された半導体装置を実現できる。 Compared to the semiconductor device shown in Figures 1A, 1B, etc., the semiconductor device shown in Figures 6A and 6B can increase the contact area between the conductive layer 245a and the conductive layer 245b and the semiconductor layer 230. This can reduce the contact resistance between the conductive layer 245a and the conductive layer 245b and the semiconductor layer 230. Furthermore, the volumes of the low-resistance regions 230na and 230nb can sometimes be increased. As a result, a semiconductor device with high operating speed can be realized. On the other hand, the semiconductor device shown in Figures 1A, 1B, etc. can arrange the transistors 200 at a higher density than the semiconductor device shown in Figures 6A and 6B. Therefore, a highly integrated semiconductor device can be realized.

図７Ａは、半導体装置の構成例を示す平面図である。図７Ｂは、図７Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図７Ａ、及び図７Ｂに示す半導体装置は、絶縁層２５５を有する。絶縁層２５５は、開口部２８９の内部において、絶縁層２８０と絶縁層２５０の間に位置する領域、導電層２４２ａと絶縁層２５０の間に位置する領域、及び導電層２４２ｂと絶縁層２５０の間に位置する領域を有するように設けられている。 Figure 7A is a plan view showing an example configuration of a semiconductor device. Figure 7B is a cross-sectional view taken along dashed line A1-A2 in Figure 7A. The semiconductor device shown in Figures 7A and 7B has an insulating layer 255. Inside the opening 289, the insulating layer 255 is provided so as to have a region located between the insulating layer 280 and the insulating layer 250, a region located between the conductive layer 242a and the insulating layer 250, and a region located between the conductive layer 242b and the insulating layer 250.

絶縁層２５５は、導電層２４２ａと導電層２４２ｂの間の領域と重なる位置に、開口部２９０を有する。開口部２９０は、開口部２８９の内部に位置する。絶縁層２５５の開口部２８９における側面は、導電層２４２ａの側面と一致又は略一致する領域、及び導電層２４２ｂの側面と一致又は略一致する領域を有する。 Insulating layer 255 has an opening 290 at a position overlapping the region between conductive layer 242a and conductive layer 242b. Opening 290 is located inside opening 289. The side surfaces of opening 289 in insulating layer 255 have an area that coincides or nearly coincides with the side surfaces of conductive layer 242a, and an area that coincides or nearly coincides with the side surfaces of conductive layer 242b.

図７Ａ、及び図７Ｂに示す半導体装置では、絶縁層２５０は、開口部２８９又は開口部２９０の内部において、半導体層２３０の凹部２８７における上面と接する領域、半導体層２３０の凹部２８７における側面と接する領域、導電層２４２ａの側面と接する領域、導電層２４２ｂの側面と接する領域、絶縁層２５５の側面と接する領域、絶縁層２２４の側面と接する領域、及び絶縁層２２２の上面と接する領域を有することができる。図７Ｂでは、絶縁層２８０の上面、絶縁層２５０の上端部、絶縁層２５５の上端部、及び導電層２６０の上面が、一致又は略一致する例を示している。 In the semiconductor device shown in Figures 7A and 7B, the insulating layer 250 can have, within the opening 289 or opening 290, a region in contact with the upper surface of the recess 287 of the semiconductor layer 230, a region in contact with the side surface of the recess 287 of the semiconductor layer 230, a region in contact with the side surface of the conductive layer 242a, a region in contact with the side surface of the conductive layer 242b, a region in contact with the side surface of the insulating layer 255, a region in contact with the side surface of the insulating layer 224, and a region in contact with the upper surface of the insulating layer 222. Figure 7B shows an example in which the upper surface of the insulating layer 280, the upper end of the insulating layer 250, the upper end of the insulating layer 255, and the upper surface of the conductive layer 260 are aligned or approximately aligned.

半導体装置を図７Ａ、及び図７Ｂに示す構成とすることにより、開口部２８９の幅を図１Ａ、図１Ｂ等に示す半導体装置より小さくすることなく、トランジスタ２００のチャネル長を短くできる。よって、トランジスタ２００のオン電流を大きくし、動作速度が速い半導体装置を実現できる。 By configuring the semiconductor device as shown in Figures 7A and 7B, the channel length of the transistor 200 can be shortened without making the width of the opening 289 smaller than that of the semiconductor device shown in Figures 1A, 1B, etc. This increases the on-state current of the transistor 200, thereby realizing a semiconductor device with high operating speed.

絶縁層２５５として、例えば窒化シリコン、酸化ハフニウム、又は酸化アルミニウムを用いることができる。窒化シリコンは水素に対するバリア性を有するため、絶縁層２８０から絶縁層２５０を介して半導体層２３０へ水素が過剰に拡散することを抑制できる。また、酸化ハフニウムは水素を捕獲する又は固着する機能を有するため、絶縁層２５０等に含まれる水素を、絶縁層２５５に捕獲させる又は固着させることができる。これにより、半導体層２３０及びその近傍の余剰な水素を低減できる。また、酸化アルミニウムは酸素に対するバリア性を有するため、絶縁層２８０から絶縁層２５０を介して半導体層２３０に供給される酸素量を制御できる。絶縁層２５５の膜厚を調整することで、好適な量の酸素を絶縁層２８０に供給できる。したがって、信頼性の高いトランジスタ２００を実現できる。なお、絶縁層２５５は、２層以上の積層構造としてもよい。例えば、窒化シリコン、酸化ハフニウム、及び酸化アルミニウムの１つを用いた層と、他の１つを用いた層と、の２層積層構造とすることができる。又は、窒化シリコン、酸化ハフニウム、及び酸化アルミニウムの１つを用いた層と、他の１つを用いた層と、残りの１つを用いた層と、の３層積層構造とすることができる。 The insulating layer 255 can be made of, for example, silicon nitride, hafnium oxide, or aluminum oxide. Silicon nitride has a barrier property against hydrogen, which can prevent excessive diffusion of hydrogen from the insulating layer 280 to the semiconductor layer 230 through the insulating layer 250. Hafnium oxide has the function of capturing or adhering hydrogen, which can cause hydrogen contained in the insulating layer 250 to be captured or adhering to the insulating layer 255. This can reduce excess hydrogen in and around the semiconductor layer 230. Aluminum oxide has a barrier property against oxygen, which can control the amount of oxygen supplied from the insulating layer 280 to the semiconductor layer 230 through the insulating layer 250. Adjusting the thickness of the insulating layer 255 allows an appropriate amount of oxygen to be supplied to the insulating layer 280. Therefore, a highly reliable transistor 200 can be realized. Note that the insulating layer 255 may have a stacked structure of two or more layers. For example, a two-layer stacked structure can be formed using one of silicon nitride, hafnium oxide, and aluminum oxide and another layer. Alternatively, a three-layer stack structure can be formed, consisting of a layer using one of silicon nitride, hafnium oxide, and aluminum oxide, a layer using another of the other materials, and a layer using the remaining one.

図１Ａ乃至図７Ｂに示す構成は、適宜組み合わせることができる。例えば、図３Ａ、図３Ｂ、図４Ｂ、図６Ｂ、又は図７Ｂに示す導電層２４６ａ、及び導電層２４６ｂを、図５Ｂに示すように２層積層構造とすることができる。 The structures shown in Figures 1A to 7B can be combined as appropriate. For example, the conductive layer 246a and the conductive layer 246b shown in Figure 3A, Figure 3B, Figure 4B, Figure 6B, or Figure 7B can be formed into a two-layer stacked structure as shown in Figure 5B.

＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる材料について説明する。なお、半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。 <Constituent materials of semiconductor device>
Materials that can be used in the semiconductor device will be described below. Each layer constituting the semiconductor device may have a single layer structure or a multilayer structure.

［絶縁層］
半導体装置が有する絶縁層（絶縁層２１２、絶縁層２１４、絶縁層２１６、絶縁層２２１、絶縁層２２２、絶縁層２２４、絶縁層２４１ａ、絶縁層２４１ｂ、絶縁層２５０、絶縁層２５５、絶縁層２７５、絶縁層２８０、絶縁層２８２、絶縁層２８３、絶縁層２８５等）には、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及びハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いてもよい。 [Insulating layer]
It is preferable to use an inorganic insulating film for each of the insulating layers (insulating layer 212, insulating layer 214, insulating layer 216, insulating layer 221, insulating layer 222, insulating layer 224, insulating layer 241a, insulating layer 241b, insulating layer 250, insulating layer 255, insulating layer 275, insulating layer 280, insulating layer 282, insulating layer 283, insulating layer 285, etc.) included in the semiconductor device. Examples of the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film. Examples of the oxide insulating film include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film. Examples of the nitride insulating film include a silicon nitride film and an aluminum nitride film. Examples of the oxynitride insulating film include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film. Examples of the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film. An insulating layer included in a semiconductor device may be an organic insulating film.

例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。一方、層間絶縁層として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択することが好ましい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。 For example, as transistors become more miniaturized and highly integrated, thinner gate insulating layers can cause problems such as leakage current. Using high-k materials for the gate insulating layer allows for lower voltages during transistor operation while maintaining the physical film thickness. It also makes it possible to reduce the equivalent oxide thickness (EOT) of the gate insulating layer. Meanwhile, using a material with a low dielectric constant for the insulating layer that functions as an interlayer insulating layer can reduce the parasitic capacitance that occurs between wiring. Therefore, it is preferable to select materials based on the function of the insulating layer. Materials with a low dielectric constant also have high dielectric strength.

ｈｉｇｈ−ｋ材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物等が挙げられる。 Examples of high-k materials include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.

比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、アクリル樹脂等の樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を含む酸化シリコン、炭素を含む酸化シリコン、並びに、炭素及び窒素を含む酸化シリコン等が挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含むことができる。 Examples of materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, as well as resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin. Other inorganic insulating materials with a low relative dielectric constant include, for example, silicon oxide containing fluorine, silicon oxide containing carbon, and silicon oxide containing carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.

また、半導体装置が有する絶縁層に、強誘電性を有し得る材料を用いてもよい。強誘電性を有し得る材料として、ハフニウム及びジルコニウムの一方又は両方を有する酸化物を用いることが好ましい。該酸化物として、酸化ハフニウム、酸化ジルコニウム、ハフニウムジルコニウム酸化物等の金属酸化物が挙げられる。また、強誘電性を有し得る材料として、ハフニウム及びジルコニウムの一方を含む金属酸化物に元素Ｊ１（ここでの元素Ｊ１は、ハフニウム及びジルコニウムの他方、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウム等から選ばれた一つ又は複数）を添加した材料を用いてもよい。 Furthermore, a material that can exhibit ferroelectricity may be used for the insulating layer of a semiconductor device. As a material that can exhibit ferroelectricity, it is preferable to use an oxide containing one or both of hafnium and zirconium. Examples of such oxides include metal oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide. Furthermore, as a material that can exhibit ferroelectricity, a material in which element J1 (here, element J1 is one or more selected from the other of hafnium and zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to a metal oxide containing one of hafnium and zirconium may also be used.

また、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に、元素周期表における第３族元素を添加することで、該酸化物中の酸素欠損濃度が高まり、直方晶系の結晶構造を有する結晶が形成されやすくなる。これにより、直方晶系の結晶構造を有する結晶の存在割合が高くなり、残留分極を大きくすることができるため、好ましい。一方で、第３族元素の添加量が多すぎると、該酸化物の結晶性が低下し、強誘電性が発現しにくくなる恐れがある。したがって、ハフニウム及びジルコニウムの一方又は両方を有する酸化物における第３族元素の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。ここで、第３族元素の含有率とは、層に含有される全ての金属元素の原子数の和における、第３族元素の原子数の割合を指す。第３族元素としては、スカンジウム、ランタン、及びイットリウムから選ばれる一又は複数であることが好ましく、ランタン及びイットリウムの一方又は両方であることがより好ましい。 Furthermore, adding a Group 3 element in the periodic table to an oxide containing one or both of hafnium and zirconium increases the concentration of oxygen vacancies in the oxide, making it easier to form crystals with an orthorhombic crystal structure. This is preferable because it increases the proportion of crystals with an orthorhombic crystal structure and increases remanent polarization. On the other hand, adding too much of the Group 3 element may reduce the crystallinity of the oxide, making it difficult to exhibit ferroelectricity. Therefore, the content of the Group 3 element in an oxide containing one or both of hafnium and zirconium is preferably 0.1 atomic% to 10 atomic%, more preferably 0.1 atomic% to 5 atomic%, and even more preferably 0.1 atomic% to 3 atomic%. Here, the content of the Group 3 element refers to the ratio of the number of atoms of the Group 3 element to the sum of the number of atoms of all metal elements contained in the layer. The Group 3 element is preferably one or more selected from scandium, lanthanum, and yttrium, and more preferably one or both of lanthanum and yttrium.

また、強誘電性を有し得る材料としては、元素Ｍ１及び元素Ｍ２の少なくとも一方と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウム等から選ばれた一つ又は複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム等から選ばれた一つ又は複数である。また、強誘電性を有し得る材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウム等から選ばれた一つ又は複数である。 Furthermore, examples of materials that may exhibit ferroelectricity include metal nitrides containing nitrogen and at least one of the elements M1 and M2. Here, the element M1 is one or more elements selected from aluminum, gallium, indium, etc. The element M2 is one or more elements selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, etc. Further, examples of materials that may exhibit ferroelectricity include materials in which the element M3 is added to the above metal nitrides. The element M3 is one or more elements selected from magnesium, calcium, strontium, zinc, cadmium, etc.

また、強誘電性を有し得る材料としては、ＳｒＴａＯ_２Ｎ及びＢａＴａＯ_２Ｎ等のペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ_３等が挙げられる。また、強誘電性を有し得る材料として、チタン酸鉛（ＰｂＴｉＯ_Ｘ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、又はチタン酸バリウム等のペロブスカイト構造を有する圧電性セラミックスを用いてもよい。 Examples of materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO ₂ N and BaTaO ₂ N, and GaFeO ₃ with a κ-alumina structure. Examples of materials that can have ferroelectricity include piezoelectric ceramics with a perovskite structure, such as lead titanate (PbTiO _x ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuth tantalate (SBT), bismuth ferrite (BFO), and barium titanate.

なお、上記の説明においては、金属酸化物及び金属窒化物について例示したがこれに限定されない。例えば、前述の金属酸化物に窒素が添加された金属酸窒化物、又は前述の金属窒化物に酸素が添加された金属窒酸化物等を用いてもよい。 Note that, although metal oxides and metal nitrides have been exemplified in the above explanation, the present invention is not limited to these. For example, metal oxynitrides in which nitrogen has been added to the aforementioned metal oxides, or metal oxynitrides in which oxygen has been added to the aforementioned metal nitrides, may also be used.

また、強誘電性を有し得る材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物又は化合物を用いることができる。ところで、上記に列挙した材料等は、成膜条件だけでなく、各種プロセス等によっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有し得る材料とも呼んでいる。 Furthermore, materials that can exhibit ferroelectricity can be, for example, mixtures or compounds made up of multiple materials selected from the materials listed above. However, since the crystal structure (characteristics) of the materials listed above can change not only depending on the film formation conditions but also on various processes, etc., in this specification, materials that exhibit ferroelectricity are not only called ferroelectrics, but also materials that can exhibit ferroelectricity.

なお、本明細書等において、強誘電性を有し得る材料を層状にしたものを指して、強誘電体層、金属酸化物膜、又は金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、又は金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。 In this specification, a layer of a material that may have ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film. Furthermore, in this specification, a device having such a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device.

強誘電体層は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、強誘電体層に含まれる結晶の結晶構造としては、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一又は複数であってもよい。また、強誘電体層は、アモルファス構造を有していてもよい。このとき、強誘電体層は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。 It is preferable that the ferroelectric layer contains crystals having an orthorhombic crystal structure, as this will result in the development of ferroelectricity. The crystal structure of the crystals contained in the ferroelectric layer may be one or more selected from the group consisting of tetragonal, orthorhombic, monoclinic, and hexagonal. The ferroelectric layer may also have an amorphous structure. In this case, the ferroelectric layer may have a composite structure having an amorphous structure and a crystalline structure.

ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、水素を捕獲する又は固着する機能を有する絶縁性材料でもある。よって、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物を、ゲート絶縁層の少なくとも一部に用いることで、酸化物半導体層に含まれる水素を捕獲させる又は固着させることができ、酸化物半導体層の余剰な水素を低減することができる。さらに、該ゲート絶縁層を有するトランジスタを、ＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）として機能させることができる。 Metal oxides containing either or both of hafnium and zirconium are also insulating materials that have the ability to capture or fix hydrogen. Therefore, by using a metal oxide containing either or both of hafnium and zirconium in at least a portion of the gate insulating layer, it is possible to capture or fix hydrogen contained in the oxide semiconductor layer, thereby reducing excess hydrogen in the oxide semiconductor layer. Furthermore, a transistor having such a gate insulating layer can function as an FeFET (Ferroelectric Field Effect Transistor).

また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁層で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルから選ばれた一以上を含む絶縁層を、単層又は積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁層の材料として、酸化アルミニウム、酸化マグネシウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタル等の金属酸化物、窒化アルミニウム、又は窒化シリコン等の窒化物、窒化酸化シリコン等の窒化酸化物を用いることができる。 Furthermore, the electrical characteristics of a transistor using a metal oxide can be stabilized by surrounding it with an insulating layer that has the function of suppressing the permeation of impurities and oxygen. The insulating layer that has the function of suppressing the permeation of impurities and oxygen can be, for example, a single-layer or stacked insulating layer containing one or more elements selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum. Specifically, the insulating layer that has the function of suppressing the permeation of impurities and oxygen can be made of metal oxides such as aluminum oxide, magnesium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide; nitrides such as aluminum nitride or silicon nitride; or nitride oxides such as silicon nitride oxide.

具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層の材料としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、並びに、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）といった金属酸化物が挙げられる。また、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化酸化シリコン、及び窒化シリコンといった窒化物が挙げられる。また、例えば、窒化酸化シリコンといった窒化酸化物が挙げられる。また、酸素の透過を抑制する機能を有する絶縁層の材料としては、酸化ガリウムが挙げられる。 Specific examples of insulating layer materials that function to suppress the permeation of impurities such as water and hydrogen, and oxygen include metal oxides such as aluminum oxide, magnesium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate). Other examples include nitrides such as aluminum nitride, aluminum titanium nitride, silicon nitride oxide, and silicon nitride. Other examples include nitride oxides such as silicon nitride oxide. Gallium oxide is also an example of insulating layer materials that function to suppress the permeation of oxygen.

また、ゲート絶縁層等の、酸化物半導体層と接する絶縁層、又は酸化物半導体層の近傍に設ける絶縁層は、過剰酸素を含む領域を有する絶縁層であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁層が、酸化物半導体層と接する、又は酸化物半導体層の近傍に位置することで、酸化物半導体層が有する酸素欠損を低減することができる。 Furthermore, an insulating layer such as a gate insulating layer that is in contact with an oxide semiconductor layer or that is provided near the oxide semiconductor layer is preferably an insulating layer that has a region containing excess oxygen. For example, when an insulating layer that has a region containing excess oxygen is in contact with an oxide semiconductor layer or is located near the oxide semiconductor layer, oxygen vacancies in the oxide semiconductor layer can be reduced.

酸化物半導体層と接する絶縁層、又は酸化物半導体層の近傍に設ける絶縁層は、水素に対するバリア絶縁層を用いることが好ましい。該絶縁層が水素に対するバリア性を有することで、酸化物半導体層への水素の拡散を抑制することができる。水素に対するバリア絶縁層は、水素の拡散を抑制する機能を有する絶縁層ともいえる。 An insulating layer that is in contact with an oxide semiconductor layer or that is provided near the oxide semiconductor layer is preferably a barrier insulating layer against hydrogen. When the insulating layer has barrier properties against hydrogen, it can suppress diffusion of hydrogen into the oxide semiconductor layer. A barrier insulating layer against hydrogen can also be said to be an insulating layer that has a function of suppressing diffusion of hydrogen.

水素を捕獲する又は固着する機能を有する絶縁性材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムシリケート等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。 Insulating materials capable of capturing or fixing hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, oxides containing aluminum and hafnium (hafnium aluminate), and hafnium silicate. These metal oxides may also contain zirconium, such as oxides containing hafnium and zirconium.

水素を捕獲する又は固着する機能を有する絶縁層は、アモルファス構造を有することが好ましい。アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲する又は固着する能力が高い。したがって、該絶縁層がアモルファス構造を有することで、水素を捕獲する又は固着する機能を高めることができる。 An insulating layer that has the function of capturing or fixing hydrogen preferably has an amorphous structure. In metal oxides with an amorphous structure, some oxygen atoms have dangling bonds, which gives them a high ability to capture or fix hydrogen. Therefore, by having the insulating layer have an amorphous structure, the ability to capture or fix hydrogen can be enhanced.

上記絶縁層をアモルファス構造にすることで、結晶粒界の形成を抑制することができる。結晶粒界の形成が抑制されることで、該絶縁層の平坦性を高めることができる。これにより絶縁層の膜厚分布が均一化されて、膜厚が極端に薄い部分を低減することができるため、絶縁層の耐圧を向上させることができる。また、絶縁層上に設ける膜の膜厚分布を均一化することができる。また、上記絶縁層の結晶粒界の形成を抑制することで、結晶粒界の欠陥準位に起因するリーク電流を低減することができる。よって、絶縁層をリーク電流の少ない絶縁膜として機能させることができる。 By making the insulating layer an amorphous structure, it is possible to suppress the formation of grain boundaries. Suppressing the formation of grain boundaries can improve the flatness of the insulating layer. This makes the film thickness distribution of the insulating layer uniform, reducing areas with extremely thin film thickness, thereby improving the dielectric strength of the insulating layer. It also makes it possible to uniform the film thickness distribution of the film provided on the insulating layer. Furthermore, by suppressing the formation of grain boundaries in the insulating layer, it is possible to reduce leakage current caused by defect levels at the grain boundaries. Therefore, the insulating layer can function as an insulating film with low leakage current.

なお、対応する物質を捕獲する又は固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲する又は固着する機能を、バリア性と言い換えることができる。 The ability to capture or fix the corresponding substance can also be said to have the property of making the corresponding substance difficult to diffuse. Therefore, the ability to capture or fix the corresponding substance can be rephrased as barrier properties.

水素に対するバリア絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びジルコニウムを含む酸化物（酸化ハフニウムジルコニウム）、窒化シリコン、又は窒化酸化シリコン等が挙げられる。 Materials for the barrier insulating layer against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium (hafnium aluminate), oxides containing hafnium and zirconium (hafnium zirconium oxide), silicon nitride, and silicon nitride oxide.

水素を捕獲する又は固着する機能を有する絶縁層、及び、水素の拡散を抑制する機能を有する絶縁層として挙げた無機絶縁層は、酸素に対するバリア性も有する。酸素に対するバリア絶縁層の材料としては、例えば、アルミニウム及びハフニウムの一方又は両方を含む酸化物、酸化マグネシウム、ガリウム亜鉛酸化物、窒化シリコン、窒化酸化シリコン等が挙げられる。また、アルミニウム及びハフニウムの一方又は両方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウムシリケート等が挙げられる。 The inorganic insulating layers listed as insulating layers capable of capturing or fixing hydrogen and insulating layers capable of suppressing hydrogen diffusion also have barrier properties against oxygen. Examples of materials for oxygen barrier insulating layers include oxides containing either or both of aluminum and hafnium, magnesium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide. Examples of oxides containing either or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and hafnium silicate.

［導電層］
半導体装置が有する導電層（導電層２０５、導電層２４６ａ、導電層２４６ｂ、導電層２６０等）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、パラジウム、イリジウム、ストロンチウム、ランタン等から選ばれた金属元素、又は前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、該合金の窒化物、又は該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。 [Conductive layer]
The conductive layers (conductive layer 205, conductive layer 246a, conductive layer 246b, conductive layer 260, etc.) included in the semiconductor device preferably contain a metal element selected from aluminum, chromium, copper, silver, gold, platinum, zinc, tantalum, nickel, titanium, iron, cobalt, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, palladium, iridium, strontium, lanthanum, etc., or an alloy containing any of the above metal elements or an alloy combining the above metal elements. The alloy containing any of the above metal elements may be a nitride of the alloy or an oxide of the alloy. For example, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. are preferably used. Furthermore, semiconductors with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide may also be used.

また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物等の窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、又はランタン及びニッケルを含む酸化物等の酸素を含む導電性材料、チタン、タンタル、又はルテニウム等の金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、Ｉｎ−Ｔｉ酸化物、ＩＴＯ、酸化チタンを含むインジウム錫酸化物、シリコンを含むインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物等が挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。 Conductive materials containing nitrogen, such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum; conductive materials containing oxygen, such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel; and materials containing metal elements such as titanium, tantalum, or ruthenium, are preferred because they are conductive materials that are resistant to oxidation, have the function of suppressing oxygen diffusion, or maintain conductivity even after absorbing oxygen. Examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, In-Ti oxide, ITO, indium tin oxide containing titanium oxide, indium tin oxide containing silicon (also referred to as ITSO), indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide. In this specification and elsewhere, a conductive film formed using a conductive material containing oxygen may be referred to as an oxide conductive film.

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 Moreover, multiple conductive layers formed from the above materials may be stacked. For example, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen. Moreover, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen. Moreover, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.

なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。 Note that when a metal oxide is used for the channel formation region of a transistor, the conductive layer that functions as the gate electrode preferably has a stacked structure that combines a material containing the metal element described above and a conductive material containing oxygen. In this case, it is preferable to provide the conductive material containing oxygen on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen desorbed from the conductive material is more easily supplied to the channel formation region.

［基板］
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、又は導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等がある。また、半導体基板としては、例えば、シリコン若しくはゲルマニウムを材料とした半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、若しくは酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板等がある。導電体基板としては、黒鉛基板、金属基板、合金基板、又は導電性樹脂基板等がある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板等がある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、又は記憶素子等がある。 [substrate]
Substrates on which transistors are formed can include, for example, insulating substrates, semiconductor substrates, or conductive substrates. Examples of insulating substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (e.g., yttria-stabilized zirconia substrates), and resin substrates. Examples of semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Examples of semiconductor substrates include those having an insulating region within the semiconductor substrate, such as an SOI (Silicon-On-Insulator) substrate. Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Other examples include substrates having a metal nitride or a metal oxide. Examples of other substrates include a substrate in which a conductor or semiconductor is provided on an insulating substrate, a substrate in which a conductor or insulator is provided on a semiconductor substrate, and a substrate in which a semiconductor or insulator is provided on a conductive substrate. Alternatively, a substrate provided with elements may be used, such as a capacitor element, a resistor element, a switch element, a light-emitting element, or a memory element.

以上が、半導体装置に用いることができる材料についての説明である。 The above is an explanation of materials that can be used in semiconductor devices.

＜半導体装置の作製方法例＞
図８Ａ乃至図１７Ｄを用いて、本発明の一態様の半導体装置の作製方法例について説明する。ここでは、図１Ａ乃至図２Ｂに示す半導体装置を作製する場合を例に挙げて説明する。なお、各構成要素の材料及び形成方法について、先に説明した部分と同様の部分については説明を省略することがある。 <Example of Manufacturing Method of Semiconductor Device>
8A to 17D , an example of a method for manufacturing a semiconductor device according to one embodiment of the present invention will be described. Here, the case of manufacturing the semiconductor device illustrated in FIGS. 1A to 2B will be described as an example. Note that with regard to the materials and formation methods of each component, descriptions of parts similar to those described above may be omitted.

半導体装置を構成する薄膜（絶縁膜、半導体膜、及び導電膜等）は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。 The thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, CVD, molecular beam epitaxy (MBE), vacuum evaporation, pulsed laser deposition (PLD), and ALD.

絶縁性のターゲットを用いた成膜には、ＲＦスパッタリング法を用いることが好ましい。ＤＣスパッタリング法は主に導電性のターゲットを用いて成膜する場合に用いられる。またＤＣスパッタリング法では、導電膜の形成のほか、パルスＤＣスパッタリング法を用いたリアクティブスパッタリングにより、絶縁膜の形成も可能である。具体的には、パルスＤＣスパッタリング法は、酸化物、窒化物、炭化物等の化合物をリアクティブスパッタリング法により成膜する際に用いることができる。 RF sputtering is preferably used for film formation using an insulating target. DC sputtering is primarily used for film formation using a conductive target. In addition to forming conductive films, DC sputtering can also form insulating films by reactive sputtering using pulsed DC sputtering. Specifically, pulsed DC sputtering can be used when depositing films of compounds such as oxides, nitrides, and carbides using reactive sputtering.

また、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法等に分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。 CVD methods can also be classified into plasma-enhanced CVD (PECVD), which uses plasma; thermal CVD (TCVD: Thermal CVD), which uses heat; and photo-CVD (Photo-CVD), which uses light. They can also be further divided into metal CVD (MCVD: Metal CVD) and metal-organic CVD (MOCVD: Metal Organic CVD), depending on the source gas used.

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 Plasma CVD can produce high-quality films at relatively low temperatures. Furthermore, because thermal CVD does not use plasma, it is a film formation method that can minimize plasma damage to the workpiece. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in semiconductor devices can become charged up by receiving electrical charge from the plasma. When this happens, the accumulated electrical charge can destroy the wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, thermal CVD, which does not use plasma, does not cause such plasma damage, and can therefore increase the yield of semiconductor devices. Furthermore, because thermal CVD does not cause plasma damage during film formation, films with fewer defects can be produced.

また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法等を用いることができる。 Also available ALD methods include thermal ALD, in which the reaction between the precursor and reactant is carried out using only thermal energy, and PEALD, which uses plasma-excited reactants.

なお、ＡＬＤ法で用いるプリカーサには炭素又は塩素等の元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜方法により設けられた膜と比較して、炭素又は塩素等の元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳ又はＳＩＭＳを用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、及び、不純物除去処理の実施の一方又は双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量が少ないことがある。 Note that some precursors used in the ALD method contain elements such as carbon or chlorine. Therefore, films formed by the ALD method may contain larger amounts of elements such as carbon or chlorine than films formed by other film formation methods. The amounts of these elements can be quantified using XPS or SIMS. Note that, although the metal oxide film formation method of one embodiment of the present invention uses the ALD method, it employs a high substrate temperature during film formation and/or performs an impurity removal treatment. Therefore, the amount of carbon and chlorine contained in the film may be smaller than when the ALD method is used without these conditions.

ＡＬＤ法は、ターゲット等から放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。 The ALD method differs from film formation methods in which particles emitted from a target or the like are deposited, in that a film is formed by a reaction on the surface of the workpiece. Therefore, it is a film formation method that is less affected by the shape of the workpiece and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.

ＣＶＤ法及びＡＬＤ法は、ターゲット等から放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。 CVD and ALD are different from sputtering, in which particles emitted from a target or the like are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage. ALD, in particular, has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios. However, because ALD has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods, such as CVD, which have a faster film formation rate.

また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送又は圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In addition, CVD methods can deposit films of any composition by adjusting the flow rate ratio of the source gases. For example, CVD methods can deposit films with continuously changing compositions by changing the flow rate ratio of the source gases while depositing the film. When depositing a film while changing the flow rate ratio of the source gases, the time required for film deposition can be shortened compared to when depositing films using multiple deposition chambers, as no time is required for transport or pressure adjustment. This can potentially increase the productivity of semiconductor devices.

また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。又は、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。 Also, with the ALD method, films of any composition can be formed by simultaneously introducing multiple different precursors. Alternatively, when multiple different precursors are introduced, films of any composition can be formed by controlling the number of cycles for each precursor.

フォトリソグラフィ法としては、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、該薄膜を所望の形状に加工する方法である。 There are two typical photolithography methods: one involves forming a resist mask on the thin film to be processed, processing the thin film by etching or other methods, and then removing the resist mask. The other involves depositing a photosensitive thin film, then exposing and developing it to process it into the desired shape.

フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、又はＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。 In photolithography, the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. Other light sources that can be used include ultraviolet light, KrF laser light, and ArF laser light. Exposure can also be performed using immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as light for exposure. Electron beams can also be used instead of light for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferred because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.

薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法等を用いることができる。 Dry etching, wet etching, sandblasting, etc. can be used to etch thin films.

図８乃至図１７の（Ａ）は、平面図を示す。図８乃至図１７の（Ｂ）はそれぞれ、各図の（Ａ）に示す一点鎖線Ａ１−Ａ２間の断面図である。図８乃至図１７の（Ｃ）はそれぞれ、各図の（Ａ）に示す一点鎖線Ａ３−Ａ４間の断面図である。図８乃至図１７の（Ｄ）はそれぞれ、各図の（Ｄ）に示す一点鎖線Ａ５−Ａ６間の断面図である。 (A) in Figures 8 to 17 shows a plan view. (B) in Figures 8 to 17 shows a cross-sectional view taken along dashed line A1-A2 in (A) of each figure. (C) in Figures 8 to 17 shows a cross-sectional view taken along dashed line A3-A4 in (A) of each figure. (D) in Figures 8 to 17 shows a cross-sectional view taken along dashed line A5-A6 in (D) of each figure.

まず、図８Ａ乃至図８Ｄに示すように、基板（図示しない）を準備し、該基板上に絶縁層２１２を成膜し、絶縁層２１２上に絶縁層２１４を成膜する。本実施の形態では、絶縁層２１２として、スパッタリング法を用いて窒化シリコン膜を成膜し、絶縁層２１４として、スパッタリング法を用いて酸化アルミニウム膜を成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２１２及び絶縁層２１４中の水素濃度を低減できる。 First, as shown in Figures 8A to 8D, a substrate (not shown) is prepared, an insulating layer 212 is formed on the substrate, and an insulating layer 214 is formed on the insulating layer 212. In this embodiment, a silicon nitride film is formed as the insulating layer 212 by sputtering, and an aluminum oxide film is formed as the insulating layer 214 by sputtering. By using a sputtering method that does not require the use of hydrogen-containing molecules in the film formation gas, the hydrogen concentration in the insulating layer 212 and the insulating layer 214 can be reduced.

また、絶縁層２１２を成膜する前に、加熱処理を行い、基板（基板上に形成されている回路素子及び層間絶縁層を含む）に吸着した水、及び水素を低減することが好ましい。本実施の形態では、加熱処理の温度を４００℃とする。 Furthermore, before forming the insulating layer 212, it is preferable to perform heat treatment to reduce water and hydrogen adsorbed to the substrate (including the circuit elements and interlayer insulating layers formed on the substrate). In this embodiment, the heat treatment temperature is 400°C.

続いて、図８Ａ乃至図８Ｄに示すように、絶縁層２１４上に絶縁層２１６を成膜する。本実施の形態では、絶縁層２１６として、スパッタリング法を用いて酸化シリコン膜を成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２１６中の水素濃度を低減できる。 Subsequently, as shown in Figures 8A to 8D, an insulating layer 216 is formed on the insulating layer 214. In this embodiment, a silicon oxide film is formed as the insulating layer 216 by sputtering. By using a sputtering method that does not require the use of hydrogen-containing molecules in the film formation gas, the hydrogen concentration in the insulating layer 216 can be reduced.

絶縁層２１２、絶縁層２１４、及び絶縁層２１６は、大気に暴露することなく連続して成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いることが好ましい。これにより、絶縁層２１２、絶縁層２１４、及び絶縁層２１６を、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減できる。 It is preferable to deposit insulating layer 212, insulating layer 214, and insulating layer 216 in succession without exposing them to the atmosphere. For example, it is preferable to use a multi-chamber deposition apparatus. This allows insulating layer 212, insulating layer 214, and insulating layer 216 to be deposited with reduced hydrogen in the films, and further reduces the incorporation of hydrogen into the films between each deposition process.

続いて、絶縁層２１６に、絶縁層２１４に達する開口部を形成する。該開口部は、導電層２０５を形成する領域に形成する。該開口部の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁層２１４は、絶縁層２１６をエッチングする際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、絶縁層２１６として、酸化シリコン又は酸化窒化シリコンを用いる場合は、絶縁層２１４として、窒化シリコン、酸化アルミニウム、又は酸化ハフニウム等を用いるとよい。 Next, an opening is formed in the insulating layer 216, reaching the insulating layer 214. The opening is formed in the region where the conductive layer 205 will be formed. While wet etching may be used to form the opening, dry etching is preferable for fine processing. Furthermore, it is preferable to select an insulator for the insulating layer 214 that functions as an etching stopper film when etching the insulating layer 216. For example, when silicon oxide or silicon oxynitride is used for the insulating layer 216, it is preferable to use silicon nitride, aluminum oxide, hafnium oxide, or the like for the insulating layer 214.

上記開口部の形成後に、導電層２０５となる導電膜を成膜し、絶縁層２１６が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行って、該導電膜の一部を除去する。これにより、図８Ａ乃至図８Ｄに示すように、絶縁層２１６に埋め込まれた導電層２０５を形成することができる。本実施の形態では、該導電膜として、ＣＶＤ法を用いて成膜した窒化チタン膜と、該窒化チタン膜上にＣＶＤ法を用いて成膜したタングステン膜との積層膜を形成する。 After the opening is formed, a conductive film that will become the conductive layer 205 is deposited, and a CMP (Chemical Mechanical Polishing) process is performed to remove a portion of the conductive film until the insulating layer 216 is exposed. This allows the conductive layer 205 to be formed embedded in the insulating layer 216, as shown in Figures 8A to 8D. In this embodiment, the conductive film is a laminated film formed of a titanium nitride film deposited using the CVD method and a tungsten film deposited on the titanium nitride film using the CVD method.

続いて、図８Ａ乃至図８Ｄに示すように、絶縁層２１６及び導電層２０５の上に絶縁層２２１を成膜し、さらに絶縁層２２１上に絶縁層２２２を成膜する。本実施の形態では、絶縁層２２１として、ＰＥＡＬＤ法を用いて窒化シリコン膜を成膜し、絶縁層２２２として、熱ＡＬＤ法を用いて酸化ハフニウム膜を成膜する。 Next, as shown in Figures 8A to 8D, an insulating layer 221 is formed on the insulating layer 216 and the conductive layer 205, and an insulating layer 222 is further formed on the insulating layer 221. In this embodiment, a silicon nitride film is formed as the insulating layer 221 using the PEALD method, and a hafnium oxide film is formed as the insulating layer 222 using the thermal ALD method.

続いて、図８Ａ乃至図８Ｄに示すように、絶縁層２２２上に、絶縁層２２４となる絶縁膜２２４ｆを成膜する。本実施の形態では、絶縁膜２２４ｆとして、スパッタリング法を用いて、酸化シリコン膜を成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２２４ｆ中の水素濃度を低減できる。絶縁膜２２４ｆは、後の工程で成膜する半導体膜２３０ｆと接するため、このように水素濃度が低減されていることが好適である。 Next, as shown in Figures 8A to 8D, an insulating film 224f, which will become the insulating layer 224, is formed on the insulating layer 222. In this embodiment, a silicon oxide film is formed as the insulating film 224f by sputtering. By using a sputtering method that does not require the use of hydrogen-containing molecules in the film formation gas, the hydrogen concentration in the insulating film 224f can be reduced. Because the insulating film 224f will be in contact with the semiconductor film 230f that will be formed in a later process, it is preferable that the hydrogen concentration be reduced in this manner.

続いて、図８Ａ乃至図８Ｄに示すように、絶縁膜２２４ｆ上に半導体膜２３０ｆを成膜する。本実施の形態では、半導体層２３０として、スパッタリング法又はＡＬＤ法を用いて、酸化インジウム膜を成膜する。 Subsequently, as shown in Figures 8A to 8D, a semiconductor film 230f is formed on the insulating film 224f. In this embodiment, an indium oxide film is formed as the semiconductor layer 230 using a sputtering method or an ALD method.

続いて、加熱処理を行うことが好ましい。該加熱処理として、例えば、窒素ガスと酸素ガスの流量比を４：１として、４５０℃の温度で１時間の処理を行うことができる。該加熱処理を行うことで、半導体層２３０の結晶性を向上させることができる。これにより、トランジスタ２００の、オン電流、Ｓ値、電界効果移動度、及び周波数特性等を向上させ、良好な電気特性を有する半導体装置を提供することができる。また、信頼性が高い半導体装置を提供することができる。 Next, it is preferable to perform heat treatment. For example, the heat treatment can be performed at 450°C for 1 hour with a nitrogen gas to oxygen gas flow ratio of 4:1. This heat treatment can improve the crystallinity of the semiconductor layer 230. As a result, the on-state current, S value, field-effect mobility, frequency characteristics, and the like of the transistor 200 can be improved, and a semiconductor device with good electrical characteristics can be provided. Furthermore, a highly reliable semiconductor device can be provided.

なお、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、若しくは１０％以上含む雰囲気で行うことが好ましい。また、加熱処理は減圧状態で行ってもよい。又は、窒素ガス若しくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。 Note that the heat treatment is preferably performed in a nitrogen gas or inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. The heat treatment may also be performed under reduced pressure. Alternatively, after the heat treatment in a nitrogen gas or inert gas atmosphere, the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to replenish the desorbed oxygen.

また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、半導体膜２３０ｆ等に水分等が取り込まれることを可能な限り防ぐことができる。なお、本工程の前の熱処理、及び本工程の後の熱処理についても同様に高純度化されたガスを用いることができる。 Furthermore, it is preferable that the gas used in the heat treatment be highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less. By performing the heat treatment using a highly purified gas, it is possible to prevent moisture and the like from being absorbed into the semiconductor film 230f and the like as much as possible. Note that similarly highly purified gas can be used for the heat treatment before and after this step.

また、上記のような酸素ガスを含む加熱処理によって、半導体膜２３０ｆ中の炭素、水、水素等の不純物を低減できる。このように膜中の不純物を低減することで、半導体膜２３０ｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、半導体膜２３０ｆ中の結晶領域を増大させ、半導体膜２３０ｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタ２００の電気特性の面内ばらつきを低減できる。 Furthermore, the heat treatment using oxygen gas as described above can reduce impurities such as carbon, water, and hydrogen in the semiconductor film 230f. Reducing the impurities in the film in this way improves the crystallinity of the semiconductor film 230f, resulting in a denser, more compact structure. This increases the crystalline region in the semiconductor film 230f, reducing the in-plane variation of the crystalline region in the semiconductor film 230f. Therefore, the in-plane variation of the electrical characteristics of the transistor 200 can be reduced.

また、加熱処理を行うことで、半導体膜２３０ｆ中に酸素を供給し、半導体膜２３０ｆ中の酸素欠損を低減させることができる。これにより、トランジスタ２００の信頼性向上を図ることができる。 Furthermore, by performing heat treatment, oxygen can be supplied to the semiconductor film 230f, thereby reducing oxygen vacancies in the semiconductor film 230f. This can improve the reliability of the transistor 200.

また、加熱処理を行うことで、絶縁層２１６、絶縁膜２２４ｆ、半導体膜２３０ｆ中の水素が絶縁層２２２に移動し、絶縁層２２２内に吸い取られる。別言すると、絶縁層２１６、絶縁膜２２４ｆ、半導体膜２３０ｆ中の水素が絶縁層２２２に拡散する。したがって、絶縁層２２２の水素濃度は高くなるが、絶縁層２１６、絶縁膜２２４ｆ、半導体膜２３０ｆ中のそれぞれの水素濃度は低下する。なお、絶縁層２２２の下面に接して絶縁層２２１を設けておくことで、該加熱処理において、絶縁層２２１より下方から水分、又は水素等の不純物が侵入するのを防ぐことができる。 Furthermore, by performing heat treatment, hydrogen in the insulating layer 216, insulating film 224f, and semiconductor film 230f moves to the insulating layer 222 and is absorbed into the insulating layer 222. In other words, hydrogen in the insulating layer 216, insulating film 224f, and semiconductor film 230f diffuses into the insulating layer 222. Therefore, the hydrogen concentration in the insulating layer 222 increases, but the hydrogen concentrations in the insulating layer 216, insulating film 224f, and semiconductor film 230f decrease. Note that by providing the insulating layer 221 in contact with the underside of the insulating layer 222, impurities such as moisture or hydrogen can be prevented from entering from below the insulating layer 221 during the heat treatment.

続いて、図８Ａ乃至図８Ｄに示すように、半導体膜２３０ｆ上に、導電層２４２ａ及び導電層２４２ｂとなる導電膜２４２ｆを成膜する。導電膜２４２ｆは、半導体膜２３０ｆに含まれる元素を含む。具体的には、導電膜２４２ｆは、インジウムと、第１の金属元素と、を含む酸化物を有する。第１の金属元素として、例えば錫を用いることができる。本実施の形態では、導電膜２４２ｆとして、スパッタリング法又はＡＬＤ法を用いて、ＩＴＯを成膜する。ここで、該酸化物を含む膜（酸化物膜）上に、例えば主成分が半導体膜２３０ｆと異なる膜を成膜しないことが好ましい。すなわち、導電膜２４２ｆは、積層構造とせず、酸化物膜１層の構成とすることが好ましい。以上により、後の工程において、導電膜２４２ｆを容易に加工できる。また、上述の酸化物膜に含まれる酸素が吸収されることを抑制できるため、半導体装置の信頼性が低下することを抑制できる場合がある。 8A to 8D, a conductive film 242f that will become the conductive layers 242a and 242b is formed on the semiconductor film 230f. The conductive film 242f contains elements contained in the semiconductor film 230f. Specifically, the conductive film 242f includes an oxide containing indium and a first metal element. For example, tin can be used as the first metal element. In this embodiment, ITO is formed as the conductive film 242f by a sputtering method or an ALD method. Here, it is preferable not to form a film whose main component is different from that of the semiconductor film 230f on the film containing the oxide (oxide film). That is, the conductive film 242f preferably has a single-layer oxide film structure rather than a stacked structure. This allows the conductive film 242f to be easily processed in subsequent steps. Furthermore, since absorption of oxygen contained in the oxide film can be suppressed, a decrease in the reliability of the semiconductor device may be suppressed.

なお、導電膜２４２ｆの成膜前に、加熱処理を行ってもよい。該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２ｆを成膜してもよい。このような処理を行うことによって、半導体層２３０の表面に吸着している水分及び水素を除去し、さらに半導体層２３０中の余剰な水素を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。 Note that heat treatment may be performed before the formation of the conductive film 242f. The heat treatment may be performed under reduced pressure, and the conductive film 242f may be formed successively without exposure to the air. By performing such treatment, moisture and hydrogen adsorbed on the surface of the semiconductor layer 230 can be removed, and excess hydrogen in the semiconductor layer 230 can be further reduced. The temperature of the heat treatment is preferably 100°C or higher and 400°C or lower.

続いて、リソグラフィ法を用いて、導電膜２４２ｆ、半導体膜２３０ｆ、及び絶縁膜２２４ｆを島状に加工する。これにより、図９Ａ乃至図９Ｄに示すように、導電層２４２、半導体層２３０、及び絶縁層２２４を形成する。 Subsequently, the conductive film 242f, the semiconductor film 230f, and the insulating film 224f are processed into island shapes using lithography. As a result, the conductive layer 242, the semiconductor layer 230, and the insulating layer 224 are formed, as shown in Figures 9A to 9D.

導電膜２４２ｆ、半導体膜２３０ｆ、及び絶縁膜２２４ｆの加工には、ドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。ここで、導電膜２４２ｆを上述の酸化物膜１層の構成とすることにより、導電膜２４２ｆ、及び半導体膜２３０ｆを１つの条件で加工できる。よって、導電膜２４２ｆを例えば２層以上の積層構造とする場合より、半導体装置の作製工程数を削減でき、半導体装置の生産性を高くできる。なお、絶縁膜２２４ｆの加工は、半導体膜２３０ｆの加工と同一の条件で行ってもよいし、異なる条件で行ってもよい。 Dry etching or wet etching can be used to process the conductive film 242f, the semiconductor film 230f, and the insulating film 224f. Dry etching is suitable for fine processing. By configuring the conductive film 242f as a single oxide film, the conductive film 242f and the semiconductor film 230f can be processed under a single set of conditions. Therefore, the number of manufacturing steps for the semiconductor device can be reduced compared to when the conductive film 242f has a stacked structure of, for example, two or more layers, and the productivity of the semiconductor device can be increased. Note that the insulating film 224f can be processed under the same conditions as those for processing the semiconductor film 230f, or under different conditions.

ここで、導電膜２４２ｆ、半導体膜２３０ｆ、及び絶縁膜２２４ｆを、同一のマスクパターンで加工することが好ましい。このとき、導電膜２４２ｆの側端部は、半導体層２３０の側端部と一致又は略一致することが好ましい。さらに、絶縁層２２４の側端部が、半導体層２３０の側端部と一致又は略一致することが好ましい。このような構成にすることで、半導体装置の作製工程数を削減でき、半導体装置の生産性を高くできる。 Here, it is preferable to process the conductive film 242f, the semiconductor film 230f, and the insulating film 224f using the same mask pattern. At this time, it is preferable that the side edges of the conductive film 242f coincide or approximately coincide with the side edges of the semiconductor layer 230. Furthermore, it is preferable that the side edges of the insulating layer 224 coincide or approximately coincide with the side edges of the semiconductor layer 230. With this configuration, the number of manufacturing steps for the semiconductor device can be reduced, and the productivity of the semiconductor device can be increased.

また、絶縁層２２４、半導体層２３０、及び導電層２４２と重畳しない領域において、絶縁層２２２が露出する。ただし、これに限られず、半導体層２３０と重ならない領域において、絶縁層２２４が絶縁層２２２の上に残存する構成にすることもできる。 Furthermore, the insulating layer 222 is exposed in areas that do not overlap with the insulating layer 224, the semiconductor layer 230, and the conductive layer 242. However, this is not limited thereto, and a configuration in which the insulating layer 224 remains on the insulating layer 222 in areas that do not overlap with the semiconductor layer 230 is also possible.

図９Ｂ乃至図９Ｄに示すように、絶縁層２２４、半導体層２３０、及び導電層２４２の側面がテーパ形状になっていてもよい。絶縁層２２４、半導体層２３０、及び導電層２４２の側面のテーパ角は、例えば、６０°以上９０°未満とすることができる。このように側面をテーパ形状にすることで、これより後の工程において、絶縁層２７５等の被覆性が向上し、鬆等の欠陥を低減できる。 As shown in Figures 9B to 9D, the side surfaces of the insulating layer 224, the semiconductor layer 230, and the conductive layer 242 may be tapered. The taper angle of the side surfaces of the insulating layer 224, the semiconductor layer 230, and the conductive layer 242 can be, for example, greater than or equal to 60° and less than 90°. By tapering the side surfaces in this way, the coverage of the insulating layer 275 and the like can be improved in subsequent processes, and defects such as voids can be reduced.

また、上記に限られず、絶縁層２２４、半導体層２３０、及び導電層２４２の側面が、絶縁層２２２の上面に対し、垂直又は略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタを設ける際に、小面積化、高密度化が可能となる。 Furthermore, without being limited to the above, the side surfaces of the insulating layer 224, the semiconductor layer 230, and the conductive layer 242 may be configured to be perpendicular or approximately perpendicular to the top surface of the insulating layer 222. Using such a configuration makes it possible to reduce the area and increase the density when providing multiple transistors.

なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、該レジストマスクを介してエッチング処理することで、導電体、半導体、又は絶縁体等を所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光等を用いて、レジストを露光することでレジストマスクを形成することができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビーム又はイオンビームを用いてもよい。なお、電子ビーム又はイオンビームを用いる場合には、マスクを用いなくてもよい場合がある。 In lithography, the resist is first exposed through a mask. Next, the exposed area is removed or left using a developer to form a resist mask. Next, an etching process is performed through the resist mask, allowing conductors, semiconductors, insulators, etc. to be processed into the desired shape. For example, a resist mask can be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, etc. Immersion technology can also be used, in which a liquid (e.g., water) is filled between the substrate and the projection lens before exposure. Furthermore, an electron beam or ion beam can also be used instead of the light described above. When using an electron beam or ion beam, a mask may not be required.

なお、加工後に不要になったレジストマスクは、酸素プラズマを用いたアッシング（以下、酸素プラズマ処理と呼ぶ場合がある。）等のドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、又はウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。 Note that resist masks that are no longer needed after processing can be removed by performing a dry etching process such as ashing using oxygen plasma (hereinafter sometimes referred to as oxygen plasma treatment), a wet etching process, a dry etching process followed by a wet etching process, or a wet etching process followed by a dry etching process.

さらに、レジストマスクの下に絶縁層又は導電層からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２ｆ上にハードマスクとなる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、所望の形状となるようハードマスクをエッチングする。例えば、ハードマスクとしてタングステンを用いてもよい。導電膜２４２ｆ等のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。絶縁層２７５等のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、或いは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。 Furthermore, a hard mask made of an insulating layer or a conductive layer may be used under the resist mask. When using a hard mask, an insulating or conductive film that serves as the hard mask is formed on the conductive film 242f, a resist mask is formed thereon, and the hard mask is etched to the desired shape. For example, tungsten may be used as the hard mask. Etching of the conductive film 242f, etc. may be performed after removing the resist mask, or may be performed while leaving the resist mask in place. In the latter case, the resist mask may be lost during etching. The hard mask may be removed by etching after etching the insulating layer 275, etc. On the other hand, if the material of the hard mask does not affect subsequent processes or can be used in subsequent processes, it is not necessarily necessary to remove the hard mask.

また、被加工物とレジストマスクの間に、ＳＯＣ（Ｓｐｉｎ　Ｏｎ　Ｃａｒｂｏｎ）膜、及びＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜を成膜する構成にしてもよい。ＳＯＣ膜及びＳＯＧ膜をマスクとして用いることで、レジストマスクとの密着性を向上させ、マスクパターンの耐久性を向上させることができる。例えば、被加工物の上に、ＳＯＣ膜、ＳＯＧ膜、レジストマスクの順に成膜してリソグラフィ法を行うことができる。 Alternatively, an SOC (Spin On Carbon) film and an SOG (Spin On Glass) film may be formed between the workpiece and the resist mask. Using the SOC and SOG films as masks improves adhesion with the resist mask and increases the durability of the mask pattern. For example, lithography can be performed by forming an SOC film, an SOG film, and a resist mask in that order on the workpiece.

ドライエッチング処理用のエッチングガスとしては、ハロゲンを含むエッチングガスを用いることができ、具体的には、フッ素、塩素、及び臭素のうち、一又は複数を含むエッチングガスを用いることができる。例えば、エッチングガスとして、Ｃ_４Ｆ_６ガス、Ｃ_５Ｆ_６ガス、Ｃ_４Ｆ_８ガス、ＣＦ_４ガス、ＳＦ_６ガス、ＣＨＦ_３ガス、ＣＨ_２Ｆ_２ガス、Ｃｌ_２ガス、ＢＣｌ_３ガス、ＳｉＣｌ_４ガス、又はＢＢｒ_３ガス等を単独又は２以上のガスを混合して用いることができる。また、上記のエッチングガスに酸素ガス、炭酸ガス、窒素ガス、ヘリウムガス、アルゴンガス、水素ガス、又は炭化水素ガス等を適宜添加することができる。また、ドライエッチング処理の被処理物によっては、ハロゲンガスを含まず、炭化水素ガス又は水素ガスを含むガスを、エッチングガスとして用いることができる。エッチングガスに用いる炭化水素としては、メタン（ＣＨ_４）、エタン（Ｃ_２Ｈ_６）、プロパン（Ｃ_３Ｈ_８）、ブタン（Ｃ_４Ｈ_１０）、エチレン（Ｃ_２Ｈ_４）、プロピレン（Ｃ_３Ｈ_６）、アセチレン（Ｃ_２Ｈ_２）、及びプロピン（Ｃ_３Ｈ_４）の一又は複数を用いることができる。エッチング条件は、エッチングする対象に合わせて適宜設定することができる。 The etching gas for the dry etching process can be an etching gas containing a halogen, specifically, an etching gas containing one or more of fluorine, chlorine, and bromine. For example, the etching gas can be _C4F6 gas, _C5F6 gas, _C4F8 gas, _CF4 gas, _SF6 _gas , _CHF3 gas, _CH2F2 gas, _Cl2 _gas , _BCl3 gas, _SiCl4 gas, or _BBr3 gas, either singly or in combination. Furthermore, oxygen gas, carbon _dioxide gas, nitrogen gas, _helium gas, argon gas, hydrogen gas, or hydrocarbon gas can be appropriately added to the above etching gas. Depending on the workpiece to be treated in the dry etching process, a gas containing a hydrocarbon gas or hydrogen gas without a halogen gas can be used as the etching gas. The hydrocarbon used in the etching gas may be _one or more of methane ( _CH4 ) _, _ethane ( _C2H6 ), propane ( _C3H8 ), butane ( _C4H10 ), ethylene ₍ _C2H4 ), propylene ( _C3H6 ), acetylene ( _C2H2 ), and propyne ( _C3H4 ₎ . _The etching conditions may be appropriately set depending on _the target to be etched.

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成としてもよい。又は平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成としてもよい。また、平行平板型電極に複数の異なる高周波電圧を印加する構成としてもよい。このようなＣＣＰエッチング装置を、二周波励起容量結合型プラズマ（ＤＦ−ＣＣＰ：Ｄｕａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置と呼ぶ。ＤＦ−ＣＣＰエッチング装置では、平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成としてもよい。又は平行平板型電極の一方の電極に複数の異なる高周波電圧を印加する構成としてもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置等を用いることができる。エッチング装置は、エッチングする対象に合わせて適宜設定することができる。なお、上記のドライエッチング装置で、基板側の電極に高周波電圧を印加して、自己バイアス電位を生じさせることで、反応性イオンエッチングを行うことができる。反応性イオンエッチングでは、プラズマ中のイオン種を加速させて被加工物に衝突させることでエッチングを行うため、異方性の高いエッチング処理を行うことができる。 A capacitively coupled plasma (CCP) etching apparatus with parallel-plate electrodes can be used as the dry etching apparatus. A capacitively coupled plasma etching apparatus with parallel-plate electrodes may be configured to apply a high-frequency voltage to one of the parallel-plate electrodes. Alternatively, a high-frequency voltage of the same frequency may be applied to each of the parallel-plate electrodes. It may also be configured to apply multiple different high-frequency voltages to the parallel-plate electrodes. Such a CCP etching apparatus is called a dual-frequency capacitively coupled plasma (DF-CCP) etching apparatus. A DF-CCP etching apparatus may be configured to apply high-frequency voltages of different frequencies to each of the parallel-plate electrodes. Alternatively, it may be configured to apply multiple different high-frequency voltages to one of the parallel-plate electrodes. Alternatively, a dry etching apparatus with a high-density plasma source can be used. Examples of dry etching apparatus with a high-density plasma source include an inductively coupled plasma (ICP) etching apparatus. The etching apparatus can be configured appropriately depending on the object to be etched. In the dry etching apparatus described above, reactive ion etching can be performed by applying a high-frequency voltage to the electrode on the substrate side to generate a self-bias potential. Reactive ion etching involves accelerating ion species in the plasma and causing them to collide with the workpiece, resulting in highly anisotropic etching.

続いて、図１０Ａ乃至図１０Ｄに示すように、絶縁層２２４、半導体層２３０、及び導電層２４２を覆って、絶縁層２７５を成膜し、さらに絶縁層２７５上に絶縁層２８０を成膜する。なお、絶縁層２８０の成膜後にＣＭＰ処理を行い、絶縁層２８０の上面を平坦化させることが好ましい。 Next, as shown in Figures 10A to 10D, an insulating layer 275 is formed to cover the insulating layer 224, the semiconductor layer 230, and the conductive layer 242, and an insulating layer 280 is then formed on the insulating layer 275. Note that after forming the insulating layer 280, it is preferable to perform CMP treatment to planarize the upper surface of the insulating layer 280.

以上、図８Ａ乃至図１０Ｄに示す工程により、酸化インジウムを有する半導体層２３０と、半導体層２３０の上面と接する領域を有する導電層２４２と、導電層２４２の上面と接する領域を有する絶縁層２７５と、が形成される。導電層２４２は、インジウムと、第１の金属元素と、を含む酸化物を有するように形成される。また、導電層２４２は、該酸化物を含む層（酸化物層）１層の構成となるように形成される。 Through the steps shown in Figures 8A to 10D, a semiconductor layer 230 containing indium oxide, a conductive layer 242 having a region in contact with the top surface of the semiconductor layer 230, and an insulating layer 275 having a region in contact with the top surface of the conductive layer 242 are formed. The conductive layer 242 is formed to contain an oxide containing indium and the first metal element. Furthermore, the conductive layer 242 is formed to have a single layer containing the oxide (oxide layer).

続いて、図１１Ａ乃至図１１Ｄに示すように、リソグラフィ法を用いて、絶縁層２８０及び絶縁層２７５を加工して、導電層２４２及び絶縁層２２２に達する開口部２８９を形成する。開口部２８９は、半導体層２３０と重なる領域、及び導電層２０５と重なる領域を有する。 Next, as shown in Figures 11A to 11D, the insulating layer 280 and the insulating layer 275 are processed using lithography to form an opening 289 that reaches the conductive layer 242 and the insulating layer 222. The opening 289 has a region that overlaps with the semiconductor layer 230 and a region that overlaps with the conductive layer 205.

開口部２８９の形成後、開口部２８９の形成に用いたマスクパターンと同一のマスクパターンを用いて導電層２４２を加工することにより、導電層２４２ａ及び導電層２４２ｂを形成する。具体的には、導電層２４２の開口部２８９と重なる領域を除去することにより、導電層２４２ａ及び導電層２４２ｂを形成する。導電層２４２ａ及び導電層２４２ｂは、開口部２８９を挟んで対向する。ここで、導電層２４２を上述の酸化物層１層の構成とすることで、例えば導電層２４２を２層以上の積層構造とする場合より、半導体装置の作製工程数を削減でき、半導体装置の生産性を高くできる。例えば、導電層２４２の加工を、開口部２８９の形成と同一の条件で行うことができる。 After the opening 289 is formed, the conductive layer 242 is processed using the same mask pattern as that used to form the opening 289, thereby forming the conductive layer 242a and the conductive layer 242b. Specifically, the conductive layer 242a and the conductive layer 242b are formed by removing the region of the conductive layer 242 that overlaps with the opening 289. The conductive layer 242a and the conductive layer 242b face each other across the opening 289. By forming the conductive layer 242 from the single oxide layer described above, the number of manufacturing steps for the semiconductor device can be reduced compared to, for example, when the conductive layer 242 has a stacked structure of two or more layers, thereby increasing the productivity of the semiconductor device. For example, the conductive layer 242 can be processed under the same conditions as those for forming the opening 289.

導電層２４２は、半導体層２３０に含まれる元素を有する。このため、導電層２４２と、半導体層２３０と、のエッチング選択比を高くすることは難しい。よって、導電層２４２の膜厚が、半導体層２３０の膜厚に対して厚いと、導電層２４２の加工を行うことにより、半導体層２３０が分断される場合がある。したがって、導電層２４２の膜厚は、半導体層２３０の膜厚に対して薄くすることが好ましい。具体的には、導電層２４２の膜厚は、少なくとも半導体層２３０の膜厚より薄くなるようにし、好ましくは半導体層２３０の膜厚の１／２以下、より好ましくは１／３以下、さらに好ましくは１／５以下となるようにする。これにより、導電層２４２ａ及び導電層２４２ｂの形成により半導体層２３０が分断されることを防ぐことができる。したがって、歩留まりが高い方法で半導体装置を作製できる。なお、半導体層２３０と、導電層２４２と、のエッチング選択比が低いことから、図１１Ｂに示すように、半導体層２３０の開口部２８９と重なる位置に凹部２８７が形成される。 The conductive layer 242 contains elements contained in the semiconductor layer 230. Therefore, it is difficult to increase the etching selectivity between the conductive layer 242 and the semiconductor layer 230. Therefore, if the thickness of the conductive layer 242 is thicker than the thickness of the semiconductor layer 230, processing the conductive layer 242 may cause the semiconductor layer 230 to be divided. Therefore, it is preferable to make the thickness of the conductive layer 242 thinner than the thickness of the semiconductor layer 230. Specifically, the thickness of the conductive layer 242 is set to be at least thinner than the thickness of the semiconductor layer 230, preferably 1/2 or less, more preferably 1/3 or less, and even more preferably 1/5 or less of the thickness of the semiconductor layer 230. This prevents the semiconductor layer 230 from being divided by the formation of the conductive layer 242a and the conductive layer 242b. Therefore, a semiconductor device can be manufactured using a method with a high yield. Since the etching selectivity between the semiconductor layer 230 and the conductive layer 242 is low, a recess 287 is formed in the semiconductor layer 230 at a position overlapping the opening 289, as shown in FIG. 11B.

リソグラフィ法は、上記の方法を適宜用いることができる。開口部２８９を微細に加工するには、ＥＵＶ光等の短波長の光、又は電子ビームを用いたリソグラフィ法を用いることが好ましい。 The above-mentioned lithography methods can be used as appropriate. To finely process the opening 289, it is preferable to use a lithography method using short-wavelength light such as EUV light or an electron beam.

続いて、図１２Ａ乃至図１２Ｄに示すように、絶縁層２８０、及び半導体層２３０を覆って、絶縁層２５０となる絶縁膜２５０ｆを成膜する。 Next, as shown in Figures 12A to 12D, an insulating film 250f, which will become the insulating layer 250, is deposited to cover the insulating layer 280 and the semiconductor layer 230.

次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。 Next, it is preferable to perform microwave treatment in an atmosphere containing oxygen. Here, microwave treatment refers to treatment using, for example, a device with a power source that generates high-density plasma using microwaves. Furthermore, in this specification, microwaves refer to electromagnetic waves with a frequency of 300 MHz or more and 300 GHz or less.

マイクロ波処理では、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下が好ましく、２．４ＧＨｚ以上２．５ＧＨｚ以下がより好ましく、例えば、２．４５ＧＨｚにできる。高密度プラズマを用いることより、高密度の酸素ラジカルを生成できる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下が好ましく、２０００Ｗ以上５０００Ｗ以下が好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく膜中に導くことができる。 For microwave processing, it is preferable to use a microwave processing device having a power supply that generates high-density plasma using microwaves. Here, the frequency of the microwave processing device is preferably 300 MHz to 300 GHz, more preferably 2.4 GHz to 2.5 GHz, and can be, for example, 2.45 GHz. By using high-density plasma, high-density oxygen radicals can be generated. Furthermore, the power of the power supply that applies microwaves in the microwave processing device is preferably 1000 W to 10,000 W, and preferably 2000 W to 5,000 W. Furthermore, the microwave processing device may have a power supply that applies RF to the substrate side. Furthermore, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently introduced into the film.

マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。また、処理温度は、室温（２５℃）以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。 Microwave treatment is preferably carried out under reduced pressure, with the pressure preferably being 10 Pa or higher and 1000 Pa or lower, and more preferably being 300 Pa or higher and 700 Pa or lower. The treatment temperature is preferably room temperature (25°C) or higher and 750°C or lower, more preferably being 300°C or higher and 500°C or lower, and even more preferably being 400°C or higher and 450°C or lower.

また、マイクロ波処理又はプラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。 Furthermore, after microwave treatment or plasma treatment, a heat treatment may be performed consecutively without exposure to the outside air. The temperature of the heat treatment is, for example, preferably 100°C or higher and 750°C or lower, more preferably 300°C or higher and 500°C or lower, and even more preferably 400°C or higher and 450°C or lower.

マイクロ波処理は、例えば、酸素ガスとアルゴンガスを用いて行うことができる。ここで、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））は、０％より大きく、１００％以下とすることが好ましく、０％より大きく、５０％以下とすることがより好ましく、１０％以上４０％以下とすることがより好ましく、１０％以上３０％以下とすることがさらに好ましい。 The microwave treatment can be performed using, for example, oxygen gas and argon gas, where the oxygen flow ratio ( _O2 /( _O2 +Ar)) is preferably greater than 0% and less than 100%, more preferably greater than 0% and less than 50%, more preferably 10% to 40%, and even more preferably 10% to 30%.

絶縁膜２５０ｆを積層構造にする場合は、上記マイクロ波処理を、絶縁膜２５０ｆを成膜した後に行うとは限らない。例えば、絶縁膜２５０ｆとして２層以上積層する場合、後の工程で形成する導電層２６０に接する層を成膜する前に、上記マイクロ波処理を行ってもよいし、半導体層２３０に接する層を成膜した後に、上記マイクロ波処理を行ってもよいし、これらの間に設ける層を成膜した後に、上記マイクロ波処理を行ってもよい。また、マイクロ波処理は、複数回（少なくとも２回以上）の処理としてもよい。 When the insulating film 250f has a stacked structure, the microwave treatment does not necessarily have to be performed after the insulating film 250f is formed. For example, when two or more layers are stacked as the insulating film 250f, the microwave treatment may be performed before forming a layer that will be in contact with the conductive layer 260 to be formed in a later step, or after forming a layer that will be in contact with the semiconductor layer 230, or after forming a layer that will be provided between these. Furthermore, the microwave treatment may be performed multiple times (at least two or more times).

続いて、図１２Ａ乃至図１２Ｄに示すように、絶縁膜２５０ｆ上に、後に導電層２６０となる導電膜２６０ｆを成膜する。本実施の形態では、導電膜２６０ｆとして、ＡＬＤ法を用いて成膜した窒化チタン膜と、該窒化チタン膜上にＣＶＤ法を用いて成膜したタングステン膜との積層膜を形成する。 Subsequently, as shown in Figures 12A to 12D, a conductive film 260f, which will later become the conductive layer 260, is formed on the insulating film 250f. In this embodiment, the conductive film 260f is a laminated film made of a titanium nitride film formed using the ALD method and a tungsten film formed on the titanium nitride film using the CVD method.

続いて、ＣＭＰ処理によって、絶縁膜２５０ｆ及び導電膜２６０ｆを、絶縁層２８０が露出するまで研磨する。つまり、絶縁膜２５０ｆ及び導電膜２６０ｆの、開口部２８９から露出した部分を除去する。これにより、図１３Ａ乃至図１３Ｄに示すように、開口部２８９の内部に位置する領域を有するように、絶縁層２５０及び導電層２６０を形成することができる。以上により、トランジスタ２００が作製される。 Subsequently, the insulating film 250f and the conductive film 260f are polished by CMP until the insulating layer 280 is exposed. That is, the portions of the insulating film 250f and the conductive film 260f exposed from the opening 289 are removed. As a result, the insulating layer 250 and the conductive layer 260 can be formed to have regions located inside the opening 289, as shown in Figures 13A to 13D. In this way, the transistor 200 is fabricated.

続いて、図１４Ａ乃至図１４Ｄに示すように、絶縁層２５０上、導電層２６０上、及び絶縁層２８０上に絶縁層２８２を成膜し、絶縁層２８２上に絶縁層２８３を成膜し、絶縁層２８３上に絶縁層２８５を成膜する。本実施の形態では、絶縁層２８２として、スパッタリング法を用いて酸化アルミニウム膜を成膜し、絶縁層２８３として、スパッタリング法を用いて窒化シリコン膜を成膜し、絶縁層２８５として、スパッタリング法を用いて酸化シリコン膜を成膜する。 Subsequently, as shown in Figures 14A to 14D, an insulating layer 282 is formed on the insulating layer 250, the conductive layer 260, and the insulating layer 280, an insulating layer 283 is formed on the insulating layer 282, and an insulating layer 285 is formed on the insulating layer 283. In this embodiment, an aluminum oxide film is formed by sputtering as the insulating layer 282, a silicon nitride film is formed by sputtering as the insulating layer 283, and a silicon oxide film is formed by sputtering as the insulating layer 285.

続いて、絶縁層２８５、絶縁層２８３、絶縁層２８２、絶縁層２８０、及び絶縁層２７５を加工する。これにより、図１５Ａ乃至図１５Ｄに示すように、絶縁層２８５、絶縁層２８３、絶縁層２８２、絶縁層２８０、及び絶縁層２７５に、開口部２４３ａ及び開口部２４３ｂを形成する。開口部２４３ａ、及び開口部２４３ｂは、半導体層２３０と重なる領域を有し、開口部２８９を挟んで対向するように形成される。開口部２４３ａ及び開口部２４３ｂの形成は、リソグラフィ法を用いて行うことができる。開口部２４３ａ及び開口部２４３ｂの形成では、ドライエッチング法を用いて被加工物の加工を行うことが好ましい。ドライエッチング法は、異方性エッチングが可能なため、アスペクト比が高い開口部を形成するのに好適である。異方性エッチングを行う場合、例えば反応性イオンエッチングを行うことが好ましい。 Next, insulating layers 285, 283, 282, 280, and 275 are processed. As a result, as shown in FIGS. 15A to 15D, openings 243a and 243b are formed in insulating layers 285, 283, 282, 280, and 275. Openings 243a and 243b overlap with semiconductor layer 230 and are formed to face each other across opening 289. Lithography can be used to form openings 243a and 243b. Dry etching is preferably used to process the workpiece when forming openings 243a and 243b. Dry etching is capable of anisotropic etching and is therefore suitable for forming openings with a high aspect ratio. When performing anisotropic etching, reactive ion etching, for example, is preferably used.

導電層２４２ａ及び導電層２４２ｂは、膜厚が半導体層２３０の膜厚に対して薄くなるように形成される。よって、本発明の一態様では、開口部２４３ａ及び開口部２４３ｂの形成の際、導電層２４２ａの一部、及び導電層２４２ｂの一部が除去され、開口部２４３ａ及び開口部２４３ｂが半導体層２３０に達する。この場合、開口部２４３ａは導電層２４２ａにも形成され、開口部２４３ｂは導電層２４２ｂにも形成される。 The conductive layers 242a and 242b are formed so that their thicknesses are thinner than the thickness of the semiconductor layer 230. Therefore, in one embodiment of the present invention, when the openings 243a and 243b are formed, part of the conductive layer 242a and part of the conductive layer 242b are removed, so that the openings 243a and 243b reach the semiconductor layer 230. In this case, the opening 243a is also formed in the conductive layer 242a, and the opening 243b is also formed in the conductive layer 242b.

本発明の一態様の半導体装置において、半導体層２３０と、導電層２４２ａ及び導電層２４２ｂと、のエッチング選択比を高くすることは難しい。よって、半導体層２３０に、開口部２４３ａと重なる凹部２４４ａ、及び開口部２４３ｂと重なる凹部２４４ｂが形成される場合がある。 In a semiconductor device of one embodiment of the present invention, it is difficult to increase the etching selectivity between the semiconductor layer 230 and the conductive layers 242a and 242b. Therefore, a recess 244a overlapping with the opening 243a and a recess 244b overlapping with the opening 243b may be formed in the semiconductor layer 230.

続いて、図１６Ａ乃至図１６Ｄに示すように、開口部２４３ａの内部に位置する領域、及び開口部２４３ｂの内部に位置する領域を有するように、導電層２４５ａ及び導電層２４５ｂとなる導電膜２４５ｆを成膜する。導電膜２４５ｆは、半導体層２３０と接する領域を有するように形成される。本実施の形態では、導電膜２４５ｆとして、スパッタリング法、ＣＶＤ法、又はＡＬＤ法を用いて、第２の金属元素を含む膜を成膜する。第２の金属元素として、チタン、錫、ジルコニウム等が挙げられる。 Subsequently, as shown in Figures 16A to 16D, a conductive film 245f that will become conductive layers 245a and 245b is formed so as to have a region located inside opening 243a and a region located inside opening 243b. The conductive film 245f is formed so as to have a region in contact with the semiconductor layer 230. In this embodiment, a film containing a second metal element is formed as the conductive film 245f by sputtering, CVD, or ALD. Examples of the second metal element include titanium, tin, and zirconium.

導電膜２４５ｆの成膜後、開口部２４３ａ、及び開口部２４３ｂを埋めるように、導電層２４６ａ及び導電層２４６ｂとなる導電膜２４６ｆを成膜する。導電膜２４６ｆは、電気伝導率が導電膜２４５ｆより高くなるような材料を用いて成膜する。本実施の形態では、導電膜２４６ｆとして、スパッタリング法、ＣＶＤ法、又はＡＬＤ法を用いて、タングステン膜、銅膜、アルミニウム膜、又はモリブデン膜を成膜する。 After the conductive film 245f is formed, a conductive film 246f that will become the conductive layer 246a and the conductive layer 246b is formed so as to fill the openings 243a and 243b. The conductive film 246f is formed using a material that has higher electrical conductivity than the conductive film 245f. In this embodiment, a tungsten film, a copper film, an aluminum film, or a molybdenum film is formed as the conductive film 246f by sputtering, CVD, or ALD.

続いて、ＣＭＰ処理を行うことで、導電膜２４６ｆの一部、及び導電膜２４５ｆの一部を除去し、絶縁層２８５の上面を露出させる。その結果、開口部２４３ａの内部、及び開口部２４３ｂの内部に導電膜２４５ｆ、及び導電膜２４６ｆが残存することで、図１７Ａ乃至図１７Ｄに示すように、開口部２４３ａの内部に位置する領域を有する導電層２４５ａ、開口部２４３ｂの内部に位置する領域を有する導電層２４５ｂ、開口部２４３ａの内部に位置する領域を有する導電層２４６ａ、及び開口部２４３ｂの内部に位置する領域を有する導電層２４６ｂが形成される。以上により、開口部２４３ａの内部に位置する第１のプラグ、及び開口部２４３ｂの内部に位置する第２のプラグが形成される。なお、上述のＣＭＰ処理により、絶縁層２８５の上面の一部が除去される場合がある。 Subsequently, CMP processing is performed to remove part of conductive film 246f and part of conductive film 245f, exposing the upper surface of insulating layer 285. As a result, conductive film 245f and conductive film 246f remain inside opening 243a and opening 243b, respectively. As a result, as shown in Figures 17A to 17D, conductive layer 245a having a region located inside opening 243a, conductive layer 245b having a region located inside opening 243b, conductive layer 246a having a region located inside opening 243a, and conductive layer 246b having a region located inside opening 243b are formed. As a result, a first plug located inside opening 243a and a second plug located inside opening 243b are formed. Note that the above-mentioned CMP processing may remove part of the upper surface of insulating layer 285.

導電層２４５ａ、及び導電層２４５ｂは、半導体層２３０と接する領域を有するように形成される。前述のように、半導体層２３０には、凹部２４４ａ、及び凹部２４４ｂが形成される場合がある。この場合、導電層２４５ａは、半導体層２３０の上面、具体的には凹部２４４ａにおける上面と接する領域の他、凹部２４４ａにおける側面と接する領域を有するように形成できる。同様に、導電層２４５ｂは、半導体層２３０の上面、具体的には凹部２４４ｂにおける上面と接する領域の他、凹部２４４ｂにおける側面と接する領域を有するように形成できる。以上により、半導体層２３０に凹部２４４ａが形成されない場合より、半導体層２３０と導電層２４５ａの接触面積を大きくできる。同様に、半導体層２３０に凹部２４４ｂが形成されない場合より、半導体層２３０と導電層２４５ｂの接触面積を大きくできる。 Conductive layer 245a and conductive layer 245b are formed to have regions in contact with semiconductor layer 230. As described above, recesses 244a and 244b may be formed in semiconductor layer 230. In this case, conductive layer 245a can be formed to have a region in contact with the upper surface of semiconductor layer 230, specifically the upper surface of recess 244a, as well as a region in contact with the side surface of recess 244a. Similarly, conductive layer 245b can be formed to have a region in contact with the upper surface of semiconductor layer 230, specifically the upper surface of recess 244b, as well as a region in contact with the side surface of recess 244b. As a result, the contact area between semiconductor layer 230 and conductive layer 245a can be larger than when recess 244a is not formed in semiconductor layer 230. Similarly, the contact area between semiconductor layer 230 and conductive layer 245b can be larger than when recess 244b is not formed in semiconductor layer 230.

導電層２４６ａは、開口部２４３ａを埋めるように、導電層２４５ａ上に形成される。同様に、導電層２４６ｂは、開口部２４３ｂを埋めるように、導電層２４５ｂ上に形成される。導電層２４６ａは、電気伝導率が導電層２４５ａより高くなるように形成される。同様に、導電層２４６ｂは、電気伝導率が導電層２４５ｂより高くなるように形成される。 Conductive layer 246a is formed on conductive layer 245a so as to fill opening 243a. Similarly, conductive layer 246b is formed on conductive layer 245b so as to fill opening 243b. Conductive layer 246a is formed so as to have a higher electrical conductivity than conductive layer 245a. Similarly, conductive layer 246b is formed so as to have a higher electrical conductivity than conductive layer 245b.

続いて、加熱処理を行う。これにより、導電層２４５ａに含まれる材料、及び導電層２４５ｂに含まれる材料が、半導体層２３０に拡散される。よって、導電層２４５ａに含まれる材料、及び導電層２４５ｂに含まれる材料を、不純物元素として半導体層２３０に供給し、半導体層２３０に含まれる元素の一部を該不純物元素に置き換えることができる。例えば、半導体層２３０として酸化インジウム膜を形成する場合、一部のインジウムを不純物元素に置き換えることができる。以上により、導電層２４５ａに含まれる元素を含む低抵抗領域２３０ｎａと、導電層２４５ｂに含まれる元素を含む低抵抗領域２３０ｎｂと、が形成される。例えば、半導体層２３０として酸化インジウム膜を形成する場合、インジウムと価数が異なる元素を導電層２４５ａ及び導電層２４５ｂに含めることにより、それぞれ低抵抗領域２３０ｎａ及び低抵抗領域２３０ｎｂが形成される。 Subsequently, heat treatment is performed. As a result, the material contained in the conductive layer 245a and the material contained in the conductive layer 245b are diffused into the semiconductor layer 230. Therefore, the material contained in the conductive layer 245a and the material contained in the conductive layer 245b are supplied to the semiconductor layer 230 as impurity elements, and some of the elements contained in the semiconductor layer 230 can be replaced with the impurity elements. For example, when an indium oxide film is formed as the semiconductor layer 230, some of the indium can be replaced with the impurity element. As a result, a low-resistance region 230na containing an element contained in the conductive layer 245a and a low-resistance region 230nb containing an element contained in the conductive layer 245b are formed. For example, when an indium oxide film is formed as the semiconductor layer 230, an element having a different valence from indium is added to the conductive layer 245a and the conductive layer 245b, thereby forming the low-resistance region 230na and the low-resistance region 230nb, respectively.

低抵抗領域２３０ｎａは、導電層２４５ａと重なる領域を有するように形成される。同様に、低抵抗領域２３０ｎｂは、導電層２４５ｂと重なる領域を有するように形成される。なお、低抵抗領域２３０ｎａに含まれる上記不純物元素は、導電層２４２ａにも供給できる。同様に、低抵抗領域２３０ｎｂに含まれる上記不純物元素は、導電層２４２ｂにも供給できる。 The low-resistance region 230na is formed to have a region that overlaps with the conductive layer 245a. Similarly, the low-resistance region 230nb is formed to have a region that overlaps with the conductive layer 245b. Note that the above impurity elements contained in the low-resistance region 230na can also be supplied to the conductive layer 242a. Similarly, the above impurity elements contained in the low-resistance region 230nb can also be supplied to the conductive layer 242b.

加熱処理の温度は、２００℃以上８００℃以下が好ましく、３００℃以上６００℃以下がより好ましい。なお、加熱処理を行わなくても導電層２４５ａに含まれる元素、及び導電層２４５ｂに含まれる元素を半導体層２３０に供給できる場合は、加熱処理を行わなくてもよい。例えば、上述の導電膜２４５ｆの成膜温度、及び導電膜２４６ｆの成膜温度の一方又は双方が、上述の加熱処理の温度である場合は、加熱処理を行わなくてもよい。 The temperature of the heat treatment is preferably 200°C or higher and 800°C or lower, more preferably 300°C or higher and 600°C or lower. Note that if the elements contained in the conductive layer 245a and the elements contained in the conductive layer 245b can be supplied to the semiconductor layer 230 without heat treatment, the heat treatment does not have to be performed. For example, if one or both of the deposition temperatures of the conductive film 245f and the conductive film 246f are the temperatures of the heat treatment described above, the heat treatment does not have to be performed.

前述のように、半導体層２３０に凹部２４４ａ、及び凹部２４４ｂが形成されることにより、凹部２４４ａ、及び凹部２４４ｂが形成されない場合より、半導体層２３０と導電層２４５ａの接触面積、及び半導体層２３０と導電層２４５ｂの接触面積を大きくできる。これにより、低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂを形成しやすくできる。例えば、低抵抗領域２３０ｎａ、及び低抵抗領域２３０ｎｂの体積を大きくできる。以上により、動作速度が速い半導体装置を作製できる。 As described above, by forming recesses 244a and 244b in semiconductor layer 230, the contact area between semiconductor layer 230 and conductive layer 245a and the contact area between semiconductor layer 230 and conductive layer 245b can be increased compared to when recesses 244a and 244b are not formed. This makes it easier to form low-resistance region 230na and low-resistance region 230nb. For example, the volume of low-resistance region 230na and low-resistance region 230nb can be increased. As a result, a semiconductor device with high operating speed can be manufactured.

以上により、図１Ａ乃至図２Ｂに示す半導体装置を作製できる。 By the above steps, the semiconductor device shown in Figures 1A to 2B can be manufactured.

図７Ａ及び図７Ｂに示す半導体装置を作製する場合、まず、図８Ａ乃至図１０Ｄに示す工程を行った後、図１１Ａ乃至図１１Ｄに示すように、絶縁層２８０、及び絶縁層２７５に開口部２８９を形成する。なお、導電層２４２の加工は行わない。続いて、絶縁層２８０、及び導電層２４２を覆って、絶縁層２５５を成膜する。続いて、絶縁層２５５に、開口部２８９と重なる開口部２９０を例えばリソグラフィ法を用いて形成する。続いて、導電層２４２の開口部２９０と重なる領域を除去することにより、導電層２４２ａ及び導電層２４２ｂを形成する。その後、図１２Ａ乃至図１７Ｄに示す工程を行う。以上により、図７Ａ及び図７Ｂに示す半導体装置を作製できる。 When manufacturing the semiconductor device shown in Figures 7A and 7B, first, the steps shown in Figures 8A to 10D are performed, and then, as shown in Figures 11A to 11D, openings 289 are formed in insulating layer 280 and insulating layer 275. Note that conductive layer 242 is not processed. Next, insulating layer 255 is formed to cover insulating layer 280 and conductive layer 242. Next, openings 290 overlapping openings 289 are formed in insulating layer 255 using, for example, lithography. Next, conductive layers 242a and 242b are formed by removing the regions of conductive layer 242 that overlap openings 290. Then, the steps shown in Figures 12A to 17D are performed. In this manner, the semiconductor device shown in Figures 7A and 7B can be manufactured.

本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。 This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置が有するトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。 (Embodiment 2)
In this embodiment, an indium oxide film that can be used for a semiconductor layer of a transistor included in a semiconductor device of one embodiment of the present invention will be described.

なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。 Note that in this specification and the like, indium oxide having at least a crystalline portion or crystalline region in the film is referred to as crystalline indium oxide (crystal IO) or crystalline indium oxide (crystalline IO). For example, examples of crystalline IO or crystalline IO include single-crystalline indium oxide, polycrystalline indium oxide, and microcrystalline indium oxide.

酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。 Indium oxide is a semiconductor material with completely different physical properties from oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.

酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図１８Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯ_Ｘ）、図１８ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。 The carrier concentration dependence of the Hall mobility of indium oxide, silicon, and IGZO will be described below. Fig. 18A is a schematic diagram showing the carrier concentration dependence of the Hall mobility for silicon (Si) and indium oxide (InO _x ), and Fig. 18B is a schematic diagram showing the carrier concentration dependence of the Hall mobility for IGZO.

まず、ＩＧＺＯは、図１８Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図１８Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献３参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図１８Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図１８Ａに示す特性と異なる場合がある。 First, IGZO tends to exhibit higher hole mobility as the carrier concentration increases, as indicated by the arrows in Figure 18B. On the other hand, indium oxide tends to exhibit higher hole mobility as the carrier concentration decreases, as indicated by the arrows in Figure 18A (see Non-Patent Document 3). This trend is similar to that of silicon; the lower the dopant (impurity) concentration in the material, the less impurity scattering there is and the higher the hole mobility. In other words, the higher the purity and intrinsic indium oxide, the higher the hole mobility. From these results, it can be said that indium oxide, unlike IGZO, is a material with physical properties closer to silicon. Note that the characteristics of indium oxide shown in Figure 18A are assumed to be single crystal. Therefore, when indium oxide is non-single crystal (e.g., polycrystalline), the characteristics may differ from those shown in Figure 18A.

図１８Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０^１５ｃｍ^−３を含む範囲であり、例えば１×１０^１４ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ^２／（Ｖ・ｓ）程度にまで高められることが期待できる。 18A , the low carrier concentration range R1 has extremely high hole mobility, and can therefore be considered a carrier concentration range suitable for, for example, a transistor channel formation region. For example, in the case of indium oxide, range R1 is a range including a carrier concentration value of 1×10 ¹⁵ cm ⁻³ , for example, a range of 1×10 ¹⁴ cm ⁻³ or more and 1×10 ¹⁸ cm ⁻³ or less. By sufficiently reducing the carrier concentration, it is expected that the hole mobility value can be increased to approximately 270 cm ² /(V·s).

なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。 In addition, in indium oxide, the region where the carrier concentration is in range R1 can contain elements that lower the carrier concentration. Examples of elements that lower the carrier concentration include magnesium, calcium, zinc, cadmium, and copper. By substituting these elements for indium, the carrier concentration can be lowered. Examples of elements that lower the carrier concentration include nitrogen, phosphorus, arsenic, and antimony. For example, by substituting nitrogen, phosphorus, arsenic, or antimony for oxygen, the carrier concentration can be lowered.

一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０^２０ｃｍ^−３を含む範囲であり、例えば１×１０^１９ｃｍ^−３以上、１×１０^２２ｃｍ^−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０^−４Ω・ｃｍ以下にまで低減できることが期待できる。 On the other hand, the range R2 with a high carrier concentration has a low electrical resistance, and can be said to be a range of carrier concentrations suitable for, for example, the source and drain regions of a transistor, a resistor, or a transparent conductive film. Range R2 is a range in which the carrier concentration value includes 1×10 ²⁰ cm ⁻³ , for example, a range of 1×10 ¹⁹ cm ⁻³ or more and 1×10 ²² cm ⁻³ or less. By sufficiently increasing the carrier concentration, it is expected that the resistivity can be reduced to 1×10 ⁻⁴ Ω·cm or less.

なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。なお、キャリア濃度を高める元素の供給方法としては、当該元素を含む膜を形成して拡散させる方法、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。なお、本明細書等において、特に断りがない場合、質量分離の有無は限定されない。例えば、本明細書等において、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼称する。 In addition, in indium oxide, the region where the carrier concentration is in range R2 can contain an element that increases the carrier concentration. For example, it is preferable that the region contains the same element as the source electrode and drain electrode of the transistor. Examples of elements that increase the carrier concentration include titanium, zirconium, hafnium, tantalum, tungsten, molybdenum, tin, silicon, and boron. In particular, it is more preferable to use an element whose oxide has conductive or semiconducting properties. Note that methods for supplying an element that increases the carrier concentration include forming a film containing the element and diffusing it, ion implantation, ion doping, plasma immersion ion implantation, and plasma treatment. Note that unless otherwise specified in this specification, the presence or absence of mass separation is not limited. For example, in this specification, a method of supplying ions after mass separation is referred to as ion implantation, and a method of supplying ions without mass separation is referred to as ion doping.

このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図１８Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。 In this way, indium oxide uses a region with a low carrier concentration as the channel formation region of a transistor, and a region with a high carrier concentration as the source and drain regions of the transistor. In other words, indium oxide can be considered an oxide capable of valence electron control. Note that with IGZO, strain may form in the source and drain regions due to stress from electrodes in contact with the IGZO, resulting in the formation of n-type regions. On the other hand, unlike IGZO, indium oxide allows for valence electron control, so strain does not need to be formed in the film as with IGZO. Minimizing strain in the film is expected to improve reliability. For example, by creating regions with carrier concentrations in range R1 and range R2 shown in Figure 18A within an indium oxide film, a so-called n-i-n junction (a junction between an n-type region, an i-type region, and an n-type region) can be created. Note that valence electron control in silicon-based transistors is generally known. However, valence electron control in indium oxide-based transistors is a novel technological concept that would not normally be conceived.

上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。 By using the above technical concept, the transistor containing indium oxide in this specification has two or more, preferably three or more, more preferably four or more, and most preferably five of the following characteristics (1) to (5): (1) A high on-state current (in other words, high mobility). (2) A low off-state current. (3) Normally-off operation is possible. (4) High reliability. (5) A high cutoff frequency (fT). For example, the transistor containing indium oxide in this specification has high mobility, a low off-state current, and is normally-off operation. This transistor has high mobility and is different from a normally-on transistor.

なお、半導体がｉ型であるとは、フェルミ準位（Ｅｆ）と、真性フェルミ準位（Ｅｉ）とが、同じである（Ｅｆ＝Ｅｉ）と言い換えることができる。図１８Ｂに示すように、ＩＧＺＯにおいては、キャリア濃度が低いほどホール移動度は小さくなる。そのため最終的にＥｆ＝Ｅｉとなった場合には、キャリアがなくなる（言い換えると絶縁物に近い物性となる）ため、トランジスタとして動作しなくなる可能性がある。一方で、酸化インジウムにおいては、図１８Ａに示すように、キャリア濃度が低いほどホール移動度は大きくなり、最終的にＥｆ＝Ｅｉとなった場合には、ホール移動度が最大となる。すなわち、酸化インジウムを有するトランジスタは、Ｅｆ＝Ｅｉとすることで、高い電界効果移動度が可能となる。なお、酸化インジウムを有するトランジスタは、キャリア濃度が低いため、ノーマリーオフとなりやすい。そのため、酸化インジウムを有するトランジスタは、ノーマリーオフであり、且つ高い電界効果移動度を実現することができる。 Note that a semiconductor being i-type can be said to have the same Fermi level (Ef) and intrinsic Fermi level (Ei) (Ef = Ei). As shown in Figure 18B, in IGZO, the lower the carrier concentration, the lower the hole mobility. Therefore, when Ef = Ei is finally achieved, the carriers disappear (in other words, the material becomes similar to an insulator), and the transistor may no longer function. On the other hand, in indium oxide, as shown in Figure 18A, the lower the carrier concentration, the higher the hole mobility. When Ef = Ei is finally achieved, the hole mobility is maximized. In other words, a transistor containing indium oxide can achieve high field-effect mobility by achieving Ef = Ei. Note that a transistor containing indium oxide is likely to be normally-off due to its low carrier concentration. Therefore, a transistor containing indium oxide can be normally-off and achieve high field-effect mobility.

なお、ノーマリーオフとは、ゲートに電位を印加しない、またはゲート−ソース間電圧が０Ｖのときに、トランジスタに電流が流れない状態のことをいう。また、ノーマリーオフは、トランジスタのしきい値電圧（Ｖｔｈ）またはシフト値（Ｖｓｈ）で評価することができる。なお、特段の説明がない限り、Ｖｔｈは定電流法で算出することとする。より具体的には、Ｖｔｈとは、トランジスタのＩｄ−Ｖｇ特性における、ドレイン電流（Ｉｄ）×チャネル長（Ｌ）÷チャネル幅（Ｗ）の値が、１ｎＡ（１×１０^−９Ａ）となるときのゲート電圧（Ｖｇ）とする。また、Ｖｓｈとは、トランジスタのＩｄ−Ｖｇ特性におけるドレイン電流（Ｉｄ）を対数表記した際の最大の傾きの接線とＩｄ＝１ｐＡ（１×１０^−１２Ａ）の直線との交点のゲート電圧（Ｖｇ）、またはトランジスタのＩｄ−Ｖｇ特性におけるＩｄを対数表記した際の傾きが最大となる２点間から外挿した直線とＩｄ＝１ｐＡの直線との交点のＶｇである。例えば、Ｖｔｈ及びＶｓｈのいずれか一方または双方が、ゼロまたは正の値であれば、ノーマリーオフのトランジスタとみなすことができる。 Note that normally-off refers to a state in which no current flows through a transistor when no potential is applied to the gate or when the gate-source voltage is 0 V. Furthermore, normally-off can be evaluated by the threshold voltage (Vth) or shift value (Vsh) of the transistor. Unless otherwise specified, Vth is calculated by a constant current method. More specifically, Vth is defined as the gate voltage (Vg) when the value of drain current (Id) × channel length (L) ÷ channel width (W) in the Id-Vg characteristics of the transistor is 1 nA (1 × 10 ⁻⁹ A). Furthermore, Vsh is the gate voltage (Vg) at the intersection between the tangent to the maximum slope when the drain current (Id) in the Id-Vg characteristics of the transistor is expressed logarithmically and the line of Id = 1 pA (1 × 10 ^-12 A), or the Vg at the intersection between the line extrapolated from between two points where the slope when Id in the Id-Vg characteristics of the transistor is expressed logarithmically and the line of Id = 1 pA. For example, if either one or both of Vth and Vsh are zero or a positive value, the transistor can be considered to be normally off.

また、酸化インジウムを有するトランジスタにおいて、半導体をｉ型にするため、すなわちＥｆ＝Ｅｉを実現するためには、酸化インジウム膜に接する膜構成が重要となる。例えば、酸化インジウムを有するトランジスタにおいて、酸化インジウム膜に接する酸化シリコン膜と、酸化ハフニウム膜と、窒化シリコン膜と、を積層した膜構成が挙げられる。当該膜構成とすることで、Ｅｆ＝Ｅｉであり、且つ信頼性の高い半導体装置とすることができる。 Furthermore, in a transistor containing indium oxide, the film structure in contact with the indium oxide film is important for making the semiconductor i-type, i.e., achieving Ef = Ei. For example, in a transistor containing indium oxide, a film structure in which a silicon oxide film in contact with the indium oxide film, a hafnium oxide film, and a silicon nitride film are stacked is one example. Using this film structure, a highly reliable semiconductor device with Ef = Ei can be obtained.

なお、上記の膜構成において、酸化シリコン膜の代わりに、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜などの酸素を有する膜を用いることもできる。また、上記の膜構成において、窒化シリコン膜の代わりに、窒化酸化シリコン膜、酸化窒化シリコン膜などを用いることもできる。また、窒化シリコン膜よりも酸化インジウム膜側に位置する酸化ハフニウム膜は、水素のゲッタリングサイトとして機能する。 In the above film configuration, instead of the silicon oxide film, a film containing oxygen, such as a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, or a gallium oxide film, can be used. Also, in the above film configuration, instead of the silicon nitride film, a silicon nitride oxide film, a silicon oxynitride film, or the like can be used. Furthermore, the hafnium oxide film, which is located closer to the indium oxide film than the silicon nitride film, functions as a gettering site for hydrogen.

また、上記の膜構成は、酸化インジウム膜側から、酸化インジウム膜へ酸素の供給が可能な膜（例えば、酸化シリコン膜）と、水素のゲッタリングが可能な膜（例えば、酸化ハフニウム膜）と、酸素及び水素の入り込みを抑制する膜（例えば、窒化シリコン膜）と、が積層された構成と捉えることもできる。当該構成とすることで、酸化インジウム膜中の酸素欠損は、酸化シリコン膜中の酸素により補填される。また、酸化インジウム膜中の水素は、加熱処理などにより酸化ハフニウム膜に捕獲される。また、窒化シリコン膜を設けることで、外部から酸素及び水素の入り込みが少ない膜構成となる。すなわち、上記の膜構成とすることで、酸化インジウム膜は、よりｉ型に近づけることが可能となる。したがって、上述の酸化インジウム膜を有するトランジスタは、高い電界効果移動度及び高い信頼性を有する。 Furthermore, the above film configuration can be considered as a stacked structure of a film capable of supplying oxygen to the indium oxide film from the indium oxide film side (e.g., a silicon oxide film), a film capable of gettering hydrogen (e.g., a hafnium oxide film), and a film that suppresses the penetration of oxygen and hydrogen (e.g., a silicon nitride film). With this configuration, oxygen vacancies in the indium oxide film are filled with oxygen in the silicon oxide film. Furthermore, hydrogen in the indium oxide film is captured by the hafnium oxide film by heat treatment or the like. Furthermore, the provision of a silicon nitride film results in a film configuration that reduces the penetration of oxygen and hydrogen from the outside. In other words, with the above film configuration, the indium oxide film can be made closer to i-type. Therefore, a transistor having the above-described indium oxide film has high field-effect mobility and high reliability.

続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。 Next, we will explain indium oxide films used in transistors. It is preferable that the indium oxide film be crystalline (i.e., have crystal grains). Examples of films having crystal grains include single-crystal films, polycrystalline films, and amorphous films containing crystal grains (also called microcrystalline films). In particular, polycrystalline indium oxide films are preferred, and single-crystal films are even more preferred. Single-crystal films do not have grain boundaries. Impurities that impede carrier flow (typically, insulating impurities, insulating oxides, etc.) tend to segregate at grain boundaries. Using a single-crystal film can suppress carrier scattering at grain boundaries, resulting in a transistor with high field-effect mobility. Furthermore, it has the excellent effect of suppressing variations in transistor characteristics due to the grain boundaries.

また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。 Furthermore, polycrystalline films are preferable because they can reduce carrier scattering and exhibit high field-effect mobility compared to microcrystalline or amorphous films. When using a polycrystalline film, it is preferable to use a film with as large a crystal grain size as possible and as few crystal grain boundaries as possible. Note that in a transistor using a polycrystalline film of indium oxide, if there are no crystal grain boundaries in the channel formation region or no crystal grain boundaries are observed, the channel formation region is located within a single-crystal region included in the polycrystalline film, and therefore the transistor can be considered to use single-crystal indium oxide.

なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。 The crystallinity of indium oxide can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, a combination of these methods may be used for analysis.

また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。 Furthermore, in this specification, a semiconductor layer in which no crystal grain boundaries are observed in the channel formation region, a semiconductor layer in which the channel formation region is contained in a single crystal grain, or a semiconductor layer in which the crystal axis direction is the same in at least two regions in the channel formation region can be called a single crystal film. Furthermore, a semiconductor layer in which, within a single crystal grain in the channel formation region, the direction of the other crystal axis changes continuously around a certain crystal axis or a certain crystal orientation as the axis of rotation can be called a single crystal film.

なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。 The channel formation region refers to the region of the semiconductor layer that overlaps (or faces) the gate electrode via the gate insulating layer, and is located between the region in contact with the source electrode and the region in contact with the drain electrode. The current path in the channel formation region is the shortest distance between the source electrode and the drain electrode. Therefore, the crystal grains, crystal grain boundaries, crystal axes, crystal orientation, etc. in the channel formation region can be confirmed by observing a cross section including the semiconductor layer, source electrode, and drain electrode.

チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。 The lower the impurity concentration of the indium oxide film in the channel formation region, the better. Impurities in the indium oxide film in the channel formation region can act as a scattering source for carriers, which can reduce field-effect mobility. These impurities can also hinder the crystal growth of the indium oxide film. Impurities in the indium oxide film include boron and silicon. The indium oxide film preferably has a concentration of these impurities of 0.1% or less, and more preferably 0.01% (100 ppm) or less. Note that carbon, hydrogen, and other elements may be contained in the film formation gas or precursor during film formation, and may remain in the indium oxide film in greater amounts than the above impurities.

なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。 Note that the indium oxide film in the channel formation region may contain elements that can become the same trivalent cations as indium, as long as the crystals maintain a cubic crystal structure (bixbyite type). Examples include elements in Group 13 of the periodic table, such as gallium and aluminum, and elements in Group 3 of the periodic table. These elements exist primarily as trivalent cations in oxides, allowing the carrier concentration of indium oxide to be maintained low.

また、本明細書等における酸化インジウム膜は、膜密度が高い。ここで、本発明の一態様に適用可能な酸化インジウム膜（ここでは、Ｉｎ_２Ｏ_３）の膜密度を表１に示す。 Furthermore, the indium oxide film in this specification etc. has a high film density. Table 1 shows the film density of an indium oxide film (In ₂ O ₃ in this case) applicable to one embodiment of the present invention.

表１に示すように、酸化インジウム膜の膜密度は、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ６の６水準にて評価している。なお、表１において、条件１は、酸化インジウム膜の下地の条件であり、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ３はガラス、Ｓａｍｐｌｅ４はスパッタリング法で形成したＳｉＯｘ膜、Ｓａｍｐｌｅ５及びＳａｍｐｌｅ６はイットリア安定化ジルコニア（ＹＳＺ）である。また、条件２は、酸化インジウム膜の成膜条件であり、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ３は、スパッタリング（ＳＰ）法による成膜であり、Ｓａｍｐｌｅ４乃至Ｓａｍｐｌｅ６は、ＡＬＤ法による成膜である。また、条件３は、酸化インジウム膜成膜後の加熱処理条件であり、Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ４及びＳａｍｐｌｅ５は、熱処理無し（ａｓ−ｄｅｐｏ）、Ｓａｍｐｌｅ２は、３５０℃ベーク、ＣＤＡ雰囲気、Ｓａｍｐｌｅ３は、６５０℃ベーク、ＣＤＡ雰囲気、Ｓａｍｐｌｅ６は、２５０℃ベーク、真空雰囲気である。 As shown in Table 1, the film density of the indium oxide film was evaluated at six levels: Sample 1 to Sample 6. In Table 1, Condition 1 is the substrate condition for the indium oxide film; Samples 1 to 3 are glass, Sample 4 is a SiOx film formed by sputtering, and Samples 5 and 6 are yttria-stabilized zirconia (YSZ). Condition 2 is the deposition condition for the indium oxide film; Samples 1 to 3 are deposited by sputtering (SP), and Samples 4 to 6 are deposited by ALD. Condition 3 refers to the heat treatment conditions after the indium oxide film was formed; Sample 1, Sample 4, and Sample 5 were not heat treated (as-deposited); Sample 2 was baked at 350°C in a CDA atmosphere; Sample 3 was baked at 650°C in a CDA atmosphere; and Sample 6 was baked at 250°C in a vacuum atmosphere.

なお、表１において、ＣＤＡとは、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を意味する。なお、酸化インジウム膜成膜後の加熱処理（条件３に対応）の雰囲気の水素、及び水などの含有量は、極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。 In Table 1, CDA stands for clean dry air. It is preferable that the atmosphere used for the heat treatment (corresponding to condition 3) after indium oxide film formation contains as little hydrogen and water as possible. It is preferable to use a high-purity gas with a dew point of -60°C or less, preferably -100°C or less, as the atmosphere.

表１に示すように、酸化インジウム膜は、加熱処理を行うことで、加熱処理を行わない場合（Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ４またはＳａｍｐｌｅ５）と比較して膜密度が高くなる傾向を示す。これは、加熱処理により、膜中から不純物元素（例えば、炭素、窒素、水素、アルゴンなど）が脱離することにより、酸化インジウム膜が高純度化することに起因する。また、Ｓａｍｐｌｅ５及びＳａｍｐｌｅ６に示すようにＹＳＺ上の酸化インジウム膜は、膜密度が７．００ｇ／ｃｍ^３を超える。なお、酸化インジウム膜の膜密度の理論値は、７．１８ｇ／ｃｍ^３である。本明細書等における、酸化インジウム膜の膜密度の範囲としては、６．７０ｇ／ｃｍ^３以上７．１８ｇ／ｃｍ^３以下であり、好ましくは、６．９０ｇ／ｃｍ^３以上７．１８ｇ／ｃｍ^３以下であり、さらに好ましくは、７．００ｇ／ｃｍ^３以上７．１８ｇ／ｃｍ^３以下である。 As shown in Table 1, the indium oxide film tends to have a higher film density when subjected to heat treatment compared to when not subjected to heat treatment (Sample 1, Sample 4, or Sample 5). This is because the heat treatment removes impurity elements (e.g., carbon, nitrogen, hydrogen, argon, etc.) from the film, thereby increasing the purity of the indium oxide film. Furthermore, as shown in Samples 5 and 6, the indium oxide film on YSZ has a film density exceeding 7.00 g/cm ³ . The theoretical film density of an indium oxide film is 7.18 g/cm ³ . In this specification and elsewhere, the range of the film density of an indium oxide film is 6.70 g/cm ³ to 7.18 g/cm ³ , preferably 6.90 g/cm ³ to 7.18 g/cm ³ , and more preferably 7.00 g/cm ³ to 7.18 g/cm ³ .

なお、膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ）、またはＸ線反射率測定法（ＸＲＲ）を用いることができる。膜密度の違いは、断面の透過型電子顕微鏡（ＴＥＭ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。 Film density can be evaluated using, for example, Rutherford backscattering spectroscopy (RBS) or X-ray reflectometry (XRR). Differences in film density can sometimes be evaluated using cross-sectional transmission electron microscope (TEM) images. In TEM observation, if the film density is high, the transmission electron (TE) image will be dense (dark), and if the film density is low, the transmission electron (TE) image will be faint (bright).

このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ^２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ^２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ^２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ^２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ^２／（Ｖ・ｓ）以上とすることができる。 By using such an indium oxide film in a transistor, the field-effect mobility of the transistor can be increased to 50 cm ² /(V·s) or more, preferably 100 cm ² /(V·s) or more, more preferably 150 cm ² /(V·s) or more, even more preferably 200 cm ² /(V·s) or more, and still more preferably 250 cm ² /(V·s) or more.

酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図１８Ｃに示すように、酸化インジウム膜（ＩｎＯ_Ｘと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ_２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ_２Ｏ）として放出される場合もある。また、膜中に酸素欠損（Ｖ_Ｏ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。 One of the characteristics of an indium oxide film is its high oxygen permeability (diffusibility) compared to an IGZO film. As shown in FIG. 18C , oxygen (O) diffusing into an indium oxide film (denoted as _InOX ) passes through the indium oxide film and is released as oxygen molecules (O ₂ ). It may also react with hydrogen contained in the film and be released as water molecules (H ₂ O). Furthermore, if oxygen vacancies ( _VO ) exist in the film, the diffusing oxygen atoms compensate for the oxygen vacancies. Since oxygen easily diffuses through an indium oxide film, it can be said that oxygen vacancies are more easily compensated for in an indium oxide film compared to an IGZO film.

このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。 As such, indium oxide films are easier to reduce oxygen vacancies in than IGZO films, so by applying such indium oxide films to transistors, it is possible to achieve transistors that exhibit extremely high reliability.

また、図１８Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ_２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。なお、上述の酸素及び水素は、加熱処理により、酸化インジウム膜中を拡散する。当該加熱処理の温度は、２００℃以上７００℃以下、好ましくは３５０℃以上６５０℃以下、より好ましくは４００℃以上５００℃以下である。 18C, the indium oxide film diffuses hydrogen. Hydrogen diffusing from the outside into the indium oxide film passes through the indium oxide film and is released as hydrogen molecules (H ₂ ). Alternatively, hydrogen reacts with oxygen contained in the film and is released as water molecules. The oxygen and hydrogen diffuse into the indium oxide film by heat treatment. The temperature of the heat treatment is 200°C or higher and 700°C or lower, preferably 350°C or higher and 650°C or lower, and more preferably 400°C or higher and 500°C or lower.

酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。 Transistors using indium oxide films are accumulation-type transistors that use electrons as majority carriers. Assuming that the carrier relaxation time is a constant value, the smaller the effective mass of the electrons (carriers), the higher the electron mobility. In other words, using indium oxide, which has a small effective electron mass, in a transistor can increase the on-state current or field-effect mobility of the transistor.

表２に、単結晶の酸化インジウム（ここでは、Ｉｎ_２Ｏ_３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表２に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０^−１５Ａ）以下、または１ａＡ（１×１０^−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０^−１８Ａ）以下、または１ｚＡ（１×１０^−２１Ａ）以下とすることができる。また、表２に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。 Table 2 shows the effective masses of single-crystal indium oxide (here, In ₂ O ₃ ) and single-crystal silicon (Si). As shown in Table 2, indium oxide is characterized by a small effective mass of electrons and a large effective mass of holes. Furthermore, the effective mass of electrons in indium oxide is characterized by being almost independent of the crystal orientation. Therefore, by using crystalline indium oxide for a transistor, a transistor with high field-effect mobility and high frequency characteristics (also referred to as f characteristics) can be realized. Furthermore, since the effective mass of holes is large, a transistor with extremely low off-current can be realized. For example, by applying an indium oxide film to a vertical transistor, the off-state current per 1 μm of channel width can be 1 fA (1×10 ⁻¹⁵ A) or less or 1 aA (1×10 ⁻¹⁸ A) or less in an environment of 125° C., and 1 aA (1×10 ⁻¹⁸ A) or less or 1 zA (1×10 ⁻²¹ A) or less in an environment of room temperature (25° C.). Furthermore, as shown in Table 2, indium oxide has a smaller effective mass of electrons and a larger effective mass of holes than silicon, and therefore may be able to realize a transistor with higher field-effect mobility and lower off-state current than a Si transistor.

結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。 It is preferable to provide a seed layer so that it is in contact with at least a portion of the crystalline indium oxide film. For the seed layer, it is preferable to use a material containing crystals with a small difference in lattice constant (also called lattice mismatch) with indium oxide. This can improve the crystallinity of the indium oxide film. Note that a substrate (e.g., a single-crystal substrate) may be used as one of the layers in contact with at least a portion of the crystalline indium oxide film.

格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ_１−Ｌ_２）／Ｌ_２）×１００で算出される。ここでＬ_１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ_２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。 One method for evaluating the degree of lattice mismatch is to use the lattice mismatch value shown below. The lattice mismatch Δa [%] of the crystals of the formed film (here, an indium oxide film) with respect to the crystals of the seed layer is calculated by Δa = (( _L1 - _L2 ) / _L2 ) × 100, where _L1 is the length or lattice constant of the unit lattice vector of the crystals of the formed film, and _L2 is the length or lattice constant of the unit lattice vector of the crystals of the seed layer.

シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。 The smaller the absolute value of the lattice mismatch Δa between the seed layer and the indium oxide film, the better, with 0 being most preferable. For example, Δa can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.

ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。 Here, the indium oxide crystals have a cubic crystal structure (bixbyite type). For example, yttria-stabilized zirconia (YSZ) crystals can have a cubic crystal structure (fluorite type). The lattice mismatch of the indium oxide crystals with the cubic YSZ crystals is within the range of -2% to 2%, and a single crystal film of indium oxide can be epitaxially grown on a YSZ substrate.

なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ_２Ｏ_４型構造、Ｙｂ_２Ｆｅ_３Ｏ_７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ_２Ｏ_４型構造またはＹｂ_２Ｆｅ_３Ｏ_７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。なお、酸化インジウムの単結晶膜は、ＹＳＺ基板上だけではなく、絶縁膜上にも形成することができる。一方で、シリコンは、絶縁膜上に単結晶膜を形成するのが困難である。なお、シリコンの結晶は、ダイヤモンド構造である。このように、単結晶という意味では、酸化インジウムと、シリコンとは、同様の性質を有する。一方で、絶縁膜上に単結晶を形成できるかという観点において、酸化インジウムとシリコンを比較すると、異なる性質を有する。 The crystal structure of the seed layer and the crystal structure of the indium oxide film may not necessarily have the same crystal system or crystal orientation. For example, a film having hexagonal or trigonal crystal structure can be used under an indium oxide film having cubic crystal structure. For example, by setting the crystal orientation of the surface of the seed layer to [001] and the crystal orientation of the underside of the indium oxide film to [111], the requirements regarding the crystal orientation necessary for epitaxial growth can be met. Examples of hexagonal or _trigonal crystals include _wurtzite structure, _YbFe2O4 structure, _Yb2Fe3O7 structure, and _modified structures _thereof . An example of a crystal having _a _YbFe2O4 structure or _a _Yb2Fe3O7 structure is IGZO. Note that a single crystal film of indium oxide can be formed not only on a YSZ substrate but also on an insulating film. On the other hand, it is difficult to form a single crystal film of silicon on an insulating film. Silicon crystals have a diamond structure. As such, indium oxide and silicon have similar properties in terms of single crystals. However, when comparing indium oxide and silicon from the perspective of whether they can form single crystals on an insulating film, they have different properties.

ここで、結晶の酸化インジウム膜を有するトランジスタ、ＩＧＺＯ（Ｉｎ、Ｇａ、Ｚｎの化合物酸化物）膜を有するトランジスタ、及びシリコン（Ｓｉ）膜を有するトランジスタの比較を行う。当該比較を表３に示す。 Here, we compare a transistor with a crystalline indium oxide film, a transistor with an IGZO (In, Ga, Zn compound oxide) film, and a transistor with a silicon (Si) film. The comparison is shown in Table 3.

表３において、結晶の酸化インジウム膜を有するトランジスタは、ＬＳＩ用途を想定し、結晶ＩＯ（ＬＳＩ）として明示してある。以降では、単に、結晶ＩＯと表記する場合がある。また、ＩＧＺＯ膜を有するトランジスタは、Ｄｉｓｐｌａｙ用途を想定し、ＩＧＺＯ（Ｄｉｓｐｌａｙ）として明示してある。以降では、単に、ＩＧＺＯと表記する場合がある。また、Ｓｉ膜を有するトランジスタを、以降では、単に、Ｓｉと表記する場合がある。なお、表３に示す、◎は＋２ポイント、○は＋１ポイント、△は０ポイント、×は−１ポイントをそれぞれ表し、Ｔｏｔａｌは、表３中に示す、◎、○、△、及び×のポイントの合計値である。なお、ポイントが高い方が、ポイントが少ないものよりも優れた特性となる。 In Table 3, transistors having a crystalline indium oxide film are intended for use in LSIs and are clearly indicated as crystalline IO (LSI). Hereinafter, this may be simply referred to as crystalline IO. Transistors having an IGZO film are intended for use in displays and are clearly indicated as IGZO (Display). Hereinafter, this may be simply referred to as IGZO. Transistors having a Si film are also clearly indicated as Si. In Table 3, ◎ represents +2 points, ○ represents +1 point, △ represents 0 points, and × represents -1 point. Total is the total value of the ◎, ○, △, and × points shown in Table 3. A higher score indicates better characteristics than a lower score.

なお、表３において、１つ目の比較項目は、極小オフ電流であり、結晶ＩＯ及びＩＧＺＯは、Ｓｉよりも優位である。また、２つ目の比較項目は、オン電流（Ｉｏｎ）特性であり、結晶ＩＯ及びＳｉは、ＩＧＺＯよりも優位である。また、３つ目の比較項目は、信頼性であり、結晶ＩＯ及びＳｉは、ＩＧＺＯよりも優位である。また、４つ目の比較項目は、チャネル長の微細化であり、結晶ＩＯ及びＩＧＺＯは、Ｓｉよりも優位である。なお、チャネル長の微細化の項目において、ＶＦＥＴは縦型トランジスタを表し、ＵＦＥＴはＵ−Ｓｈａｐｅ構造のトランジスタを表し、３Ｄ構造は３次元構造を表す。また、５つ目の比較項目は、遮断周波数であり、結晶ＩＯ、Ｓｉ、ＩＧＺＯの順に特性が高い。また、６つ目の比較項目は、集積度の向上であり、Ｓｉは、結晶ＩＯ及びＩＧＺＯよりも優位である。また、７つ目の比較項目は、しきい値電圧の制御性（Ｖｔｈ　ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ）であり、Ｓｉは、結晶ＩＯ及びＩＧＺＯよりも優位である。また、８つ目の比較項目は、耐放射線性であり、結晶ＩＯ及びＩＧＺＯは、Ｓｉよりも優位である。また、９つ目の比較項目は、３Ｄ（多段）集積構造であり、結晶ＩＯ及びＩＧＺＯは、Ｓｉよりも優位である。また、１０個目の比較項目は、自己発熱の可能性であり、結晶ＩＯ及びＩＧＺＯは、Ｓｉよりも優位である。 In Table 3, the first comparison item is extremely small off-state current, with crystalline IO and IGZO being superior to Si. The second comparison item is on-state current (Ion) characteristics, with crystalline IO and Si being superior to IGZO. The third comparison item is reliability, with crystalline IO and Si being superior to IGZO. The fourth comparison item is miniaturization of channel length, with crystalline IO and IGZO being superior to Si. In the miniaturization of channel length category, VFET stands for vertical transistor, UFET stands for U-shape structure transistor, and 3D structure stands for three-dimensional structure. The fifth comparison item is cutoff frequency, with crystalline IO, Si, and IGZO being superior in that order. The sixth comparison item is improved integration, with Si being superior to crystalline IO and IGZO. The seventh comparison item is threshold voltage controllability (Vth controllability), in which Si is superior to crystalline IO and IGZO. The eighth comparison item is radiation resistance, in which crystalline IO and IGZO are superior to Si. The ninth comparison item is 3D (multi-level) integration structure, in which crystalline IO and IGZO are superior to Si. The tenth comparison item is the possibility of self-heating, in which crystalline IO and IGZO are superior to Si.

表３に示すように、Ｔｏｔａｌのスコアとしては、結晶ＩＯ（ＬＳＩ）は９ポイント、ＩＧＺＯ（Ｄｉｓｐｌａｙ）は４ポイント、Ｓｉは３ポイントとなる。このように、本発明の一態様の半導体装置、特に結晶の酸化インジウム膜を有する半導体装置は、Ｓｉを用いた半導体装置に置き換わる可能性がある。 As shown in Table 3, the total score was 9 points for crystalline IO (LSI), 4 points for IGZO (Display), and 3 points for Si. As such, a semiconductor device according to one embodiment of the present invention, particularly a semiconductor device having a crystalline indium oxide film, has the potential to replace a semiconductor device using Si.

（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。 (Embodiment 3)
In this embodiment, a semiconductor device 900 according to one embodiment of the present invention will be described. The semiconductor device 900 can function as a memory device.

図１９に、半導体装置９００の構成例を示すブロック図を示す。図１９に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図１９では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。 Figure 19 shows a block diagram illustrating an example configuration of a semiconductor device 900. The semiconductor device 900 shown in Figure 19 has a driver circuit 910 and a memory array 920. The memory array 920 has one or more memory cells 950. Figure 19 shows an example in which the memory array 920 has a plurality of memory cells 950 arranged in a matrix.

メモリセル９５０には、実施の形態１で説明したトランジスタ２００を適用することができる。実施の形態１で説明したトランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、記憶装置の微細化及び高集積化を図ることができる。また、記憶装置の面積当たりの容量を大きくすることができる。 The transistor 200 described in Embodiment 1 can be applied to the memory cell 950. By using the transistor described in Embodiment 1, the operating speed of the memory device can be improved. Furthermore, miniaturization and high integration of the memory device can be achieved. Furthermore, the capacitance per area of the memory device can be increased.

駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２、及び電圧生成回路９２８を有する。 The drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915. The peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.

半導体装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。又は、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。 In the semiconductor device 900, each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals may be added. Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside. Signal CLK is a clock signal.

また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。 Furthermore, signals BW, CE, and GW are control signals. Signal CE is a chip enable signal, signal GW is a global write enable signal, and signal BW is a byte write enable signal. Signal ADDR is an address signal. Signal WDA is a write data signal, and signal RDA is a read data signal. Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 may be generated by control circuit 912.

コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。 The control circuit 912 is a logic circuit that has the function of controlling the overall operation of the semiconductor device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.

電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。 The voltage generation circuit 928 has the function of generating a negative voltage. The signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 928. For example, when an H-level signal is given as the signal WAKE, the signal CLK is input to the voltage generation circuit 928, and the voltage generation circuit 928 generates a negative voltage.

周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６、及びセンスアンプ９２７を有する。 The peripheral circuit 911 is a circuit for writing and reading data to and from the memory cells 950. The peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.

行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。 The row decoder 941 and column decoder 942 have the function of decoding the signal ADDR. The row decoder 941 is a circuit for specifying the row to be accessed, and the column decoder 942 is a circuit for specifying the column to be accessed. The row driver 923 has the function of selecting the row specified by the row decoder 941. The column driver 924 has the function of writing data to the memory cell 950, reading data from the memory cell 950, and retaining the read data.

入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。 The input circuit 925 has the function of holding the signal WDA. The data held by the input circuit 925 is output to the column driver 924. The output data of the input circuit 925 is the data (Din) to be written to the memory cell 950. The data (Dout) read from the memory cell 950 by the column driver 924 is output to the output circuit 926. The output circuit 926 has the function of holding Dout. The output circuit 926 also has the function of outputting Dout externally from the semiconductor device 900. The data output from the output circuit 926 is the signal RDA.

ＰＳＷ９３１は周辺回路９１５へのＶ_ＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶ_ＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電位がＶ_ＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、Ｖ_ＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、Ｖ_ＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図１９では、周辺回路９１５において、Ｖ_ＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ける。 The PSW 931 has a function of controlling the supply of _VDD to the peripheral circuit 915. The PSW 932 has a function of controlling the supply of _VHM to the row driver 923. In this example, the high power supply potential of the semiconductor device 900 is _VDD , and the low power supply potential is GND (ground potential). _VHM is a high power supply potential used to set the word line to a high level and is higher than _VDD . The on/off of the PSW 931 is controlled by a signal PON1, and the on/off of the PSW 932 is controlled by a signal PON2. In FIG. 19, the number of power domains to which _VDD is supplied in the peripheral circuit 915 is one, but multiple domains may also be used. In this case, a power switch is provided for each power domain.

図２０Ａ乃至図２０Ｇを用いて、メモリセル９５０に適用できるメモリセルの構成例について説明する。 Examples of memory cell configurations that can be applied to memory cell 950 are described using Figures 20A to 20G.

［ＤＯＳＲＡＭ］
図２０Ａに、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量素子ＣＡと、を有する。 [DOSRAM]
20A shows an example of a circuit configuration of a memory cell of a dynamic random access memory (DRAM). In this specification and the like, a DRAM using an OS transistor is referred to as a dynamic oxide semiconductor random access memory (DOSRAM). The memory cell 951 includes a transistor M1 and a capacitor CA.

なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有していてもよい。このとき、バックゲートは定電位又は信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。 Note that transistor M1 may have a front gate (sometimes simply referred to as the gate) and a back gate. In this case, the back gate may be connected to a wiring that supplies a constant potential or a signal, or the front gate and back gate may be connected.

トランジスタＭ１のソース及びドレインの一方は、容量素子ＣＡの一方の電極と接続され、トランジスタＭ１のソース及びドレインの他方は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続されている。容量素子ＣＡの他方の電極は、配線ＣＡＬと接続されている。 One of the source and drain of transistor M1 is connected to one electrode of capacitor CA, the other of the source and drain of transistor M1 is connected to wiring BIL, and the gate of transistor M1 is connected to wiring WOL. The other electrode of capacitor CA is connected to wiring CAL.

配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの他方の電極に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。 The wiring BIL functions as a bit line, and the wiring WOL functions as a word line. The wiring CAL functions as a wiring for applying a predetermined potential to the other electrode of the capacitance element CA. When writing and reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to the wiring CAL.

データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１をオン状態にし、配線ＢＩＬと容量素子ＣＡの一方の電極を導通状態（電流を流すことが可能な状態）にすることで行われる。 Data is written and read by applying a high-level potential to the wiring WOL, turning on the transistor M1, and bringing the wiring BIL and one electrode of the capacitor CA into a conductive state (a state in which current can flow).

また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、図２０Ｂに示すようなメモリセル９５２の構成としてもよい。メモリセル９５２は容量素子ＣＡ、及び配線ＣＡＬを有さない場合の例である。トランジスタＭ１のソース及びドレインの一方は、電気的に浮遊状態である。 Furthermore, the memory cell that can be used for memory cell 950 is not limited to memory cell 951, and the circuit configuration can be changed. For example, the configuration of memory cell 952 shown in Figure 20B may be used. Memory cell 952 is an example in which the capacitor element CA and the wiring CAL are not included. One of the source and drain of transistor M1 is electrically floating.

メモリセル９５２において、トランジスタＭ１を介して書き込まれた電位は、トランジスタＭ１のソース及びドレインの一方と、ゲートと、の間の容量（寄生容量ともいう）に保持される。図２０Ｂでは、該寄生容量を破線で示している。このような構成とすることで、メモリセルの構成を大幅に簡略化することができる。 In memory cell 952, the potential written through transistor M1 is held in a capacitance (also called a parasitic capacitance) between the gate and one of the source and drain of transistor M1. In Figure 20B, this parasitic capacitance is indicated by a dashed line. This configuration can significantly simplify the memory cell configuration.

なお、トランジスタＭ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。又は、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５１及びメモリセル９５２に対して多値データ、又はアナログデータを保持することができる。 Note that it is preferable to use an OS transistor as transistor M1. Use of an OS transistor can improve the operating speed of the memory device. In addition, OS transistors have the characteristic of having an extremely low off-state current. By using an OS transistor as transistor M1, the leakage current of transistor M1 can be made extremely small. That is, written data can be held by transistor M1 for a long time, reducing the frequency of refreshing the memory cell. Alternatively, refreshing the memory cell can be made unnecessary. Furthermore, because the leakage current is extremely small, multilevel data or analog data can be held in memory cell 951 and memory cell 952.

ここで、図２１を用いて、ＤＯＳＲＡＭの構造の一例について説明する。なお、図２１において、Ｘ方向は、トランジスタのチャネル幅方向と平行であり、Ｙ方向は、Ｘ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。 Here, an example of the structure of a DOSRAM will be described using Figure 21. Note that in Figure 21, the X direction is parallel to the channel width direction of the transistor, the Y direction is perpendicular to the X direction, and the Z direction is perpendicular to the X and Y directions.

図２１に示すように、メモリセル９５１は、トランジスタＭ１及び容量素子ＣＡを有する。容量素子ＣＡは、導電層４１０と、導電層４１０上の絶縁層４３０と、絶縁層４３０上の導電層４２０と、を有する。導電層４１０は、容量素子ＣＡの一方の電極として機能する。導電層４２０は、容量素子ＣＡの他方の電極として機能する。絶縁層４３０は、容量素子ＣＡの誘電体として機能する。容量素子ＣＡは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。 As shown in FIG. 21, the memory cell 951 includes a transistor M1 and a capacitor CA. The capacitor CA includes a conductive layer 410, an insulating layer 430 on the conductive layer 410, and a conductive layer 420 on the insulating layer 430. The conductive layer 410 functions as one electrode of the capacitor CA. The conductive layer 420 functions as the other electrode of the capacitor CA. The insulating layer 430 functions as a dielectric for the capacitor CA. The capacitor CA forms an MIM (Metal-Insulator-Metal) capacitor.

図２１では、容量素子ＣＡの形状がプレーナ型である例を示しているが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、容量素子ＣＡの形状をシリンダ型とすることもできる。 In FIG. 21, an example is shown in which the shape of the capacitor element CA is planar, but the memory device described in this embodiment is not limited to this. For example, the shape of the capacitor element CA can also be cylindrical.

導電層４１０及び導電層４２０には、例えば導電層２６０に用いることができることができる材料を用いることができる。導電層４１０及び導電層４２０には、例えばタングステンを用いることができる。図２１では、絶縁層４３０と、絶縁層４３０上の導電層４２０と、が導電層４１０の上面及び側面を覆う例を示している。これにより、導電層４１０の側面を容量素子ＣＡの一部として機能させることができる。よって、絶縁層４３０と導電層４２０が導電層４１０の側面を覆わない場合より、容量素子ＣＡの静電容量を大きくすることができる。 The conductive layer 410 and the conductive layer 420 can be made of, for example, a material that can be used for the conductive layer 260. The conductive layer 410 and the conductive layer 420 can be made of, for example, tungsten. Figure 21 shows an example in which the insulating layer 430 and the conductive layer 420 on the insulating layer 430 cover the top and side surfaces of the conductive layer 410. This allows the side surfaces of the conductive layer 410 to function as part of the capacitor element CA. Therefore, the capacitance of the capacitor element CA can be increased compared to when the insulating layer 430 and the conductive layer 420 do not cover the side surfaces of the conductive layer 410.

絶縁層４３０には、実施の形態１に示すｈｉｇｈ−ｋ材料を用いることが好ましい。これにより、リーク電流を抑制できる程度に絶縁層４３０を厚くし、且つ、容量素子ＣＡの静電容量を十分確保することができる。また、絶縁層４３０は、導電層４１０を覆って形成されるため、ＡＬＤ法又はＣＶＤ法等の被覆性の良好な成膜法を用いて成膜することが好ましい。 The insulating layer 430 is preferably made of the high-k material described in Embodiment 1. This allows the insulating layer 430 to be thick enough to suppress leakage current and ensure sufficient capacitance of the capacitor element CA. Furthermore, since the insulating layer 430 is formed to cover the conductive layer 410, it is preferably formed using a film formation method with good coverage, such as an ALD method or a CVD method.

また、絶縁層４３０は、積層構造とすることもできる。例えば、ｈｉｇｈ−ｋ材料と、該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料と、の積層構造とすることが好ましい。絶縁耐力が大きい材料については、実施の形態１を参照できる。ここで、実施の形態１に示すように、絶縁耐力が大きい材料は、比誘電率が低い材料でもある。絶縁層４３０は、例えば、ｈｉｇｈ−ｋ材料である酸化アルミニウムと、酸化アルミニウム上の絶縁耐力が大きい酸化シリコンと、の積層構造にすることができる。 The insulating layer 430 can also have a laminated structure. For example, it is preferable to have a laminated structure of a high-k material and a material with a higher dielectric strength than the high-k material. For materials with a high dielectric strength, see embodiment 1. Here, as shown in embodiment 1, a material with a high dielectric strength also has a low relative dielectric constant. The insulating layer 430 can have a laminated structure of, for example, aluminum oxide, which is a high-k material, and silicon oxide on the aluminum oxide, which has a high dielectric strength.

また、絶縁層４３０として、例えば酸化ジルコニウム膜、酸化アルミニウム膜、酸化ジルコニウム膜の順番で積層された絶縁膜を用いることができる。また、絶縁層４３０として、例えば酸化ジルコニウム膜、酸化アルミニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜の順番で積層された絶縁膜を用いることができる。また、絶縁層４３０として、例えばハフニウムジルコニウム酸化物膜、酸化アルミニウム膜、ハフニウムジルコニウム酸化物膜、酸化アルミニウム膜の順番で積層された絶縁膜を用いることができる。酸化アルミニウム膜のような、比較的絶縁耐力が大きい絶縁膜を積層して用いることで、絶縁耐力が向上し、容量素子ＣＡの静電破壊を抑制することができる。 Also, the insulating layer 430 can be an insulating film stacked in the order of, for example, a zirconium oxide film, an aluminum oxide film, and a zirconium oxide film. Also, the insulating layer 430 can be an insulating film stacked in the order of, for example, a zirconium oxide film, an aluminum oxide film, a zirconium oxide film, and an aluminum oxide film. Also, the insulating layer 430 can be an insulating film stacked in the order of, for example, a hafnium zirconium oxide film, an aluminum oxide film, a hafnium zirconium oxide film, and an aluminum oxide film. By stacking insulating films with relatively high dielectric strength, such as aluminum oxide films, the dielectric strength is improved, and electrostatic breakdown of the capacitance element CA can be suppressed.

また、絶縁層４３０として、実施の形態１に示す強誘電性を有し得る材料を用いてもよい。 Furthermore, the insulating layer 430 may be made of a material that can exhibit ferroelectricity as described in embodiment 1.

トランジスタＭ１下に設けられている絶縁層２１２の下には、絶縁層２１３が設けられている。絶縁層２１３は、層間絶縁層として機能する。絶縁層２１３は、絶縁層２８０に用いることができる材料を用いることができる。 An insulating layer 213 is provided below the insulating layer 212, which is provided below the transistor M1. The insulating layer 213 functions as an interlayer insulating layer. The insulating layer 213 can be made of the same material as that used for the insulating layer 280.

導電層２４５ａ上、導電層２４６ａ上、及び絶縁層２８５上には、導電層４１２が設けられている。導電層４１２は、例えば導電層２４５ａの上端部と接する領域、及び導電層２４６ａの上面と接する領域を有することができる。これにより、第１のプラグと、導電層４１２と、を接続できる。第１のプラグは導電層２４２ａと接続されていることから、導電層２４２ａと導電層４１２は、第１のプラグを介して接続されている。導電層４１２は、配線として機能する。 A conductive layer 412 is provided on the conductive layer 245a, the conductive layer 246a, and the insulating layer 285. The conductive layer 412 can have, for example, a region in contact with the upper end of the conductive layer 245a and a region in contact with the upper surface of the conductive layer 246a. This allows the first plug to be connected to the conductive layer 412. Since the first plug is connected to the conductive layer 242a, the conductive layer 242a and the conductive layer 412 are connected via the first plug. The conductive layer 412 functions as wiring.

導電層２４５ｂ上、導電層２４６ｂ上、及び絶縁層２８５上には、導電層４１０が設けられている。導電層４１０は、例えば導電層２４５ｂの上端部と接する領域、及び導電層２４６ｂの上面と接する領域を有することができる。これにより、第２のプラグと、導電層４１０と、を接続できる。第２のプラグは導電層２４２ｂと接続されていることから、導電層２４２ｂと導電層４１０は、第２のプラグを介して接続されている。なお、導電層４１０は、導電層４１２と同一の材料を有し、同一の工程で形成できる。 Conductive layer 410 is provided on conductive layer 245b, conductive layer 246b, and insulating layer 285. Conductive layer 410 can have, for example, a region in contact with the upper end of conductive layer 245b and a region in contact with the upper surface of conductive layer 246b. This allows connection between the second plug and conductive layer 410. Since the second plug is connected to conductive layer 242b, conductive layer 242b and conductive layer 410 are connected via the second plug. Note that conductive layer 410 has the same material as conductive layer 412 and can be formed in the same process.

容量素子ＣＡ上、導電層４１２上、及び絶縁層２８５上には、絶縁層４８７が設けられている。絶縁層４８７は、導電層４２０、及び導電層４１２を覆うように設けられている。絶縁層４８７上には、絶縁層４８８が設けられている。 An insulating layer 487 is provided over the capacitor CA, the conductive layer 412, and the insulating layer 285. The insulating layer 487 is provided to cover the conductive layer 420 and the conductive layer 412. An insulating layer 488 is provided over the insulating layer 487.

絶縁層４８７には、水素を捕獲又は固着する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁層４８７には、酸化アルミニウム膜を用いることが好ましい。絶縁層４８８には、水素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁層４８８には、より水素バリア性が高い窒化シリコン膜を用いることが好ましい。 For the insulating layer 487, it is preferable to use an insulating film that has the function of capturing or fixing hydrogen. For example, it is preferable to use an aluminum oxide film for the insulating layer 487. For the insulating layer 488, it is preferable to use an insulating film that has the function of suppressing the diffusion of hydrogen. For example, it is preferable to use a silicon nitride film, which has a higher hydrogen barrier property, for the insulating layer 488.

さらに、絶縁層４８７は、積層構造にすることが好ましい。例えば、絶縁層４８７が２層積層構造である場合、１層目（下層）はＡＬＤ法を用いて成膜し、２層目（上層）はスパッタリング法を用いて成膜することが好ましい。例えば、絶縁層４８７の１層目を、熱ＡＬＤ法で成膜した酸化アルミニウム膜にし、絶縁層４８７の２層目を、スパッタリング法で成膜した酸化アルミニウム膜にすることができる。絶縁層４８７の１層目を成膜した状態で、スパッタリング法を用いて絶縁層４８７の２層目を成膜することで、絶縁層４８７の２層目のスパッタリング成膜によるイオン衝突の衝撃から、容量素子ＣＡ等を守ることができる。また、絶縁層４８７の１層目を段差被覆性の良好なＡＬＤ法で成膜することで、容量素子ＣＡ等の段差においても、ピンホール又は段切れ等が形成されずに、絶縁層４８７の１層目を成膜することができる。 Furthermore, the insulating layer 487 preferably has a stacked structure. For example, when the insulating layer 487 has a two-layer stacked structure, it is preferable to deposit the first layer (lower layer) using the ALD method and the second layer (upper layer) using the sputtering method. For example, the first layer of the insulating layer 487 can be an aluminum oxide film deposited using the thermal ALD method, and the second layer of the insulating layer 487 can be an aluminum oxide film deposited using the sputtering method. By depositing the second layer of the insulating layer 487 using the sputtering method after the first layer of the insulating layer 487 has been deposited, the capacitor element CA and the like can be protected from the impact of ion collisions caused by the sputtering deposition of the second layer of the insulating layer 487. Furthermore, by depositing the first layer of the insulating layer 487 using the ALD method, which has good step coverage, the first layer of the insulating layer 487 can be deposited without forming pinholes or discontinuities, even in steps of the capacitor element CA and the like.

さらに、絶縁層４８８は、積層構造にすることが好ましい。例えば、絶縁層４８８が２層積層構造である場合、１層目（下層）はスパッタリング法を用いて成膜し、２層目（上層）はＡＬＤ法を用いて成膜することが好ましい。例えば、絶縁層４８８の１層目を、スパッタリング法で成膜した酸化シリコンにし、絶縁層４８８の２層目を、ＰＥＡＬＤ法で成膜した酸化シリコンにすることができる。容量素子ＣＡ等の段差近傍で、絶縁層４８８の１層目にピンホール又は段切れ等が形成されても、その上から段差被覆性の良好なＡＬＤ法で成膜した絶縁層４８８の２層目で覆うことで、水素に対するバリア性を保持することができる。 Furthermore, the insulating layer 488 preferably has a laminated structure. For example, if the insulating layer 488 has a two-layer laminated structure, it is preferable that the first layer (lower layer) be deposited by sputtering and the second layer (upper layer) be deposited by ALD. For example, the first layer of the insulating layer 488 can be silicon oxide deposited by sputtering, and the second layer of the insulating layer 488 can be silicon oxide deposited by PEALD. Even if pinholes or discontinuities form in the first layer of the insulating layer 488 near steps such as those of the capacitor element CA, the barrier properties against hydrogen can be maintained by covering the first layer with the second layer of the insulating layer 488 deposited by ALD, which has good step coverage.

このように、絶縁層４８８を容量素子ＣＡの上に設けることで、容量素子ＣＡの上層から水素が拡散することを抑制することができる。また、絶縁層４８８の下に絶縁層４８７を設けることで、容量素子ＣＡ、絶縁層２８５等に含まれる水素を、絶縁層４８７に捕獲又は固着させることができる。 In this way, by providing the insulating layer 488 on the capacitor element CA, it is possible to prevent hydrogen from diffusing from the upper layer of the capacitor element CA. Furthermore, by providing the insulating layer 487 below the insulating layer 488, hydrogen contained in the capacitor element CA, the insulating layer 285, etc. can be captured or fixed in the insulating layer 487.

絶縁層４８８上には、絶縁層４５０が設けられている。絶縁層４５０は、層間絶縁層として機能する。絶縁層４５０には、絶縁層２８０に用いることができる材料を用いることができる。 An insulating layer 450 is provided on the insulating layer 488. The insulating layer 450 functions as an interlayer insulating layer. The insulating layer 450 can be made of the same material as can be used for the insulating layer 280.

絶縁層４８７、絶縁層４８８、及び絶縁層４５０は、導電層４２０に達する開口部を有する。該開口部の内部に位置する領域を有するように、導電層４４０が設けられている。導電層４４０は、プラグとして機能し、導電層４２０と接続されている。導電層４４０は、例えば導電層４２０の上面と接することができる。導電層４４０には、例えば導電層２４６ａ、及び導電層２４６ｂに用いることができる材料を用いることができる。 Insulating layer 487, insulating layer 488, and insulating layer 450 have openings that reach conductive layer 420. Conductive layer 440 is provided so as to have a region located inside the opening. Conductive layer 440 functions as a plug and is connected to conductive layer 420. For example, conductive layer 440 can be in contact with the top surface of conductive layer 420. For example, the same material that can be used for conductive layer 246a and conductive layer 246b can be used for conductive layer 440.

図２１では、導電層４１０、導電層４１２、導電層４２０、及び導電層４４０をそれぞれ単層構造として示しているが、該構成に限定されず、２層以上の積層構造とすることもできる。例えば、バリア性を有する導電膜と、導電性が高い導電膜と、の積層構造とすることもできる。例えば、窒化チタン膜と、窒化チタン膜上のタングステン膜と、の積層構造にすることができる。 In Figure 21, the conductive layer 410, the conductive layer 412, the conductive layer 420, and the conductive layer 440 are each shown as a single-layer structure, but this is not limited to this structure and they can also be stacked structures of two or more layers. For example, a stacked structure of a conductive film having barrier properties and a conductive film with high conductivity can also be used. For example, a stacked structure of a titanium nitride film and a tungsten film on the titanium nitride film can be used.

導電層４４０上、及び絶縁層４５０上には、導電層４６２が設けられている。導電層４６２は、導電層４４０と接続されている。導電層４６２は、例えば導電層４４０の上面と接する領域を有することができる。導電層４２０と導電層４６２は、導電層４４０を介して接続されている。導電層４６２は、配線として機能する。導電層４６２には、例えば導電層２６０に用いることができる材料を用いることができる。 A conductive layer 462 is provided over the conductive layer 440 and the insulating layer 450. The conductive layer 462 is connected to the conductive layer 440. The conductive layer 462 may have a region in contact with the top surface of the conductive layer 440, for example. The conductive layer 420 and the conductive layer 462 are connected via the conductive layer 440. The conductive layer 462 functions as wiring. For the conductive layer 462, for example, a material that can be used for the conductive layer 260 can be used.

図２１では、導電層４６２を単層構造で示しているが、該構成に限定されず、２層以上の積層構造とすることもできる。例えば、導電性が高い金属材料を、耐熱性が高い金属材料で挟み込む構成にすることができる。導電性が高い金属材料としては、アルミニウム、銅等を用いることができる。また、耐熱性が高い金属材料としては、モリブデン、チタン、タングステン等の金属材料、これらの窒化物等を用いることができる。 In Figure 21, the conductive layer 462 is shown as having a single-layer structure, but is not limited to this structure and can also have a stacked structure of two or more layers. For example, a structure in which a metal material with high conductivity is sandwiched between metal materials with high heat resistance can be used. Examples of metal materials with high conductivity that can be used include aluminum and copper. Examples of metal materials with high heat resistance that can be used include metal materials such as molybdenum, titanium, and tungsten, and nitrides of these materials.

例えば、導電層４６２を、５層積層構造にすることができる。例えば、導電層４６２の３層目に導電性が高いアルミニウムを用い、１層目（最下層）及び４層目に耐熱性が高いチタンを用い、２層目及び５層目（最上層）に耐熱性が高い窒化チタンを用いることができる。このような構成にすることで、耐熱性が低いアルミニウムを用いても、ヒロック、ウィスカー、マイグレーション等の不良が発生することを抑制することができる。よって、導電層４６２を、導電性が高い配線として機能させることができる。 For example, the conductive layer 462 can have a five-layer stacked structure. For example, the third layer of the conductive layer 462 can be made of aluminum, which has high conductivity, the first layer (bottom layer) and fourth layer can be made of titanium, which has high heat resistance, and the second and fifth layers (top layer) can be made of titanium nitride, which has high heat resistance. With this configuration, even if aluminum, which has low heat resistance, is used, the occurrence of defects such as hillocks, whiskers, and migration can be suppressed. Therefore, the conductive layer 462 can function as highly conductive wiring.

導電層４６２上、及び絶縁層４５０上には、絶縁層４７０が設けられている。絶縁層４７０は、層間絶縁層として機能する。絶縁層４７０には、絶縁層２８０に用いることができる材料を用いることができる。 An insulating layer 470 is provided over the conductive layer 462 and the insulating layer 450. The insulating layer 470 functions as an interlayer insulating layer. The insulating layer 470 can be made of the same material as that used for the insulating layer 280.

［ＮＯＳＲＡＭ］
図２０Ｃに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ。 [NOSRAM]
20C shows an example circuit configuration of a gain cell type memory cell having two transistors and one capacitor. The memory cell 953 includes a transistor M2, a transistor M3, and a capacitor CB. In this specification and the like, a memory device having a gain cell type memory cell in which the transistor M2 is an OS transistor is referred to as a nonvolatile oxide semiconductor RAM (NOSRAM).

トランジスタＭ２のソース及びドレインの一方は、容量素子ＣＢの一方の電極と接続され、トランジスタＭ２のソース及びドレインの他方は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続されている。容量素子ＣＢの他方の電極は、配線ＣＡＬと接続されている。トランジスタＭ３のソース及びドレインの一方は、配線ＲＢＬと接続され、トランジスタＭ３のソース及びドレインの他方は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの一方の電極と接続されている。 One of the source and drain of transistor M2 is connected to one electrode of capacitor CB, the other of the source and drain of transistor M2 is connected to wiring WBL, and the gate of transistor M2 is connected to wiring WOL. The other electrode of capacitor CB is connected to wiring CAL. One of the source and drain of transistor M3 is connected to wiring RBL, the other of the source and drain of transistor M3 is connected to wiring SL, and the gate of transistor M3 is connected to one electrode of capacitor CB.

配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの他方の電極に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。 Wiring WBL functions as a write bit line, wiring RBL functions as a read bit line, and wiring WOL functions as a word line. Wiring CAL functions as a wiring for applying a predetermined potential to the other electrode of capacitance element CB. When writing data, while retaining data, and when reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to wiring CAL.

データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２をオン状態にし、配線ＷＢＬと容量素子ＣＢの一方の電極を導通状態にすることで行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの一方の電極、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子ＣＢの一方の電極の電位、及びトランジスタＭ３のゲートの電位を保持する。 Data is written by applying a high-level potential to the wiring WOL, turning on transistor M2, and establishing electrical continuity between the wiring WBL and one electrode of the capacitor CB. Specifically, when transistor M2 is on, a potential corresponding to the information to be recorded is applied to the wiring WBL, and this potential is written to one electrode of the capacitor CB and the gate of transistor M3. Then, a low-level potential is applied to the wiring WOL, turning off transistor M2, thereby maintaining the potential of one electrode of the capacitor CB and the potential of the gate of transistor M3.

データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３のソース及びドレインの一方の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３のソース及びドレインの他方の電位によって決まるため、トランジスタＭ３のソース及びドレインの一方に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの一方の電極（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの一方の電極（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。 Data is read by applying a predetermined potential to the wiring SL. The current flowing between the source and drain of transistor M3 and the potential of one of the source and drain of transistor M3 are determined by the potential of the gate of transistor M3 and the potential of the other of the source and drain of transistor M3. Therefore, by reading the potential of the wiring RBL connected to one of the source and drain of transistor M3, the potential held in one electrode of capacitor CB (or the gate of transistor M3) can be read. In other words, information written to this memory cell can be read from the potential held in one electrode of capacitor CB (or the gate of transistor M3).

また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図２０Ｄに示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２のソース及びドレインの他方、及びトランジスタＭ３のソース及びドレインの一方が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。 Furthermore, for example, the wiring WBL and the wiring RBL may be combined into a single wiring BIL. An example circuit configuration of such a memory cell is shown in Figure 20D. Memory cell 954 is configured such that the wiring WBL and the wiring RBL of memory cell 953 are combined into a single wiring BIL, and the other of the source and drain of transistor M2 and one of the source and drain of transistor M3 are connected to the wiring BIL. In other words, memory cell 954 is configured such that the write bit line and the read bit line operate as a single wiring BIL.

図２０Ｅに示すメモリセル９５５は、メモリセル９５３における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図２０Ｆに示すメモリセル９５６は、メモリセル９５４における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。 Memory cell 955 shown in Figure 20E is an example in which the capacitor element CB and wiring CAL in memory cell 953 have been omitted. Memory cell 956 shown in Figure 20F is an example in which the capacitor element CB and wiring CAL in memory cell 954 have been omitted. By using such a configuration, the degree of integration of the memory cells can be increased.

なお、少なくともトランジスタＭ２にはＯＳトランジスタを用いることが好ましい。特に、トランジスタＭ２、及びトランジスタＭ３にＯＳトランジスタを用いることが好ましい。トランジスタＭ２としてＯＳトランジスタを用いることで、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。又は、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５３乃至メモリセル９５６に対して多値データ、又はアナログデータを保持することができる。 Note that it is preferable to use an OS transistor for at least transistor M2. In particular, it is preferable to use OS transistors for transistors M2 and M3. By using an OS transistor as transistor M2, written data can be held by transistor M2 for a long time, which reduces the frequency of refreshing the memory cell. Alternatively, refresh operations of the memory cell can be eliminated. Furthermore, since the leakage current is extremely small, multi-level data or analog data can be held in memory cells 953 to 956.

トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３乃至メモリセル９５６は、ＮＯＳＲＡＭの一態様である。 Memory cells 953 to 956, in which an OS transistor is used as transistor M2, are one embodiment of NOSRAM.

なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。 It should be noted that a Si transistor may also be used as transistor M3. Si transistors can increase field-effect mobility and can also be used as p-channel transistors, allowing for greater freedom in circuit design.

また、図２０Ｇに、３トランジスタ１容量素子のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。 Figure 20G also shows a three-transistor, one-capacitor gain cell type memory cell 957. Memory cell 957 has transistors M4 to M6 and a capacitative element CC.

トランジスタＭ４のソース及びドレインの一方は、容量素子ＣＣの一方の電極と接続され、トランジスタＭ４のソース及びドレインの他方は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続されている。容量素子ＣＣの他方の電極は、トランジスタＭ５のソース及びドレインの一方と、配線ＧＮＤＬと、に接続されている。トランジスタＭ５のソース及びドレインの他方は、トランジスタＭ６のソース及びドレインの一方と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの一方の電極と接続されている。トランジスタＭ６のソース及びドレインの他方は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。 One of the source and drain of transistor M4 is connected to one electrode of capacitor CC, the other of the source and drain of transistor M4 is connected to wiring BIL, and the gate of transistor M4 is connected to wiring WOL. The other electrode of capacitor CC is connected to one of the source and drain of transistor M5 and wiring GNDL. The other of the source and drain of transistor M5 is connected to one of the source and drain of transistor M6, and the gate of transistor M5 is connected to one electrode of capacitor CC. The other of the source and drain of transistor M6 is connected to wiring BIL, and the gate of transistor M6 is connected to wiring RWL.

配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。 The wiring BIL functions as a bit line, the wiring WOL functions as a write word line, and the wiring RWL functions as a read word line. The wiring GNDL is a wiring that applies a low-level potential.

データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＩＬと容量素子ＣＣの一方の電極を導通状態にすることで行われる。具体的には、トランジスタＭ４がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの一方の電極、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４をオフ状態にすることによって、容量素子ＣＣの一方の電極の電位、及びトランジスタＭ５のゲートの電位を保持する。 Data is written by applying a high-level potential to the wiring WOL, turning on transistor M4, and establishing electrical continuity between the wiring BIL and one electrode of the capacitor CC. Specifically, when transistor M4 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and this potential is written to one electrode of the capacitor CC and the gate of transistor M5. Then, a low-level potential is applied to the wiring WOL, turning off transistor M4, thereby maintaining the potential of one electrode of the capacitor CC and the potential of the gate of transistor M5.

データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後、配線ＢＩＬを電気的に浮遊状態にし、且つ、配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６はオン状態となり、配線ＢＩＬとトランジスタＭ５のソース及びドレインの他方が導通状態となる。このとき、トランジスタＭ５のソース及びドレインの他方には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの一方の電極（又はトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５のソース及びドレインの他方の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの一方の電極（又はトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの一方の電極（又はトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。 Data is read by precharging the wiring BIL to a predetermined potential, then electrically floating the wiring BIL and applying a high-level potential to the wiring RWL. Because the wiring RWL is at a high-level potential, the transistor M6 is turned on, and the wiring BIL and the other of the source and drain of the transistor M5 are electrically connected. At this time, the potential of the wiring BIL is applied to the other of the source and drain of the transistor M5. The potential of the wiring BIL changes depending on the potential held in one electrode of the capacitor CC (or the gate of the transistor M5). By reading the potential of the wiring BIL, the potential held in one electrode of the capacitor CC (or the gate of the transistor M5) can be read. In other words, information written to this memory cell can be read from the potential held in one electrode of the capacitor CC (or the gate of the transistor M5).

なお、少なくともトランジスタＭ４にＯＳトランジスタを用いることが好ましい。 Note that it is preferable to use an OS transistor for at least transistor M4.

なお、トランジスタＭ５及びＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態等によっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。 Note that Si transistors may be used as transistors M5 and M6. As mentioned above, Si transistors may have higher field-effect mobility than OS transistors depending on the crystalline state of the silicon used in the semiconductor layer.

半導体装置９００が有する駆動回路９１０とメモリアレイ９２０は同一平面上に設けてもよい。また、図２２Ａに示すように、駆動回路９１０とメモリアレイ９２０を重ねて設けてもよい。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２２Ｂに示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けてもよい。 The driver circuit 910 and memory array 920 of the semiconductor device 900 may be provided on the same plane. Alternatively, as shown in Figure 22A, the driver circuit 910 and memory array 920 may be provided overlapping each other. By providing the driver circuit 910 and memory array 920 overlapping each other, the signal propagation distance can be shortened. Alternatively, as shown in Figure 22B, the memory array 920 may be provided in multiple layers on top of the driver circuit 910.

図２３は、メモリアレイ９２０を複数層重ねた半導体装置９００の構成例を示す断面図である。図２３に示す半導体装置９００は、トランジスタ３１０等を有する層である駆動回路９１０と、駆動回路９１０上のメモリアレイ９２０［１］乃至メモリアレイ９２０［ｍ］（ｍは２以上の整数。図２３に示す例では、ｍは３以上の整数。）と、を有する。ここで、１層目（一番下）に設けられた層をメモリアレイ９２０［１］とし、２層目に設けられた上記層をメモリアレイ９２０［２］とし、ｍ層目（一番上）に設けられた上記層をメモリアレイ９２０［ｍ］として、図２３に図示している。つまり、本発明の一態様の記憶装置は、メモリセルを含む層を複数有し、複数の層が積層されている構成を有してもよい。 23 is a cross-sectional view showing a configuration example of a semiconductor device 900 in which multiple memory arrays 920 are stacked. The semiconductor device 900 shown in FIG. 23 includes a driver circuit 910, which is a layer including a transistor 310 and the like, and memory arrays 920[1] to 920[m] (m is an integer of 2 or more. In the example shown in FIG. 23, m is an integer of 3 or more) on the driver circuit 910. Here, the layer provided in the first layer (bottom) is referred to as memory array 920[1], the layer provided in the second layer is referred to as memory array 920[2], and the layer provided in the mth layer (top) is referred to as memory array 920[m]. In other words, a memory device of one embodiment of the present invention may have a configuration in which multiple layers including memory cells are stacked.

図２３では、駆動回路９１０が有するトランジスタ３１０を例示している。トランジスタ３１０は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁層として機能する絶縁層３１５と、基板３１１の一部を含む半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。また、隣接するトランジスタ３１０の間に素子分離層３１８が設けられていることが好ましい。トランジスタ３１０は、ｐチャネル型のトランジスタ又はｎチャネル型のトランジスタのいずれとしてもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。 Figure 23 illustrates a transistor 310 included in the driver circuit 910. The transistor 310 is provided over a substrate 311 and includes a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 that includes part of the substrate 311, and low-resistance regions 314a and 314b that function as source and drain regions. It is preferable that an element isolation layer 318 be provided between adjacent transistors 310. The transistor 310 may be either a p-channel transistor or an n-channel transistor. For example, a single-crystal silicon substrate can be used as the substrate 311.

ここで、トランジスタ３１０において、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３１０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。 Here, in the transistor 310, the semiconductor region 313 (part of the substrate 311) where the channel is formed has a convex shape. A conductive layer 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulating layer 315 interposed therebetween. Note that the conductive layer 316 may be made of a material that adjusts the work function. Such a transistor 310 is also called a FIN transistor because it utilizes the convex portion of the semiconductor substrate. Note that an insulating layer that contacts the top of the convex portion and functions as a mask for forming the convex portion may be provided. While the case where the convex portion is formed by processing a part of the semiconductor substrate has been shown, a semiconductor film having a convex shape may also be formed by processing an SOI substrate.

なお、図２３に示すトランジスタ３１０は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いることができる。 Note that the transistor 310 shown in Figure 23 is just an example, and the structure is not limited to this, and an appropriate transistor can be used depending on the circuit configuration or driving method.

各構造体の間には、層間絶縁層、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグ又は配線としての機能を有する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。 A wiring layer containing an interlayer insulating layer, wiring, plugs, etc. may be provided between each structure. Multiple wiring layers may be provided depending on the design. Here, for conductive layers that function as plugs or wiring, the same reference numeral may be used to refer to multiple structures. In this specification, the wiring and the plug connecting to the wiring may be integrated. In other words, there are cases where a portion of the conductive layer functions as wiring, and cases where a portion of the conductive layer functions as a plug.

例えば、トランジスタ３１０上には、層間絶縁層として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０及び絶縁層３２２には導電層３２８等が埋め込まれている。また、絶縁層３２４及び絶縁層３２６には導電層３３０等が埋め込まれている。なお、導電層３２８及び導電層３３０は、プラグ又は配線として機能する。 For example, insulating layer 320, insulating layer 322, insulating layer 324, and insulating layer 326 are stacked in this order on transistor 310 as interlayer insulating layers. Furthermore, conductive layer 328 and the like are embedded in insulating layer 320 and insulating layer 322. Furthermore, conductive layer 330 and the like are embedded in insulating layer 324 and insulating layer 326. Note that conductive layer 328 and conductive layer 330 function as plugs or wiring.

また、層間絶縁層として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるためにＣＭＰ処理により平坦化されていてもよい。 Furthermore, the insulating layer that functions as an interlayer insulating layer may also function as a planarizing film that covers the underlying unevenness. For example, the upper surface of the insulating layer 322 may be planarized by CMP processing to improve flatness.

層間絶縁層として適用可能な絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。 Insulators that can be used as interlayer insulating layers include insulating oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides.

例えば、層間絶縁層として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択することが好ましい。 For example, by using a material with a low dielectric constant for the insulating layer that functions as an interlayer insulating layer, the parasitic capacitance that occurs between wiring can be reduced. Therefore, it is preferable to select the material according to the function of the insulating layer.

駆動回路９１０上には、絶縁層２０８が設けられている。絶縁層２０８は、層間絶縁層として機能する。絶縁層２０８には、絶縁層２１６に用いることができる材料を用いることができる。 An insulating layer 208 is provided over the driver circuit 910. The insulating layer 208 functions as an interlayer insulating layer. The insulating layer 208 can be made of the same material as the insulating layer 216.

絶縁層２０８には開口部が設けられ、該開口部の内部に位置する領域を有するように導電層２０７が設けられている。導電層２０７は、プラグとして機能し、駆動回路９１０と接続されている。導電層２０７には、図２１に示す導電層４４０に用いることができる材料を用いることができる。 An opening is provided in the insulating layer 208, and a conductive layer 207 is provided so as to have a region located inside the opening. The conductive layer 207 functions as a plug and is connected to the driver circuit 910. The conductive layer 207 can be made of the same material as can be used for the conductive layer 440 shown in Figure 21.

導電層２０７上、及び絶縁層２０８上には、導電層２０９が設けられている。導電層２０９は、配線として機能し、導電層２０７と接続されている。導電層２０９は、例えば、導電層２０７の上面と接する領域を有することができる。導電層２０９には、図２１に示す導電層４６２に用いることができる材料を用いることができる。 A conductive layer 209 is provided over the conductive layer 207 and the insulating layer 208. The conductive layer 209 functions as a wiring and is connected to the conductive layer 207. For example, the conductive layer 209 can have a region in contact with the top surface of the conductive layer 207. The conductive layer 209 can be made of the same material as the conductive layer 462 shown in Figure 21.

導電層２０９上、及び絶縁層２０８上には、絶縁層２１３が設けられている。絶縁層２１３上には、図２１に示す記憶装置と同様に、絶縁層２１２と、絶縁層２１２上の絶縁層２１４と、が設けられている。絶縁層２１３、絶縁層２１２、及び絶縁層２１４には、導電層２０９に達する開口部が設けられ、該開口部の内部に位置する領域を有するように導電層２１１が設けられている。導電層２１１は、プラグとして機能し、導電層２０９と接続されている。導電層２１１は、例えば導電層２０９の上面と接する領域を有することができる。導電層２１１には、図２１に示す導電層４４０に用いることができる材料を用いることができる。 An insulating layer 213 is provided on the conductive layer 209 and on the insulating layer 208. Similar to the memory device shown in FIG. 21, an insulating layer 212 and an insulating layer 214 on the insulating layer 212 are provided on the insulating layer 213. Openings reaching the conductive layer 209 are provided in the insulating layers 213, 212, and 214, and a conductive layer 211 is provided so as to have a region located inside the opening. The conductive layer 211 functions as a plug and is connected to the conductive layer 209. The conductive layer 211 can have a region in contact with the top surface of the conductive layer 209, for example. The conductive layer 211 can be made of a material that can be used for the conductive layer 440 shown in FIG. 21.

メモリアレイ９２０［１］乃至メモリアレイ９２０［ｍ］は、それぞれ、複数のメモリセル９５１を含む。各メモリセル９５１は、プラグ又は配線として機能する導電層として、導電層２３１、導電層２３２、導電層２３３、導電層２３４、導電層２３５、及び導電層２３６を有する。各メモリセル９５１に含まれる導電層２４５ｂ、及び導電層２４６ｂは、導電層２３１乃至導電層２３６を介して導電層２１１と接続されている。よって、各メモリセル９５１に含まれる導電層２４５ｂ、及び導電層２４６ｂは、導電層２０７、導電層２０９、導電層２１１、及び導電層２３１乃至導電層２３６を介して駆動回路９１０と接続されている。 Memory arrays 920[1] to 920[m] each include a plurality of memory cells 951. Each memory cell 951 has conductive layers 231, 232, 233, 234, 235, and 236 as conductive layers that function as plugs or wirings. Conductive layers 245b and 246b included in each memory cell 951 are connected to conductive layer 211 via conductive layers 231 to 236. Therefore, conductive layers 245b and 246b included in each memory cell 951 are connected to driver circuit 910 via conductive layers 207, 209, 211, and conductive layers 231 to 236.

導電層２３１は、絶縁層２１６が有する開口部の内部に設けられている。導電層２３２は、絶縁層２２１、絶縁層２２２、絶縁層２７５、絶縁層２８０、絶縁層２８２、絶縁層２８３、及び絶縁層２８５が有し、導電層２３１に達する開口部の内部に設けられている。導電層２３３は、導電層２３２上、導電層２４５ｂ上、導電層２４６ｂ上、及び絶縁層２８５上に設けられている。導電層２３４は、絶縁層４８７、絶縁層４８８、及び絶縁層４５０が有し、導電層２３３に達する開口部の内部に設けられている。導電層２３５は、導電層２３４上、及び絶縁層４５０上に設けられている。導電層２３６は、絶縁層４７０と、絶縁層４７０上の絶縁層２１２及び絶縁層２１４と、が有し、導電層２３５に達する開口部の内部に設けられている。 Conductive layer 231 is provided inside the opening of insulating layer 216. Conductive layer 232 is provided inside the opening that reaches conductive layer 231 and is included in insulating layers 221, 222, 275, 280, 282, 283, and 285. Conductive layer 233 is provided on conductive layer 232, conductive layer 245b, conductive layer 246b, and insulating layer 285. Conductive layer 234 is provided inside the opening that reaches conductive layer 233 and is included in insulating layers 487, 488, and 450. Conductive layer 235 is provided on conductive layer 234 and insulating layer 450. The conductive layer 236 is provided inside an opening that is included in the insulating layer 470 and the insulating layers 212 and 214 on the insulating layer 470 and reaches the conductive layer 235.

導電層２３１は、導電層２０５と同一の材料を有し、同一の工程で形成できる。導電層２３２、及び導電層２３６には、導電層２１１に用いることができる材料を用いることができる。導電層２３３は、導電層４１０と同一の材料を有し、同一の工程で形成できる。導電層２３４は、導電層４４０と同一の材料を有し、同一の工程で形成できる。導電層２３５は、導電層４６２と同一の材料を有し、同一の工程で形成できる。 The conductive layer 231 can be formed using the same material and process as the conductive layer 205. The conductive layer 232 and the conductive layer 236 can be formed using the same material as the conductive layer 211. The conductive layer 233 can be formed using the same material and process as the conductive layer 410. The conductive layer 234 can be formed using the same material and process as the conductive layer 440. The conductive layer 235 can be formed using the same material and process as the conductive layer 462.

図２３に示すように、隣接するメモリセル９５１において、導電層２３１乃至導電層２３６が共有されている。また、隣接するメモリセル９５１において、導電層２３２、導電層２３４、及び導電層２３６を境に、右側の構成と左側の構成と、が対称に配置される。 As shown in FIG. 23, adjacent memory cells 951 share conductive layers 231 to 236. Furthermore, in adjacent memory cells 951, the right-side configuration and the left-side configuration are arranged symmetrically with respect to the conductive layers 232, 234, and 236.

上述のメモリアレイ９２０では、メモリアレイ９２０［１］乃至メモリアレイ９２０［ｍ］を積層して設けることができる。メモリアレイ９２０が有するメモリアレイ９２０［１］乃至メモリアレイ９２０［ｍ］は、駆動回路９１０が設けられている基板表面の垂直方向に配置することで、メモリセル９５１のメモリ密度の向上を図ることができる。またメモリアレイ９２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。半導体装置９００は、メモリアレイ９２０の製造コストの低減を図ることができる。 In the above-described memory array 920, memory arrays 920[1] to 920[m] can be stacked. By arranging memory arrays 920[1] to 920[m] of the memory array 920 in the vertical direction of the substrate surface on which the driver circuit 910 is provided, the memory density of the memory cells 951 can be improved. Furthermore, the memory array 920 can be manufactured using the same manufacturing process repeatedly in the vertical direction. The semiconductor device 900 can reduce the manufacturing cost of the memory array 920.

続いて、上記記憶装置等の半導体装置を備えることができる演算処理装置の一例について説明する。 Next, we will explain an example of a processing device that can be equipped with a semiconductor device such as the above-mentioned memory device.

図２４に、演算装置９６０のブロック図を示す。図２４に示す演算装置９６０は、例えばＣＰＵに適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、及びＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のプロセッサにも適用することができる。 Figure 24 shows a block diagram of the arithmetic unit 960. The arithmetic unit 960 shown in Figure 24 can be applied to, for example, a CPU. The arithmetic unit 960 can also be applied to processors such as a GPU (Graphics Processing Unit), a TPU (Tensor Processing Unit), and an NPU (Neural Processing Unit), which have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.

図２４に示す演算装置９６０は、基板９６１上に、ＡＬＵ９６２（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９６２ｃ、インストラクションデコーダ９６３、インタラプトコントローラ９６４、タイミングコントローラ９６５、レジスタ９６６、レジスタコントローラ９６７、バスインターフェース９６８、キャッシュ９６９、及びキャッシュインターフェース９６９ｉを有している。基板９６１は、半導体基板、ＳＯＩ基板、ガラス基板等を用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェースを有してもよい。また、キャッシュ９６９及びキャッシュインターフェース９６９ｉは、別チップに設けてもよい。 The arithmetic device 960 shown in FIG. 24 has an ALU 962 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 962c, an instruction decoder 963, an interrupt controller 964, a timing controller 965, a register 966, a register controller 967, a bus interface 968, a cache 969, and a cache interface 969i on a substrate 961. The substrate 961 may be a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may also have a rewritable ROM and a ROM interface. The cache 969 and cache interface 969i may also be provided on separate chips.

キャッシュ９６９は、別チップに設けられたメインメモリとキャッシュインターフェース９６９ｉを介して接続される。キャッシュインターフェース９６９ｉは、メインメモリに保持されているデータの一部をキャッシュ９６９に供給する機能を有する。またキャッシュインターフェース９６９ｉは、キャッシュ９６９に保持されているデータの一部を、バスインターフェース９６８を介してＡＬＵ９６２又はレジスタ９６６等に出力する機能を有する。 Cache 969 is connected to main memory provided on a separate chip via cache interface 969i. Cache interface 969i has the function of supplying part of the data held in main memory to cache 969. Cache interface 969i also has the function of outputting part of the data held in cache 969 to ALU 962, register 966, etc. via bus interface 968.

後述するように、演算装置９６０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェース９６９ｉはメモリアレイ９２０に保持されているデータをキャッシュ９６９に供給する機能を有していてよい。またこのとき、キャッシュインターフェース９６９ｉの一部に、駆動回路９１０を有することが好ましい。 As will be described later, a memory array 920 can be provided stacked on the arithmetic unit 960. The memory array 920 can be used as a cache. In this case, the cache interface 969i may have the function of supplying data held in the memory array 920 to the cache 969. In this case, it is also preferable that a drive circuit 910 be included as part of the cache interface 969i.

なお、キャッシュ９６９を設けず、メモリアレイ９２０のみをキャッシュとして用いることもできる。 It is also possible to use only the memory array 920 as a cache without providing the cache 969.

図２４に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図２４に示す演算装置９６０を含む構成を一つのコアとし、該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個又はそれ以上とすることが好ましい。また、サーバ用途等非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバス等で扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット等とすることができる。 The arithmetic device 960 shown in FIG. 24 is merely one example of a simplified configuration, and actual arithmetic devices 960 have a wide variety of configurations depending on their applications. For example, it is preferable to use a configuration including the arithmetic device 960 shown in FIG. 24 as one core, and to include multiple such cores, each of which operates in parallel, in a so-called multi-core configuration. The greater the number of cores, the higher the computational performance. The more cores there are, the more preferable it is, and for example, two, preferably four, more preferably eight, even more preferably twelve, and even more preferably sixteen or more cores are preferable. Furthermore, when extremely high computational performance is required, such as for server applications, a multi-core configuration with 16 or more, preferably 32 or more, and even more preferably 64 or more cores is preferable. Furthermore, the number of bits that the arithmetic device 960 can handle in its internal computation circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.

バスインターフェース９６８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９６３に入力され、デコードされた後、ＡＬＵコントローラ９６２ｃ、インタラプトコントローラ９６４、レジスタコントローラ９６７、タイミングコントローラ９６５に入力される。 Instructions input to the arithmetic unit 960 via the bus interface 968 are input to the instruction decoder 963, decoded, and then input to the ALU controller 962c, interrupt controller 964, register controller 967, and timing controller 965.

ＡＬＵコントローラ９６２ｃ、インタラプトコントローラ９６４、レジスタコントローラ９６７、タイミングコントローラ９６５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９６２ｃは、ＡＬＵ９６２の動作を制御するための信号を生成する。また、インタラプトコントローラ９６４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路等からの割り込み要求を、その優先度、マスク状態等から判断し、処理する。レジスタコントローラ９６７は、レジスタ９６６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９６６の読み出し及び書き込みを行う。 The ALU controller 962c, interrupt controller 964, register controller 967, and timing controller 965 perform various controls based on the decoded instructions. Specifically, the ALU controller 962c generates signals to control the operation of the ALU 962. Furthermore, while the arithmetic unit 960 is executing a program, the interrupt controller 964 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority, mask status, etc. The register controller 967 generates the address of the register 966 and reads and writes to the register 966 depending on the state of the arithmetic unit 960.

また、タイミングコントローラ９６５は、ＡＬＵ９６２、ＡＬＵコントローラ９６２ｃ、インストラクションデコーダ９６３、インタラプトコントローラ９６４、及びレジスタコントローラ９６７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９６５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。 The timing controller 965 also generates signals that control the timing of the operations of the ALU 962, ALU controller 962c, instruction decoder 963, interrupt controller 964, and register controller 967. For example, the timing controller 965 includes an internal clock generation unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits described above.

図２４に示す演算装置９６０において、レジスタコントローラ９６７は、ＡＬＵ９６２からの指示に従い、レジスタ９６６における保持動作の選択を行う。すなわち、レジスタ９６６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９６６内のメモリセルへの、電源電位の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９６６内のメモリセルへの電源電位の供給を停止することができる。 In the arithmetic unit 960 shown in FIG. 24, the register controller 967 selects the holding operation in the register 966 in accordance with instructions from the ALU 962. That is, it selects whether the memory cells in the register 966 will hold data using flip-flops or using capacitive elements. If holding data using flip-flops is selected, a power supply potential is supplied to the memory cells in the register 966. If holding data in capacitive elements is selected, the data is rewritten to the capacitive elements, and the supply of power supply potential to the memory cells in the register 966 can be stopped.

メモリアレイ９２０と演算装置９６０は、重ねて設けることができる。図２５Ａ及び図２５Ｂに半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９６０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図２５Ｂでは演算装置９６０及び層９３０を分離して示している。 The memory array 920 and the computing device 960 can be provided overlapping each other. Figures 25A and 25B show perspective views of a semiconductor device 970A. The semiconductor device 970A has a layer 930 on which a memory array is provided above the computing device 960. The layer 930 is provided with memory arrays 920L1, 920L2, and 920L3. The computing device 960 and each memory array have overlapping areas. To make the configuration of the semiconductor device 970A easier to understand, Figure 25B shows the computing device 960 and layer 930 separated.

メモリアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。 By stacking the layer 930 having the memory array and the computing device 960, the connection distance between them can be shortened, thereby increasing the communication speed between them. In addition, the short connection distance reduces power consumption.

メモリアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いてもよいし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビア又は導電膜の接合技術（Ｃｕ−Ｃｕ接合等）を用いて接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。 As a method for stacking the layer 930 having a memory array and the computing device 960, a method of stacking the layer 930 having a memory array directly on the computing device 960 (also called monolithic stacking) may be used, or a method of forming the computing device 960 and the layer 930 on different substrates, bonding the two substrates together, and connecting them using through-vias or conductive film bonding technology (such as Cu-Cu bonding) may be used. The former method does not require consideration of misalignment during bonding, and therefore not only can it reduce the chip size but also manufacturing costs.

ここで、演算装置９６０にキャッシュ９６９を有さず、層９３０に設けられているメモリアレイ９２０Ｌ１、９２０Ｌ２、及び９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、且つ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、且つ、最もアクセス頻度が高い。 Here, the arithmetic unit 960 does not have a cache 969, and the memory arrays 920L1, 920L2, and 920L3 provided in the layer 930 can each be used as a cache. In this case, for example, memory array 920L1 can be used as an L1 cache (also called a level 1 cache), memory array 920L2 can be used as an L2 cache (also called a level 2 cache), and memory array 920L3 can be used as an L3 cache (also called a level 3 cache). Of the three memory arrays, memory array 920L3 has the largest capacity and is accessed least frequently. Furthermore, memory array 920L1 has the smallest capacity and is accessed most frequently.

なお、演算装置９６０に設けられているキャッシュ９６９をＬ１キャッシュとして用いる場合は、層９３０に設けられている各メモリアレイを、それぞれ下位のキャッシュ、又はメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。 Note that when the cache 969 provided in the arithmetic unit 960 is used as an L1 cache, each memory array provided in layer 930 can be used as a lower-level cache or main memory. Main memory has a larger capacity than the cache and is accessed less frequently.

また、図２５Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。 Furthermore, as shown in FIG. 25B, drive circuits 910L1, 910L2, and 910L3 are provided. Drive circuit 910L1 is connected to memory array 920L1 via connection electrode 940L1. Similarly, drive circuit 910L2 is connected to memory array 920L2 via connection electrode 940L2, and drive circuit 910L3 is connected to memory array 920L3 via connection electrode 940L3.

なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つ又は２つとしてもよいし、４つ以上としてもよい。 Note that while three memory arrays functioning as caches are shown here, the number may be one, two, or four or more.

メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェース９６９ｉの一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェース９６９ｉと接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェース９６９ｉの一部として機能する、又はこれと接続される構成としてもよい。 When the memory array 920L1 is used as a cache, the drive circuit 910L1 may function as part of the cache interface 969i, or the drive circuit 910L1 may be configured to be connected to the cache interface 969i. Similarly, the drive circuit 910L2 and the drive circuit 910L3 may also function as part of the cache interface 969i, or may be configured to be connected to it.

メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、半導体装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。 Whether the memory array 920 functions as a cache or as main memory is determined by the control circuit 912 of each drive circuit 910. Based on a signal supplied from the arithmetic device 960, the control circuit 912 can cause some of the multiple memory cells 950 in the semiconductor device 900 to function as RAM.

半導体装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち半導体装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る半導体装置９００は、例えば、ユニバーサルメモリとして機能できる。 The semiconductor device 900 can cause some of the multiple memory cells 950 to function as cache, and the other part to function as main memory. In other words, the semiconductor device 900 can function as both a cache and a main memory. The semiconductor device 900 according to one aspect of the present invention can function as, for example, a universal memory.

また、一つのメモリアレイ９２０を有する層９３０を演算装置９６０に重ねて設けてもよい。図２６Ａに半導体装置９７０Ｂの斜視図を示す。 Alternatively, a layer 930 having one memory array 920 may be provided over the computing device 960. Figure 26A shows a perspective view of the semiconductor device 970B.

半導体装置９７０Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図２６Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。 In the semiconductor device 970B, one memory array 920 can be divided into multiple areas, each of which can be used for different functions. Figure 26A shows an example in which area L1 is used as an L1 cache, area L2 as an L2 cache, and area L3 as an L3 cache.

また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。 Furthermore, in semiconductor device 970B, the capacity of each of areas L1 to L3 can be changed depending on the situation. For example, if you want to increase the capacity of the L1 cache, you can achieve this by increasing the area of area L1. With this configuration, it is possible to improve the efficiency of calculation processing and increase processing speed.

また、複数のメモリアレイを積層してもよい。図２６Ｂに半導体装置９７０Ｃの斜視図を示している。 Moreover, multiple memory arrays may be stacked. Figure 26B shows a perspective view of semiconductor device 970C.

半導体装置９７０Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も遠いメモリアレイ９２０Ｌ３を下位のキャッシュ又はメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。 Semiconductor device 970C has a layer 930L1 having memory array 920L1 stacked on top of which is a layer 930L2 having memory array 920L2, and a layer 930L3 having memory array 920L3 stacked on top of that. Memory array 920L1, which is physically closest to the computing device 960, can be used as a higher-level cache, and memory array 920L3, which is farthest, can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory array can be increased, thereby further improving processing power.

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の適用可能な範囲の一例について、図２７を用いて説明する。本発明の一態様の記憶装置には、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、及び容量素子が適用されている。ＯＳトランジスタのオフ電流は極めて小さいため、ＯＳトランジスタを用いた記憶装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。 (Fourth embodiment)
In this embodiment, an example of the applicability of a semiconductor device of one embodiment of the present invention will be described with reference to FIG. 27. A transistor including an oxide as a semiconductor (hereinafter also referred to as an OS transistor) and a capacitor are used in a memory device of one embodiment of the present invention. Since the off-state current of an OS transistor is extremely small, a memory device including an OS transistor has excellent data retention characteristics and can function as a nonvolatile memory.

コンピュータ等の半導体装置では、用途に応じて様々な記憶装置が用いられる。図２７に、半導体装置に用いられる記憶装置の階層を説明する概念図を示す。図２７において、記憶装置の階層を説明する概念図は、三角形で示しており、三角形の上層に位置する記憶装置ほど速い動作速度が求められ、三角形の下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。 Semiconductor devices such as computers use a variety of memory devices depending on the application. Figure 27 shows a conceptual diagram explaining the hierarchy of memory devices used in semiconductor devices. In Figure 27, the conceptual diagram explaining the hierarchy of memory devices is represented by triangles, with memory devices located higher in the triangle requiring faster operating speeds, and memory devices located lower in the triangle requiring larger memory capacities and higher recording densities.

図２７では、三角形の最上層から順に、ＣＰＵ、ＧＰＵ、ＮＰＵの演算処理装置にレジスタとして混載されるメモリ、キャッシュメモリ（単にｃａｃｈｅと表す場合もある。また、代表的には、Ｌ１、Ｌ２、Ｌ３キャッシュ）、ＤＲＡＭに代表されるメインメモリ、３Ｄ　ＮＡＮＤ及びＨａｒｄ　Ｄｉｓｋ（ＨＤＤ：Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅともいう）に代表されるストレージメモリを示している。 In Figure 27, from the top layer of the triangle, there are shown memory integrated as registers in the CPU, GPU, and NPU processing units, cache memory (sometimes simply referred to as cache, and typically L1, L2, and L3 caches), main memory such as DRAM, and storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).

ＣＰＵ、ＧＰＵ、ＮＰＵ等の演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存等に用いられるため、演算処理装置からのアクセス頻度が高い。よって、大きな記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報等を保持する機能も有する。 Memory integrated as registers into arithmetic processing units such as CPUs, GPUs, and NPUs is used for temporary storage of calculation results, and is therefore frequently accessed by the arithmetic processing unit. Therefore, fast operating speeds are required rather than large storage capacities. Registers also have the function of storing setting information for the arithmetic processing unit.

キャッシュメモリは、ＤＲＡＭに保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュメモリに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュメモリに求められる記憶容量はＤＲＡＭより少ないが、ＤＲＡＭよりも速い動作速度が求められる。また、キャッシュメモリで書き換えられたデータは複製されてＤＲＡＭに供給される。 Cache memory has the function of duplicating and storing a portion of the data stored in DRAM. By duplicating frequently used data and storing it in cache memory, it is possible to increase the speed of access to the data. Cache memory requires less storage capacity than DRAM, but is required to operate at a faster speed than DRAM. In addition, data rewritten in cache memory is duplicated and supplied to DRAM.

本発明の一態様の記憶装置は、ＤＲＡＭとして適用することができる。 A memory device according to one embodiment of the present invention can be used as a DRAM.

なお、図２７において、キャッシュメモリは、Ｌ３キャッシュまでしか図示していないが、これに限定されない。例えば、キャッシュのうち、最も下位に位置するＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　ｃａｃｈｅ）、又はＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　ｃａｃｈｅ）として、本発明の一態様の記憶装置を用いることができる。 Note that in Figure 27, the cache memory is illustrated only up to the L3 cache, but this is not limited to this. For example, a storage device according to one embodiment of the present invention can be used as an LLC (Last Level cache) or FLC (Final Level cache), which are the lowest level caches.

ＤＲＡＭは、３Ｄ　ＮＡＮＤから読み出されたプログラム、データ等を保持する機能を有する。 DRAM has the function of storing programs, data, etc. read from 3D NAND.

３Ｄ　ＮＡＮＤは、長期保存が必要なデータ、演算装置で使用する各種のプログラム（例えば、人工ニューラルネットワークのモデル）等を保持する機能を有する。よって、３Ｄ　ＮＡＮＤには速い動作速度よりも大きな記憶容量と高い記録密度が求められる。 3D NAND has the ability to store data that requires long-term storage, various programs used in computing devices (for example, artificial neural network models), etc. Therefore, 3D NAND requires large storage capacity and high recording density rather than fast operating speeds.

Ｈａｒｄ　Ｄｉｓｋは、大容量、且つ不揮発性の機能を有する。また、Ｈａｒｄ　Ｄｉｓｋの代わりとして、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等を用いることができる。 Hard disks have large storage capacity and are non-volatile. Alternatively, solid-state drives (SSDs) can be used instead of hard disks.

本発明の一態様の記憶装置は、ＯＳトランジスタを用いることにより、周辺回路とモノリシックの構成とすることができる。さらに、ＯＳトランジスタを用いることにより、周辺回路へのモノリシック積層も可能である。よって、周辺回路とのデータアクセスの点で利点を有する。また周辺回路と積層して設けることができるため、集積度を高めることができる。また本発明の一態様の記憶装置は、ＯＳトランジスタを用いることにより長期間のデータ保持が可能である。よってＤＲＡＭとして用いる場合には、リフレッシュの頻度を低減することができる。 By using OS transistors, the memory device of one embodiment of the present invention can be monolithically structured with peripheral circuits. Furthermore, by using OS transistors, the memory device can be monolithically stacked with the peripheral circuits. This is advantageous in terms of data access with the peripheral circuits. Furthermore, since the memory device can be stacked with the peripheral circuits, the degree of integration can be increased. Furthermore, by using OS transistors, the memory device of one embodiment of the present invention can retain data for a long period of time. Therefore, when used as a DRAM, the frequency of refresh can be reduced.

また、本発明の一態様の記憶装置は、ＯＳトランジスタを用いることによりリーク電流を低減することができる。したがって、例えば、容量素子の容量値を小さくしても充分に保持を行うことができる。よって例えば、本発明の一態様の記憶装置をＤＲＡＭとして用いることにより、ＤＲＡＭの動作速度、例えば書き換えにおける速度が高まる場合がある。 Furthermore, the storage device of one embodiment of the present invention can reduce leakage current by using an OS transistor. Therefore, for example, data can be sufficiently stored even if the capacitance value of a capacitor is small. Therefore, for example, by using the storage device of one embodiment of the present invention as a DRAM, the operation speed of the DRAM, for example, the speed at which data is rewritten, can be increased in some cases.

また、本発明の一態様の記憶装置は、強誘電体を含む容量素子を有することで、長時間のデータ保持が可能である。よってＤＲＡＭとして用いる場合には、リフレッシュの頻度を低減することができる。また、記憶装置の信頼性を高めることができる。 Furthermore, the memory device of one embodiment of the present invention can retain data for a long time by including a capacitor element containing a ferroelectric material. Therefore, when used as a DRAM, the frequency of refresh can be reduced. Furthermore, the reliability of the memory device can be improved.

本発明の一態様の記憶装置は、図２７に示すＴａｒｇｅｔ２の領域、及びＴａｒｇｅｔ１の領域に用いることができる。特に、Ｔａｒｇｅｔ１の領域に、好適に用いることができる。 A storage device of one embodiment of the present invention can be used for the Target2 area and the Target1 area shown in FIG. 27. In particular, it can be suitably used for the Target1 area.

なお、図２７の斜線のハッチングで示すように、Ｔａｒｇｅｔ１は、ＤＲＡＭ及び３Ｄ　ＮＡＮＤの境界領域（Ｔａｒｇｅｔ１＿１）と、ＤＲＡＭ及びｃａｃｈｅ（Ｌ１、Ｌ２、Ｌ３）の境界領域（Ｔａｒｇｅｔ１＿２）と、を含む。Ｔａｒｇｅｔ１＿２として、先に述べたＬＬＣ、ＦＬＣ等が挙げられる。 As shown by the diagonal hatching in Figure 27, Target1 includes the boundary area (Target1_1) between DRAM and 3D NAND, and the boundary area (Target1_2) between DRAM and cache (L1, L2, L3). Examples of Target1_2 include the LLC and FLC mentioned above.

本発明の一態様の記憶装置をＤＲＡＭに置き換えることで、消費電力の削減を図ることができる。該構成とすることで、ＤＲＡＭを用いた構成と比較して、２分の１以下、好ましくは１０分の１以下、より好ましくは１００分の１、さらに好ましくは１０００分の１以下まで消費電力を低減することができる。よって、本発明の一態様の記憶装置をＴａｒｇｅｔ１に好適に用いることができる。 By replacing the storage device of one embodiment of the present invention with a DRAM, power consumption can be reduced. With this configuration, power consumption can be reduced to half or less, preferably one-tenth or less, more preferably one-hundredth, and even more preferably one-thousandth or less, compared to a configuration using DRAM. Therefore, the storage device of one embodiment of the present invention can be suitably used for Target 1.

また本発明の一態様の記憶装置は、長時間のデータ保持が可能であり、さらに、データアクセスの面でも利点を有する。よって、本発明の一態様の記憶装置は、Ｔａｒｇｅｔ１のうち特に、書き換え頻度の比較的低い領域である、Ｔａｒｇｅｔ１＿１に好適に用いることができる。本発明の一態様の記憶装置をＴａｒｇｅｔ１＿１に適用することにより、記憶装置の信頼性を高めることができる。また、記憶装置の集積度が高める場合がある。また、記憶装置の消費電力が低減される場合がある。 Furthermore, a storage device of one embodiment of the present invention can retain data for a long time and has advantages in terms of data access. Therefore, the storage device of one embodiment of the present invention can be suitably used for Target1_1, which is an area of Target1 that is rewritten relatively infrequently. By applying the storage device of one embodiment of the present invention to Target1_1, the reliability of the storage device can be improved. Furthermore, the degree of integration of the storage device can be increased. Furthermore, the power consumption of the storage device can be reduced.

また、本発明の一態様の記憶装置は動作速度が速く、データアクセスの面でも利点を有することから、Ｔａｒｇｅｔ１のうち、書き替えの頻度がより高いＴａｒｇｅｔ１＿２にも好適に用いることができる。Ｔａｒｇｅｔ１＿２に本発明の一態様の記憶装置を適用することにより、記憶装置の計算効率を高め、消費電力を低減することができる。 Furthermore, the storage device of one embodiment of the present invention has high operating speed and is advantageous in terms of data access, and therefore can be suitably used for Target1_2, which is a part of Target1 that is rewritten more frequently. By applying the storage device of one embodiment of the present invention to Target1_2, the computational efficiency of the storage device can be improved and its power consumption can be reduced.

また、消費電力の削減を図る別の手段としては、ＣＰＵ、ＧＰＵ、ＮＰＵ等の演算処理装置の上にＤＲＡＭ、ＦｅＲＡＭ等の記憶装置（本発明の一態様の半導体装置も含む）を積層した構成が挙げられる。また、演算処理装置と記憶装置が積層された構成は、モノリシック積層と呼称される。演算処理装置と記憶装置とをモノリシック積層の構成とすることで、例えば、演算処理装置と記憶装置との間のデータアクセスに要する消費電力を大幅に下げることができる。そのため、このような構成が適用されたスーパーコンピュータ（ＨＰＣ（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ）ともいう）、コンピュータ、サーバ等を含む情報処理装置を全世界に展開することにより、地球温暖化の抑制を図ることができる。 Another means for reducing power consumption is a configuration in which a memory device such as a DRAM or FeRAM (including a semiconductor device according to one embodiment of the present invention) is stacked on a processor such as a CPU, GPU, or NPU. A configuration in which a processor and a memory device are stacked is called a monolithic stack. By configuring the processor and the memory device as a monolithic stack, it is possible to significantly reduce the power consumption required for data access between the processor and the memory device, for example. Therefore, by deploying information processing devices including supercomputers (also called HPCs (High Performance Computers)), computers, servers, etc. that employ such a configuration throughout the world, it is possible to curb global warming.

このように、本発明の一態様に係る、酸化物半導体を用いた記憶装置は、ＣＰＵ、ＧＰＵ、ＮＰＵ等の演算処理装置にレジスタとして混載されるメモリから、ＤＲＡＭと３Ｄ　ＮＡＮＤとの境界領域のメモリまで、幅広い範囲のメモリに適用することができる。 In this way, a memory device using an oxide semiconductor according to one embodiment of the present invention can be applied to a wide range of memories, from memories integrated as registers in arithmetic processing units such as CPUs, GPUs, and NPUs, to memories located in the boundary area between DRAM and 3D NAND.

（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置の応用例について、図２８Ａ乃至図２９Ｅを用いて説明する。 Fifth Embodiment
In this embodiment, application examples of the semiconductor device of one embodiment of the present invention will be described with reference to FIGS. 28A to 29E.

本発明の一態様の半導体装置は、例えば、電子部品、大型計算機、宇宙用機器、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）、及び、各種電子機器に用いることができる。本発明の一態様の半導体装置を用いることで、電子部品、大型計算機、宇宙用機器、データセンター、及び、各種電子機器の、低消費電力化及び高性能化が実現できる。 A semiconductor device of one embodiment of the present invention can be used in, for example, electronic components, mainframe computers, space equipment, data centers (also referred to as DCs), and various electronic devices. By using a semiconductor device of one embodiment of the present invention, low power consumption and high performance can be achieved in electronic components, mainframe computers, space equipment, data centers, and various electronic devices.

電子機器としては、例えば、テレビジョン装置、デスクトップ型若しくはノート型のコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。 Examples of electronic devices include electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.

本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）を有していてもよい。 The electronic device of this embodiment may have a sensor (including the function of detecting, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared rays).

本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、又はテキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。 The electronic device of this embodiment can have a variety of functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on a display unit, a touch panel function, a function to display a calendar, date, time, etc., a function to execute various software (programs), a wireless communication function, a function to read programs or data recorded on a recording medium, etc.

［電子部品］
電子部品９８０が実装された基板（実装基板９８９）の斜視図を、図２８Ａに示す。図２８Ａに示す電子部品９８０は、モールド９８４内に半導体装置９８１を有している。図２８Ａは、電子部品９８０の内部を示すために、一部の記載を省略している。電子部品９８０は、モールド９８４の外側にランド９８５を有する。ランド９８５は電極パッド９８６と接続され、電極パッド９８６は半導体装置９８１とワイヤ９８７を介して接続されている。電子部品９８０は、例えばプリント基板９８８に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板９８８上で接続されることで実装基板９８９が完成する。 [Electronic Components]
FIG. 28A shows a perspective view of a substrate (mounting substrate 989) on which an electronic component 980 is mounted. The electronic component 980 shown in FIG. 28A has a semiconductor device 981 inside a mold 984. FIG. 28A omits some parts in order to show the interior of the electronic component 980. The electronic component 980 has lands 985 on the outside of the mold 984. The lands 985 are connected to electrode pads 986, and the electrode pads 986 are connected to the semiconductor device 981 via wires 987. The electronic component 980 is mounted on, for example, a printed circuit board 988. A plurality of such electronic components are combined and connected on the printed circuit board 988 to complete the mounting substrate 989.

また、半導体装置９８１は、駆動回路層９８２と、記憶層９８３と、を有する。なお、記憶層９８３は、複数のメモリセルアレイが積層された構成である。駆動回路層９８２と、記憶層９８３と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続することができる。駆動回路層９８２と、記憶層９８３と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。 The semiconductor device 981 also has a drive circuit layer 982 and a memory layer 983. The memory layer 983 is configured by stacking multiple memory cell arrays. The stacked configuration of the drive circuit layer 982 and the memory layer 983 can be a monolithic stacked configuration. In a monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding. By monolithically stacking the drive circuit layer 982 and the memory layer 983, it is possible to achieve a so-called on-chip memory configuration, in which the memory is formed directly on the processor, for example. The on-chip memory configuration makes it possible to increase the operation speed of the interface between the processor and the memory.

また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、接続配線等のサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。 Furthermore, by using an on-chip memory configuration, the size of connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).

また、記憶層９８３が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層９８３にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。 Furthermore, it is preferable that the multiple memory cell arrays included in the memory layer 983 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked. By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both the memory bandwidth and the memory access latency. Note that bandwidth refers to the amount of data transferred per unit time, and access latency refers to the time from access to the start of data exchange. Note that when Si transistors are used for the memory layer 983, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.

半導体装置９８１を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）等に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。 The semiconductor device 981 may also be referred to as a die. In this specification, a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes. Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN). For example, a die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.

次に、電子部品９９０の斜視図を図２８Ｂに示す。電子部品９９０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品９９０は、パッケージ基板９９２（プリント基板）上にインターポーザ９９１が設けられ、インターポーザ９９１上に半導体装置９９４、及び複数の半導体装置９８１が設けられている。 Next, Figure 28B shows a perspective view of electronic component 990. Electronic component 990 is an example of a SiP (System in Package) or MCM (Multi-Chip Module). Electronic component 990 has an interposer 991 provided on a package substrate 992 (printed circuit board), and a semiconductor device 994 and multiple semiconductor devices 981 provided on interposer 991.

電子部品９９０では、半導体装置９８１を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置９９４は、ＣＰＵ、ＧＰＵ、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。 Electronic component 990 shows an example in which semiconductor device 981 is used as a high bandwidth memory (HBM). Furthermore, semiconductor device 994 can be used in integrated circuits such as a CPU, GPU, or FPGA (Field Programmable Gate Array).

パッケージ基板９９２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ９９１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。 The package substrate 992 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate. The interposer 991 can be, for example, a silicon interposer or a resin interposer.

インターポーザ９９１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層又は多層で設けられている。また、インターポーザ９９１は、インターポーザ９９１上に設けられた集積回路をパッケージ基板９９２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ９９１に貫通電極を設けて、該貫通電極を用いて集積回路とパッケージ基板９９２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。 The interposer 991 has multiple wirings and functions to connect multiple integrated circuits with different terminal pitches. The multiple wirings are provided in a single layer or multiple layers. The interposer 991 also functions to connect the integrated circuits provided on the interposer 991 to electrodes provided on the package substrate 992. For these reasons, the interposer is sometimes called a "rewiring substrate" or "intermediate substrate." In some cases, through electrodes are provided in the interposer 991, and the integrated circuits and package substrate 992 are connected using these through electrodes. In addition, with silicon interposers, TSVs can also be used as through electrodes.

ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細且つ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。 HBM requires the connection of many wires to achieve a wide memory bandwidth. For this reason, the interposer on which the HBM is mounted must be able to form fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.

また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。 Furthermore, in SiPs and MCMs that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.

一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を接続する場合、該端子ピッチの幅等のスペースが必要となる。そのため、電子部品９９０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。 On the other hand, when connecting multiple integrated circuits with different terminal pitches using a silicon interposer, TSVs, or the like, space is required to accommodate the width of the terminal pitch. Therefore, when attempting to reduce the size of the electronic component 990, the width of the terminal pitch becomes an issue, and it may become difficult to provide the large number of wirings required to achieve a wide memory bandwidth. Therefore, as mentioned above, a monolithic stacked configuration using OS transistors is preferable. A composite structure may be used that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.

また、電子部品９９０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ９９１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品９９０では、半導体装置９８１と半導体装置９９４の高さを揃えることが好ましい。 A heat sink (heat sink) may also be provided on top of the electronic component 990. When a heat sink is provided, it is preferable to align the height of the integrated circuit provided on the interposer 991. For example, in the electronic component 990 shown in this embodiment, it is preferable to align the height of the semiconductor device 981 and the height of the semiconductor device 994.

電子部品９９０を他の基板に実装するため、パッケージ基板９９２の底部に電極９９３を設けてもよい。図２８Ｂでは、電極９９３を半田ボールで形成する例を示している。パッケージ基板９９２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極９９３を導電性のピンで形成してもよい。パッケージ基板９９２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。 Electrodes 993 may be provided on the bottom of the package substrate 992 in order to mount the electronic component 990 on another substrate. Figure 28B shows an example in which the electrodes 993 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 992, BGA (Ball Grid Array) mounting can be achieved. The electrodes 993 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 992, PGA (Pin Grid Array) mounting can be achieved.

電子部品９９０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。 Electronic component 990 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA. Examples of mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).

［大型計算機］
次に、大型計算機５６００の斜視図を図２９Ａに示す。図２９Ａに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。 [Large computer]
Next, Fig. 29A shows a perspective view of a mainframe computer 5600. The mainframe computer 5600 shown in Fig. 29A has a rack 5610 housing a plurality of rack-mounted computers 5620. The mainframe computer 5600 may also be called a supercomputer.

計算機５６２０は、例えば、図２９Ｂに示す斜視図の構成とすることができる。図２９Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。 The computer 5620 can have the configuration shown in the perspective view in FIG. 29B, for example. In FIG. 29B, the computer 5620 has a motherboard 5630, which has multiple slots 5631 and multiple connection terminals. A PC card 5621 is inserted into the slot 5631. In addition, the PC card 5621 has connection terminals 5623, 5624, and 5625, which are each connected to the motherboard 5630.

図２９Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。 PC card 5621 shown in Figure 29C is an example of a processing board equipped with a CPU, GPU, memory device, etc. PC card 5621 has board 5622. Board 5622 also has connection terminal 5623, connection terminal 5624, connection terminal 5625, semiconductor device 5626, semiconductor device 5627, semiconductor device 5628, and connection terminal 5629. Note that Figure 29C illustrates semiconductor devices other than semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, but for these semiconductor devices, please refer to the descriptions of semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 described below.

接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。 The connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630. The connection terminal 5629 may conform to, for example, PCIe.

接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。 Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Also, when outputting video signals from connection terminals 5623, 5624, and 5625, examples of standards for each include HDMI (registered trademark).

半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。 The semiconductor device 5626 has terminals (not shown) for inputting and outputting signals, and the semiconductor device 5626 can be connected to the board 5622 by inserting the terminals into sockets (not shown) provided on the board 5622.

半導体装置５６２７は、複数の端子を有しており、該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品９９０を用いることができる。 The semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 can be connected to the board 5622 by, for example, reflow soldering the terminals to wiring on the board 5622. Examples of the semiconductor device 5627 include FPGAs, GPUs, and CPUs. For example, the electronic component 990 can be used as the semiconductor device 5627.

半導体装置５６２８は、複数の端子を有しており、該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を接続することができる。半導体装置５６２８としては、例えば、記憶装置等が挙げられる。半導体装置５６２８として、例えば、電子部品９９０を用いることができる。 The semiconductor device 5628 has multiple terminals, and the semiconductor device 5628 can be connected to the board 5622 by, for example, reflow soldering the terminals to wiring on the board 5622. Examples of the semiconductor device 5628 include a memory device. For example, the electronic component 990 can be used as the semiconductor device 5628.

大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。 The mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.

［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。 [Space equipment]
The semiconductor device of one embodiment of the present invention can be suitably used in space equipment.

本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において信頼性が高く、好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、又は、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つ又は複数を含むことができる。 A semiconductor device according to one embodiment of the present invention includes an OS transistor. Compared to a Si transistor, an OS transistor exhibits smaller variations in electrical characteristics due to radiation exposure. In other words, the OS transistor has high radiation resistance and is therefore highly reliable and suitable for use in environments where radiation may be incident. For example, an OS transistor can be suitably used in outer space. Specifically, an OS transistor can be used as a transistor for a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe. Examples of radiation include X-rays and neutron rays. Note that outer space refers to an altitude of 100 km or higher, and the outer space described in this specification can include one or more of the thermosphere, mesosphere, and stratosphere.

図２９Ｄには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２９Ｄにおいては、宇宙空間に惑星６８０４を例示している。 Figure 29D shows an artificial satellite 6800 as an example of space equipment. The artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 29D also shows a planet 6804 in space.

また、図２９Ｄには示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、又はバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ、宇宙空間においても高い信頼性を有するため好適である。 Although not shown in Figure 29D, the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. The use of OS transistors in the battery management system or battery control circuit described above is preferable because they have low power consumption and high reliability even in space.

また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。 In addition, outer space is an environment with radiation levels more than 100 times higher than on Earth. Examples of radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.

ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。 When sunlight is irradiated onto the solar panel 6802, the power required for the satellite 6800 to operate is generated. However, for example, in situations where sunlight is not irradiated onto the solar panel, or where the amount of sunlight irradiating the solar panel is low, the amount of power generated is small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated. In order to operate the satellite 6800 even in situations where the amount of power generated is low, it is recommended to provide a secondary battery 6805 on the satellite 6800. Note that the solar panel is sometimes called a solar cell module.

人工衛星６８００は、信号を生成することができる。該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、又は他の人工衛星が該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。 Satellite 6800 can generate a signal. The signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined. As described above, satellite 6800 can constitute a satellite positioning system.

また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。 The control device 6807 also has a function of controlling the satellite 6800. The control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device. Note that the control device 6807 is preferably a semiconductor device including an OS transistor which is one embodiment of the present invention.

また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。 Furthermore, the artificial satellite 6800 can be configured to include a sensor. For example, by configuring the artificial satellite 6800 with a visible light sensor, the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground. Or, by configuring the artificial satellite 6800 with a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. As described above, the artificial satellite 6800 can function as, for example, an Earth observation satellite.

なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機等の宇宙用機器に好適に用いることができる。 Note that although an artificial satellite is used as an example of space equipment in this embodiment, the present invention is not limited thereto. For example, a semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.

以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。 As explained above, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.

［データセンター］
本発明の一態様の半導体装置は、例えば、データセンター等に適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、又はデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。 [Data Center]
The semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to, for example, a data center. The data center is required to perform long-term management of data, such as ensuring data immutability. To manage long-term data, the building must be large enough to accommodate the installation of storage devices and servers for storing a huge amount of data, a stable power source for storing the data, or cooling equipment required for storing the data.

データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、等を図ることができる。そのため、データセンターの省スペース化を図ることができる。 By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and the cooling equipment to be made smaller. This allows for space savings in the data center.

また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。 Furthermore, the semiconductor device of one embodiment of the present invention has low power consumption, which allows for reduced heat generation from the circuit. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.

図２９Ｅにデータセンターに適用可能なストレージシステムを示す。図２９Ｅに示すストレージシステム７０１０は、ホスト７００１として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４及びストレージ制御回路７００２を介して接続されている形態を図示している。 Figure 29E shows a storage system that can be used in a data center. The storage system 7010 shown in Figure 29E has multiple servers 7001sb as hosts 7001. It also has multiple storage devices 7003md as storage 7003. The host 7001 and storage 7003 are shown connected via a storage area network 7004 and a storage control circuit 7002.

ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。 The host 7001 corresponds to a computer that accesses data stored in the storage 7003. The hosts 7001 may be connected to each other via a network.

ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。 Storage 7003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage. In order to solve the problem of the slow access speed of storage 7003, storage systems typically provide cache memory within the storage to reduce the time required to store and output data.

前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。 The aforementioned cache memory is used within the storage control circuit 7002 and storage 7003. Data exchanged between the host 7001 and storage 7003 is stored in the cache memory within the storage control circuit 7002 and storage 7003, and then output to the host 7001 or storage 7003.

前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。 By using OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data, the frequency of refreshes can be reduced, and power consumption can be lowered. Furthermore, by stacking the memory cell array, miniaturization is possible.

なお、本発明の一態様の半導体装置を、電子部品、大型計算機、宇宙用機器、データセンター、及び電子機器の中から選ばれるいずれか一又は複数に適用することで、消費電力を低減することができる。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ_２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。 Note that power consumption can be reduced by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, mainframe computers, space equipment, data centers, and electronic devices. Therefore, while energy demand is expected to increase with the improvement in performance or integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO ₂ ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a countermeasure against global warming due to its low power consumption.

２００：トランジスタ、２０５：導電層、２０７：導電層、２０８：絶縁層、２０９：導電層、２１１：導電層、２１２：絶縁層、２１３：絶縁層、２１４：絶縁層、２１６：絶縁層、２２１：絶縁層、２２２：絶縁層、２２４：絶縁層、２２４ｆ：絶縁膜、２３０：半導体層、２３０ｆ：半導体膜、２３０ｉ：チャネル形成領域、２３０ｎａ：低抵抗領域、２３０ｎｂ：低抵抗領域、２３１：導電層、２３２：導電層、２３３：導電層、２３４：導電層、２３５：導電層、２３６：導電層、２４１ａ：絶縁層、２４１ｂ：絶縁層、２４２：導電層、２４２ａ：導電層、２４２ｂ：導電層、２４２ｆ：導電膜、２４３ａ：開口部、２４３ｂ：開口部、２４４ａ：凹部、２４４ｂ：凹部、２４５ａ：導電層、２４５ｂ：導電層、２４５ｆ：導電膜、２４６ａ：導電層、２４６ｂ：導電層、２４６ｆ：導電膜、２５０：絶縁層、２５０ｆ：絶縁膜、２５５：絶縁層、２６０：導電層、２６０ｆ：導電膜、２７５：絶縁層、２８０：絶縁層、２８２：絶縁層、２８３：絶縁層、２８５：絶縁層、２８７：凹部、２８９：開口部、２９０：開口部、３１０：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３１８：素子分離層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、４１０：導電層、４１２：導電層、４２０：導電層、４３０：絶縁層、４４０：導電層、４５０：絶縁層、４６２：導電層、４７０：絶縁層、４８７：絶縁層、４８８：絶縁層、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０［１］：メモリアレイ、９２０［２］：メモリアレイ、９２０［ｍ］：メモリアレイ、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：メモリセル、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９６０：演算装置、９６１：基板、９６２：ＡＬＵ、９６２ｃ：ＡＬＵコントローラ、９６３：インストラクションデコーダ、９６４：インタラプトコントローラ、９６５：タイミングコントローラ、９６６：レジスタ、９６７：レジスタコントローラ、９６８：バスインターフェース、９６９：キャッシュ、９６９ｉ：キャッシュインターフェース、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８０：電子部品、９８１：半導体装置、９８２：駆動回路層、９８３：記憶層、９８４：モールド、９８５：ランド、９８６：電極パッド、９８７：ワイヤ、９８８：プリント基板、９８９：実装基板、９９０：電子部品、９９１：インターポーザ、９９２：パッケージ基板、９９３：電極、９９４：半導体装置、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７００４：ストレージエリアネットワーク、７０１０：ストレージシステム 200: transistor, 205: conductive layer, 207: conductive layer, 208: insulating layer, 209: conductive layer, 211: conductive layer, 212: insulating layer, 213: insulating layer, 214: insulating layer, 216: insulating layer, 221: insulating layer, 222: insulating layer, 224: insulating layer, 224f: insulating film, 230: semiconductor layer, 230f: semiconductor film, 230i: channel formation region, 230na: low resistance region, 230nb: low resistance region, 231: conductive layer, 232: conductive layer, 233: conductive layer, 23 4: conductive layer, 235: conductive layer, 236: conductive layer, 241a: insulating layer, 241b: insulating layer, 242: conductive layer, 242a: conductive layer, 242b: conductive layer, 242f: conductive film, 243a: opening, 243b: opening, 244a: recess, 244b: recess, 245a: conductive layer, 245b: conductive layer, 245f: conductive film, 246a: conductive layer, 246b: conductive layer, 246f: conductive film, 250: insulating layer, 250f: insulating film, 255: insulating layer, 260: conductive layer, 260 f: conductive film, 275: insulating layer, 280: insulating layer, 282: insulating layer, 283: insulating layer, 285: insulating layer, 287: recess, 289: opening, 290: opening, 310: transistor, 311: substrate, 313: semiconductor region, 314a: low resistance region, 314b: low resistance region, 315: insulating layer, 316: conductive layer, 318: element isolation layer, 320: insulating layer, 322: insulating layer, 324: insulating layer, 326: insulating layer, 328: conductive layer, 330: conductive layer, 410: conductive layer, 412: conductive layer, 420: conductive layer, 430: insulating layer, 440: conductive layer, 450: insulating layer, 462: conductive layer, 470: insulating layer, 487: insulating layer, 488: insulating layer, 900: semiconductor device, 910: driving circuit, 911: peripheral circuit, 912: control circuit, 915: peripheral circuit, 920[1]: memory array, 920[2]: memory array, 920[m]: memory array, 920: memory array, 923: row driver, 924: column driver, 925 : input circuit, 926: output circuit, 927: sense amplifier, 928: voltage generation circuit, 930: layer, 931: PSW, 932: PSW, 941: row decoder, 942: column decoder, 950: memory cell, 951: memory cell, 952: memory cell, 953: memory cell, 954: memory cell, 955: memory cell, 956: memory cell, 957: memory cell, 960: arithmetic unit, 961: substrate, 962: ALU, 962c: ALU controller, 962d: ALU controller, 962e: ALU controller, 962f: ALU controller, 962g: ALU controller, 962h ... 63: instruction decoder, 964: interrupt controller, 965: timing controller, 966: register, 967: register controller, 968: bus interface, 969: cache, 969i: cache interface, 970A: semiconductor device, 970B: semiconductor device, 970C: semiconductor device, 980: electronic component, 981: semiconductor device, 982: drive circuit layer, 983: memory layer, 984: mold, 985 : Land, 986: Electrode pad, 987: Wire, 988: Printed circuit board, 989: Mounting board, 990: Electronic component, 991: Interposer, 992: Package board, 993: Electrode, 994: Semiconductor device, 5600: Mainframe computer, 5610: Rack, 5620: Computer, 5621: PC card, 5622: Board, 5623: Connection terminal, 5624: Connection terminal, 5625: Connection terminal, 5626: Semiconductor device, 5627: Semiconductor device, 5628: Semiconductor device, 5629: connection terminal, 5630: motherboard, 5631: slot, 6800: artificial satellite, 6801: aircraft, 6802: solar panel, 6803: antenna, 6804: planet, 6805: secondary battery, 6807: control device, 7001: host, 7001sb: server, 7002: storage control circuit, 7003: storage, 7003md: storage device, 7004: storage area network, 7010: storage system

Claims

a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a fifth conductive layer, a first insulating layer, and a second insulating layer;
the first conductive layer and the second conductive layer are spaced apart from each other so as to have a region in contact with an upper surface of the semiconductor layer;
the first insulating layer has a region in contact with an upper surface of the first conductive layer and a region in contact with an upper surface of the second conductive layer;
the first insulating layer has a first opening in a region between the first conductive layer and the second conductive layer in a plan view;
the first conductive layer and the first insulating layer have a second opening having a region overlapping with the semiconductor layer;
the second conductive layer and the first insulating layer have a third opening having a region overlapping with the semiconductor layer;
the semiconductor layer has a first recess overlapping the first opening,
the second insulating layer is provided inside the first opening so as to have a region in contact with an upper surface of the semiconductor layer in the first recess;
the third conductive layer is provided on the second insulating layer so as to have a region located inside the first opening;
the fourth conductive layer is provided inside the second opening so as to have a region in contact with the semiconductor layer;
the fifth conductive layer is provided inside the third opening so as to have a region in contact with the semiconductor layer;
a thickness of the first conductive layer is thinner than a thickness of the semiconductor layer in a region where the semiconductor layer overlaps the first conductive layer;
a thickness of the second conductive layer is thinner than a thickness of the semiconductor layer in a region where the semiconductor layer overlaps with the second conductive layer;
the semiconductor layer comprises indium oxide;
the first conductive layer and the second conductive layer each contain an oxide containing indium and a first metal element;
The fourth conductive layer and the fifth conductive layer contain a second metal element.

In claim 1,
A semiconductor device, wherein the electrical resistivity in a first region of the semiconductor layer that contacts the fourth conductive layer and in a second region of the semiconductor layer that contacts the fifth conductive layer is lower than the electrical resistivity in a third region of the semiconductor layer that overlaps with the third conductive layer.

In claim 1 or claim 2,
The semiconductor device, wherein the second metal element is titanium, tin, or zirconium.

In claim 1 or claim 2,
The semiconductor device wherein the first metal element is tin.

In claim 1 or claim 2,
a sixth conductive layer and a seventh conductive layer;
the sixth conductive layer is provided on the fourth conductive layer so as to fill the second opening;
the seventh conductive layer is provided on the fifth conductive layer so as to fill the third opening;
the sixth conductive layer has a higher electrical conductivity than the fourth conductive layer;
A semiconductor device in which the seventh conductive layer has a higher electrical conductivity than the fifth conductive layer.

In claim 3,
a sixth conductive layer and a seventh conductive layer;
the sixth conductive layer is provided on the fourth conductive layer so as to fill the second opening;
the seventh conductive layer is provided on the fifth conductive layer so as to fill the third opening;
The sixth conductive layer and the seventh conductive layer each include tungsten, copper, aluminum, or molybdenum.

In claim 1 or claim 2,
a thickness of the first conductive layer is ⅕ or less of a thickness of the semiconductor layer in a region where the semiconductor layer overlaps the first conductive layer;
A semiconductor device in which the thickness of the second conductive layer is 1/5 or less of the thickness of the semiconductor layer in a region where the second conductive layer overlaps the semiconductor layer.

In claim 1 or claim 2,
the semiconductor layer has a second recess overlapping the second opening and a third recess overlapping the third opening;
the fourth conductive layer has a region in contact with an upper surface of the semiconductor layer in the second recess and a region in contact with a side surface of the semiconductor layer in the second recess,
The fifth conductive layer has a region in contact with an upper surface of the semiconductor layer in the third recess, and a region in contact with a side surface of the semiconductor layer in the third recess.

a first step of forming a semiconductor layer, a first conductive layer having a region in contact with an upper surface of the semiconductor layer, and a first insulating layer having a region in contact with an upper surface of the first conductive layer;
a second step of processing the first insulating layer and the first conductive layer to form a first opening in the first insulating layer, the first opening having a region overlapping with the semiconductor layer, and forming a second conductive layer and a third conductive layer facing each other across the first opening;
a third step of forming a second insulating layer and a fourth conductive layer on the second insulating layer, the fourth conductive layer having an area located within the first opening;
a fourth step of processing the first insulating layer, the second conductive layer, and the third conductive layer to form second openings in the first insulating layer and the second conductive layer that reach the semiconductor layer, and to form third openings in the first insulating layer and the third conductive layer that reach the semiconductor layer;
a fifth step of forming a fifth conductive layer having a region located inside the second opening and a sixth conductive layer having a region located inside the third opening, so as to have regions in contact with the semiconductor layer;
a sixth step of performing a heat treatment;
In the first step, the semiconductor layer is formed to have indium oxide;
In the first step, the first conductive layer is formed to have an oxide containing indium and a first metal element and to have a thickness smaller than that of the semiconductor layer;
In the fifth step, the fifth conductive layer and the sixth conductive layer are formed to contain a second metal element;
In the sixth step, a first region containing the second metal element and a second region are formed in the semiconductor layer by the heat treatment;
the first region is formed to have a region overlapping with the fifth conductive layer;
A method for manufacturing a semiconductor device, wherein the second region is formed to have a region overlapping with the sixth conductive layer.

In claim 9,
The method for manufacturing a semiconductor device, wherein the second metal element is titanium, tin, or zirconium.

In claim 9,
The method for manufacturing a semiconductor device, wherein the first metal element is tin.

In claim 9,
performing a seventh step after the fifth step and before the sixth step of forming a seventh conductive layer on the fifth conductive layer and an eighth conductive layer on the sixth conductive layer;
In the seventh step, the seventh conductive layer is formed so as to fill the second opening;
the seventh conductive layer has a higher electrical conductivity than the fifth conductive layer;
In the seventh step, the eighth conductive layer is formed so as to fill the third opening;
A method for manufacturing a semiconductor device, wherein the eighth conductive layer has a higher electrical conductivity than the sixth conductive layer.

In claim 10,
performing a seventh step after the fifth step and before the sixth step of forming a seventh conductive layer on the fifth conductive layer and an eighth conductive layer on the sixth conductive layer;
In the seventh step, the seventh conductive layer is formed so as to fill the second opening;
In the seventh step, the eighth conductive layer is formed so as to fill the third opening;
In the seventh step, the seventh conductive layer and the eighth conductive layer are formed to contain tungsten, copper, aluminum, or molybdenum.

In any one of claims 9 to 13,
In the first step, the first conductive layer is formed to have a thickness equal to or smaller than 1/5 of the thickness of the semiconductor layer.