WO2026005175A1

WO2026005175A1 - 전력 반도체 모듈 및 전력 변환 장치

Info

Publication number: WO2026005175A1
Application number: PCT/KR2025/002666
Authority: WO
Inventors: 김덕수
Original assignee: LX Semicon Co Ltd
Current assignee: LX Semicon Co Ltd
Priority date: 2024-06-27
Filing date: 2025-02-26
Publication date: 2026-01-02
Anticipated expiration: 2026-12-27
Also published as: WO2026005176A1

Abstract

전력 반도체 모듈은 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판과, 제1 기판의 제1 영역 상에 배치되는 전력 반도체 소자와, 전력 반도체 소자 상에 배치되는 제2 기판과, 제1 기판의 제2 영역 상에 배치되고, 제2 기판과 수평으로 중첩되는 제1 터미널을 포함할 수 있다. 제1 터미널의 상면과 제2 기판의 상면이 평행을 이룰 수 있다.

Description

전력 반도체 모듈 및 전력 변환 장치

본 개시는 전력 반도체 모듈 및 전력 변환 장치에 관한 것이다.

전력 반도체 소자는 정보나 신호를 처리하고 저장하는 시스템 반도체나 메모리와 달리, 전자기기에 들어오는 전력을 변환, 저장, 분배 및 제어하는 핵심부품으로서, 대부분의 전자 제품에 널리 채용되고 있다.

최근 들어, 전 지구적인 환경 보호 강화 추세에 발맞추어, 기존의 화석 연료 기반의 자동차 대신에 전기나 수소 등과 같은 친 환경 자동차가 널리 각광받고 있다. 친 환경 자동차에는 수많은 전력 반도체 소자가 사용된다. 친 환경 자동차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.

특히, 친 환경 자동차에는 고전류, 예컨대 200A 내지 900A의 인버터가 요구된다. 인버터는 전력을 변환하기 위해 복수의 전력 반도체 모듈을 포함한다. 복수의 전력 반도체 모듈 각각은 복수의 전력 반도체 소자들을 포함한다.

도 1에 도시한 바와 같이, 전력 반도체 소자는 전력 반도체 소자들(30, 40)을 포함한다. 복수의 전력 반도체 소자들(30, 40)은 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 제1 전력 반도체 소자(30) 각각의 게이트 전극(30a)과 소스 전극(30b)은 제2 기판(20)에 전기적으로 연결되고, 제2 전력 반도체 소자(40) 각각의 게이트 전극(40a)과 소스 전극(40b)은 제1 기판(10)에 전기적으로 연결된다.

한편, 전력 반도체 모듈은 제1 기판(10)과 제2 기판(20) 사이에 배치된 터미널(또는 리드 프레임)(50)을 포함한다.

전술한 바와 같이, 친 환경 자동차용 인버터에 채용되는 전력 반도체 모듈에서는 전류가 클수록 터미널(50)의 단면적이 커져야 한다. 통상적으로 인버터의 면적 제한이 요구되기 때문에, 요구되는 전류가 클수록 터미널(50)의 두께가 커진다.

이러한 경우, 터미널(50)의 두께가 전력 반도체 소자(30, 40)의 두께보다 크므로, 전력 반도체 소자(30, 40)의 상부 또는 하부가 제1 기판(10) 또는 제2 기판(20)로부터 이격된다. 이러한 이격 간격을 보상하기 위해 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되므로, 전력 반도체 모듈의 두께가 증가되는 문제가 있다. 아울러, 전력 반도체 소자(30, 40) 각각에 스페이서(70, 80)이 구비되므로, 전력 반도체 소자(30, 40)의 개수가 증가할수록, 스페이서(70, 80)의 개수도 증가되므로, 재료비가 증가되는 문제가 있다.

본 개시는 전술한 문제 및 다른 문제를 해결하기 위한 것이다.

따라서, 본 개시는 두께를 줄일 수 있는 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.

또한 본 개시는 재료비를 줄일 수 있는 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.

또한 본 개시는 더욱 더 높은 고전력 전력 반도체 모듈 및 전력 변환 장치를 제공하는 것이다.

본 개시는 설명된 것에 한정되지 않으며, 공개의 설명을 통해 이해될 수 있는 것들을 포함한다.

상기 또는 다른 목적을 달성하기 위해 본 개시의 일 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제2 기판; 및 상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널;을 포함하고, 상기 제1 터미널의 상면과 상기 제2 기판의 상면이 평행을 이룬다.

상기 전력 반도체 모듈은 상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함할 수 있다.

상기 제2 영역의 상면에 단차부가 형성되고, 상기 제1 터미널이 상기 단차부에 결합될 수 있다.

상기 제1 기판은 절연층; 상기 절연층의 상측 상에 배치되는 제1 금속층; 및 상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고, 상기 단차부는 제1 금속층에 구비될 수 있다.

상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 가질 수 있다. 상기 전력 반도체 모듈은 상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함할 수 있다.

상기 제2 기판은 상기 제2 영역과 제3 영역사이에 구비될 수 있다.

상기 제2 기판은 상기 제1 영역 상의 제3 영역 및 상기 제3 영역으로부터 수평으로 연장되는 제4 영역을 가질 수 있다. 상기 전력 반도체 모듈은 상기 제4 영역의 하측 상에 배치되고, 상기 제1 기판과 수평으로 중첩되는 제2 터미널을 포함할 수 있다.

본 개시의 다른 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제2 기판; 상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널; 및 상기 제2 기판의 일측에서 연장 형성되어 상기 제1 터미널의 상면의 적어도 일부를 덮는 몰딩부;를 포함하고, 상기 몰딩부의 상면과 상기 제2 기판의 상면이 평행을 이룬다.

상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 가질 수 있다.

상기 전력 반도체 모듈은 상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함할 수 있다.

상기 제2 기판은 상기 제2 영역과 제3 영역 사이에 구비될 수 있다.

본 개시의 또 다른 측면에 따르면, 전력 변환 장치는 상기 전력 반도체 모듈을 포함한다.

상기 측면들에 따른 전력 반도체 모듈 및 전력 변환 장치의 효과에 대해 설명하면 다음과 같다.

상기 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 재료비가 절감될 수 있다는 장점이 있다.

상기 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 두께가 감소될 수 있다는 장점이 있다.

상기 측면들 중 적어도 하나에 의하면, 전체 두께는 증가시키지 않고 제1 터미널 및/또는 제2 터미널의 두께를 증가시켜, 더욱 더 높은 고전력 전력 반도체 모듈을 구현할 수 있다는 장점이 있다.

상기 측면들 중 적어도 하나에 의하면, 리드 프레임이 사용되지 않아, 공정이 간소화되어 공정 시간이 단축될 수 있다는 장점이 있다.

첨부 도면은 본 개시에 대한 추가 이해를 제공하기 위해 포함되며 본 개시에 통합되어 본 개시의 일부에 포함될 수 있다. 또한 첨부 도면은 본 개시의 특징을 설명하고 개시의 설명과 함께 본 개시의 원리를 설명하는 역할을 할 수 있다.

도면에서:

도 1은 기존 전력 반도체 모듈을 도시한 단면도이다.

도 2는 본 개시의 일 측면에 따른 인버터를 도시한 회로도이다.

도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.

도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.

도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.

도 6은 도 5의 제1 기판(210)을 도시한 사시도이다.

도 7은 본 개시의 제4 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.

도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.

도 9는 본 개시의 제6 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.

도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 측면들이 상세히 설명되되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 측면들을 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.

도 2를 참조하면, 본 개시의 일 측면에 따른 인버터(1000)는 3상 모터나 컴프레셔와 같은 어플리케이션에 적용될 수 있다. 인버터(1000)는 3상 전력을 출력할 수 있다. 인버터(1000)는 전력 변환 장치이거나 전력 변환 장치에 포함될 수 있다. 인버터(1000)는 스위칭 회로를 포함할 수 있다.

본 개시의 일 측면에 따른 인버터(1000)는 DC 전력을 AC 전력으로 변환하고, 부하(1200)를 구동하기 위해 상기 변환된 AC 전력을 해당 부하(1200)에 공급할 수 있다. 본 개시의 일 측면에 따른 인버터(1000)에서 입력측에는 컨버터가 연결되어 AC 전력이 DC 전력으로 변환될 수도 있다. 이러한 경우, 컨버터에 의해 변환된 DC 전력이 상기 인버터(1000)에 의해 AC 전력으로 변환된 후, 부하(1200)의 구동에 사용될 수 있다. 부하(1200)는 모터나 전동기일 수 있지만, 이에 대해서는 한정하지 않는다.

본 개시의 일 측면에 따른 인버터(1000)는 3상 인버터를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 제1 상, 제2 상 및 제3 간에는 120도의 위상 차이를 가질 수 있다. 본 개시의 일 측면에 따른 인버터(1000)는 복수의 레그(100A, 100B, 100C)를 포함할 수 있다. 예컨대, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)가 각각 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 통해 부하(1200), 즉 모터에 병렬 연결될 수 있다. 제1 레그(100A)는 서로 직렬로 연결된 제1 암(100a)과 제2 암(100b)을 포함하고, 제2 레그(100B)는 서로 직렬로 연결된 제3 암(100c)과 제4 암(100d)을 포함하며, 제3 레그(100C)는 서로 직렬로 연결된 제5 암(100e)과 제6 암(100f)을 포함할 수 있다. 여기서, 제1 암(100a), 제3 암(100c) 및 제5 암(100e)은 상측 암으로 불리고, 제2 암(100b), 제4 암(100d) 및 제6 암(100f)은 하측 암으로 불릴 수 있다. 제1 암(100a) 내지 제6 암(100f) 각각은 스위칭 모듈, 서브모듈 등으로 불릴 수 있다.

제1 암(100a) 내지 제6 암(100f)은 각각 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)를 포함할 수 있다. 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)는 동일한 반도체 공정을 이용하여 동시에 형성될 수 있다. 스위칭부(Q1 내지 Q6)는 전력 반도체 소자를 포함할 수 있다.

본 개시의 일 측면에 따른 인버터(1000)에 의해 DC 전력이 AC 전력으로 변환되기 위해, 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부(Q1 내지 Q6)가 온/오프 제어될 수 있다.

예컨대, 제1 레그(100A)의 제1 암(100a)의 제1 스위칭부(Q1)가 온 상태인 경우, 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4) 및/또는 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제1 상 인덕터로 공급될 수 있다.

예컨대, 제2 레그(100B)의 제3 암(100c)의 제3 스위칭부(Q3)가 온 상태인 경우, 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6) 및/또는 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제2 상 인덕터로 공급될 수 있다. 제2 상은 제1 상보다 120도 위상이 지연될 수 있다.

예컨대, 제3 레그(100C)의 제5 암(100e)의 제5 스위칭부(Q5)가 온 상태인 경우, 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2) 및/또는 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제3 상 인덕터로 공급될 수 있다. 제3 상은 제2 상보다 120도 위상이 지연될 수 있다.

이에 따라, 제1 상 인덕터, 제2 상 인덕터 및 제3 인덕터 각각으로 공급되는 DC 전력에 의해 AC 전력이 생성될 수 있다.

한편, 도시되지 않았지만, 내압 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 직렬로 연결된 복수개로 구비될 수 있다.

도시되지 않았지만, 전류 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 병렬로 연결된 복수개로 구비될 수 있다.

한편, 제1 암(100a) 내지 제6 암(100f)을 구성하는 스위칭부(Q1 내지 Q6) 및 다이오드(100a-2 내지 100f-2)를 패키지화하여 전력 반도체 모듈로 구성할 수 있다.

일 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 각각 제1 전력 반도체 모듈, 제2 전력 반도체 모듈 및 제3 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b)이 패키지화되어, 제1 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제2 레그(100B)의 제3 암(100c)과 제4 암(100d)이 패키지화되어, 제2 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 패키지화되어, 제3 전력 반도체 모듈로 구성될 수 있다.

다른 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 단일 전력 반도체 모듈로 구성될 수 있다. 즉, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b), 제2 레그(100B)의 제3 암(100c)과 제4 암(100d) 및 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 단일 패키지화되어, 단일 전력 반도체 모듈로 구성될 수 있다.

한편, VDC는 입력측 전압으로서, 예컨대 DC 전압일 수 있다. CDC는 커패시터로서, 입력측 전압(VDC)을 충전할 수 있다.

도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 4에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.

도 3 및 도 4를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250) 및 몰딩부(265)를 포함할 수 있다.

제1 기판(210) 및 제2 기판(220)은 각각 절연층(211, 221), 제1 금속층(213, 223), 제2 금속층(215, 225) 등을 포함할 수 있다. 절연층(211, 221)은 절연 특성, 열 전달 특성 및/또는 방열 특성이 우수한 재질로 이루어질 수 있다. 예컨대, 절연층(211, 221)은 무기 재질, 세라믹 재질, 알루미나 재질, 플라스틱 재질, 유리 재질 등으로 이루어질 수 있다.

제1 금속층(213, 223)은 복수의 회로 패턴을 포함할 수 있다. 복수의 회로 패턴은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)에 전기적으로 연결될 수 있다. 이를 위해, 제1 금속층(213, 223)은 전기 전도도가 우수한 금속 재질로 형성될 수 있다. 예컨대, 제1 금속층(213, 223)은 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.

제2 금속층(215, 225)은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)로부터 발생된 열을 신속히 외부로 방출하는 역할을 할 수 있다. 따라서, 제2 금속층(215, 225)은 방열 특성이 우수한 재질로 형성될 수 있다. 예컨대, 제2 금속층(215, 225)은 알루미늄(Al)이나 알루미늄 합금일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 금속층(215, 225)은 방열층이나 방열판으로 불릴 수 있다.

제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 플립칩(flip-chip) 접합 방식을 이용하여 제1 기판(210)과 제2 기판(220) 각각에 접합될 수 있지만, 이에 대해서는 한정하지 않는다.

본 개시에서, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 각각 적어도 2개 이상의 전력 반도체 소자들을 포함할 수 있다. 2개 이상의 전력 반도체 소자들은 서로 병렬로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.

제1 전력 반도체 소자(230)는 제1 반도체층(231), 제1 드레인 전극(234), 제1 게이트 전극(232), 제1 소스 전극(233) 등을 포함할 수 있다. 제2 전력 반도체 소자(240)는 제2 반도체층(241), 제2 드레인 전극(244), 제2 게이트 전극(242), 제2 소스 전극(243)을 포함할 수 있다.

제1 반도체층(231) 및 제2 반도체층(241)은 SiC, GaN, Ga2O3와 같은 반도체 화합물 기반으로 이루어진 기판 상에 반도체 공정을 이용하여 형성될 수 있다. 이때, 기판은 성장용 기판으로서, 사파이어 기판, GaN과 같은 화합물 반도체 기판, 세라믹 계열 기판 등을 포함할 수 있다.

제1 전력 반도체 소자(230)에서, 제1 드레인 전극(234)은 제1 반도체층(231)의 하측 상에 배치되고, 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제1 반도체층(231)의 상측 상에 배치될 수 있다. 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 제1 기판(210)에 전기적으로 연결되고, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제2 기판(220)에 전기적으로 연결될 수 있다.

제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일 면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제1 게이트 전극(232)과 제1 소스 전극(233)은 서로 이격되어 위치될 수 있다. 제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일 면 상에 배치되므로, 제1 전력 반도체 소자(230)는 플립 칩 구조를 가질 수 있다.

제2 드레인 전극(244)은 제2 반도체층(241)의 하측 상에 배치되고, 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제2 반도체층(241)의 상측 상에 배치될 수 있다. 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)은 제2 기판(220)에 전기적으로 연결되고, 제2 전력 반도체 소자(240)의 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제1 기판(210)에 전기적으로 연결될 수 있다.

제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일 면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제2 게이트 전극(242)과 제2 소스 전극(243)은 서로 이격되어 위치될 수 있다. 제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일 면 상에 배치되므로, 제2 전력 반도체 소자(240)는 플립 칩 구조를 가질 수 있다.

한편, 전술한 바와 같이, 제1 기판(210) 및 제2 기판(220)에서 제1 금속층(213, 223)은 복수의 회로 패턴을 포함할 수 있다.

제2 기판(220)은 제1 회로 패턴, 제2 회로 패턴, 제3 회로 패턴 등을 포함할 수 있다. 이러한 경우, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)은 제1 회로 패턴에 전기적으로 연결되고, 제1 소스 전극(233)은 제2 회로 패턴에 연결될 수 있다. 제2 전력 반도체 소자(240)에서 제2 드레인 전극(244)은 제3 회로 패턴에 연결될 수 있다.

제1 기판(210)은 제1 회로 패턴 내지 제5 회로 패턴을 포함할 수 있다. 이러한 경우, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)과 제2 전력 반도체 소자(240)의 제2 소스 전극(243)은 제1 회로 패턴에 전기적으로 연결될 수 있다. 즉, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 제1 회로 패턴을 통해 제2 전력 반도체 소자(240)의 제2 소스 전극(243)에 전기적으로 연결될 수 있다. 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)은 제2 회로 패턴에 전기적으로 연결될 수 있다.

한편, 도시되지 않았지만, 제2 기판(220)의 제1 회로 패턴과 제1 기판(210)의 제3 회로 패턴을 전기적으로 연결하기 위한 제1 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)에 연결된 제2 기판(220)의 제1 회로 패턴은 제1 연결 부재를 통해 제1 기판(210)의 제3 회로 패턴에 전기적으로 연결될 수 있다.

도시되지 않았지만, 제2 기판(220)의 제2 회로 패턴과 제1 기판(210)의 제4 회로 패턴을 전기적으로 연결하기 위한 제2 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제1 전력 반도체 소자(230)의 제1 소스 전극(233)에 연결된 제2 기판(220)의 제2 회로 패턴은 제2 연결 부재를 통해 제1 기판(210)의 제4 회로 패턴에 전기적으로 연결될 수 있다.

도시되지 않았지만, 제2 기판(220)의 제3 회로 패턴과 제1 기판(210)의 제5 회로 패턴을 전기적으로 연결하기 위한 제3 연결 부재가 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 이에 따라, 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)에 연결된 제2 기판(220)의 제3 회로 패턴은 제3 연결 부재를 통해 제1 기판(210)의 제5 회로 패턴에 전기적으로 연결될 수 있다.

제1 연결 부재, 제2 연결 부재 및 제3 연결 부재는 각각 전기 전도도가 우수한 포스트, 클립 등으로 포함할 수 있다.

한편, 제1 기판(210)과 제2 기판(220)의 사이즈는 상이할 수 있다. 예컨대, 제1 기판(210)의 사이즈는 제2 기판(220)의 사이즈보다 클 수 있다.

제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제2 영역(210-2)은 제1 영역(210-1)의 제1 측에 위치될 수 있다. 이러한 경우, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 예컨대, 제2 기판(220)의 사이즈는 제1 기판(210)의 제1 영역(210-1)의 사이즈와 동일하거나 유사할 수 있다. 즉, 제2 기판(220)은 제1 기판(210)의 제1 영역(210-1)과 수직으로 중첩될 수 있다.

한편, 다시 도 3 및 도 4를 참조하면, 제1 터미널(250)은 제1 기판(210)의 제2 영역(210-2) 상에 배치될 수 있다. 이러한 경우, 제1 터미널(250)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.

제1 터미널(250)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 복수의 제1 터미널(250)은 제1 기판(210)의 복수의 회로 패턴 중에서 일부 회로 패턴과 전기적으로 연결될 수 있다.

제1 터미널(250)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 하지만, 제2 방향(Y)으로 복수의 제1 터미널(250)이 기 설정된 면적 내에서 배치되어야 하므로, 폭이 증가되기 어렵기 때문에 두께(T11)가 증가된다.

이에 따라, 제1 터미널(250)의 두께(T11)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 제1 터미널(250)의 두께(T11)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이러한 경우, 제1 터미널(250)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 제1 터미널(250)은 제1 전력 반도체 소자(230)(또는 제2 전력 반도체(240))의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 제1 터미널(250)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 제1 터미널(250)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다.

한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가되고 재료비가 증가된다.

하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제2 영역(210-2) 상에 제1 터미널(250)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 제1 터미널(250)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.

한편, 전력 반도체 모듈은 제2 터미널(260)을 포함할 수 있다.

제2 터미널(260)은 제1 기판(210) 상에 배치될 수 있다. 이를 위해, 제1 기판(210)은 제1 영역(210-1)에 인접한 제3 영역(210-3)을 가질 수 있다. 예컨대, 제1 방향(X)을 따라 제2 영역(210-2), 제1 영역(210-1) 및 제3 영역(210-3)의 순서로 위치될 수 있다. 예컨대, 제1 영역(210-1)은 제2 영역(210-2)과 제3 영역(210-3) 사이에 위치될 수 있다. 예컨대, 상기 제2 기판(220)은 제2 영역(210-2)과 제3 영역(210-3) 사이에 구비될 수 있다.

제2 터미널(260)은 제1 기판(210)의 제3 영역(210-3) 상에 배치될 수 있다. 이러한 경우, 제2 터미널(260)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.

제2 터미널(260)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 제1 기판(210)의 복수의 회로 패턴 중에서 일부 회로 패턴은 복수의 제1 회로 패턴에 전기적으로 연결되고, 일부 회로 패턴을 제외한 나머지 회로 패턴은 복수의 제2 회로 패턴에 전기적으로 연결될 수 있다.

복수의 제1 터미널(250)과 복수의 제2 터미널(260)은 입력 터미널, 파워 터미널, 출력 터미널 등으로 할당될 수 있다.

신호 터미널은 제1 기판(210)의 회로 패턴을 통해 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 각각의 게이트 전극에 게이트 신호(또는 스위칭 제어 신호)를 제공하기 위한 부재일 수 있다.

파워 터미널은 제1 전력 반도체 소자(230)의 소스 전극에 제1 파워 전압을 제공하기 위한 부재일 수 있다. 파워 터미널은 제2 전력 반도체 소자(240)의 드레인 전극에 제2 파워 전압을 제공하기 위한 부재일 수 있다. 제1 파워 전압은 제2 파워 전압보다 클 수 있다. 제1 파워 전압은 고전위 전압으로 불리고, 제2 파워 전압은 저전위 전압으로 불릴 수 있다.

출력 터미널은 제1 기판(210)의 제1 회로 패턴에 전기적으로 연결되어, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)의 턴온/오프에 의해 생성된 출력 전압을 출력하기 위한 부재일 수 있다.

제2 터미널(260)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 하지만, 제2 방향(Y)으로 복수의 제2 터미널(260)이 기 설정된 면적 내에서 배치되어야 하므로, 폭이 증가되기 어렵기 때문에 두께가 증가된다.

이에 따라, 제2 터미널(260)의 두께(T12)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 제2 터미널(260)의 두께(T12)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이러한 경우, 제2 터미널(260)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 제2 터미널(260)은 제1 전력 반도체 소자(230)(또는 제2 전력 반도체(240))의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 제2 터미널(260)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 제2 터미널(260)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다.

이와 달리, 제1 터미널(250) 및/또는 제2 터미널(260)은 제2 기판(220)의 상면보다 낮게 위치되어, 몰딩부(265)이 제1 터미널(250) 및/또는 제2 터미널(260)의 상측 상에 배치될 수도 있다.

한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가된다. 아울러, 전력 반도체 모듈에 각각 8개의 제1 전력 반도체 소자와 8개의 전력 반도체 소자가 구비되는 경우, 16개의 스페이서가 필요하므로 재료비가 증가된다.

하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제3 영역(210-3) 상에 제2 터미널(260)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 제2 터미널(260)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.

한편, 제1 터미널 및 제2 터미널은 리프 프레임을 가공하여 형성할 필요가 없다. 기존에는 도 1에 도시한 바와 같이, 픽 앤 플레이스(pick and place) 공정을 이용하여 리드 프레임이 제1 기판(10) 상에 올려지고, 커팅(cutting) 및 벤딩(bending) 공정을 이용하여 리드 프레임이 절단됨으로써, 터미널(50)이 제1 기판(10) 상에 형성되었다.

이에 반해, 본 개시에서, 제1 터미널 및 제2 터미널은 미리 개별적으로 제작된 도전성 도트 부재, 도전성 클립 등일 수 있다. 이에 따라, 기존과 같은 리드 프레임이 사용되지 않아, 픽 앤 플레이스 공정, 커팅 및 벤딩 공정을 수행하기 위한 장비나 해당 공정들이 필요 없어, 공정이 간소화되어 공정 시간이 단축될 수 있다.

다시 도 3 및 도 4를 참조하면, 몰딩부(265)는 제1 기판(210) 상에 배치될 수 있다. 몰딩부(265)는 제2 기판(220)의 일측에서 연장 형성되어, 제1 터미널(250)의 상면의 적어도 일부를 덮을 수 있다.

몰딩부(265)는 제1 기판(210)의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제1 기판(210)의 제1 영역(210-1), 제2 영역(210-2) 및 제3 영역(210-3) 상에 배치될 수 있다. 몰딩부(265)는 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 각각의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제2 기판(220)의 측부를 둘러쌀 수 있다. 몰딩부(265)는 제1 터미널(250)의 측부와 제1 전력 반도체 소자(230)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제1 터미널(250)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제2 터미널(260)의 측부와 제2 전력 반도체 소자(240)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 제2 터미널(260)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다. 몰딩부(265)는 절연 성능이 우수한 수지 재질로 형성될 수 있다. 예컨대, 몰딩부(265)는 EMC(Epoxy Molding Compound) 몰딩 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. EMC 몰딩 재질은 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)를 열, 수분, 충격, 절연 파괴 등으로부터 보호하는 밀봉 재질일 수 있다.

한편, 몰딩부(265)는 제1 터미널(250) 및/또는 제2 터미널(260)의 상측 상에 배치되지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출될 수 있다. 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출되는 경우, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면과 외부 전원 라인과의 전기적 연결이 용이하여, 전기적 연결 공정시에 발생될 수 있는 불량이 방지될 수 있다. 아울러, 제1 터미널(250) 및/또는 제2 터미널(260)의 상면은 외부에 노출되는 경우, 외부 전원 라인과의 전기적 연결을 위한 컨택 면적이 충분히 확보되어, 컨택 불량에 따른 전기적 단선이 방지되고 전류 손실이 최소화될 수 있다.

한편, 전력 반도체 모듈은 제1 기판(210)의 제1 측에서 연장 형성되어, 제1 터미널(250) 하부의 적어도 일부를 지지하는 지지몰딩부(270)를 포함할 수 있다. 지지몰딩부(270)는 몰딩부(265)와 동일한 재질로 형성되고 몰딩부(265)의 일부를 구성할 수 있지만, 이에 대해서는 한정하지 않는다.

도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 6은 도 5의 제1 기판(210)을 도시한 사시도이다.

도 5에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.

본 개시의 제3 측면은 제1 기판(210)에 단차부(280, 285)가 구비되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제3 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.

도 3 및 도 5를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(260) 및 몰딩부(266)를 포함할 수 있다. 제1 터미널(250) 및 제2 터미널(260) 중 하나는 생략될 수도 있다.

제1 기판(210)은 제1 영역(210-1), 제2 영역(210-2) 및 제3 영역(210-3)을 가질 수 있다. 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 제1 터미널(250)은 제1 기판(210)의 제2 영역(210-2) 상에 배치되고, 제2 터미널(260)은 제1 기판(210)의 제3 영역(210-3) 상에 배치될 수 있다. 아울러, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다.

한편, 도 6에 도시한 바와 같이, 제1 기판(210)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a)을 갖는 제1 단차부(280)를 가질 수 있다. 예컨대, 제1 기판(210)의 제1 영역(210-1)에 해당하는 제1 금속층(213)은 제거되지 않고 제1 기판(210)의 제2 영역(210-2) 및 제3 영역(210-3) 각각에 해당하는 제1 금속층(213)의 상면이 제거될 수 있다. 이에 따라, 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a)을 갖는 제1 단차부(280)와 제1 영역(210-1)의 상면(210-1a)보다 낮은 제3 영역(210-3)의 상면(210-3a)을 갖는 제2 단차부(285)가 형성될 수 있다. 단차부에서 제거된 깊이는 제1 금속층(213)의 두께, 제1 터미널(250) 및/또는 제2 터미널(260) 각각의 두께(T11, T12) 등을 고려하여 설정될 수 있다.

제1 터미널(250)은 제1 단차부(280)에 결합되고, 제2 터미널(260)은 제2 단차부(285)에 결합될 수 있다.

제1 터미널(250)의 두께(T11)가 본 개시의 제2 측면(도 4)에서의 제1 터미널(250)의 두께(T11)와 동일한 경우, 제1 터미널(250)이 제1 단차부(280)에 배치됨으로써, 제1 터미널(250)의 상면이 더 낮게 위치될 수 있다. 즉, 제1 터미널(250)의 상면은 제2 기판(220)의 상면보다 낮게 위치될 수 있다. 이러한 경우, 몰딩부(266)가 제2 기판(220)의 일측에서 연장 형성되어 제1 터미널(250)의 상면의 적어도 일부를 덮을 수 있다. 몰딩부(266)가 제1 터미널(250) 상에 배치되어, 제1 터미널(250)이 외부에 노출되지 않을 수 있다. 이에 따라, 제1 터미널(250)의 상측이 몰딩부(266)에 의해 덮여지므로, 제1 터미널(250)이 외부 이물질로부터 보호될 수 있다.

제2 터미널(260)의 두께(T12)가 본 개시의 제2 측면(도 4)에서의 제2 터미널(260)의 두께(T12)와 동일한 경우, 제2 터미널(260)이 제2 단차부(285)에 배치됨으로써, 제2 터미널(260)의 상면이 더 낮게 위치될 수 있다. 즉, 제2 터미널(260)의 상면은 제2 기판(220)의 상면보다 낮게 위치될 수 있다. 이러한 경우, 몰딩부(266)가 제2 터미널(260) 상에 배치되어, 제2 터미널(260)이 외부에 노출되지 않을 수 있다. 이에 따라, 제2 터미널(260)의 상측이 몰딩부(266)에 의해 덮여지므로, 제2 터미널(260)이 외부 이물질로부터 보호될 수 있다. 몰딩부(266)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있지만, 이에 대해서는 한정하지 않는다.

한편, 도 6에서는 제1 단차부(280) 및 제2 단차부(285)가 제2 방향(Y)을 따라 동일한 형상을 가질 수 있다.

이와 달리, 도시되지 않았지만, 복수의 제1 터미널(250) 및 복수의 제2 터미널(260) 각각에 대응하도록 복수의 제1 단차부(280) 및 복수의 제2 단차부(285)가 형성될 수도 있다. 즉, 제1 기판(210)의 제2 영역(210-2)에서 복수의 제1 터미널(250)에 대응하는 제2 영역(210-2)의 상면(210-2a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제1 단차부(280)가 형성될 수 있다. 제1 기판(210)의 제3 영역(210-3)에서 복수의 제2 터미널(260)에 대응하는 제3 영역(210-3)의 상면(210-3a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 단차부(285)가 형성될 수 있다.

도 7에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.

본 개시의 제4 측면은 터미널(250, 260)의 두께(T21, T22)가 더 커진 것을 제외하고 본 개시의 제3 측면(도 5)과 유사할 수 있다. 본 개시의 제4 측면에서 본 개시의 제3 측면(도 5)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.

도 3 및 도 7을 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(260) 및 몰딩부(265)를 포함할 수 있다. 제1 터미널(250) 및 제2 터미널(260) 중 하나는 생략될 수도 있다.

본 개시의 제4 측면에서, 제1 터미널(250)의 두께(T21)는 본 개시의 제3 측면(도 5)에서의 제1 터미널(250)의 두께(T11)보다 클 수 있다. 따라서, 제1 터미널(250)의 두께(T21)가 커지므로, 제1 터미널(250)의 폭이 본 개시의 제3 측면(도 5)에서의 제1 터미널(250)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 제1 터미널(250)은 더 큰 전류를 흐르도록 하므로, 고 전력 반도체 모듈이 구현될 수 있다.

본 개시의 제4 측면에서, 제2 터미널(260)의 두께(T22)는 본 개시의 제3 측면(도 5)에서의 제2 터미널(260)의 두께(T22)보다 클 수 있다. 따라서, 제2 터미널(260)의 두께(T22)가 커지므로, 제2 터미널(260)의 폭이 본 개시의 제3 측면(도 5)에서의 제2 터미널(260)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 제2 터미널(260)은 더 큰 전류를 흐르도록 하므로, 고 전력 반도체 모듈이 구현될 수 있다.

한편, 제1 터미널(250)과 제2 터미널(260)은 각각 제2 기판(220)과 수평으로 중첩될 수 있다. 제1 터미널(250)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다. 제2 터미널(260)의 상면과 제2 기판(220)의 상면이 평행을 이룰 수 있다. 제1 터미널(250)과 제2 터미널(260)은 각각 외부에 노출될 수 있다.

도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 9는 본 개시의 제6 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.

도 9에 도시된 단면도는 도 8의 전력 반도체 모듈을 B-B' 라인을 따라 절단한 모습일 수 있다.

본 개시의 제5 측면은 제1 기판(210)과 제2 기판(220)이 서로 어긋나도록 배치되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제5 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.

도 8 및 도 9를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 터미널(250), 제2 터미널(290) 및 몰딩부(265)를 포함할 수 있다.

제1 기판(210)과 제2 기판(220)은 제1 방향(X)을 따라 서로 어긋나게 배치될 수 있다. 즉, 제1 기판(210)의 일부 영역과 제2 기판(220)의 일부 영역은 수직으로 중첩되지만, 제1 기판(210)의 다른 영역은 제2 기판(220)과 수직으로 중첩되지 않으며, 제2 기판(220)의 다른 영역은 제1 기판(210)과 수직으로 중첩되지 않을 수 있다.

제1 기판(210)의 가로 폭과 제2 기판(220)의 가로 폭은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.

제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제1 기판(210)의 제2 영역(210-2)은 제1 영역(210-1)으로부터 수평으로 연장될 수 있다. 제2 영역(220)은 제3 영역(220-1) 및 제4 영역(220-2)을 가질 수 있다. 제2 기판(220)의 제4 영역(220-2)은 제3 영역(220-1)으로부터 수평으로 연장될 수 있다.

제1 기판(210)의 제1 영역(210-1)과 제2 기판(220)의 제3 영역(220-1)은 수직으로 중첩될 수 있다. 제1 기판(210)의 제2 영역(210-2)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다. 제2 기판(220)의 제4 영역(220-2)은 제1 기판(210)과 수직으로 중첩되지 않을 수 있다.

제1 터미널(250)은 제1 기판(210)의 제2 연장부(210-2)의 상측 상에 배치되어, 제1 기판(210)에 전기적으로 연결될 수 있다. 제2 터미널(290)은 제2 기판(220)의 제2 연장부(220-2)의 하측 상에 배치되어, 제2 기판(220)에 전기적으로 연결될 수 있다.

제1 터미널(250)은 제2 기판(220)과 수평으로 중첩되고, 제2 터미널(290)은 제1 기판(210)과 수평으로 중첩될 수 있다.

본 개시의 제2 측면(도 4), 제3 측면(도 5) 및 제4 측면(도 7)에서, 제1 터미널(250)과 제2 터미널(290)은 동일한 면, 즉 제1 기판(210)의 상면 상에 배치되므로, 제1 터미널(250)과 제2 터미널(290)은 동일한 수평선에 위치될 수 있다.

이에 반해, 본 개시의 제5 측면에서, 제1 터미널(250)은 제1 기판(210)의 제2 연장부(210-2)의 상측 상에 배치되고, 제2 터미널(290)은 제2 기판(220)의 제2 연장부(220-2)의 하측 상에 배치될 수 있다.

이에 따라, 제1 터미널(250)과 제2 터미널(290)은 동일한 수평선에 위치되지 않는다. 예컨대, 제1 터미널(250)의 하면을 경유하는 제1 수평선은 제2 터미널(290)의 하면을 경유하는 제3 수평선과 제2 터미널(290)의 상면을 경유하는 제4 수평선 사이에 위치될 수 있다. 예컨대, 제2 터미널(290)의 상면을 경유하는 제4 수평선은 제1 터미널(250)의 하면을 경유하는 제1 수평선과 제1 터미널(250)의 상면을 경유하는 제2 수평선 사이에 위치될 수 있다. 따라서, 제1 터미널(250)의 하면을 경유하는 제1 수평선과 제2 터미널(290)의 하면을 경유하는 제3 터미널은 서로 상이하고, 제1 터미널(250)의 상면을 경유하는 제2 수평선과 제2 터미널(290)의 상면을 경유하는 제4 수평선은 서로 상이할 수 있다.

본 개시의 제5 측면에 따르면, 제2 기판(220)의 복수의 회로 패턴이 복수의 제2 터미널(290)에 직접 전기적으로 연결되므로, 본 개시의 제2 측면(도 4)에서 전술한 바와 같은 제1 연결 부재, 제2 연결 부재 및 제3 연결 부재가 구비될 필요가 없다. 이에 따라, 제1 연결 부재, 제2 연결 부재 및 제3 연결 부재 각각에 연결되기 위해 제1 기판(210)에 제3 회로 패턴, 제4 회로 패턴 및 제5 회로 패턴이 구비될 필요가 없다. 따라서, 재료비가 감소되고 구조가 단순해질 수 있다.

도시되지 않았지만, 본 개시의 제5 측면에서 1 기판과 제2 기판(220)이 서로 어긋나도록 배치되는 구조에 본 개시의 제3 측면(도 5) 또는 제4 측면(도 7)의 변형 구조가 적용될 수 있다.

예컨대, 본 개시의 제5 측면에서 제1 기판(210)과 제2 기판(220)이 서로 어긋나게 배치되고, 본 개시의 제3 측면(도 3)의 변형으로서, 제1 단차부(280)가 제1 기판(210)에 구비되고 제2 단차부(285)가 제2 기판(220)에 구비될 수 있다.

예컨대, 본 개시의 제5 측면에서 제1 기판(210)과 제2 기판(220)이 서로 어긋나게 배치되고, 본 개시의 제4 측면(도 7)의 변형으로서, 제1 단차부(280)가 제1 기판(210)에 구비되고 제2 단차부(285)가 제2 기판(220)에 구비되며, 제1 터미널(250) 및 제2 터미널(290) 각각이 더 두꺼운 두께(T21, T22)를 가질 수 있다.

이상에서, 제1 터미널(250)의 두께(T11, T12)와 제2 터미널(260, 290)의 두께(T21, T22)는 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 터미널(250)과 제2 터미널(260, 290)은 서로 동일한 크기, 동일한 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.

도 3 내지 도 9에 도시된 전력 반도체 모듈은 도 1에 도시된 제1 전력 반도체 모듈, 제2 전력 반도체 모듈 및 제3 전력 반도체 모듈 중 하나의 전력 반도체 모듈일 수 있다.

상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 상술한 측면들의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 상술한 측면들의 등가적 범위 내에서의 모든 변경은 상술한 측면들의 범위에 포함된다.

Claims

제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판;

상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;

상기 전력 반도체 소자 상에 배치되는 제2 기판; 및

상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널;를 포함하고,

상기 제1 터미널의 상면과 상기 제2 기판의 상면이 평행을 이루는,

전력 반도체 모듈.
제1 항에 있어서,

상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함하는,

전력 반도체 모듈.
제1 항에 있어서,

상기 제2 영역의 상면에 단차부가 형성되고,

상기 제1 터미널이 상기 단차부에 결합되는,

전력 반도체 모듈.
제3 항에 있어서,

상기 제1 기판은,

절연층;

상기 절연층의 상측 상에 배치되는 제1 금속층; 및

상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고,

상기 단차부는 제1 금속층에 구비되는,

전력 반도체 모듈.
제1 항 내지 제4 항 중 어느 한 항에 있어서,

상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 갖고,

상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함하는,

전력 반도체 모듈.
제5 항에 있어서,

상기 제2 기판은 상기 제2 영역과 상기 제3 영역 사이에 구비되는,

전력 반도체 모듈.
제1 항 내지 제4 항 중 어느 한 항에 있어서,

상기 제2 기판은 상기 제1 영역 상의 제3 영역 및 상기 제3 영역으로부터 수평으로 연장되는 제4 영역;을 갖고,

상기 제4 영역의 하측 상에 배치되고, 상기 제1 기판과 수평으로 중첩되는 제2 터미널;을 포함하는,

전력 반도체 모듈.
제1 영역 및 상기 제1 영역의 제1 측에 제2 영역을 갖는 제1 기판;

상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;

상기 전력 반도체 소자 상에 배치되는 제2 기판;

상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제1 터미널; 및

상기 제2 기판의 일측에서 연장 형성되어 상기 제1 터미널의 상면의 적어도 일부를 덮는 몰딩부;를 포함하고,

상기 몰딩부의 상면과 상기 제2 기판의 상면이 평행을 이루는,

전력 반도체 모듈.
제8 항에 있어서,

상기 제1 기판의 제1 측에서 연장 형성되어 상기 제1 터미널 하부의 적어도 일부를 지지하는 지지몰딩부;를 포함하는,

전력 반도체 모듈.
제8 항에 있어서,

상기 제2 영역의 상면에 단차부가 형성되고,

상기 제1 터미널이 상기 단차부에 결합되는,

전력 반도체 모듈.
제10 항에 있어서,

상기 제1 기판은,

절연층;

상기 절연층의 상측 상에 배치되는 제1 금속층; 및

상기 절연층의 하측 상에 배치되는 제2 금속층;을 포함하고,

상기 단차부는 제1 금속층에 구비되는,

전력 반도체 모듈.
제8 항 내지 제11 항 중 어느 한 항에 있어서,

상기 제1 기판은 상기 제1 영역의 제2 측에 제3 영역을 더 갖고,

상기 제1 기판의 상기 제3 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 제2 터미널;을 더 포함하는,

전력 반도체 모듈.
제12 항에 있어서,

상기 제2 기판은 상기 제2 영역과 상기 제3 영역 사이에 구비되는,

전력 반도체 모듈.
제1 항 또는 제8 항에 따른 전력 반도체 모듈을 포함하는,

전력 변환 장치.