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WO2025063076A1 - 半導体装置 - Google Patents

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Publication number
WO2025063076A1
WO2025063076A1 PCT/JP2024/032177 JP2024032177W WO2025063076A1 WO 2025063076 A1 WO2025063076 A1 WO 2025063076A1 JP 2024032177 W JP2024032177 W JP 2024032177W WO 2025063076 A1 WO2025063076 A1 WO 2025063076A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
trench
peripheral
drift layer
trenches
Prior art date
Application number
PCT/JP2024/032177
Other languages
English (en)
French (fr)
Inventor
潤 有馬
実 藤田
克己 川崎
潤 平林
Original Assignee
Tdk株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk株式会社 filed Critical Tdk株式会社
Publication of WO2025063076A1 publication Critical patent/WO2025063076A1/ja

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Definitions

  • Patent Document 1 was not effective enough in suppressing the concentration of the electric field generated when a reverse voltage was applied to the drift layer in the trench portion, such as the trench bottom.
  • This disclosure describes a technology that effectively suppresses electric field concentration that occurs when a reverse voltage is applied to a semiconductor device having a structure in which a peripheral trench is provided in the drift layer.
  • a semiconductor device includes a semiconductor substrate, a drift layer provided on the semiconductor substrate, a first electrode in contact with the drift layer, and a second electrode in contact with the semiconductor substrate, the drift layer having a first peripheral trench provided along the outer edge of the first electrode so as to overlap with the outer edge in a planar view, and a second peripheral trench adjacent to the first peripheral trench and provided outside the first peripheral trench so as to surround the first peripheral trench in a planar view, and a first mesa region located between the first peripheral trench and the second peripheral trench, the width of the first mesa region being narrower than the width of the first peripheral trench.
  • This disclosure provides a technology that effectively suppresses electric field concentration that occurs when a reverse voltage is applied to a semiconductor device having a structure in which a peripheral trench is provided in a drift layer.
  • Fig. 1A is a schematic plan view showing the configuration of a semiconductor device 1 according to a first embodiment of the technique disclosed herein
  • Fig. 1B is a schematic cross-sectional view taken along line AA shown in Fig. 1A.
  • Fig. 2(a) is a schematic cross-sectional view for explaining a structure according to a first modified example of the semiconductor device 1.
  • Fig. 2(b) is a schematic cross-sectional view for explaining a structure according to a second modified example of the semiconductor device 1.
  • Fig. 2(c) is a schematic cross-sectional view for explaining a structure according to a third modified example of the semiconductor device 1.
  • Fig. 1A is a schematic plan view showing the configuration of a semiconductor device 1 according to a first embodiment of the technique disclosed herein
  • Fig. 1B is a schematic cross-sectional view taken along line AA shown in Fig. 1A.
  • Fig. 2(a) is a schematic cross-sectional view for explaining a structure according to
  • FIG. 2(d) is a schematic cross-sectional view for explaining a structure according to a fourth modified example of the semiconductor device 1.
  • Fig. 3(a) is a schematic cross-sectional view for explaining a structure according to a fifth modified example of the semiconductor device 1.
  • Fig. 3(b) is a schematic cross-sectional view for explaining a structure according to a sixth modified example of the semiconductor device 1.
  • Fig. 3(c) is a schematic cross-sectional view for explaining a structure according to a seventh modified example of the semiconductor device 1.
  • Fig. 3(d) is a schematic cross-sectional view for explaining a structure according to an eighth modified example of the semiconductor device 1.
  • Fig. 4A is a schematic cross-sectional view for explaining a structure according to a ninth modified example of the semiconductor device 1.
  • FIG. 4B is a schematic cross-sectional view for explaining a structure according to a tenth modified example of the semiconductor device 1.
  • Fig. 5A is a schematic plan view showing a configuration of a semiconductor device 2 according to a second embodiment of the technique disclosed herein, and Fig. 5B is a schematic cross-sectional view taken along line AA shown in Fig. 5A.
  • FIG. 6 is a schematic cross-sectional view for illustrating a structure according to a first modified example of the semiconductor device 2.
  • FIG. 7 is a schematic cross-sectional view for illustrating a structure according to a second modified example of the semiconductor device 2. As shown in FIG. FIG. FIG.
  • FIG. 8 is a schematic cross-sectional view for illustrating a structure according to a third modified example of the semiconductor device 2.
  • FIG. 9 is a schematic cross-sectional view for illustrating a structure according to a fourth modified example of the semiconductor device 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating a structure according to a fifth modification of the semiconductor device 2.
  • FIG. Fig. 11A is a schematic plan view showing a configuration of a semiconductor device 3 according to a third embodiment of the technique disclosed herein
  • Fig. 11B is a schematic cross-sectional view taken along line AA shown in Fig. 11A.
  • FIG. 12 is a schematic cross-sectional view for explaining the structure of a modified example of the semiconductor device 3. As shown in FIG.
  • FIG. 1A is a schematic plan view showing the configuration of a semiconductor device 1 according to a first embodiment of the technique disclosed herein
  • Fig. 1B is a schematic cross-sectional view taken along line AA shown in Fig. 1A.
  • the semiconductor device 1 shown in Fig. 1 is a Schottky barrier diode, and includes a semiconductor substrate 20 and a drift layer 30, both of which are made of gallium oxide ( ⁇ -Ga 2 O 3 ). Silicon (Si) or tin (Sn) is introduced into the semiconductor substrate 20 and the drift layer 30 as an n-type dopant.
  • the dopant concentration is higher in the semiconductor substrate 20 than in the drift layer 30, and as a result, the semiconductor substrate 20 functions as an n + layer, and the drift layer 30 functions as an n - layer.
  • the dopant concentration in the semiconductor substrate 20 is 1 x 10 18 cm -3
  • the dopant concentration in the drift layer 30 is 1 x 10 16 cm -3 .
  • the semiconductor substrate 20 is cut from a bulk crystal formed using a melt growth method or the like, and has a thickness of about 250 ⁇ m.
  • the planar size of the semiconductor substrate 20 is generally selected according to the amount of current to be passed through the element; if the maximum forward current is about 20 A, then the size should be about 2.4 mm x 2.4 mm in plan view.
  • the semiconductor substrate 20 has an upper surface 21 that is located on the upper side when mounted, and a back surface 22 that is opposite the upper surface 21 and is located on the lower side when mounted.
  • a drift layer 30 is formed on the entire upper surface 21.
  • the drift layer 30 is a thin film formed by epitaxially growing gallium oxide on the upper surface 21 of the semiconductor substrate 20 using reactive sputtering, PLD method, MBE method, MOCVD method, HVPE method, or the like.
  • the film thickness of the drift layer 30 is generally selected according to the reverse withstand voltage of the element, and in order to ensure a withstand voltage of about 600 V, it may be about 15 ⁇ m, for example.
  • An anode electrode 40 is formed on the upper surface 31 of the drift layer 30 in Schottky contact with the drift layer 30.
  • the anode electrode 40 functions as a first electrode of the semiconductor device 1.
  • the anode electrode 40 is made of a metal such as platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), molybdenum (Mo), copper (Cu), etc.
  • the anode electrode 40 may have a multilayer structure in which different metal films are stacked, for example, Pt/Au, Pt/Al, Pd/Au, Pd/Al, Pt/Ti/Au, or Pd/Ti/Au.
  • a cathode electrode 50 is provided on the rear surface 22 of the semiconductor substrate 20 in ohmic contact with the semiconductor substrate 20.
  • the cathode electrode 50 functions as a second electrode of the semiconductor device 1.
  • the cathode electrode 50 is made of a metal such as titanium (Ti).
  • the cathode electrode 50 may be a multi-layer structure in which different metal films are stacked, for example, Ti/Au or Ti/Al. In this case, Ti is in contact with the semiconductor substrate 20.
  • peripheral trenches 61, 62 are provided in the drift layer 30.
  • the peripheral trench 61 is provided along the outer edge 41 of the anode electrode 40 so as to overlap with the outer edge 41 of the anode electrode 40 in a plan view.
  • the peripheral trench 62 is provided outside the peripheral trench 61 so as to surround the peripheral trench 61 in a plan view.
  • the peripheral trenches 61 and 62 are adjacent to each other.
  • P-type semiconductor members 71, 72 which are semiconductor members having an opposite conductivity type to the drift layer 30, are buried inside the peripheral trenches 61, 62, respectively.
  • the p-type semiconductor members 71, 72 and the drift layer 30 form pn junctions, respectively.
  • Examples of materials that can be used for the p-type semiconductor members 71 and 72 include Si, GaAs, GaN, SiC, Ge, ZnSe, CdS, InP, SiGe, AlN, BN, AlGaN, NiO, Cu2O, Ir2O3 , and Ag2O .
  • a portion of the surface of the p-type semiconductor member 71 embedded in the peripheral trench 61 is in contact with the anode electrode 40. This causes the p-type semiconductor member 71 to have the same potential as the anode electrode 40.
  • the p-type semiconductor member 72 embedded in the peripheral trench 62 is not in contact with the anode electrode 40.
  • a region located between the peripheral trenches 61 and 62 constitutes a mesa region 311.
  • the mesa region 311 is not in contact with the anode electrode 40.
  • the width of the peripheral trench 61 is Wt1
  • the width of the peripheral trench 62 is Wt2
  • the width of the mesa region 311 is Wm1
  • Wm1 ⁇ Wt1 Wt2 That is, the width of mesa region 311 is narrower than the width of peripheral trench 61.
  • width Wt1 of peripheral trench 61 and width Wt2 of peripheral trench 62 are the same, and for example, width Wt2 of peripheral trench 62 may be narrower than width Wt1 of peripheral trench 61.
  • the drift layer 30 has a thickness of 15 ⁇ m
  • the peripheral trenches 61, 62 have a depth of 2 ⁇ m
  • the p-type semiconductor members 71, 72 are made of NiO
  • the anode electrode 40 is made of Ni
  • the cathode electrode 50 is made of a Ti/Au laminated film
  • FIG. 2(a) is a schematic cross-sectional view for explaining the structure of a first modified example of semiconductor device 1.
  • the first modified example shown in FIG. 2(a) differs from semiconductor device 1 shown in FIG. 1(b) in that peripheral trenches 61, 62 are not completely filled with p-type semiconductor members 71, 72, respectively, and p-type semiconductor members 71, 72 are provided only on the inner walls of peripheral trenches 61, 62, respectively. Even with this structure, it is possible to obtain the same effects as semiconductor device 1 described above.
  • FIG. 2(b) is a schematic cross-sectional view for explaining the structure of a second modified example of the semiconductor device 1.
  • the second modified example shown in FIG. 2(b) differs from the first modified example of the semiconductor device 1 shown in FIG. 2(a) in that the peripheral trench 61 is filled with the anode electrode 40 via the p-type semiconductor member 71. Even with this structure, it is possible to obtain the same effects as the semiconductor device 1 described above.
  • FIG. 2(c) is a schematic cross-sectional view for explaining the structure of a third modified example of semiconductor device 1.
  • the third modified example shown in FIG. 2(c) differs from semiconductor device 1 shown in FIG. 1(b) in that p-type semiconductor members 71, 72 are provided only on the bottoms and corners that form the boundaries between the bottoms and the sides of the inner walls of peripheral trenches 61, 62, respectively, and in that a portion of anode electrode 40 is embedded in peripheral trench 61. Even with this structure, it is possible to obtain the same effects as semiconductor device 1 described above.
  • FIG. 2(d) is a schematic cross-sectional view for explaining the structure of a fourth modified example of semiconductor device 1.
  • the fourth modified example shown in FIG. 2(d) differs from the first modified example of semiconductor device 1 shown in FIG. 2(a) in that the inner walls of the peripheral trenches 61, 62 and a portion of the upper surface 31 of the drift layer 30 located in the vicinity thereof are covered with p-type semiconductor members 71, 72. Even with this structure, it is possible to obtain the same effect as the semiconductor device 1 described above.
  • FIG. 3(a) is a schematic cross-sectional view for explaining the structure of a fifth modified example of semiconductor device 1.
  • the fifth modified example shown in FIG. 3(a) differs from the first modified example of semiconductor device 1 shown in FIG. 2(a) in that the surfaces of p-type semiconductor members 71, 72 are covered with an insulating film 81. Even with this structure, it is possible to obtain the same effects as the semiconductor device 1 described above.
  • FIG. 3(b) is a schematic cross-sectional view for explaining the structure of a sixth modified example of the semiconductor device 1.
  • the sixth modified example shown in FIG. 3(b) differs from the fifth modified example of the semiconductor device 1 shown in FIG. 3(a) in that the peripheral trench 61 is filled with the anode electrode 40 via the insulating film 81 and the p-type semiconductor member 71. Even with this structure, it is possible to obtain the same effects as the semiconductor device 1 described above.
  • FIG. 3(c) is a schematic cross-sectional view for explaining the structure of a seventh modified example of semiconductor device 1.
  • the seventh modified example shown in FIG. 3(c) differs from the fifth modified example of semiconductor device 1 shown in FIG. 3(a) in that peripheral trenches 61, 62 are filled with insulating film 81 via p-type semiconductor members 71, 72, respectively. Even with this structure, it is possible to obtain the same effects as the semiconductor device 1 described above.
  • FIG. 3(d) is a schematic cross-sectional view for explaining the structure of an eighth modified example of the semiconductor device 1.
  • the eighth modified example shown in FIG. 3(d) differs from the seventh modified example of the semiconductor device 1 shown in FIG. 3(c) in that the upper surface 31 of the drift layer 30 exposed from the anode electrode 40 and the outer periphery of the anode electrode 40 are covered with an insulating film 81. Even with this structure, it is possible to obtain the same effects as the semiconductor device 1 described above.
  • FIG. 4(a) is a schematic cross-sectional view for explaining the structure of a ninth modified example of the semiconductor device 1.
  • the ninth modified example shown in FIG. 4(a) differs from the seventh modified example of the semiconductor device 1 shown in FIG. 3(c) in that the upper surface 31 of the drift layer 30 exposed from the anode electrode 40 and the outer periphery of the anode electrode 40 are covered with an insulating film 82 different from the insulating film 81. Even with such a structure, it is possible to obtain the same effect as the semiconductor device 1 described above.
  • FIG. 4(b) is a schematic cross-sectional view for explaining the structure of a tenth modified example of the semiconductor device 1.
  • the tenth modified example shown in FIG. 4(b) differs from the seventh modified example of the semiconductor device 1 shown in FIG. 3(b) in that the upper surface 31 of the drift layer 30 exposed from the anode electrode 40, the outer periphery of the anode electrode 40, and the inside of the outer periphery trench 62 are covered with an insulating film 82 different from the insulating film 81. Even with such a structure, it is possible to obtain the same effect as the semiconductor device 1 described above.
  • FIG. 5A is a schematic plan view showing a configuration of a semiconductor device 2 according to a second embodiment of the technique disclosed herein
  • Fig. 5B is a schematic cross-sectional view taken along line AA shown in Fig. 5A.
  • the semiconductor device 2 according to the second embodiment differs from the semiconductor device 1 according to the first embodiment in that peripheral trenches 63-65 are further provided in the drift layer 30, and p-type semiconductor members 73-75 are embedded in the peripheral trenches 63-65, respectively. Since the other basic configuration is the same as that of the semiconductor device 1 according to the first embodiment, the same elements are given the same reference numerals and duplicated explanations are omitted.
  • the peripheral trench 63 is provided outside the peripheral trench 62 so as to surround the peripheral trench 62 in a plan view.
  • the peripheral trench 64 is provided outside the peripheral trench 63 so as to surround the peripheral trench 63 in a plan view.
  • the peripheral trench 65 is provided outside the peripheral trench 64 so as to surround the peripheral trench 64 in a plan view.
  • the peripheral trench 65 constitutes the outermost trench located at the outermost periphery.
  • the p-type semiconductor member 71 embedded in the peripheral trench 61 contacts the anode electrode 40, whereas none of the p-type semiconductor members 72 to 75 embedded in the peripheral trenches 62 to 65, respectively, contacts the anode electrode 40.
  • the region of the upper surface 31 of the drift layer 30 located between the peripheral trenches 62 and 63 constitutes the mesa region 312.
  • the region of the upper surface 31 of the drift layer 30 located between the peripheral trenches 63 and 64 constitutes the mesa region 313.
  • the region of the upper surface 31 of the drift layer 30 located between the peripheral trenches 64 and 65 constitutes the mesa region 314.
  • none of the mesa regions 312 to 314 are in contact with the anode electrode 40.
  • the width of the mesa region located on the outer periphery is wider than the width of the mesa region located on the inner periphery or is the same as the width of the mesa region located on the inner periphery. That is, of two adjacent mesa regions, the width of the mesa region located on the outer periphery is equal to or greater than the width of the mesa region located on the inner periphery.
  • the peripheral trenches 61-65 may be filled with an insulating film 81 via the p-type semiconductor members 71-75, respectively, and the upper surface 31 of the drift layer 30 exposed from the anode electrode 40 and the outer periphery of the anode electrode 40 may be covered with an insulating film 82 different from the insulating film 81.
  • the surfaces of the p-type semiconductor members 71-75 may be covered with an insulating film 81, the peripheral trench 61 may be filled with the anode electrode 40 via the insulating film 81 and the p-type semiconductor member 71, and the upper surface 31 of the drift layer 30 exposed from the anode electrode 40, the outer periphery of the anode electrode 40, and the inside of the peripheral trenches 62-65 may be covered with an insulating film 82 different from the insulating film 81.
  • FIG. 7 is a schematic cross-sectional view for explaining a structure according to a second modification of the semiconductor device 2.
  • the potential difference between the two adjacent outer periphery trenches decreases toward the inner periphery side, and the maximum electric field applied to the drift layer 30 is further alleviated.
  • the mesa region 311 is designed to have a width smaller than that of the peripheral trenches 61 to 65, the width is relaxed to 6.3 MV/cm.
  • the width of the mesa region 314 located at the outermost periphery is greater than that of the peripheral trenches 61 to 65. Moreover, the width of the mesa region 313 located second from the outermost periphery is the same as that of the peripheral trenches 61 to 65. In this way, the mesa region 311 located at the innermost periphery may be designed to have a narrower width than the peripheral trenches 61 to 65, and the mesa region 314 located at the outermost periphery may be designed to have a wider width than the peripheral trenches 61 to 65.
  • FIG. 8 is a schematic cross-sectional view for explaining a structure according to a third modification of the semiconductor device 2.
  • the third modification shown in FIG. Wm1 ⁇ Wm2 ⁇ Wm3 ⁇ Wm4 ⁇ Wt4 8 differs from the second modified example of the semiconductor device 2 shown in Fig. 7 in that the width of the mesa region 314 located on the outermost periphery is narrower than the width of the outer peripheral trench 64 adjacent to the outer peripheral trench 65 which is the outermost peripheral trench. This further reduces the maximum electric field applied to the drift layer 30.
  • the width of the mesa region located on the outer periphery side is equal to or greater than the width of the mesa region located on the inner periphery side.
  • the voltage is relaxed to 6.1 MV/cm.
  • FIG. 9 is a schematic cross-sectional view for explaining a structure according to a fourth modification of the semiconductor device 2.
  • FIG. 5B In addition, in the example shown in FIG.
  • the width of the outer periphery trench located on the outer periphery side of the two adjacent outer periphery trenches is narrower than the width of the outer periphery trench located on the inner periphery side, or is the same as the width of the outer periphery trench located on the inner periphery side.
  • the width of the outer periphery trench located on the outer periphery side of the two adjacent outer periphery trenches is equal to or smaller than the width of the outer periphery trench located on the inner periphery side.
  • Fig. 11A is a schematic plan view showing a configuration of a semiconductor device 3 according to a third embodiment of the technique disclosed herein, and Fig. 11B is a schematic cross-sectional view taken along line AA shown in Fig. 11A.
  • the semiconductor device 3 according to the third embodiment differs from the semiconductor device 2 according to the second embodiment in that the drift layer 30 is further provided with a plurality of central trenches 90, and an anode electrode 40 is provided in the central trench 90 via an insulating film 83. Since the other basic configuration is the same as that of the semiconductor device 2 according to the second embodiment, the same elements are given the same reference numerals and duplicated explanations are omitted.
  • the multiple central trenches 90 all overlap with the anode electrode 40 in a planar view.
  • at least a portion of the peripheral trenches 61 to 65 does not overlap with the anode electrode 40 in a planar view.
  • a portion of the peripheral trench 61 overlaps with the anode electrode 40 in a planar view, and the remaining portion does not overlap with the anode electrode 40 in a planar view, and none of the peripheral trenches 62 to 65 entirely overlap with the anode electrode 40 in a planar view.
  • the anode electrodes 40 provided in the multiple central trenches 90 and the anode electrodes 40 provided on the upper surface 31 of the drift layer 30 may be made of the same material or different materials.
  • the depths of the multiple central trenches 90 and the peripheral trenches 61-65 may be the same or different.
  • the depths of the multiple central trenches 90 and the peripheral trenches 61-65 can each be about 2 ⁇ m.
  • the region of the upper surface 31 of the drift layer 30 between the two central trenches 90 constitutes the mesa region 310.
  • the mesa region 310 becomes a depletion layer when a reverse voltage is applied between the anode electrode 40 and the cathode electrode 50. This pinches off the channel region of the drift layer 30, significantly suppressing leakage current when a reverse voltage is applied.
  • the semiconductor device 3 according to the third embodiment has multiple central trenches 90 at positions that overlap with the anode electrode 40 in a plan view, thereby reducing leakage current. Furthermore, by providing multiple central trenches 90, the electric field strength applied to the bottom of the peripheral trench 61 indicated by the symbol B in FIG. 11(b) is also reduced.
  • the drift layer 30 has a thickness of 15 ⁇ m
  • the peripheral trenches 61-65 and the central trench 90 have a depth of 2 ⁇ m
  • the p-type semiconductor members 71-75 are made of NiO
  • the anode electrode 40 is made of Ni
  • the cathode electrode 50 is made of a Ti/Au laminated film
  • Wm1 1 ⁇ m
  • Wm2 2 ⁇ m
  • the voltage is reduced to 4.7 MV/cm with multiple central trenches 90 compared to 6.1 MV/cm without the central trench 90.
  • a central trench 90 as shown in FIG. 11(a) and FIG. 11(b) may be provided. That is, in the semiconductor device 1 according to the first embodiment and the semiconductor device 2 according to the second embodiment, a plurality of central trenches 90 may be provided in the drift layer 30, and an anode electrode 40 may be provided in the central trench 90 via an insulating film 83.
  • FIG. 12 is a schematic cross-sectional view for explaining the structure of a modified semiconductor device 3.
  • the modified semiconductor device 3 shown in FIG. 11(b) differs from the semiconductor device 3 shown in FIG. 11(b) in that the multiple central trenches 90 are provided with p-type semiconductor members 79, which are semiconductor members having a conductivity type opposite to that of the drift layer 30.
  • the drift layer 30 and the p-type semiconductor member 79 form a pn junction. This constitutes a so-called junction barrier Schottky diode.
  • the channel region between the mesa regions 310 is pinched off, so that the leakage current when a reverse voltage is applied is significantly suppressed.
  • the electric field strength applied to the bottom of the peripheral trench 61 indicated by the symbol B in FIG. 12 is reduced.
  • the drift layer 30 is 15 ⁇ m thick, the peripheral trenches 61-65 and the central trench 90 are 2 ⁇ m deep, the p-type semiconductor members 71-75, 79 are made of NiO, the anode electrode 40 is made of Ni, and the cathode electrode 50 is made of a Ti/Au laminated film
  • Wm1 1 ⁇ m
  • Wm2 2 ⁇ m
  • Wm4 3 ⁇ m
  • the central trench 90 is not provided, the resistance is 6.1 MV/cm, whereas when the central trench 90 having the p-type semiconductor member 79 is provided, the resistance is reduced to 4.8 MV/cm.
  • a central trench 90 as shown in FIG. 12 may be provided. That is, in the semiconductor device 1 according to the first embodiment and the semiconductor device 2 according to the second embodiment, a plurality of central trenches 90 may be provided in the drift layer 30, and a p-type semiconductor member 79 having a conductivity type opposite to that of the drift layer 30 may be provided in the central trench 90.
  • a semiconductor device includes a semiconductor substrate, a drift layer provided on the semiconductor substrate, a first electrode in contact with the drift layer, and a second electrode in contact with the semiconductor substrate, the drift layer having a first peripheral trench provided along the outer edge of the first electrode so as to overlap with the outer edge in a plan view, and a second peripheral trench adjacent to the first peripheral trench and provided outside the first peripheral trench so as to surround the first peripheral trench in a plan view, and a first mesa region located between the first peripheral trench and the second peripheral trench, the width of the first mesa region being narrower than the width of the first peripheral trench. This reduces the electric field strength applied to the bottom of the first peripheral trench.
  • the multiple peripheral trenches further include an outermost trench located on the outermost periphery
  • the drift layer further has a second mesa region located between the outermost trench and the outermost trench adjacent to the outermost trench, and the width of the first mesa region may be narrower than the width of the second mesa region.
  • the drift layer has a plurality of mesa regions including a first and a second mesa region, and of two adjacent mesa regions, the width of the mesa region located on the outer periphery may be equal to or greater than the width of the mesa region located on the inner periphery. In this way, the potential difference between two adjacent outer periphery trenches decreases toward the inner periphery, so that the maximum electric field applied to the drift layer is further alleviated.
  • the width of the second mesa region may be narrower than the width of the peripheral trench adjacent to the outermost trench. This further reduces the maximum electric field applied to the drift layer.
  • the width of the outermost peripheral trench among the multiple outer peripheral trenches may be narrower than the width of the first outer peripheral trench. This makes it possible to reduce the chip size.
  • the multiple outer perimeter trenches include at least three outer perimeter trenches, and the width of the outer perimeter trench located on the outer perimeter side of two adjacent outer perimeter trenches may be less than or equal to the width of the outer perimeter trench located on the inner perimeter side. This makes it possible to further reduce the chip size.
  • the drift layer may further have a plurality of central trenches provided at positions overlapping the first electrode in a plan view, and the first electrode may be provided in the plurality of central trenches via an insulating film. This reduces leakage current and makes it possible to alleviate the electric field strength applied to the bottom of the first peripheral trench.
  • the drift layer further has a plurality of central trenches provided at positions overlapping the first electrode in a plan view, and the plurality of central trenches may be provided with a semiconductor material having an opposite conductivity type to that of the drift layer. This reduces leakage current and makes it possible to alleviate the electric field strength applied to the bottom of the first peripheral trench.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode. This makes it possible to form a diode.
  • the first electrode may be in Schottky contact with the drift layer, and the second electrode may be in ohmic contact with the semiconductor substrate. This makes it possible to form a Schottky barrier diode.
  • semiconductor device 20 semiconductor substrate 21; upper surface 22 of semiconductor substrate; back surface 30 of semiconductor substrate; drift layer 31; upper surface 40 of drift layer; anode electrode 41; outer edge 50 of anode electrode; cathode electrode 61 to 65; peripheral trenches 71 to 75, 79; p-type semiconductor members 81 to 83; insulating film 90; central trenches 310 to 314; mesa region

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ドリフト層に外周トレンチが設けられた構造を有する半導体装置において、逆方向電圧が加わった場合に生じる電界の集中を効果的に抑制する。 【解決手段】半導体装置１は、半導体基板２０と、半導体基板２０上に設けられたドリフト層３０と、ドリフト層３０と接触するアノード電極４０と、半導体基板２０と接触するカソード電極５０とを備える。ドリフト層３０は、平面視でアノード電極４０の外縁４１と重なるよう、外縁４１に沿って設けられた外周トレンチ６１と、外周トレンチ６１に隣接し、平面視で外周トレンチ６１を囲むよう、外周トレンチ６１の外側に設けられた外周トレンチ６２と、外周トレンチ６１と外周トレンチ６２の間に位置するメサ領域３１１と、を有する。メサ領域３１１の幅Ｗｍ１は、外周トレンチ６１の幅Ｗｔ１よりも狭い。

Description

半導体装置
　本開示は半導体装置に関し、特に、ドリフト層に外周トレンチが設けられた構造を有する半導体装置に関する。
　特許文献１には、ｎ型酸化ガリウム半導体層の表面と接する第１電極層と、ｎ型酸化ガリウム半導体層の裏面と接する第２電極層と、ｎ型酸化ガリウム半導体層に設けられたトレンチに埋め込まれたｐ型酸化ニッケル半導体層とを有する半導体装置が開示されている。特許文献１では、ｐ型酸化ニッケル半導体層が埋め込まれたトレンチを複数設けることにより、逆方向電圧が加わった場合に生じる電界の集中を抑制している。
特開２０２３－０１０５３９号公報
　しかしながら、特許文献１に開示された構造では、逆方向電圧が加わった場合に生じる電界の、ドリフト層におけるトレンチ底部などのトレンチ部分への集中抑制効果が十分ではなかった。
　本開示においては、ドリフト層に外周トレンチが設けられた構造を有する半導体装置において、逆方向電圧が加わった場合に生じる電界の集中を効果的に抑制する技術が説明される。
　本開示の一側面による半導体装置は、半導体基板と、半導体基板上に設けられたドリフト層と、ドリフト層と接触する第１電極と、半導体基板と接触する第２電極と、を備え、ドリフト層は、平面視で第１電極の外縁と重なるよう、外縁に沿って設けられた第１外周トレンチ、および第１外周トレンチに隣接し、平面視で第１外周トレンチを囲むよう、第１外周トレンチの外側に設けられた第２外周トレンチを含む複数の外周トレンチと、第１外周トレンチと第２外周トレンチの間に位置する第１メサ領域と、を有し、第１メサ領域の幅は、第１外周トレンチの幅よりも狭い。
　本開示によれば、ドリフト層に外周トレンチが設けられた構造を有する半導体装置において、逆方向電圧が加わった場合に生じる電界の集中を効果的に抑制する技術が提供される。
図１（ａ）は、本開示に係る技術の第１の実施形態による半導体装置１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。 図２（ａ）は、半導体装置１の第１の変形例による構造を説明するための模式的な断面図である。図２（ｂ）は、半導体装置１の第２の変形例による構造を説明するための模式的な断面図である。図２（ｃ）は、半導体装置１の第３の変形例による構造を説明するための模式的な断面図である。図２（ｄ）は、半導体装置１の第４の変形例による構造を説明するための模式的な断面図である。 図３（ａ）は、半導体装置１の第５の変形例による構造を説明するための模式的な断面図である。図３（ｂ）は、半導体装置１の第６の変形例による構造を説明するための模式的な断面図である。図３（ｃ）は、半導体装置１の第７の変形例による構造を説明するための模式的な断面図である。図３（ｄ）は、半導体装置１の第８の変形例による構造を説明するための模式的な断面図である。 図４（ａ）は、半導体装置１の第９の変形例による構造を説明するための模式的な断面図である。図４（ｂ）は、半導体装置１の第１０の変形例による構造を説明するための模式的な断面図である。 図５（ａ）は、本開示に係る技術の第２の実施形態による半導体装置２の構成を示す模式的な平面図である。また、図５（ｂ）は、図５（ａ）に示すＡ－Ａ線に沿った略断面図である。 図６は、半導体装置２の第１の変形例による構造を説明するための模式的な断面図である。 図７は、半導体装置２の第２の変形例による構造を説明するための模式的な断面図である。 図８は、半導体装置２の第３の変形例による構造を説明するための模式的な断面図である。 図９は、半導体装置２の第４の変形例による構造を説明するための模式的な断面図である。 図１０は、半導体装置２の第５の変形例による構造を説明するための模式的な断面図である。 図１１（ａ）は、本開示に係る技術の第３の実施形態による半導体装置３の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。 図１２は、半導体装置３の変形例による構造を説明するための模式的な断面図である。
　以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。
＜第１の実施形態＞
　図１（ａ）は、本開示に係る技術の第１の実施形態による半導体装置１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。
　図１に示す半導体装置１はショットキーバリアダイオードであり、いずれも酸化ガリウム（β－Ｇａ２Ｏ３）からなる半導体基板２０及びドリフト層３０を備える。半導体基板２０及びドリフト層３０には、ｎ型ドーパントとしてシリコン（Ｓｉ）又はスズ（Ｓｎ）が導入されている。ドーパントの濃度は、ドリフト層３０よりも半導体基板２０の方が高く、これにより半導体基板２０はｎ＋層、ドリフト層３０はｎ－層として機能する。例えば、半導体基板２０のドーパントの濃度は１×１０１８ｃｍ－３であり、ドリフト層３０のドーパントの濃度は１×１０１６ｃｍ－３である。
　半導体基板２０は、融液成長法などを用いて形成されたバルク結晶を切断加工したものであり、その厚みは２５０μｍ程度である。半導体基板２０の平面サイズについては特に限定されないが、一般的に素子に流す電流量に応じて選択することになり、順方向の最大電流量が２０Ａ程度であれば、平面視で２．４ｍｍ×２．４ｍｍ程度とすればよい。
　半導体基板２０は、実装時において上面側に位置する上面２１と、上面２１の反対側であって、実装時において下面側に位置する裏面２２を有する。上面２１の全面にはドリフト層３０が形成されている。ドリフト層３０は、半導体基板２０の上面２１に反応性スパッタリング、ＰＬＤ法、ＭＢＥ法、ＭＯＣＶＤ法、ＨＶＰＥ法などを用いて酸化ガリウムをエピタキシャル成長させた薄膜である。ドリフト層３０の膜厚については特に限定されないが、一般的に素子の逆方向耐電圧に応じて選択することになり、６００Ｖ程度の耐圧を確保するためには、例えば１５μｍ程度とすればよい。
　ドリフト層３０の上面３１には、ドリフト層３０とショットキー接触するアノード電極４０が形成されている。アノード電極４０は、半導体装置１の第１電極として機能する。アノード電極４０は、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）等の金属からなる。アノード電極４０は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／ＡｕまたはＰｄ／Ｔｉ／Ａｕであっても構わない。一方、半導体基板２０の裏面２２には、半導体基板２０とオーミック接触するカソード電極５０が設けられる。カソード電極５０は、半導体装置１の第２電極として機能する。カソード電極５０は、例えばチタン（Ｔｉ）等の金属からなる。カソード電極５０は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／ＡｕまたはＴｉ／Ａｌであっても構わない。この場合、Ｔｉが半導体基板２０と接触する。
　本実施形態においては、ドリフト層３０に外周トレンチ６１，６２が設けられている。外周トレンチ６１は、平面視でアノード電極４０の外縁４１と重なるよう、アノード電極４０の外縁４１に沿って設けられている。外周トレンチ６２は、平面視で外周トレンチ６１を囲むよう、外周トレンチ６１の外側に設けられている。外周トレンチ６１と外周トレンチ６２とは隣接している。外周トレンチ６１，６２の内部には、ドリフト層３０とは逆の導電型を有する半導体部材であるｐ型半導体部材７１，７２がそれぞれ埋め込まれている。ｐ型半導体部材７１，７２のそれぞれとドリフト層３０とはｐｎ接合を形成する。ｐ型半導体部材７１，７２としては、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＩｎＰ、ＳｉＧｅ、ＡｌＮ、ＢＮ、ＡｌＧａＮ、ＮｉＯ、Ｃｕ２Ｏ、Ｉｒ２Ｏ３、Ａｇ２Ｏなどを用いることができる。
　図１（ｂ）に示すように、外周トレンチ６１に埋め込まれたｐ型半導体部材７１の表面の一部は、アノード電極４０と接している。これにより、ｐ型半導体部材７１は、アノード電極４０と同電位となる。外周トレンチ６２に埋め込まれたｐ型半導体部材７２は、アノード電極４０と接していない。
　ドリフト層３０の上面３１のうち、外周トレンチ６１と外周トレンチ６２の間に位置する領域は、メサ領域３１１を構成する。メサ領域３１１は、アノード電極４０と接していない。ここで、外周トレンチ６１の幅をＷｔ１とし、外周トレンチ６２の幅をＷｔ２とし、メサ領域３１１の幅をＷｍ１とした場合、図１（ｂ）に示す例では、
　　Ｗｍ１＜Ｗｔ１＝Ｗｔ２
である。つまり、メサ領域３１１の幅は、外周トレンチ６１の幅よりも狭い。尚、外周トレンチ６１の幅Ｗｔ１と外周トレンチ６２の幅Ｗｔ２が同じである必要はなく、例えば、外周トレンチ６１の幅Ｗｔ１よりも外周トレンチ６２の幅Ｗｔ２が狭くても構わない。
　これにより、半導体装置１に逆方向電圧が加わった場合に、外周トレンチ６１の電位と、外周トレンチ６２の電位との差が小さいものとなる。これにより、外周トレンチ６１に加わる電界が広範囲に分散されることから、電界勾配が緩やかになる。その結果、図１（ｂ）において符号Ｂで示す外周トレンチ６１の底部に加わる電界強度が低下することから、半導体装置１の信頼性が向上する。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１，６２の深さが２μｍであり、ｐ型半導体部材７１，７２がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時に符号Ｂで示す外周トレンチ６１の底部に加わる電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｍ１＝３μｍ
に設計した場合には、６．７ＭＶ／ｃｍであるのに対し、
　　Ｗｔ１＝Ｗｔ２＝４μｍ、且つ
　　Ｗｍ１＝３μｍ
に設計した場合には、６．２ＭＶ／ｃｍに緩和される。
　図２（ａ）は、半導体装置１の第１の変形例による構造を説明するための模式的な断面図である。図２（ａ）に示す第１の変形例は、外周トレンチ６１，６２がそれぞれｐ型半導体部材７１，７２で完全に埋め込まれておらず、外周トレンチ６１，６２の内壁にのみそれぞれｐ型半導体部材７１，７２が設けられている点において、図１（ｂ）に示す半導体装置１と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図２（ｂ）は、半導体装置１の第２の変形例による構造を説明するための模式的な断面図である。図２（ｂ）に示す第２の変形例は、外周トレンチ６１がｐ型半導体部材７１を介してアノード電極４０で埋め込まれている点において、図２（ａ）に示す半導体装置１の第１の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図２（ｃ）は、半導体装置１の第３の変形例による構造を説明するための模式的な断面図である。図２（ｃ）に示す第３の変形例は、外周トレンチ６１，６２の内壁のうち、底面及び底面と側面の境界となる角部にのみそれぞれｐ型半導体部材７１，７２が設けられている点と、アノード電極４０の一部が外周トレンチ６１内に埋め込まれている点において、図１（ｂ）に示す半導体装置１と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図２（ｄ）は、半導体装置１の第４の変形例による構造を説明するための模式的な断面図である。図２（ｄ）に示す第４の変形例は、外周トレンチ６１，６２の内壁及びその近傍に位置するドリフト層３０の上面３１の一部がｐ型半導体部材７１，７２で覆われている点において、図２（ａ）に示す半導体装置１の第１の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図３（ａ）は、半導体装置１の第５の変形例による構造を説明するための模式的な断面図である。図３（ａ）に示す第５の変形例は、ｐ型半導体部材７１，７２の表面が絶縁膜８１で覆われている点において、図２（ａ）に示す半導体装置１の第１の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図３（ｂ）は、半導体装置１の第６の変形例による構造を説明するための模式的な断面図である。図３（ｂ）に示す第６の変形例は、外周トレンチ６１が絶縁膜８１及びｐ型半導体部材７１を介してアノード電極４０で埋め込まれている点において、図３（ａ）に示す半導体装置１の第５の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図３（ｃ）は、半導体装置１の第７の変形例による構造を説明するための模式的な断面図である。図３（ｃ）に示す第７の変形例は、外周トレンチ６１，６２がそれぞれｐ型半導体部材７１，７２を介して絶縁膜８１で埋め込まれている点において、図３（ａ）に示す半導体装置１の第５の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図３（ｄ）は、半導体装置１の第８の変形例による構造を説明するための模式的な断面図である。図３（ｄ）に示す第８の変形例は、アノード電極４０から露出するドリフト層３０の上面３１及びアノード電極４０の外周部が絶縁膜８１で覆われている点において、図３（ｃ）に示す半導体装置１の第７の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図４（ａ）は、半導体装置１の第９の変形例による構造を説明するための模式的な断面図である。図４（ａ）に示す第９の変形例は、アノード電極４０から露出するドリフト層３０の上面３１及びアノード電極４０の外周部が絶縁膜８１とは異なる別の絶縁膜８２で覆われている点において、図３（ｃ）に示す半導体装置１の第７の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
　図４（ｂ）は、半導体装置１の第１０の変形例による構造を説明するための模式的な断面図である。図４（ｂ）に示す第１０の変形例は、アノード電極４０から露出するドリフト層３０の上面３１、アノード電極４０の外周部、及び外周トレンチ６２の内部が絶縁膜８１とは異なる別の絶縁膜８２で覆われている点において、図３（ｂ）に示す半導体装置１の第７の変形例と相違している。このような構造であっても、上述した半導体装置１と同じ効果を得ることが可能となる。
＜第２の実施形態＞
　図５（ａ）は、本開示に係る技術の第２の実施形態による半導体装置２の構成を示す模式的な平面図である。また、図５（ｂ）は、図５（ａ）に示すＡ－Ａ線に沿った略断面図である。
　第２の実施形態による半導体装置２は、ドリフト層３０に外周トレンチ６３～６５がさらに設けられ、外周トレンチ６３～６５にそれぞれｐ型半導体部材７３～７５が埋め込まれている点において、第１の実施形態による半導体装置１と相違している。その他の基本的な構成は、第１の実施形態による半導体装置１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　外周トレンチ６３は、平面視で外周トレンチ６２を囲むよう、外周トレンチ６２の外側に設けられている。外周トレンチ６４は、平面視で外周トレンチ６３を囲むよう、外周トレンチ６３の外側に設けられている。外周トレンチ６５は、平面視で外周トレンチ６４を囲むよう、外周トレンチ６４の外側に設けられている。外周トレンチ６５は、最外周に位置する最外周トレンチを構成する。また、外周トレンチ６１に埋め込まれたｐ型半導体部材７１がアノード電極４０と接しているのに対し、外周トレンチ６２～６５にそれぞれ埋め込まれたｐ型半導体部材７２～７５は、いずれもアノード電極４０と接していない。
　ドリフト層３０の上面３１のうち、外周トレンチ６２と外周トレンチ６３の間に位置する領域は、メサ領域３１２を構成する。ドリフト層３０の上面３１のうち、外周トレンチ６３と外周トレンチ６４の間に位置する領域は、メサ領域３１３を構成する。ドリフト層３０の上面３１のうち、外周トレンチ６４と外周トレンチ６５の間に位置する領域は、メサ領域３１４を構成する。メサ領域３１１と同様、メサ領域３１２～３１４は、いずれもアノード電極４０と接していない。
　ここで、外周トレンチ６１～６５の幅をそれぞれＷｔ１～Ｗｔ５とし、メサ領域３１１～３１４の幅をそれぞれＷｍ１～Ｗｍ４とした場合、図５に示す例では、
　　Ｗｍ１＜Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５、且つ
　　Ｗｍ１＜Ｗｍ２＝Ｗｍ３＝Ｗｍ４
である。つまり、メサ領域３１１の幅は、外周トレンチ６１～６５の幅よりも狭く、且つ、メサ領域３１４の幅よりも狭い。図５に示す例では、互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅が、内周側に位置するメサ領域の幅よりも広い、または、内周側に位置するメサ領域の幅と同じである。つまり、互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅が、内周側に位置するメサ領域の幅以上である。
　このように、ドリフト層３０に３つ以上の外周トレンチを設ければ、半導体装置２に逆方向電圧が加わった場合の電界勾配がよりなだらかになることから、ドリフト層３０に加わる最大電界が緩和される。しかも、メサ領域３１１の幅を他のメサ領域３１２～３１４の幅よりも縮小していることから、外周トレンチ６１と外周トレンチ６２の電位差が縮小され、ドリフト層３０に加わる最大電界が緩和される。これにより、半導体装置２の信頼性がより向上する。
　一例として、第１の実施形態による半導体装置１において、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１，６２の深さが２μｍであり、ｐ型半導体部材７１，７２がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝Ｗｔ２＝４μｍ、且つ
　　Ｗｍ１＝３μｍ
に設計した場合には、７．９ＭＶ／ｃｍであるのに対し、第２の実施形態による半導体装置２において、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍ、
　　Ｗｍ１＝１μｍ、且つ
　　Ｗｍ２＝Ｗｍ３＝Ｗｍ４＝４μｍ
に設計した場合には、７．０ＭＶ／ｃｍに緩和される。
　図６は、半導体装置２の第１の変形例による構造を説明するための模式的な断面図である。図６に示す第１の変形例は、図２（ａ）に示した半導体装置１の第１の変形例のように、外周トレンチ６１～６５がそれぞれｐ型半導体部材７１～７５で完全に埋め込まれておらず、外周トレンチ６１～６５の内壁にのみそれぞれｐ型半導体部材７１～７５が設けられている点において、図５（ｂ）に示す半導体装置２と相違している。このような構造であっても、上述した半導体装置２と同じ効果を得ることが可能となる。
　また、第２の実施形態による半導体装置２において、図２（ｂ）に示した半導体装置１の第２の変形例のように、ｐ型半導体部材７１を介して外周トレンチ６１をアノード電極４０で埋め込んでも構わないし、図２（ｃ）に示した半導体装置１の第３の変形例のように、外周トレンチ６１～６５の内壁のうち、底面及び底面と側面の境界となる角部にのみそれぞれｐ型半導体部材７１～７５を設けても構わないし、図２（ｄ）に示した半導体装置１の第４の変形例のように、外周トレンチ６１～６５の内壁及びその近傍に位置するドリフト層３０の上面３１の一部をそれぞれｐ型半導体部材７１～７５で覆っても構わない。
　また、第２の実施形態による半導体装置２において、図３（ａ）に示した半導体装置１の第５の変形例のように、ｐ型半導体部材７１～７５の表面を絶縁膜８１で覆っても構わないし、図３（ｂ）に示した半導体装置１の第６の変形例のように、絶縁膜８１及びｐ型半導体部材７１を介して外周トレンチ６１をアノード電極４０で埋め込んでも構わないし、図３（ｃ）に示した半導体装置１の第７の変形例のように、外周トレンチ６１～６５をそれぞれｐ型半導体部材７１～７５を介して絶縁膜８１で埋め込んでも構わないし、図３（ｄ）に示した半導体装置１の第８の変形例のように、アノード電極４０から露出するドリフト層３０の上面３１及びアノード電極４０の外周部を絶縁膜８１で覆っても構わない。
　また、第２の実施形態による半導体装置２において、図４（ａ）に示した半導体装置１の第９の変形例のように、外周トレンチ６１～６５をそれぞれｐ型半導体部材７１～７５を介して絶縁膜８１で埋め込むとともに、アノード電極４０から露出するドリフト層３０の上面３１及びアノード電極４０の外周部を絶縁膜８１とは異なる別の絶縁膜８２で覆っても構わないし、図４（ｂ）に示した半導体装置１の第１０の変形例のように、ｐ型半導体部材７１～７５の表面を絶縁膜８１で覆うとともに、絶縁膜８１及びｐ型半導体部材７１を介して外周トレンチ６１をアノード電極４０で埋め込み、且つ、アノード電極４０から露出するドリフト層３０の上面３１、アノード電極４０の外周部、及び外周トレンチ６２～６５の内部を絶縁膜８１とは異なる別の絶縁膜８２で覆っても構わない。
　図７は、半導体装置２の第２の変形例による構造を説明するための模式的な断面図である。図７に示す第２の変形例は、
　　Ｗｍ１＜Ｗｍ２＜Ｗｍ３＜Ｗｍ４
である点において、図５（ｂ）に示す半導体装置２と相違している。つまり、互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅が、内周側に位置するメサ領域の幅よりも広い。これにより、内周側に向かうほど、隣接する２つの外周トレンチ間の電位差が縮小することから、ドリフト層３０に加わる最大電界がより緩和される。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍ、
　　Ｗｍ１＝１μｍ、
　　Ｗｍ２＝３μｍ、
　　Ｗｍ３＝４μｍ、且つ
　　Ｗｍ４＝５μｍ
に設計した場合、６．３ＭＶ／ｃｍに緩和される。上記の例では、最外周に位置するメサ領域３１４の幅は、外周トレンチ６１～６５の幅よりも大きい。また、最外周から数えて２番目に位置するメサ領域３１３の幅は、外周トレンチ６１～６５の幅と同じである。このように、最内周に位置するメサ領域３１１については、外周トレンチ６１～６５よりも幅を狭く設計し、最外周に位置するメサ領域３１４については、外周トレンチ６１～６５よりも幅を広く設計しても構わない。
　図８は、半導体装置２の第３の変形例による構造を説明するための模式的な断面図である。図８に示す第３の変形例は、
　　Ｗｍ１＜Ｗｍ２＜Ｗｍ３≦Ｗｍ４＜Ｗｔ４
である点において、図７に示す半導体装置２の第２の変形例と相違している。つまり、最外周に位置するメサ領域３１４の幅は、最外周トレンチである外周トレンチ６５に隣接する外周トレンチ６４の幅よりも狭い。これにより、ドリフト層３０に加わる最大電界がよりいっそう緩和される。また、図８に示す例では、互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅が、内周側に位置するメサ領域の幅以上である。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍ、
　　Ｗｍ１＝１μｍ、
　　Ｗｍ２＝２μｍ、且つ、
　　Ｗｍ３＝Ｗｍ４＝３μｍ
に設計した場合、６．１ＭＶ／ｃｍに緩和される。
　図９は、半導体装置２の第４の変形例による構造を説明するための模式的な断面図である。図９に示す第４の変形例は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＞Ｗｔ５
である点において、図５（ｂ）に示す半導体装置２と相違している。つまり、最外周に位置する外周トレンチ６５の幅が第１外周トレンチ６１の幅よりも狭い。これにより、図５（ｂ）に示す半導体装置２と同じ効果を確保しつつ、チップサイズを小型化することが可能となる。また、図９に示す例では、互いに隣接する２つの外周トレンチのうち、外周側に位置する外周トレンチの幅は、内周側に位置する外周トレンチの幅よりも狭い、または、内周側に位置する外周トレンチの幅と同じである。つまり、互いに隣接する２つの外周トレンチのうち、外周側に位置する外周トレンチの幅は、内周側に位置する外周トレンチの幅以下である。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝４μｍ、
　　Ｗｔ５＝３μｍ、
　　Ｗｍ１＝１μｍ、且つ
　　Ｗｍ２＝Ｗｍ３＝Ｗｍ４＝４μｍ
に設計した場合、７．０ＭＶ／ｃｍであり、Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍである場合の図５（ｂ）に示す半導体装置２と同等の効果が得られる。
　図１０は、半導体装置２の第５の変形例による構造を説明するための模式的な断面図である。図１０に示す第５の変形例は、
　　Ｗｔ１＞Ｗｔ２＞Ｗｔ３＞Ｗｔ４＞Ｗｔ５
である点において、図５（ｂ）に示す半導体装置２と相違している。つまり、互いに隣接する２つの外周トレンチのうち、外周側に位置する外周トレンチの幅は、内周側に位置する外周トレンチの幅よりも狭い。これにより、図５（ｂ）に示す半導体装置２と同じ効果を確保しつつ、チップサイズをより小型化することが可能となる。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時にドリフト層３０に加わる最大電界強度は、
　　Ｗｔ１＝４μｍ、
　　Ｗｔ２＝３．５μｍ、
　　Ｗｔ３＝３μｍ、
　　Ｗｔ４＝２．５μｍ、
　　Ｗｔ５＝２μｍ、
　　Ｗｍ１＝１μｍ、且つ
　　Ｗｍ２＝Ｗｍ３＝Ｗｍ４＝４μｍ
に設計した場合、７．０ＭＶ／ｃｍであり、Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍである場合の図５（ｂ）に示す半導体装置２と同等の効果が得られる。
＜第３の実施形態＞
　図１１（ａ）は、本開示に係る技術の第３の実施形態による半導体装置３の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。
　第３の実施形態による半導体装置３は、ドリフト層３０に複数の中心トレンチ９０がさらに設けられており、中心トレンチ９０に絶縁膜８３を介してアノード電極４０が設けられている点において、第２の実施形態による半導体装置２と相違している。その他の基本的な構成は、第２の実施形態による半導体装置２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　外周トレンチ６１～６５とは異なり、複数の中心トレンチ９０は、いずれも全体が平面視でアノード電極４０と重なる。これに対し、外周トレンチ６１～６５は、少なくとも一部が平面視でアノード電極４０と重なりを有していない。具体的には、外周トレンチ６１については、一部が平面視でアノード電極４０と重なりを有し、残りの部分が平面視でアノード電極４０と重なりを有しておらず、外周トレンチ６２～６５については、いずれも全体が平面視でアノード電極４０と重なりを有していない。
　複数の中心トレンチ９０に設けられたアノード電極４０と、ドリフト層３０の上面３１に設けられたアノード電極４０は、互いに同じ材料からなるものであっても構わないし、互いに異なる材料からなるものであっても構わない。複数の中心トレンチ９０と外周トレンチ６１～６５の深さは同じであっても構わないし、異なっていても構わない。例えば、複数の中心トレンチ９０及び外周トレンチ６１～６５の深さは、いずれも２μｍ程度とすることができる。
　ドリフト層３０の上面３１のうち、２つの中心トレンチ９０に挟まれた領域は、メサ領域３１０を構成する。メサ領域３１０は、アノード電極４０とカソード電極５０との間に逆方向電圧が印加されると空乏層となる。これにより、ドリフト層３０のチャネル領域がピンチオフされることから、逆方向電圧が印加された場合のリーク電流が大幅に抑制される。
　このように、第３の実施形態による半導体装置３は、平面視でアノード電極４０と重なる位置に複数の中心トレンチ９０が設けられていることから、リーク電流が低減する。しかも、複数の中心トレンチ９０を設けることにより、図１１（ｂ）において符号Ｂで示す外周トレンチ６１の底部に加わる電界強度も低下する。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５及び中心トレンチ９０の深さが２μｍであり、ｐ型半導体部材７１～７５がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時に符号Ｂで示す外周トレンチ６１の底部に加わる電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍ、
　　Ｗｍ１＝１μｍ、
　　Ｗｍ２＝２μｍ、且つ、
　　Ｗｍ３＝Ｗｍ４＝３μｍ
に設計した場合、中心トレンチ９０が存在しない場合には、６．１ＭＶ／ｃｍであるのに対し、複数の中心トレンチ９０を設けると、４．７ＭＶ／ｃｍに緩和される。
　また、第１の実施形態による半導体装置１や第２の実施形態による半導体装置２において、図１１（ａ）及び図１１（ｂ）に示す中心トレンチ９０を設けても構わない。つまり、第１の実施形態による半導体装置１や、第２の実施形態による半導体装置２において、ドリフト層３０に複数の中心トレンチ９０を設け、中心トレンチ９０に絶縁膜８３を介してアノード電極４０を設けても構わない。
　図１２は、半導体装置３の変形例による構造を説明するための模式的な断面図である。図１２に示す変形例は、複数の中心トレンチ９０にドリフト層３０とは逆の導電型を有する半導体部材であるｐ型半導体部材７９が設けられている点において、図１１（ｂ）に示す半導体装置３と相違している。ドリフト層３０とｐ型半導体部材７９とはｐｎ接合を形成する。これによれば、いわゆるジャンクションバリアショットキーダイオードが構成される。また、半導体装置３と同様、アノード電極４０とカソード電極５０との間に逆方向電圧が印加されるとメサ領域３１０間のチャネル領域がピンチオフされることから、逆方向電圧が印加された場合のリーク電流が大幅に抑制される。しかも、複数の中心トレンチ９０にｐ型半導体部材７９を設けることにより、図１２において符号Ｂで示す外周トレンチ６１の底部に加わる電界強度が低下する。
　一例として、ドリフト層３０の厚さが１５μｍであり、外周トレンチ６１～６５及び中心トレンチ９０の深さが２μｍであり、ｐ型半導体部材７１～７５，７９がＮｉＯからなり、アノード電極４０がＮｉからなり、カソード電極５０がＴｉ／Ａｕの積層膜からなる場合、２０００Ｖの逆方向電圧が印加された時に符号Ｂで示す外周トレンチ６１の底部に加わる電界強度は、
　　Ｗｔ１＝Ｗｔ２＝Ｗｔ３＝Ｗｔ４＝Ｗｔ５＝４μｍ、
　　Ｗｍ１＝１μｍ、
　　Ｗｍ２＝２μｍ、且つ、
　　Ｗｍ３＝Ｗｍ４＝３μｍ
に設計した場合、中心トレンチ９０が存在しない場合には、６．１ＭＶ／ｃｍであるのに対し、ｐ型半導体部材７９が設けられた複数の中心トレンチ９０を設けると、４．８ＭＶ／ｃｍに緩和される。
　また、第１の実施形態による半導体装置１や第２の実施形態による半導体装置２において、図１２に示す中心トレンチ９０を設けても構わない。つまり、第１の実施形態による半導体装置１や、第２の実施形態による半導体装置２において、ドリフト層３０に複数の中心トレンチ９０を設け、中心トレンチ９０にドリフト層３０とは逆の導電型を有するｐ型半導体部材７９を設けても構わない。
　以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。
　例えば、上記の各実施形態では、半導体基板２０及びドリフト層３０の材料として酸化ガリウムを用いたが、半導体基板２０及びドリフト層３０の材料が酸化ガリウムに限られるものではなく、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）などの材料を用いても構わない。半導体基板２０及びドリフト層３０の材料としてこれらの材料を用いた場合であっても、酸化ガリウムを用いた場合と同じ原理により同様の効果を得ることが可能である。
　本開示に係る技術には、以下の構成例が含まれるが、これに限定されるものではない。
　本開示の一側面による半導体装置は、半導体基板と、半導体基板上に設けられたドリフト層と、ドリフト層と接触する第１電極と、半導体基板と接触する第２電極と、を備え、ドリフト層は、平面視で第１電極の外縁と重なるよう、外縁に沿って設けられた第１外周トレンチ、および第１外周トレンチに隣接し、平面視で第１外周トレンチを囲むよう、第１外周トレンチの外側に設けられた第２外周トレンチを含む複数の外周トレンチと、第１外周トレンチと第２外周トレンチの間に位置する第１メサ領域と、を有し、第１メサ領域の幅は、第１外周トレンチの幅よりも狭い。これにより、第１外周トレンチの底部に加わる電界強度が緩和される。
　上記の半導体装置において、複数の外周トレンチは、最外周に位置する最外周トレンチをさらに含み、ドリフト層は、最外周トレンチと最外周トレンチに隣接する外周トレンチとの間に位置する第２メサ領域をさらに有し、第１メサ領域の幅は、第２メサ領域の幅よりも狭くても構わない。これによれば、電界勾配がなだらかになることから、ドリフト層に加わる最大電界が緩和される。
　上記の半導体装置において、ドリフト層は、第１及び第２メサ領域を含む複数のメサ領域を有し、互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅は、内周側に位置するメサ領域の幅以上であっても構わない。これによれば、内周側に向かうほど、隣接する２つの外周トレンチ間の電位差が縮小することから、ドリフト層に加わる最大電界がより緩和される。
　上記の半導体装置において、第２メサ領域の幅は、最外周トレンチに隣接する外周トレンチの幅よりも狭くても構わない。これにより、ドリフト層に加わる最大電界がよりいっそう緩和される。
　上記の半導体装置において、複数の外周トレンチのうち、最外周に位置する外周トレンチの幅は、第１外周トレンチの幅よりも狭くても構わない。これによれば、チップサイズを小型化することが可能となる。
　上記の半導体装置において、複数の外周トレンチは、少なくとも３つの外周トレンチを含み、互いに隣接する２つの外周トレンチのうち、外周側に位置する外周トレンチの幅は、内周側に位置する外周トレンチの幅以下であっても構わない。これによれば、チップサイズをより小型化することが可能となる。
　上記の半導体装置において、ドリフト層は、平面視で第１電極と重なる位置に設けられた複数の中心トレンチをさらに有し、複数の中心トレンチには、絶縁膜を介して第１電極が設けられていても構わない。これによれば、リーク電流が低減するとともに、第１外周トレンチの底部に加わる電界強度を緩和することが可能となる。
　上記の半導体装置において、ドリフト層は、平面視で第１電極と重なる位置に設けられた複数の中心トレンチをさらに有し、複数の中心トレンチには、ドリフト層とは逆の導電型を有する半導体部材が設けられていても構わない。これによれば、リーク電流が低減するとともに、第１外周トレンチの底部に加わる電界強度を緩和することが可能となる。
　上記の半導体装置において、第１電極はアノード電極であり、第２電極はカソード電極であっても構わない。これによれば、ダイオードを構成することが可能となる。
　上記の半導体装置において、第１電極はドリフト層とショットキー接触し、第２電極は半導体基板とオーミック接触しても構わない。これによれば、ショットキーバリアダイオードを構成することが可能となる。
　上記の半導体装置において、複数の外周トレンチには、ドリフト層とは逆の導電型の半導体部材が設けられており、第１外周トレンチに設けられた半導体部材は、第１電極と接し、複数の外周トレンチのうち、第１外周トレンチ以外の外周トレンチに設けられた半導体部材は、第１電極と接しなくても構わない。
　この出願は、２０２３年９月２１日に出願された日本国特許出願第２０２３－１５６３２０号の利益を主張し、その全開示は参照により本明細書に組み込まれる。
１～３　　半導体装置
２０　　半導体基板
２１　　半導体基板の上面
２２　　半導体基板の裏面
３０　　ドリフト層
３１　　ドリフト層の上面
４０　　アノード電極
４１　　アノード電極の外縁
５０　　カソード電極
６１～６５　　外周トレンチ
７１～７５，７９　　ｐ型半導体部材
８１～８３　　絶縁膜
９０　　中心トレンチ
３１０～３１４　　メサ領域

Claims (11)

  1. 　半導体基板と、
    　前記半導体基板上に設けられたドリフト層と、
    　前記ドリフト層と接触する第１電極と、
    　前記半導体基板と接触する第２電極と、
    を備え、
    　前記ドリフト層は、平面視で前記第１電極の外縁と重なるよう、前記外縁に沿って設けられた第１外周トレンチ、および前記第１外周トレンチに隣接し、平面視で前記第１外周トレンチを囲むよう、前記第１外周トレンチの外側に設けられた第２外周トレンチを含む複数の外周トレンチと、前記第１外周トレンチと前記第２外周トレンチの間に位置する第１メサ領域と、を有し、
    　前記第１メサ領域の幅は、前記第１外周トレンチの幅よりも狭い、
    半導体装置。
  2. 　前記複数の外周トレンチは、最外周に位置する最外周トレンチをさらに含み、
    　前記ドリフト層は、前記最外周トレンチと前記最外周トレンチに隣接する外周トレンチとの間に位置する第２メサ領域をさらに有し、
    　前記第１メサ領域の幅は、前記第２メサ領域の幅よりも狭い、
    請求項１に記載の半導体装置。
  3. 　前記ドリフト層は、前記第１及び第２メサ領域を含む複数のメサ領域を有し、
    　互いに隣接する２つのメサ領域のうち、外周側に位置するメサ領域の幅は、内周側に位置するメサ領域の幅以上である、
    請求項２に記載の半導体装置。
  4. 　前記第２メサ領域の幅は、前記最外周トレンチに隣接する外周トレンチの幅よりも狭い、
    請求項２に記載の半導体装置。
  5. 　前記複数の外周トレンチのうち、最外周に位置する外周トレンチの幅は、前記第１外周トレンチの幅よりも狭い、
    請求項１に記載の半導体装置。
  6. 　前記複数の外周トレンチは、少なくとも３つの外周トレンチを含み、
    　互いに隣接する２つの外周トレンチのうち、外周側に位置する外周トレンチの幅は、内周側に位置する外周トレンチの幅以下である、
    請求項５に記載の半導体装置。
  7. 　前記ドリフト層は、平面視で前記第１電極と重なる位置に設けられた複数の中心トレンチをさらに有し、
    　前記複数の中心トレンチには、絶縁膜を介して前記第１電極が設けられている、
    請求項１に記載の半導体装置。
  8. 　前記ドリフト層は、平面視で前記第１電極と重なる位置に設けられた複数の中心トレンチをさらに有し、
    　前記複数の中心トレンチには、前記ドリフト層とは逆の導電型を有する半導体部材が設けられている、
    請求項１に記載の半導体装置。
  9. 　前記第１電極はアノード電極であり、前記第２電極はカソード電極である、
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 　前記第１電極は、前記ドリフト層とショットキー接触し、
    　前記第２電極は、前記半導体基板とオーミック接触する、
    請求項９に記載の半導体装置。
  11. 　前記複数の外周トレンチには、前記ドリフト層とは逆の導電型の半導体部材が設けられており、
    　前記第１外周トレンチに設けられた前記半導体部材は、前記第１電極と接し、
    　前記複数の外周トレンチのうち、前記第１外周トレンチ以外の外周トレンチに設けられた前記半導体部材は、前記第１電極と接しない、
    請求項１に記載の半導体装置。
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