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WO2025046903A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2025046903A1
WO2025046903A1 PCT/JP2023/032084 JP2023032084W WO2025046903A1 WO 2025046903 A1 WO2025046903 A1 WO 2025046903A1 JP 2023032084 W JP2023032084 W JP 2023032084W WO 2025046903 A1 WO2025046903 A1 WO 2025046903A1
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WO
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circuit pattern
insulating substrate
semiconductor device
cooling fin
thickness
Prior art date
Application number
PCT/JP2023/032084
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English (en)
French (fr)
Inventor
篤志 前田
裕児 井本
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 discloses a power module substrate with a heat sink.
  • the power module board on which the power semiconductor elements are mounted has a multi-layer structure made up of an insulating substrate and a circuit pattern. Therefore, warping may occur when the power module board is joined to the cooling fin.
  • the present disclosure aims to provide a semiconductor device that reduces warping after bonding between a power module substrate and a cooling fin in order to solve the above problems.
  • the semiconductor device includes a cooling fin, a first circuit pattern, an insulating substrate, a second circuit pattern, a third circuit pattern, and a plurality of intermediate materials.
  • the first circuit pattern is attached to the cooling fin.
  • the insulating substrate is provided above the first circuit pattern.
  • the second circuit pattern is provided above the insulating substrate.
  • the third circuit pattern is provided above the second circuit pattern.
  • the plurality of intermediate materials are provided between the cooling fin and the first circuit pattern, between the first circuit pattern and the insulating substrate, between the insulating substrate and the second circuit pattern, and between the second circuit pattern and the third circuit pattern.
  • the thickness of the first circuit pattern is thinner than the thickness of at least one of the second circuit pattern and the third circuit pattern.
  • the present disclosure provides a semiconductor device that reduces warping after bonding between a power module substrate and a cooling fin.
  • 1 is a cross-sectional view showing a configuration of a semiconductor device in a first embodiment.
  • 2 is a cross-sectional view showing a configuration of a member included in the semiconductor device.
  • 2 is a flowchart showing a method for manufacturing the semiconductor device in the first embodiment.
  • 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first modification of the first embodiment.
  • 2 is a cross-sectional view showing a configuration of a member included in the semiconductor device.
  • 11 is a cross-sectional view showing a configuration of a semiconductor device according to a second modification of the first embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration of a member included in the semiconductor device.
  • 11 is a cross-sectional view showing a configuration of a semiconductor device in a second embodiment.
  • 2 is a cross-sectional view showing a configuration of a member included in the semiconductor device.
  • 11 is a cross-sectional view showing a configuration of a semiconductor device in a third embodiment.
  • 2 is a cross-sectional view showing a configuration of a member included in the semiconductor device.
  • Fig. 1 is a cross-sectional view showing the configuration of a semiconductor device 101 in the first embodiment.
  • Fig. 2 is a cross-sectional view showing the configuration of members included in the semiconductor device 101.
  • the semiconductor device 101 includes a cooling fin 10, a first circuit pattern 20, an insulating substrate 30, a second circuit pattern 40, a third circuit pattern 50, a plurality of intermediate members 60, and a semiconductor element (not shown).
  • a structure including the first circuit pattern 20, the insulating substrate 30, the second circuit pattern 40, the third circuit pattern 50, and the plurality of intermediate members 60 is referred to as a power module substrate.
  • the cooling fin 10 includes a plate portion 10A and a fin portion 10B.
  • the fin portion 10B is provided on the underside of the plate portion 10A.
  • the plate portion 10A has an attachment surface on its upper surface.
  • the cooling fin 10 has the function of transferring heat generated by electronic components such as semiconductor elements to the outside.
  • the cooling fin 10 is formed from a metal such as copper or aluminum.
  • the cooling fin 10 is also called a heat sink or a radiator.
  • the first circuit pattern 20 is attached to the mounting surface of the cooling fin 10 via an intermediate material 60.
  • the first circuit pattern 20 is formed, for example, from an Al-Mg-Si alloy.
  • the first circuit pattern 20 is formed, for example, from A6063, which is defined in the JIS (Japanese Industrial Standards).
  • the insulating substrate 30 is provided above the first circuit pattern 20 via an intermediate material 60.
  • the insulating substrate 30 is made of, for example, ceramic.
  • the ceramic is, for example, SiN.
  • the second circuit pattern 40 is provided above the insulating substrate 30 via an intermediate material 60.
  • the second circuit pattern 40 is made of, for example, Al.
  • the purity of the Al is, for example, 99.99% or more (4N).
  • the third circuit pattern 50 is provided above the second circuit pattern 40 via an intermediate material 60.
  • the third circuit pattern 50 is formed, for example, from an Al-Mg-Si alloy.
  • the third circuit pattern 50 is formed, for example, from A6063 as defined by the JIS standard.
  • the intermediate material 60 is provided between the cooling fin 10 and the first circuit pattern 20, between the first circuit pattern 20 and the insulating substrate 30, between the insulating substrate 30 and the second circuit pattern 40, and between the second circuit pattern 40 and the third circuit pattern 50.
  • the thickness of each intermediate material 60 is preferably thinner than the thickness of any of the first circuit pattern 20, the second circuit pattern 40, and the third circuit pattern 50.
  • the intermediate material 60 is, for example, conductive.
  • the intermediate material 60 is, for example, a brazing sheet, which is a clad material in which a brazing material is rolled and integrated with a core material.
  • the semiconductor element is mounted on the third circuit pattern 50 via, for example, a bonding material (not shown).
  • the semiconductor element is also called a semiconductor chip.
  • the semiconductor element is formed of, for example, a semiconductor such as Si.
  • the semiconductor element is preferably formed of a so-called wide band gap semiconductor such as SiC, GaN, Ga 2 O 3 , diamond, etc.
  • the semiconductor element is a power semiconductor element, a control IC (Integrated Circuit) for controlling the power semiconductor element, etc.
  • the semiconductor element includes, for example, an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a Schottky barrier diode, etc.
  • the semiconductor element may include an RC-IGBT (Reverse-Conducting IGBT) in which an IGBT and a free wheel diode are formed in one semiconductor substrate.
  • the thickness of the first circuit pattern 20 is thinner than at least one of the thicknesses of the second circuit pattern 40 and the third circuit pattern 50.
  • the first circuit pattern 20 preferably has a thickness such that the difference between the volume of the member above the insulating substrate 30 and the volume of the member below the insulating substrate 30 is within 15%.
  • the member below the insulating substrate 30 includes only the plate portion 10A of the cooling fin 10 that is predominantly related to the rigidity of the cooling fin 10.
  • the plate portion 10A that is predominantly related to the rigidity of the cooling fin 10 corresponds to the area A indicated by diagonal lines in FIG. 2.
  • the member below the insulating substrate 30 does not include the fin portion 10B of the cooling fin 10 and the frame portion provided on the outer periphery of the plate portion 10A.
  • the rigidity of the components below the insulating substrate 30 is reduced.
  • warping after bonding between the power module substrate and the cooling fin 10 is reduced.
  • convex warping on the cooling fin 10 side i.e., the lower side, is reduced.
  • FIG. 3 is a flowchart showing a method for manufacturing the semiconductor device 101 in the first embodiment.
  • step S1 the cooling fins 10 are prepared.
  • step S2 the first circuit pattern 20, the insulating substrate 30, the second circuit pattern 40, the third circuit pattern 50, and a plurality of intermediate materials 60 are laminated on the cooling fin 10.
  • the intermediate materials 60 are respectively disposed between the cooling fin 10 and the first circuit pattern 20, between the first circuit pattern 20 and the insulating substrate 30, between the insulating substrate 30 and the second circuit pattern 40, and between the second circuit pattern 40 and the third circuit pattern 50.
  • the thickness of the first circuit pattern 20 is thinner than the thickness of at least one of the second circuit pattern 40 and the third circuit pattern 50.
  • step S3 the cooling fins 10, the first circuit pattern 20, the insulating substrate 30, the second circuit pattern 40 and the third circuit pattern 50 are bonded together using a plurality of intermediate materials 60.
  • the semiconductor element is mounted on the third circuit pattern 50 after step S3, for example. This completes the semiconductor device 101 of the first embodiment.
  • the components are bonded together at once using the intermediate material 60. Even if the thickness of the circuit pattern on the upper side of the insulating substrate 30 is different from the thickness of the circuit pattern on the lower side, good bonding is achieved.
  • the semiconductor device 101 in the first embodiment includes a cooling fin 10, a first circuit pattern 20, an insulating substrate 30, a second circuit pattern 40, a third circuit pattern 50 and a plurality of intermediate materials 60.
  • the first circuit pattern 20 is attached to the cooling fin 10.
  • the insulating substrate 30 is provided above the first circuit pattern 20.
  • the second circuit pattern 40 is provided above the insulating substrate 30.
  • the third circuit pattern 50 is provided above the second circuit pattern 40.
  • the plurality of intermediate materials 60 are provided between the cooling fin 10 and the first circuit pattern 20, between the first circuit pattern 20 and the insulating substrate 30, between the insulating substrate 30 and the second circuit pattern 40, and between the second circuit pattern 40 and the third circuit pattern 50.
  • the thickness of the first circuit pattern 20 is thinner than at least one of the thicknesses of the second circuit pattern 40 and the third circuit pattern 50.
  • FIG. 4 is a cross-sectional view showing the configuration of a semiconductor device 101A according to Modification 1 of Embodiment 1.
  • Fig. 5 is a cross-sectional view showing the configuration of members included in the semiconductor device 101A.
  • the second circuit pattern 40 in the first modification is thicker than the third circuit pattern 50.
  • the thickness of the first circuit pattern 20 is thinner than at least one of the second circuit pattern 40 and the third circuit pattern 50. Even with this configuration, the same effect as in the first embodiment can be obtained.
  • Fig. 6 is a cross-sectional view showing the configuration of a semiconductor device 101B according to Modification 2 of Embodiment 1.
  • Fig. 7 is a cross-sectional view showing the configuration of members included in the semiconductor device 101B.
  • the third circuit pattern 50 in the second modification is thicker than the second circuit pattern 40.
  • the thickness of the first circuit pattern 20 is thinner than at least one of the second circuit pattern 40 and the third circuit pattern 50. Even with this configuration, the same effect as in the first embodiment can be obtained.
  • FIG. 8 is a cross-sectional view showing the configuration of a semiconductor device 102 in embodiment 2.
  • FIG. 9 is a cross-sectional view showing the configuration of components included in the semiconductor device 102.
  • the semiconductor device 102 includes a first clad material 71 and a second clad material 72.
  • the multiple intermediate materials 60 include a first intermediate material 61, a second intermediate material 62, a third intermediate material 63, and a fourth intermediate material 64.
  • the first clad material 71 includes a first circuit pattern 20, a first intermediate material 61, and a second intermediate material 62.
  • the first circuit pattern 20 is a base material.
  • the first intermediate material 61 is joined to the lower surface of the first circuit pattern 20 as a brazing material.
  • the second intermediate material 62 is joined to the upper surface of the first circuit pattern 20 as a brazing material.
  • the first clad material 71 is a double-sided brazing material clad circuit pattern in which brazing material is joined to both sides of the first circuit pattern 20.
  • the second clad material 72 includes the second circuit pattern 40, the third intermediate material 63, and the fourth intermediate material 64.
  • the second circuit pattern 40 is the base material.
  • the third intermediate material 63 is joined to the lower surface of the second circuit pattern 40 as a brazing material.
  • the fourth intermediate material 64 is joined to the upper surface of the second circuit pattern 40 as a brazing material.
  • the second clad material 72 is a double-sided brazing material clad circuit pattern in which brazing material is joined to both sides of the second circuit pattern 40.
  • the components in FIG. 9 are stacked in step S2 in FIG. 3, and are joined together in step S3.
  • FIG. 10 is a cross-sectional view showing the configuration of semiconductor device 103 in embodiment 3.
  • FIG. 11 is a cross-sectional view showing the configuration of components included in semiconductor device 103.
  • the second circuit pattern 40 and the third circuit pattern 50 are clad materials directly bonded to each other.
  • the second circuit pattern 40 is made of, for example, Al.
  • the purity of the Al is, for example, 99.99% or more (4N).
  • the third circuit pattern 50 is made of, for example, Cu.
  • the thickness of the first circuit pattern 20 is thinner than the thickness of at least one of the second circuit pattern 40 and the third circuit pattern 50.
  • each embodiment can be freely combined, modified, or omitted as appropriate.

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Abstract

パワーモジュール基板と冷却フィンとの接合後の反りを低減する半導体装置の提供を目的とする。半導体装置は、冷却フィン、第１回路パターン、絶縁基板、第２回路パターン、第３回路パターンおよび複数の中間材を含む。第１回路パターンは、冷却フィンに取り付けられている。絶縁基板は、第１回路パターンの上方に設けられている。第２回路パターンは、絶縁基板の上方に設けられている。第３回路パターンは、第２回路パターンの上方に設けられている。複数の中間材は、冷却フィンと第１回路パターンとの間、第１回路パターンと絶縁基板との間、絶縁基板と第２回路パターンとの間、および、第２回路パターンと第３回路パターンとの間に、それぞれ設けられている。第１回路パターンの厚みは、第２回路パターンおよび第３回路パターンのうち少なくとも一方の厚みよりも薄い。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　パワー半導体素子が搭載されるパワーモジュール基板は、そのパワー半導体素子を冷却するための冷却フィンに取り付けられる。特許文献１には、ヒートシンク付パワーモジュール用基板が開示されている。
特開２０１３－９８４２３号公報
　パワー半導体素子が搭載されるパワーモジュール基板は、絶縁基板および回路パターンで構成された多層構造を有する。そのため、パワーモジュール基板が冷却フィンに接合される際、反りが発生する場合がある。
　本開示は、上記の課題を解決するため、パワーモジュール基板と冷却フィンとの接合後の反りを低減する半導体装置の提供を目的とする。
　本開示に係る半導体装置は、冷却フィン、第１回路パターン、絶縁基板、第２回路パターン、第３回路パターンおよび複数の中間材を含む。第１回路パターンは、冷却フィンに取り付けられている。絶縁基板は、第１回路パターンの上方に設けられている。第２回路パターンは、絶縁基板の上方に設けられている。第３回路パターンは、第２回路パターンの上方に設けられている。複数の中間材は、冷却フィンと第１回路パターンとの間、第１回路パターンと絶縁基板との間、絶縁基板と第２回路パターンとの間、および、第２回路パターンと第３回路パターンとの間に、それぞれ設けられている。第１回路パターンの厚みは、第２回路パターンおよび第３回路パターンのうち少なくとも一方の厚みよりも薄い。
　本開示によれば、パワーモジュール基板と冷却フィンとの接合後の反りを低減する半導体装置が提供される。
　本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成を示す断面図である。 半導体装置に含まれる部材の構成を示す断面図である。 実施の形態１における半導体装置の製造方法を示すフローチャートである。 実施の形態１の変形例１における半導体装置の構成を示す断面図である。 半導体装置に含まれる部材の構成を示す断面図である。 実施の形態１の変形例２における半導体装置の構成を示す断面図である。 半導体装置に含まれる部材の構成を示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 半導体装置に含まれる部材の構成を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 半導体装置に含まれる部材の構成を示す断面図である。
　＜実施の形態１＞
　図１は、実施の形態１における半導体装置１０１の構成を示す断面図である。図２は、半導体装置１０１に含まれる部材の構成を示す断面図である。半導体装置１０１は、冷却フィン１０、第１回路パターン２０、絶縁基板３０、第２回路パターン４０、第３回路パターン５０、複数の中間材６０および半導体素子（図示せず）を含む。以下、第１回路パターン２０、絶縁基板３０、第２回路パターン４０、第３回路パターン５０および複数の中間材６０を含む構造体をパワーモジュール基板と言う。
　冷却フィン１０は、プレート部１０Ａとフィン部１０Ｂとを含む。フィン部１０Ｂは、プレート部１０Ａの下面に設けられている。プレート部１０Ａは、その上面に取付面を有する。冷却フィン１０は、半導体素子等の電子部品で発生した熱を外部に伝える機能を有する。冷却フィン１０は、例えば銅、アルミニウム等の金属で形成されている。冷却フィン１０は、ヒートシンクまたは放熱器とも言う。
　第１回路パターン２０は、冷却フィン１０の取付面に中間材６０を介して取り付けられている。第１回路パターン２０は、例えば、Ａｌ－Ｍｇ－Ｓｉ合金で形成されている。第１回路パターン２０は、例えば、ＪＩＳ規格（Japanese Industrial Standards）に定められたＡ６０６３で形成されている。
　絶縁基板３０は、第１回路パターン２０の上方に中間材６０を介して設けられている。絶縁基板３０は、例えば、セラミックで形成されている。セラミックは、例えば、ＳｉＮである。
　第２回路パターン４０は、絶縁基板３０の上方に中間材６０を介して設けられている。第２回路パターン４０は、例えば、Ａｌで形成されている。そのＡｌの純度は、例えば、９９．９９％以上（４Ｎ）である。
　第３回路パターン５０は、第２回路パターン４０の上方に中間材６０を介して設けられている。第３回路パターン５０は、例えば、Ａｌ－Ｍｇ－Ｓｉ合金で形成されている。第３回路パターン５０は、例えば、ＪＩＳ規格に定められたＡ６０６３で形成されている。
　中間材６０は、上記のように、冷却フィン１０と第１回路パターン２０との間、第１回路パターン２０と絶縁基板３０との間、絶縁基板３０と第２回路パターン４０との間、および、第２回路パターン４０と第３回路パターン５０との間に、それぞれ設けられている。各中間材６０の厚みは、第１回路パターン２０、第２回路パターン４０および第３回路パターン５０のいずれの厚みよりも薄いことが好ましい。中間材６０は、例えば、導電性を有する。中間材６０は、例えば、芯材にろう材が圧延されて一体になったクラッド材であるブレージングシートである。
　半導体素子は、例えば、接合材（図示せず）を介して、第３回路パターン５０上に実装される。半導体素子は、半導体チップとも言われる。半導体素子は、例えば、Ｓｉ等の半導体によって形成されている。半導体素子は、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンド等のいわゆるワイドバンドギャップ半導体で形成されていることが好ましい。半導体素子は、パワー半導体素子、そのパワー半導体素子を制御するための制御ＩＣ（Integrated Circuit）等である。半導体素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ショットキーバリアダイオード等を含む。または、半導体素子は、ＩＧＢＴおよび還流ダイオードが１つの半導体基板内に形成されたＲＣ－ＩＧＢＴ（Reverse-Conducting IGBT）を含んでいてもよい。
　第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。第１回路パターン２０は、絶縁基板３０よりも上方の部材の体積と絶縁基板３０よりも下方の部材の体積との差が、１５％以内に収まるような厚みを有することが好ましい。ここで、絶縁基板３０よりも下方の部材には、冷却フィン１０のうち冷却フィン１０の剛性に支配的に関係するプレート部１０Ａのみを含む。その冷却フィン１０の剛性に支配的に関係するプレート部１０Ａは、図２に斜線で示された領域Ａに対応する。言い換えると、上記の絶縁基板３０よりも下方の部材には、冷却フィン１０のフィン部１０Ｂおよびプレート部１０Ａの外周に設けられた枠部は含まれない。
　このような半導体装置１０１においては、絶縁基板３０よりも下方の部材の剛性が減少する。そのため、パワーモジュール基板と冷却フィン１０との接合後における反りが低減する。例えば、冷却フィン１０側つまり下側に凸状の反りが減少する。
　図３は、実施の形態１における半導体装置１０１の製造方法を示すフローチャートである。
　ステップＳ１において、冷却フィン１０が準備される。
　ステップＳ２において、冷却フィン１０上に、第１回路パターン２０、絶縁基板３０、第２回路パターン４０、第３回路パターン５０、および、複数の中間材６０が積層される。この際、中間材６０は、冷却フィン１０と第１回路パターン２０との間、第１回路パターン２０と絶縁基板３０との間、絶縁基板３０と第２回路パターン４０との間、および、第２回路パターン４０と第３回路パターン５０との間に、それぞれ配置される。第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。
　ステップＳ３において、複数の中間材６０によって、冷却フィン１０、第１回路パターン２０、絶縁基板３０、第２回路パターン４０および第３回路パターン５０が、一括に接合される。
　半導体素子は、例えば、ステップＳ３の後に第３回路パターン５０上に実装される。以上で実施の形態１の半導体装置１０１が完成する。
　このような製造方法においては、各部材が冷却フィン１０に積層された後、中間材６０によって一括で互いの部材が接合される。絶縁基板３０の上側の回路パターンの厚さと下側の回路パターンの厚さとが異なる場合であっても、良好な接合性が実現される。
　以上をまとめると、実施の形態１における半導体装置１０１は、冷却フィン１０、第１回路パターン２０、絶縁基板３０、第２回路パターン４０、第３回路パターン５０および複数の中間材６０を含む。第１回路パターン２０は、冷却フィン１０に取り付けられている。絶縁基板３０は、第１回路パターン２０の上方に設けられている。第２回路パターン４０は、絶縁基板３０の上方に設けられている。第３回路パターン５０は、第２回路パターン４０の上方に設けられている。複数の中間材６０は、冷却フィン１０と第１回路パターン２０との間、第１回路パターン２０と絶縁基板３０との間、絶縁基板３０と第２回路パターン４０との間、および、第２回路パターン４０と第３回路パターン５０との間に、それぞれ設けられている。第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。
　このような半導体装置１０１においては、パワーモジュール基板と冷却フィン１０との接合後の反りが低減する。
　（実施の形態１の変形例１）
　図４は、実施の形態１の変形例１における半導体装置１０１Ａの構成を示す断面図である。図５は、半導体装置１０１Ａに含まれる部材の構成を示す断面図である。
　変形例１における第２回路パターン４０は、第３回路パターン５０よりも厚い。第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。このような構成であっても、実施の形態１と同様の効果が得られる。
　（実施の形態１の変形例２）
　図６は、実施の形態１の変形例２における半導体装置１０１Ｂの構成を示す断面図である。図７は、半導体装置１０１Ｂに含まれる部材の構成を示す断面図である。
　変形例２における第３回路パターン５０は、第２回路パターン４０よりも厚い。第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。このような構成であっても、実施の形態１と同様の効果が得られる。
　＜実施の形態２＞
　実施の形態２において、実施の形態１と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図８は、実施の形態２における半導体装置１０２の構成を示す断面図である。図９は、半導体装置１０２に含まれる部材の構成を示す断面図である。
　半導体装置１０２は、第１クラッド材７１および第２クラッド材７２を含む。複数の中間材６０は、第１中間材６１、第２中間材６２、第３中間材６３および第４中間材６４を含む。
　第１クラッド材７１は、第１回路パターン２０、第１中間材６１および第２中間材６２を含む。第１回路パターン２０は母材である。第１中間材６１は、第１回路パターン２０の下面にろう材として接合されている。第２中間材６２は、第１回路パターン２０の上面にろう材として接合されている。第１クラッド材７１は、第１回路パターン２０の両面にろう材が接合された両面ロウ材クラッド回路パターンである。
　第２クラッド材７２は、第２回路パターン４０、第３中間材６３および第４中間材６４を含む。第２回路パターン４０は母材である。第３中間材６３は、第２回路パターン４０の下面にろう材として接合されている。第４中間材６４は、第２回路パターン４０の上面にろう材として接合されている。第２クラッド材７２は、第２回路パターン４０の両面にろう材が接合された両面ロウ材クラッド回路パターンである。製造方法において、図３のステップＳ２で図９の各部材が積層され、ステップＳ３でそれらが一括に接合される。
　このような構成においても、実施の形態１と同様の効果が得られる。さらに、半導体装置１０２を構成する部品点数が削減されるとともに、熱抵抗が低減する。
　＜実施の形態３＞
　実施の形態３において、実施の形態１または２と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図１０は、実施の形態３における半導体装置１０３の構成を示す断面図である。図１１は、半導体装置１０３に含まれる部材の構成を示す断面図である。
　第２回路パターン４０および第３回路パターン５０は、互いに直接接合されたクラッド材である。第２回路パターン４０は、例えば、Ａｌで形成されている。そのＡｌの純度は、例えば、９９．９９％以上（４Ｎ）である。第３回路パターン５０は、例えば、Ｃｕで形成されている。第１回路パターン２０の厚みは、第２回路パターン４０および第３回路パターン５０のうち少なくとも一方の厚みよりも薄い。製造方法において、図３のステップＳ２で図１１の各部材が積層され、ステップＳ３でそれらが一括に接合される。
　このような構成においても、実施の形態１と同様の効果が得られる。さらに、半導体装置１０３を構成する部品点数が削減されるとともに、熱抵抗が低減する。
　この開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　１０　冷却フィン、１０Ａ　プレート部、１０Ｂ　フィン部、２０　第１回路パターン、３０　絶縁基板、４０　第２回路パターン、５０　第３回路パターン、６０　中間材、６１　第１中間材、６２　第２中間材、６３　第３中間材、６４　第４中間材、７１　第１クラッド材、７２　第２クラッド材、１０１　半導体装置、１０１Ａ　半導体装置、１０１Ｂ　半導体装置、１０２　半導体装置、１０３　半導体装置、Ａ　領域。

Claims (6)

  1. 　冷却フィンと、
    　前記冷却フィンに取り付けられた第１回路パターンと、
    　前記第１回路パターンの上方に設けられた絶縁基板と、
    　前記絶縁基板の上方に設けられた第２回路パターンと、
    　前記第２回路パターンの上方に設けられた第３回路パターンと、
    　前記冷却フィンと前記第１回路パターンとの間、前記第１回路パターンと前記絶縁基板との間、前記絶縁基板と前記第２回路パターンとの間、および、前記第２回路パターンと前記第３回路パターンとの間に、それぞれ設けられた複数の中間材と、を備え、
    　前記第１回路パターンの厚みは、前記第２回路パターンおよび前記第３回路パターンのうち少なくとも一方の厚みよりも薄い、半導体装置。
  2. 　前記第２回路パターンは、前記第３回路パターンよりも厚い、請求項１に記載の半導体装置。
  3. 　前記第３回路パターンは、前記第２回路パターンよりも厚い、請求項１に記載の半導体装置。
  4. 　第１クラッド材と、
    　第２クラッド材と、をさらに備え、
    　前記複数の中間材は、
    　前記第１回路パターンの下面にろう材として接合された第１中間材と、
    　前記第１回路パターンの上面にろう材として接合された第２中間材と、
    　前記第２回路パターンの下面にろう材として接合された第３中間材と、
    　前記第２回路パターンの上面にろう材として接合された第４中間材と、を含み、
    　前記第１クラッド材は、前記第１回路パターンと、前記第１中間材と、前記第２中間材と、を含み、
    　前記第２クラッド材は、前記第２回路パターンと、前記第３中間材と、前記第４中間材と、を含む、請求項１から請求項３のうちいずれか一項に記載の半導体装置。
  5. 　冷却フィンと、
    　前記冷却フィンに取り付けられた第１回路パターンと、
    　前記第１回路パターンの上方に設けられた絶縁基板と、
    　前記絶縁基板の上方に設けられた第２回路パターンと、
    　前記第２回路パターンの上方に設けられた第３回路パターンと、
    　前記冷却フィンと前記第１回路パターンとの間、前記第１回路パターンと前記絶縁基板との間、および、前記絶縁基板と前記第２回路パターンとの間に、それぞれ設けられた複数の中間材と、を備え、
    　前記第１回路パターンの厚みは、前記第２回路パターンおよび前記第３回路パターンのうち少なくとも一方の厚みよりも薄く、
    　前記第２回路パターンと前記第３回路パターンとは、互いに直接接合されたクラッド材である、半導体装置。
  6. 　冷却フィンを準備する工程と、
    　前記冷却フィン上に、第１回路パターンと、絶縁基板と、第２回路パターンと、第３回路パターンと、複数の中間材と、を積層する工程と、
    　前記複数の中間材によって、前記冷却フィンと、前記第１回路パターンと、前記絶縁基板と、前記第２回路パターンと、前記第３回路パターンと、を一括に接合する工程と、を備え、
    　前記複数の中間材は、前記冷却フィンと前記第１回路パターンとの間、前記第１回路パターンと前記絶縁基板との間、前記絶縁基板と前記第２回路パターンとの間、および、前記第２回路パターンと前記第３回路パターンとの間に、それぞれ配置され、
    　前記第１回路パターンの厚みは、前記第２回路パターンおよび前記第３回路パターンのうち少なくとも一方の厚みよりも薄い、半導体装置の製造方法。
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