[go: up one dir, main page]

WO2025028600A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

Info

Publication number
WO2025028600A1
WO2025028600A1 PCT/JP2024/027492 JP2024027492W WO2025028600A1 WO 2025028600 A1 WO2025028600 A1 WO 2025028600A1 JP 2024027492 W JP2024027492 W JP 2024027492W WO 2025028600 A1 WO2025028600 A1 WO 2025028600A1
Authority
WO
WIPO (PCT)
Prior art keywords
ceramic capacitor
multilayer ceramic
external electrode
edge portion
laminate
Prior art date
Application number
PCT/JP2024/027492
Other languages
English (en)
French (fr)
Inventor
恒 佐藤
大俊 江藤
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Publication of WO2025028600A1 publication Critical patent/WO2025028600A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • This disclosure relates to multilayer ceramic capacitors with retrofitted side margins, particularly small multilayer ceramic capacitors.
  • Patent Document 1 A conventional multilayer ceramic capacitor is described, for example, in Patent Document 1.
  • the multilayer ceramic capacitor of the present disclosure is a substantially rectangular parallelepiped laminate including a plurality of internal electrodes and a plurality of dielectric layers that are alternately laminated, and having a first surface and a second surface that face each other in a lamination direction, a laminate having a first side surface, a second side surface, a third side surface, and a fourth side surface around an axis along the stacking direction, and further having a first ridge portion located between the first side surface and the second side surface, a second ridge portion located between the second side surface and the third side surface, a third ridge portion located between the third side surface and the fourth side surface, and a fourth ridge portion located between the fourth side surface and the first side surface; a protective layer that covers an area of the first side surface, the second side surface, the third side surface, and the fourth side surface excluding a predetermined edge portion among the first edge portion, the second edge portion, the third edge portion, and the fourth edge portion;
  • the semiconductor device includes a plurality of internal electrodes
  • FIG. 1 is a perspective view showing a multilayer ceramic capacitor according to a first embodiment and a second embodiment
  • 1 is a perspective view showing a laminate of a multilayer ceramic capacitor in accordance with a first embodiment.
  • FIG. 2 is a perspective view showing a protective layer of the multilayer ceramic capacitor in accordance with the first embodiment.
  • 1 is a perspective view showing an element part of a multilayer ceramic capacitor in accordance with a first embodiment; 1 is a plan view showing an element part of a multilayer ceramic capacitor in accordance with a first embodiment.
  • FIG. FIG. 6 is a perspective view showing a laminate of a multilayer ceramic capacitor in accordance with a second embodiment.
  • FIG. 11 is a perspective view showing a protective layer of the multilayer ceramic capacitor in accordance with a second embodiment.
  • FIG. 11 is a perspective view showing an element part of a multilayer ceramic capacitor in accordance with a second embodiment.
  • FIG. 11 is a plan view showing an element part of a multilayer ceramic capacitor in accordance with a second embodiment.
  • FIG. 11 is a perspective view showing an example of a multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a perspective view showing another example of the multilayer ceramic capacitor in accordance with the third embodiment.
  • FIG. 11 is a perspective view showing an example of a laminate of the multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a perspective view showing a protective layer of the multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a perspective view showing an element part of a multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a perspective view showing another example of the laminate of the multilayer ceramic capacitor in accordance with the third embodiment.
  • FIG. 11 is a plan view showing an element part of a multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a plan view showing a multilayer ceramic capacitor in accordance with a third embodiment.
  • FIG. 11 is a plan view showing a multilayer ceramic capacitor that does not have the features of the multilayer ceramic capacitor in accordance with the third embodiment.
  • FIG. 2 is a plan view showing a ceramic green sheet on which an internal electrode pattern is printed.
  • FIG. 2 is a plan view showing a ceramic green sheet on which an internal electrode pattern is printed.
  • FIG. 1 is a plan view showing a ceramic green sheet on which an internal electrode pattern is printed.
  • FIG. 2 is a perspective view illustrating an example of a process for producing a base laminate.
  • FIG. 2 is a plan view showing a ceramic green sheet on which a dummy electrode pattern is printed.
  • FIG. 11 is a perspective view illustrating another example of the process for producing the base laminate.
  • FIG. 2 is a perspective view showing an example of a base laminate.
  • FIG. 15 is a perspective view showing a plurality of laminate precursors obtained by cutting the base laminate of FIG. 14 .
  • FIG. 2 is a perspective view showing a plurality of laminate precursors aligned on a support sheet.
  • FIG. 4 is a perspective view showing a step of attaching a ceramic green sheet for a protective layer to a side surface of the laminate precursor.
  • FIG. 4 is a perspective view showing a step of attaching a ceramic green sheet for a protective layer to a side surface of the laminate precursor.
  • FIG. 4 is a perspective view showing a step of attaching a ceramic green sheet for a protective layer to a side surface of the laminate precursor.
  • FIG. 2 is a perspective view showing an element part precursor;
  • FIG. 2 is a perspective view showing an element part on which a first layer of an external electrode is formed.
  • a multilayer ceramic capacitor includes a laminate in which multiple ceramic dielectric layers and multiple internal electrode layers are alternately stacked in a predetermined direction (stacking direction).
  • a multilayer ceramic capacitor can have a large capacitance, for example, by increasing the overlap area (effective area) between adjacent internal electrode layers in the stacking direction.
  • Patent Document 1 discloses a technology for increasing the effective area by exposing multiple internal electrode layers to the side of an unfired laminate, adding a slurry of the ceramic material that constitutes the ceramic dielectric layer to the side to form an unfired side margin portion, and simultaneously firing the laminate and the side margin portion.
  • any direction may be considered to be up or down, but in this specification, for convenience, a Cartesian coordinate system XYZ is defined in some drawings.
  • the positive side in the Z-axis direction is considered to be up, and terms such as upper surface and lower surface may be used.
  • the X-axis direction is also referred to as the first direction or length direction.
  • the Y-axis direction is also referred to as the second direction or width direction.
  • the Z-axis direction is also referred to as the third direction, height direction, or stacking direction.
  • the plan view area means the area of the part or member of interest when viewed along the stacking direction (Z-axis direction).
  • the plan view shape means the shape of the part or member of interest when viewed along the stacking direction (Z-axis direction).
  • FIG. 1 is a perspective view showing a laminated ceramic capacitor according to the first and second embodiments.
  • FIG. 2A is a perspective view showing a laminate of the laminated ceramic capacitor according to the first embodiment
  • FIG. 2B is a perspective view showing a protective layer of the laminated ceramic capacitor according to the first embodiment
  • FIG. 2C is a perspective view showing a base component of the laminated ceramic capacitor according to the first embodiment
  • FIG. 3 is a plan view showing a base component of the laminated ceramic capacitor according to the first embodiment.
  • FIG. 4A is a perspective view showing a laminate of the laminated ceramic capacitor according to the second embodiment
  • FIG. 4B is a perspective view showing a protective layer of the laminated ceramic capacitor according to the second embodiment
  • FIG. 4C is a perspective view showing a base component of the laminated ceramic capacitor according to the second embodiment
  • FIG. 5 is a plan view showing a base component of the laminated ceramic capacitor according to the second embodiment. Note that FIGS. 2A, 2B, 4A, and 4B show the laminate or protective layer before polishing, and FIGS. 2C, 3, 4C, and 5 show the base component after polishing.
  • the multilayer ceramic capacitor 1 of this embodiment includes a base component 2 and an external electrode 3.
  • the base component 2 includes a laminate 4 and a protective layer 5.
  • the laminate 4 is constructed by alternately stacking multiple internal electrodes 6 and multiple dielectric layers 7.
  • the multiple internal electrodes 6 and multiple dielectric layers 7 are stacked in the stacking direction (Z-axis direction).
  • the laminate 4 is substantially rectangular.
  • the laminate 4 has a first surface 8a and a second surface 8b that face each other in the stacking direction (Z-axis direction).
  • the first surface 8a and the second surface 8b may be perpendicular to the stacking direction.
  • the first surface 8a and the second surface 8b may be collectively referred to as the main surfaces 8a and 8b.
  • the laminate 4 may be substantially square in plan view. In other words, the main surfaces 8a and 8b may be substantially square in plan view.
  • the laminate 4 has a first side 9a, a second side 9b, a third side 9c, and a fourth side 9d around an axis perpendicular to the main surfaces 8a and 8b.
  • the first side 9a, the second side 9b, the third side 9c, and the fourth side 9d may be parallel to the stacking direction.
  • the laminate 4 also has a first ridge portion 10a located between the first side 9a and the second side 9b, a second ridge portion 10b located between the second side 9b and the third side 9c, a third ridge portion 10c located between the third side 9c and the fourth side 9d, and a fourth ridge portion 10d located between the fourth side 9d and the first side 9a.
  • the first ridge portion 10a refers to a portion extending from a region of the first side surface 9a close to the first ridge portion 11a to a region of the second side surface 9b close to the first ridge portion 11a via the first ridge portion 11a, when the ridge formed by the intersection of the first side surface 9a and the second side surface 9b is defined as the first ridge portion 11a.
  • the corner portion of the laminate 4 extending from the first side surface 9a to the second side surface 9b may be chamfered, and in this case, the edge extending in the third direction in the chamfered portion may be defined as the first ridge portion 11a.
  • first side surface 9a, the second side surface 9b, the third side surface 9c, and the fourth side surface 9d may be collectively referred to as the side surfaces 9a to 9d.
  • first edge portion 10a, the second edge portion 10b, the third edge portion 10c, and the fourth edge portion 10d may be collectively referred to as edge portions 10a to 10d.
  • the internal electrode 6 is made of a conductive material.
  • the internal electrode 6 may be made of a metal material mainly composed of metals such as Ni (nickel), Cu (copper), Sn (tin), Pt (platinum), Pd (palladium), Ag (silver), Au (gold), etc., or alloys thereof.
  • the term "main component” refers to the component that is contained in the highest proportion in the material or member of interest.
  • the internal electrode 6 may have a thickness of, for example, 1.5 ⁇ m or less. In this case, internal defects caused by internal stress when the laminate 4 is fired or when a voltage is applied to the internal electrode 6 can be reduced, and the reliability of the multilayer ceramic capacitor 1 can be improved.
  • the dielectric layer 7 is made of a dielectric material.
  • the dielectric layer 7 may be made of a ceramic material mainly composed of BaTiO 3 (barium titanate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), BaZrO 3 (barium zirconate), etc.
  • the ceramic material constituting the dielectric layer 7 may contain Mn (manganese) compounds, Mg (magnesium) compounds, Si (silicon) compounds, Co (cobalt) compounds, Ni compounds, rare earth compounds, etc. as subcomponents whose content is lower than that of the main component.
  • the dielectric layer 7 may have a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the multiple internal electrodes 6 include at least one first internal electrode 6a and at least one second internal electrode 6b.
  • the first internal electrode 6a and the second internal electrode 6b have polarities different from each other, and when the first internal electrode 6a has a first polarity, the second internal electrode 6b has a second polarity different from the first polarity.
  • the first internal electrode 6a and the second internal electrode 6b are arranged alternately in the stacking direction with the dielectric layer 7 sandwiched therebetween.
  • the first internal electrode 6a is exposed in a region of the side surfaces 9a to 9d of the laminate 4 excluding at least one of the ridge portions 10a to 10d.
  • the second internal electrode 6b is exposed in a region of the side surfaces 9a to 9d of the laminate 4 excluding at least one of the ridge portions 10a to 10d.
  • the first internal electrode 6a is exposed in a region of the side surfaces 9a to 9d excluding the second ridge portion 10b
  • the second internal electrode 6b is exposed in a region of the side surfaces 9a to 9d excluding the first ridge portion 10a.
  • the ridge portion (second ridge portion 10b) where the first internal electrode 6a is not exposed is different from the ridge portion (first ridge portion 10a) where the second internal electrode 6b is not exposed.
  • the number of edges where the first internal electrode 6a is not exposed may be the same as the number of edges where the second internal electrode 6b is not exposed. In this case, it is easy to ensure the characteristics of the multilayer ceramic capacitor.
  • the first internal electrode 6a has a notch 12b in a substantially right-angled triangular shape with its apex (right-angled apex) located on the second edge 11b in a plan view.
  • the first internal electrode 6a has the same shape in a plan view as the laminate 4, except for the notch 12b.
  • the second internal electrode 6b has a notch 12a in a substantially right-angled triangular shape with its apex (right-angled apex) located on the first edge 11a in a plan view.
  • the second internal electrode 6b has the same shape in a plan view as the laminate 4, except for the notch 12a.
  • the effective area contributing to the capacitance is reduced by the area of the notches 12a and 12b compared to the plan view area of the laminate 4. Therefore, from the viewpoint of increasing the capacitance of the multilayer ceramic capacitor 1, the smaller the area of the notches 12a and 12b (the sum of the areas of the notches 12a and 12b), the better.
  • the planar shape of the notch 12b of the first internal electrode 6a may be an approximately right-angled isosceles triangle.
  • the planar shape of the notch 12b is not limited to an approximately right-angled triangle.
  • the planar shape of the notch 12b may be a rectangle with one vertex located on the second edge 11b, a sector (quadrants) with its center located on the second edge 11b, or the like.
  • the notch may be a right-angled triangle with a vertex located on the edge of the edge, or a right-angled triangle with a right-angled hypotenuse bulging in an arc shape.
  • planar shape of the notch 12b is an approximately right-angled isosceles triangle, it becomes easier to print the internal electrode pattern having a hole that becomes the notch 12b (the square-shaped hole in the internal electrode pattern shown in Figures 9A and 9B) in the manufacturing process of the multilayer ceramic capacitor 1. The same applies to the notch 12a of the second internal electrode 6b.
  • the protective layer 5 is located on the side surfaces 9a to 9d of the laminate 4 and forms a side margin.
  • the protective layer 5 covers the areas of the side surfaces 9a to 9d excluding predetermined ridges among the ridges 10a to 10d.
  • the predetermined ridges that are not covered by the protective layer 5 are ridges where one of the first internal electrode 6a and the second internal electrode 6b is exposed and the other is not exposed.
  • the protective layer 5 covers the areas of the side surfaces 9a to 9d excluding the first ridge portion 10a and the second ridge portion 10b. In other words, the protective layer 5 covers at least the areas where the first internal electrode 6a and the second internal electrode 6b overlap and are exposed when the side surfaces 9a to 9d are viewed in the stacking direction.
  • the protective layer 5 is made of a dielectric material.
  • the protective layer 5 may be made of a ceramic material mainly composed of, for example, BaTiO 3 , CaTiO 3 , SrTiO 3 , BaZrO 3 , etc.
  • the ceramic material constituting the protective layer 5 may contain, as a subcomponent, a Mn compound, a Mg compound, a Si compound, a Co compound, a Ni compound, a rare earth compound, etc.
  • the protective layer 5 may be made of a ceramic material mainly composed of the same material as the ceramic material constituting the dielectric layer 7.
  • the protective layer 5 electrically insulates the external electrode 3 and the internal electrode 6 of different polarities from each other.
  • the protective layer 5 also electrically insulates the ends of the internal electrodes 6 of different polarities exposed on the side surfaces 9a to 9d from each other, and also physically protects the ends of the internal electrodes 6 exposed on the side surfaces 9a to 9d.
  • the distance between the ends of the protective layer 5 is longer than the distance between the two ends of the internal electrodes 6 exposed on the side surfaces. This reduces the possibility of a short circuit caused by the internal electrodes being exposed from the protective layer.
  • the effective area of the internal electrodes 6 is increased and the distance between the two ends of the internal electrodes 6 exposed on the side surfaces is increased, the distance between the ends of the protective layer 5 is increased, thereby reducing the possibility of the internal electrodes 6 being exposed from the protective layer 5 and reducing the possibility of a short circuit with the external electrode 3.
  • This increases the ratio of the effective area to the planar area of the element component 2, making it possible to reduce the size of the multilayer ceramic capacitor 1 while increasing its capacitance.
  • the effective area refers to the overlapping area in the stacking direction between adjacent internal electrodes 6.
  • the protective layer 5 may have a thickness of, for example, 30 ⁇ m or less.
  • the protective layer 5 may be located in the first region R1 and the second region R2 within a range that does not reach the ridges of the predetermined ridge portions.
  • the external electrodes 3 and internal electrodes 6 of the same polarity can be connected to each other, while the external electrodes 3 and internal electrodes 6 of different polarities can be electrically insulated from each other.
  • the external electrode 3 is made of a conductive material.
  • the external electrode 3 includes a first external electrode 3a and a second external electrode 3b.
  • the first external electrode 3a and the second external electrode 3b are electrically insulated from each other.
  • the first external electrode 3a is located from the first side surface 9a to at least one of the second side surface 9b, the fourth side surface 9d, and the first surface 8a and the second surface 8b.
  • the first external electrode 3a covers the first ridge portion 10a and is connected to the first internal electrode 6a exposed at the first ridge portion 10a.
  • the first external electrode 3a may be located from the first side surface 9a to at least one of the first surface 8a and the second surface 8b.
  • the second external electrode 3b is located from the third side surface 9c to at least one of the second side surface 9b, the fourth side surface 9d, and the first surface 8a and the second surface 8b.
  • the second external electrode 3b covers the second ridge portion 10b and is connected to the second internal electrode 6b exposed at the second ridge portion 10b.
  • the second external electrode 3b may be located from the third side surface 9c to at least one of the first surface 8a and the second surface 8b.
  • the second external electrode 3b When the first external electrode 3a is located on the first surface 8a, the second external electrode 3b may also be located on the first surface 8a, and when the first external electrode 3a is located on the second surface 8b, the second external electrode 3b may also be located on the second surface 8b.
  • the first surface 8a or the second surface 8b on which the first external electrode 3a and the second external electrode 3b are located is mounted facing the mounting surface of the substrate, so that the multilayer ceramic capacitor 1 can be easily mounted on the substrate.
  • the second external electrode 3b When the first external electrode 3a is located on the first surface 8a and the second surface 8b, the second external electrode 3b may also be located on the first surface 8a and the second surface 8b. In this case, when mounting the multilayer ceramic capacitor 1 on a substrate, either the first surface 8a or the second surface 8b may be opposed to the mounting surface, so that the mounting process can be simplified.
  • the multilayer ceramic capacitor 1 has a minimum distance between the external electrode 3 of a first polarity and the internal electrode 6 of a second polarity that is equal to or greater than a predetermined insulation distance H.
  • the insulation distance H may be, for example, approximately the thickness of the protective layer 5.
  • the external electrode 3 may be configured to include a first layer in contact with the element component 2 and a second layer covering the first layer.
  • the first layer may be a sintered metal layer.
  • the first layer may be formed by baking a conductive paste containing a metal material such as Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc., onto the surface of the element component 2.
  • the first layer may be formed by baking a conductive paste containing the material by sputtering onto the surface of the element component 2.
  • the first layer may also be a vapor-deposited metal film.
  • a metal film of Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc. may be formed by sputtering.
  • the first layer may also be a conductive resin.
  • the second layer may be an epoxy resin or a phenolic resin containing a metal powder such as Ag.
  • the second layer may be a plating layer.
  • the second layer may be formed by a plating method such as an electroless plating method or an electrolytic plating method.
  • the second layer may be configured to include, for example, a Ni plating layer and a Sn plating layer covering the Ni plating layer.
  • the second layer may include, for example, a Sn plating layer, a Cu plating layer, an Au plating layer, etc.
  • the second layer may also be configured by stacking multiple plating layers.
  • the external electrode 3 may be composed of only a plating layer. In this case, the thickness of the external electrode 3 can be made thin, allowing the multilayer ceramic capacitor 1 to be made smaller.
  • the external electrode 3 may be composed of a conductive resin paste. In this case, the stress generated when mounting the multilayer ceramic capacitor 1 on a substrate can be alleviated, reducing the risk of cracks occurring in the element component 2, thereby improving the reliability of the mounting structure formed by mounting the multilayer ceramic capacitor 1 on a substrate. In addition, when the multilayer ceramic capacitor 1 is mounted on a substrate for use, it is possible to reduce noise from the substrate due to electrostriction when voltage is applied.
  • the first internal electrode 6a has a rectangular cutout with its long side located on the third side surface 9c
  • the second internal electrode 6b has a rectangular cutout with its long side located on the first side surface 9a
  • the length of the short side of the rectangular cutout needs to be approximately the insulation distance H, which may result in a lower ratio of the effective area to the plan view area of the base component 2.
  • the cutouts 12a, 12b are located only at the corners including the first ridge 10a and the second ridge 10b of the laminate 4, so that the area of the cutouts 12a, 12b can be reduced and the ratio of the effective area to the planar area of the base component 2 can be increased. Therefore, according to the first embodiment, a multilayer ceramic capacitor 1 that is small and has a large capacitance can be provided.
  • the cutouts 12a, 12b are located at the corners including the first ridge 10a and the second ridge 10b of the laminate 4, but the same function and effect can be achieved even if they are located at the corners including the first ridge 10a and the third ridge 10c.
  • the multilayer ceramic capacitor 1A of this embodiment differs from the multilayer ceramic capacitor 1 of the above embodiment in the configuration of the internal electrodes 6 and protective layer 5, but has a similar configuration in other respects. Therefore, the same reference characters as those in the multilayer ceramic capacitor 1 are used for the similar configuration, and detailed description will be omitted.
  • the multilayer ceramic capacitor 1A includes an element component 2 and an external electrode 3, as shown in FIG. 1.
  • the element component 2 includes a laminate 4 and a protective layer 5, as shown in FIGS. 4A, 4B, and 4C.
  • the laminate 4 is formed by alternately stacking a plurality of internal electrodes 6 and a plurality of dielectric layers 7.
  • the plurality of internal electrodes 6 include at least one first internal electrode 6a and at least one second internal electrode 6b.
  • the first internal electrode 6a and the second internal electrode 6b have mutually opposite polarities.
  • the laminate 4 may be substantially square in plan view. In other words, the main surfaces 8a, 8b may be substantially square in plan view.
  • the first internal electrode 6a is exposed in the area of the side surfaces 9a to 9d of the laminate 4 excluding the second edge portion 10b and the third edge portion 10c.
  • the first internal electrode 6a has a right-angled triangular cutout portion 12b whose apex (right-angled apex) is located on the second edge 11b, and a right-angled triangular cutout portion 12c whose apex (right-angled apex) is located on the third edge 11c.
  • the first internal electrode 6a has the same shape in a plan view as the laminate 4, except for the cutout portions 12b and 12c.
  • the second internal electrode 6b is exposed in the area of the side surfaces 9a to 9d of the laminate 4 excluding the fourth edge portion 10d and the first edge portion 10a.
  • the second internal electrode 6b has a right-angled triangular cutout portion 12d whose apex (right-angled apex) is located on the fourth edge 11d, and a right-angled triangular cutout portion 12a whose apex (right-angled apex) is located on the first edge 11a.
  • the second internal electrode 6b has the same shape in a plan view as the laminate 4, except for the cutout portions 12d and 12a.
  • the protective layer 5 covers the areas of the sides 9a to 9d except for the first edge portion 10a, the second edge portion 10b, the third edge portion 10c, and the fourth edge portion 10d.
  • the first external electrode 3a is located from the first side surface 9a to at least one of the second side surface 9b, the fourth side surface 9d, and the first surface 8a and the second surface 8b.
  • the first external electrode 3a covers the fourth ridge portion 10d and the first ridge portion 10a, and is connected to the first internal electrode 6a exposed at the fourth ridge portion 10d and the first ridge portion 10a.
  • the first external electrode 3a may be located from the first side surface 9a to at least one of the first surface 8a and the second surface 8b.
  • the second external electrode 3b is located from the third side surface 9c to at least one of the second side surface 9b, the fourth side surface 9d, and the first surface 8a and the second surface 8b.
  • the second external electrode 3b covers the second ridge portion 10b and the third ridge portion 10c, and is connected to the second internal electrode 6b exposed at the second ridge portion 10b and the third ridge portion 10c.
  • the second external electrode 3b may be located from the third side surface 9c to at least one of the first surface 8a and the second surface 8b.
  • the multilayer ceramic capacitor 1A has a slightly lower capacitance than the multilayer ceramic capacitor 1 because the first internal electrode 6a has the notches 12d, 12a and the second internal electrode 6b has the notches 12b, 12c, and therefore the ratio of the effective area to the planar area of the element component 2 is slightly lower than that of the multilayer ceramic capacitor 1.
  • the multilayer ceramic capacitor 1A has a lower equivalent series resistance (ESR) than the multilayer ceramic capacitor 1 because the first external electrode 3a is connected to the first internal electrode 6a at the fourth ridge 10d and the first ridge 10a, and the second external electrode 3b is connected to the second internal electrode 6b at the second ridge 10b and the third ridge 10c.
  • ESR equivalent series resistance
  • the multilayer ceramic capacitor 1 and the multilayer ceramic capacitor 1A may be used appropriately according to the required characteristics of the electronic circuit in which the multilayer ceramic capacitors 1 and 1A are used.
  • FIG. 6A is a perspective view showing an example of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 6B is a perspective view showing another example of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7A is a perspective view showing an example of a laminate of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7B is a perspective view showing a protective layer of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7C is a perspective view showing an element part of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7D is a perspective view showing another example of the laminate of the multilayer ceramic capacitor according to the third embodiment.
  • FIG. 7A is a perspective view showing an example of a laminate of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7B is a perspective view showing a protective layer of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7C is a perspective view showing an element part of the multilayer ceramic capacitor according to the third embodiment
  • FIG. 7D is a perspective view showing another
  • FIG. 8 is a plan view showing an element part of the multilayer ceramic capacitor according to the third embodiment.
  • FIG. 9A is a plan view showing the multilayer ceramic capacitor according to the third embodiment
  • FIG. 9B is a plan view showing a multilayer ceramic capacitor that does not have the characteristics of the multilayer ceramic capacitor according to the third embodiment.
  • FIGS. 7A, 7B, and 7D show the laminate or protective layer before polishing
  • FIGS. 7C and 8 show the element part after polishing.
  • the multilayer ceramic capacitor 1B of this embodiment differs from the multilayer ceramic capacitor 1 of the above embodiment in the configuration of the internal electrode 6, protective layer 5, and external electrode 3, but is otherwise similar in configuration, so the same reference characters as in the multilayer ceramic capacitor 1 are used for the similar configuration and detailed description is omitted.
  • the multilayer ceramic capacitor 1B includes a base component 2 and an external electrode 3.
  • the base component 2 includes a laminate 4 and a protective layer 5.
  • the laminate 4 is formed by alternately stacking a plurality of internal electrodes 6 and a plurality of dielectric layers 7.
  • the multiple internal electrodes 6 include at least one first internal electrode 6a and at least one second internal electrode 6b.
  • the first internal electrode 6a and the second internal electrode 6b have polarities opposite to each other.
  • the laminate 4 may be substantially square in plan view.
  • the main surfaces 8a and 8b may be substantially square in plan view.
  • the first internal electrode 6a is exposed in the area of the side surfaces 9a to 9d of the laminate 4 excluding the second edge portion 10b and the fourth edge portion 10d.
  • the first internal electrode 6a has a right-angled triangular cutout portion 12b whose apex (right-angled apex) is located on the second edge 11b, and a right-angled triangular cutout portion 12d whose apex (right-angled apex) is located on the fourth edge 11d.
  • the first internal electrode 6a has the same shape in a plan view as the laminate 4, except for the cutout portions 12b and 12d.
  • the second internal electrode 6b is exposed in the area of the side surfaces 9a to 9d of the laminate 4 excluding the first edge portion 10a and the third edge portion 10c.
  • the second internal electrode 6b has a right-angled triangular cutout portion 12a whose apex (right-angled apex) is located on the first edge 11a, and a right-angled triangular cutout portion 12c whose apex (right-angled apex) is located on the third edge 11c.
  • the second internal electrode 6b has the same shape in a plan view as the laminate 4, except for the cutout portions 12a and 12c.
  • the protective layer 5 covers the areas of the sides 9a to 9d except for the first edge portion 10a, the second edge portion 10b, the third edge portion 10c, and the fourth edge portion 10d.
  • the external electrodes 3 include a first external electrode 3a, a second external electrode 3b, a third external electrode 3c, and a fourth external electrode 3d.
  • the first external electrode 3a and the third external electrode 3c are electrically insulated from the second external electrode 3b and the fourth external electrode 3d.
  • the first external electrode 3a is located from the first side surface 9a to the second side surface 9b and at least one of the first surface 8a and the second surface 8b.
  • the first external electrode 3a covers the first ridge portion 10a and is connected to the first internal electrode 6a exposed at the first ridge portion 10a.
  • the first external electrode 3a may be located from the first side surface 9a to at least one of the first surface 8a and the second surface 8b.
  • the second external electrode 3b is located from the second side surface 9b to the third side surface 9c and at least one of the first surface 8a and the second surface 8b.
  • the second external electrode 3b covers the second ridge portion 10b and is connected to the second internal electrode 6b exposed at the second ridge portion 10b.
  • the second external electrode 3b may be located from the second side surface 9b to at least one of the first surface 8a and the second surface 8b.
  • the third external electrode 3c is located from the third side surface 9c to the fourth side surface 9d and at least one of the first surface 8a and the second surface 8b.
  • the third external electrode 3c covers the third ridge portion 10c and is connected to the first internal electrode 6a exposed at the third ridge portion 10c.
  • the third external electrode 3c may be located from the third side surface 9c to at least one of the first surface 8a and the second surface 8b.
  • the fourth external electrode 3d is located from the fourth side surface 9d to at least one of the first side surface 9a, and the first surface 8a and the second surface 8b.
  • the fourth external electrode 3d covers the fourth ridge portion 10d and is connected to the second internal electrode 6b exposed at the fourth ridge portion 10d.
  • the fourth external electrode 3d may be located from the fourth side surface 9d to at least one of the first surface 8a and the second surface 8b.
  • the external electrode 3 may be substantially rectangular when viewed in a direction perpendicular to the side surfaces 9a to 9d.
  • the contact area between the element component 2 and each of the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d can be increased.
  • the adhesion between the external electrode 3 and the element component 2 can be increased, improving the reliability of the multilayer ceramic capacitor 1B.
  • the first internal electrode 6a has the notches 12b, 12d
  • the second internal electrode 6b has the notches 12a, 12c, so that the ratio of the effective area to the planar area of the element component 2 is slightly lower than that of the multilayer ceramic capacitor 1, resulting in a slightly lower capacitance.
  • the external electrode 3 is connected to the internal electrode 6 at the four edges 10a to 10d, so that the multilayer ceramic capacitor 1B has a lower equivalent series resistance (ESR) than the multilayer ceramic capacitor 1.
  • ESR equivalent series resistance
  • the multilayer ceramic capacitors 1, 1A, and 1B may be used appropriately depending on the required characteristics of the electronic circuit in which the multilayer ceramic capacitors 1, 1A, and 1B are used.
  • the external electrode 3 may be U-shaped when viewed in a direction perpendicular to the side surfaces 9a to 9d.
  • the external electrode 3 when mounting the multilayer ceramic capacitor 1B on a substrate, it is possible to reduce the creeping up of the solder paste and improve reliability against substrate deflection and temperature cycles. It is also possible to reduce the occurrence of short circuits between the first external electrode 3a and the third external electrode 3c and the second external electrode 3b and the fourth external electrode 3d due to migration. As a result, it is possible to improve the reliability of a mounting structure in which the multilayer ceramic capacitor 1B is mounted on a substrate.
  • the multilayer ceramic capacitor 1B may be configured such that the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d are all located on at least one of the first surface 8a and the second surface 8b.
  • the first surface 8a or the second surface 8b on which the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d are all located is mounted facing the mounting surface of the substrate, thereby making it possible to easily mount the multilayer ceramic capacitor 1B on the substrate.
  • the multilayer ceramic capacitor 1B may be configured such that the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d are all located on both the first surface 8a and the second surface 8b.
  • first surface 8a or the second surface 8b may face the mounting surface, simplifying the mounting process.
  • the multilayer ceramic capacitor 1B is configured so that its electrical characteristics do not change even if it is rotated 90° around an axis along the lamination direction (Z-axis direction) when mounted on a substrate. For this reason, multilayer ceramic capacitor 1B can simplify the mounting process.
  • the laminate 4 includes a capacitance forming portion 40, and a first cover layer 41 and a second cover layer 42 located at both ends of the capacitance forming portion in the stacking direction (Z-axis direction).
  • the capacitance forming portion 40 is configured by alternately stacking a plurality of internal electrodes 6 and a plurality of dielectric layers 7, and forms a capacitance.
  • the first cover layer 41 and the second cover layer 42 protect the capacitance forming portion 40.
  • the first cover layer 41 includes a dielectric 41a and a plurality of first dummy electrodes 41b.
  • the plurality of first dummy electrodes 41b are exposed on the first surface 8a and the side surfaces 9a to 9d, and are connected to the external electrode 3.
  • the plurality of first dummy electrodes 41b do not connect the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d to one another.
  • the second cover layer 42 includes a dielectric 42a and a plurality of second dummy electrodes 42b.
  • the plurality of second dummy electrodes 42b are exposed on the second surface 8b and the side surfaces 9a to 9d, and are connected to the external electrode 3.
  • the plurality of second dummy electrodes 42b do not connect the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d to one another.
  • the dielectrics 41a, 42a are made of a dielectric material.
  • the dielectrics 41a, 42a may be made of a ceramic material having the same main component as the ceramic material that constitutes the dielectric layer 7.
  • the first dummy electrode 41b and the second dummy electrode 42b are made of a conductive material.
  • the first dummy electrode 41b and the second dummy electrode 42b may be made of a metallic material having the same main component as the metallic material that constitutes the internal electrode 6.
  • the laminate 4 shown in FIG. 7D can increase the contact area between the base component 2 and each of the first external electrode 3a, the second external electrode 3b, the third external electrode 3c, and the fourth external electrode 3d. As a result, the adhesion between the external electrodes 3 and the base component 2 can be further improved, and the reliability of the laminated ceramic capacitor 1B can be further improved.
  • the multiple first dummy electrodes 41b may be separated from each other in the stacking direction (Z-axis direction) with the dielectric 41a therebetween, or may be integrated. The same applies to the multiple second dummy electrodes 42b.
  • Figure 9A shows the multilayer ceramic capacitor 1B of this embodiment
  • Figure 9B shows a multilayer ceramic capacitor (hereinafter also referred to as multilayer ceramic capacitor C) that does not have the characteristics of the multilayer ceramic capacitor 1B.
  • the multilayer ceramic capacitor C is a multilayer ceramic capacitor manufactured by a manufacturing method that does not add a side margin.
  • the multilayer ceramic capacitor C has the same appearance as the multilayer ceramic capacitor 1B, but differs from the multilayer ceramic capacitor 1B in the configuration of the laminate 4, particularly the side margin and the internal electrode 6.
  • the thickness of the side margin needs to be set relatively large in order to reduce the exposure of the internal electrode to the side surface of the laminate during the manufacture of the laminate.
  • the area surrounded by a dashed line indicates the area that contributes to the formation of the capacitance in the internal electrode 6.
  • the length L and width W were set to 0.6 mm
  • the thickness SM of protective layer 5 was set to 0.032 mm
  • the length b along the side of each edge was set to 0.08 mm
  • the length L1 and width L1 of element component 2 were set to 0.57 mm.
  • the length L and width W were set to 0.6 mm
  • the thickness SM of the side margin was set to 0.57 mm.
  • the length L1 and width L1 of element component of multilayer ceramic capacitor C were set to 0.57 mm.
  • multilayer ceramic capacitor 1B is referred to as capacitor 1B
  • multilayer ceramic capacitor C is referred to as capacitor C.
  • the capacitance contribution area in Table 1 indicates the effective area of multilayer ceramic capacitor 1B and multilayer ceramic capacitor C.
  • the area ratio in Table 1 indicates the ratio of the capacitance contribution area of multilayer ceramic capacitor 1B to the capacitance contribution area of multilayer ceramic capacitor C.
  • Multilayer ceramic capacitor 1B has an area ratio of 1.1, which means that its effective area is increased by 10% compared to multilayer ceramic capacitor C. Since the capacitance of a multilayer ceramic capacitor is proportional to its effective area, it can be said that multilayer ceramic capacitor 1B has a capacitance increased by 10% compared to multilayer ceramic capacitor C.
  • FIGS. 10A and 10B are plan views showing ceramic green sheets on which an internal electrode pattern is printed
  • FIG. 11 is a perspective view illustrating an example of a process for producing a mother laminate
  • FIG. 12 is a plan view showing a ceramic green sheet on which a dummy electrode pattern is printed
  • FIG. 13 is a perspective view illustrating another example of a process for producing a mother laminate
  • FIG. 14 is a perspective view showing an example of a mother laminate.
  • FIG. 15 is a perspective view showing a plurality of laminate precursors obtained by cutting the mother laminate of FIG. 14,
  • FIG. 16 is a perspective view showing a plurality of laminate precursors aligned on a support sheet, and FIGS.
  • FIG. 17A, 17B, and 17C are perspective views showing a process for forming a protective layer precursor on the side of the laminate precursor.
  • FIG. 18A is a perspective view showing a base part precursor
  • FIG. 18B is a perspective view showing a base part
  • FIG. 18C is a perspective view showing a base part on which a first layer of an external electrode is formed.
  • the internal electrode patterns, dummy electrode patterns, and external electrode inks are shown hatched to facilitate illustration. Note that the internal electrode patterns are shown with grid-like cutting lines that do not actually exist to make it easier to understand the areas that are incorporated into the individual laminates.
  • a raw material powder mainly composed of BaTiO 3 is prepared.
  • an organic vehicle is mixed with the prepared raw material powder to prepare a ceramic slurry.
  • the organic vehicle used to prepare the ceramic slurry may be, for example, a resin such as a butyral resin dissolved in a solvent mixed with ethyl alcohol and toluene.
  • the prepared ceramic slurry is used to form a ceramic green sheet 13, which will become the dielectric layer 7, on a carrier film by a sheet forming method such as a die coater method, a doctor blade method, or a gravure coater method.
  • the thickness of the ceramic green sheet 13 may be, for example, about 0.5 to 5 ⁇ m. The thinner the ceramic green sheet 13 is, the greater the capacitance of the multilayer ceramic capacitor can be.
  • an organic vehicle is mixed with a powder mainly composed of a metal such as Ni, Cu, Sn, Pt, Pd, Ag, or Au, or an alloy thereof, to prepare a conductive paste.
  • the organic vehicle used to prepare the conductive paste may be, for example, a resin such as ethyl cellulose dissolved in a solvent mixed with a dihydroterpineol-based solvent and butyl cellosolve.
  • the dispersant may be, for example, oleic acid, polyethylene glycol, or the like.
  • the prepared conductive paste is used to produce ceramic green sheets 13 having an internal electrode pattern that becomes the internal electrodes 6 printed on the main surfaces by a printing method such as screen printing or gravure printing.
  • FIGS. 10A and 10B show an example in which a plurality of internal electrode patterns are printed in a row, the plurality of internal electrode patterns may be printed at a distance from each other.
  • the ceramic green sheet 13 on which the internal electrode pattern that will become the first internal electrode 6a is printed may be referred to as the first pattern sheet 14.
  • the ceramic green sheet 13 on which the internal electrode pattern that will become the second internal electrode 6b is printed may be referred to as the second pattern sheet 15.
  • first pattern sheet 14 and the second pattern sheet 15 may be collectively referred to as the pattern sheets 14 and 15.
  • the outer periphery of the first pattern sheet 14 and the second pattern sheet 15 may be a margin portion (i.e., a blank portion where no internal electrode pattern is printed).
  • FIGS. 10A and 10B show an example in which the first pattern sheet 14 and the second pattern sheet 15 are produced separately, but this is not limiting.
  • multiple first pattern sheets 14 may be produced, and when producing a temporary laminate (see FIG. 11), the multiple first pattern sheets 14 may be stacked while being offset by a predetermined distance.
  • a predetermined number of pattern sheets 14 and 15 are laminated on top of a predetermined number of laminated ceramic green sheets (also called cover sheets) 13, and a predetermined number of cover sheets 13 are laminated on top of the pattern sheets 14 and 15 to produce a temporary laminate.
  • the pattern sheets 14 and 15 may be laminated by alternating first pattern sheets 14 and second pattern sheets 15, or the first pattern sheet 14 may be laminated while shifting it by a predetermined distance.
  • the temporary laminate is produced on a support sheet 16.
  • the support sheet 16 may be an adhesive release sheet that can be adhered and released, such as a weak adhesive sheet or a foam release sheet.
  • the support sheet 16 may be fixed to a base (also called a first base) 17.
  • a ceramic green sheet 13 on which a dummy electrode pattern is printed to become dummy electrodes (first dummy electrode 41b and second dummy electrode 42b) that do not contribute to the capacitance of the laminated ceramic capacitor 1B may be used as the cover sheet 13 (see FIG. 12).
  • the ceramic green sheet 13 on which the dummy electrode pattern is printed may be referred to as a dummy sheet 18.
  • the dummy sheet 18 may have a margin portion (i.e., a blank portion on which the dummy electrode pattern is not printed) at its outer periphery.
  • the laminate 13 shows an example of preparing a provisional laminate by stacking a predetermined number of pattern sheets 14 and 15 on a predetermined number of stacked dummy sheets 18, and stacking a predetermined number of dummy sheets 18 on the pattern sheets 14 and 15.
  • the laminate 4 includes dummy electrodes, which facilitates the formation of the external electrodes 3 using a plating method.
  • at least one ceramic green sheet 13 may be placed between the dummy sheet 18 and the pattern sheets 14 and 15.
  • the top and bottom layers of the temporary laminate may be ceramic green sheets 13.
  • the laminate precursor 21 obtained by cutting the base laminate 19 is peeled off from the support sheet 16, it is possible to reduce the possibility that a part of the dummy electrode pattern will remain on the support sheet 16 (electrode erosion). As a result, it is possible to reduce the occurrence of poor formation of the dummy electrodes due to electrode erosion, and ultimately improve the reliability of the multilayer ceramic capacitor 1B.
  • the temporary laminate is pressed in the lamination direction to obtain the mother laminate 19 as shown in FIG. 14.
  • the temporary laminate can be pressed using, for example, a hydrostatic press.
  • FIG. 14 shows external electrode ink 22, which serves as a base for the external electrode 3, printed on the upper surface of the base laminate 19 obtained by pressing the temporary laminate shown in FIG. 13 in the stacking direction.
  • the base may be formed on the upper and lower surfaces of the base laminate 19, in which case it is possible to further improve the adhesion between the external electrode 3 and the base component 2.
  • the external electrode ink 22 may be a paste made by kneading powder of a metal material such as Cu, Ni, Ag, Pd, Ag-Pd alloy, or Au with a sintering aid such as glass powder, a binder resin, and a plasticizer together with a solvent.
  • the external electrode ink 22 is fired together with the element component precursor 25 (see FIG. 18A) to form the base for the external electrode 3. It is also possible to use a resin paste as the external electrode ink 22.
  • the external electrode ink 22 does not have to be printed on the base laminate 19.
  • the external electrode ink 22 may be printed on the ceramic green sheet 13, and when the temporary laminate is produced, the ceramic green sheet 13 on which the external electrode ink 22 is printed may be used as the uppermost layer of the temporary laminate.
  • the mother laminate 19 is cut along the planned cutting lines 20 to produce a plurality of laminate precursors 21.
  • the mother laminate 19 may be cut while it is placed on the support sheet 16.
  • the mother laminate 19 may be cut using, for example, a press cutter, a dicing saw device, or the like.
  • each laminate precursor 21 is rotated 90° on the support sheet 16 so that the side on which the internal electrode pattern is exposed becomes the open surface (upper surface).
  • multiple laminate precursors 21 may be aligned in a matrix on the support sheet 16. In this case, it becomes possible to efficiently attach the ceramic green sheet that will become the protective layer 5 to the side of the laminate precursor 21.
  • a ceramic green sheet that will become protective layer 5 (also called a ceramic green sheet for protective layer) is attached to the side of the laminate precursor to produce a base component precursor.
  • the ceramic green sheet that will become protective layer 5 may be referred to as a ceramic green sheet for protective layer 23.
  • Figures 17A, 17B, and 17C show the process of attaching a ceramic green sheet for protective layer 23 to the side of laminate precursor 21.
  • a strip-shaped ceramic green sheet 23 for protective layer is prepared, and the ceramic green sheet 23 for protective layer is placed on the upper surface of a base (also called a second base) 24.
  • a plurality of laminate precursors 21 shown in FIG. 16 are placed so that the open surface of each laminate precursor 21 faces the upper surface of the second base 24.
  • the plurality of laminate precursors 21 are held by a support sheet 16 fixed to a first base 17.
  • the thickness of the ceramic green sheet 23 for protective layer may be 30 ⁇ m or less, or may be 25 ⁇ m to 10 ⁇ m.
  • the width of the ceramic green sheet 23 for protective layer width in the left-right direction in FIG.
  • 17A may be a dimension that completely covers the area on the side of the laminate precursor 21 where the internal electrode pattern that becomes the first internal electrode 6a and the internal electrode pattern that becomes the second internal electrode 6b overlap in the stacking direction and are exposed, and does not cover the area that becomes the edge portions 10a to 10d.
  • the first seat 17 is moved toward the second seat 24, and the open surface of each laminate precursor 21 is pressed against the protective layer ceramic green sheet 23, thereby bonding the protective layer ceramic green sheet 23 to the open surface of each laminate precursor 21.
  • the pressing force may be set appropriately.
  • the protective layer ceramic green sheet 23 may also be bonded to the open surface of each laminate precursor 21 while at least one of the open surface of each laminate precursor 21 and the protective layer ceramic green sheet 23 is heated. In this case, the protective layer ceramic green sheet 23 can be bonded well to the open surface of each laminate precursor 21.
  • the first pedestal 17 is moved away from the second pedestal 24 to produce a laminate precursor 21 having a protective layer ceramic green sheet 23 bonded to its open surface.
  • a laminate precursor 21 having a protective layer ceramic green sheet 23 bonded to four side surfaces, i.e., a base part precursor 25, can be produced (see FIG. 18A).
  • Figs. 17A, 17B, and 17C show an example in which protective layer ceramic green sheets 23 are pressed onto the side of laminate precursor 21 to produce bare part precursor 25, this is not limiting. Bare part precursor 25 may also be produced by applying protective layer ceramic slurry to the side of laminate precursor 21 and drying it.
  • the firing temperature can be set appropriately depending on the metal material contained in the conductive paste that becomes the internal electrode 6, the ceramic material contained in the ceramic green sheet that becomes the dielectric layer 7, etc.
  • the firing temperature may be, for example, about 1100 to 1250°C.
  • a degreasing process may be performed on the element component precursor 25 before firing.
  • the degreasing process may be performed in an air atmosphere, an inert gas atmosphere, or a reducing atmosphere.
  • the degreasing process may be performed under atmospheric pressure or under reduced pressure.
  • the element component 2 after firing may be subjected to a re-oxidation process in an oxidizing atmosphere.
  • FIG. 18B shows the element component 2 after polishing.
  • FIG. 18C shows an element part on which the first layer 31 of the external electrode 3 is formed.
  • the first layer 31 of the external electrode 3 can be formed by repeating the process of immersing the edge portions 10a-10d on which the first layer 31 is to be formed in external electrode paste, then lifting them out of the external electrode paste, and baking the external electrode paste attached to the edge portions 10a-10d.
  • the external electrode paste may be applied to the edge portions 10a-10d on which the first layer is to be formed by a printing method such as screen printing or gravure printing.
  • a metal film of Ni or Cu may also be formed by a sputtering method or the like.
  • the second layer is formed by a plating method such as electroless plating or electrolytic plating so as to cover the first layer 31, thereby manufacturing the multilayer ceramic capacitor 1B of FIG. 6B.
  • This disclosure makes it possible to provide a small, high-capacity multilayer ceramic capacitor.
  • This disclosure can be implemented in the following configurations (1) to (9).
  • a multilayer ceramic capacitor comprising: a plurality of internal electrodes and external electrodes
  • the external electrodes are a first external electrode located at least from the first side surface to the first surface and/or the second surface and connected to an internal electrode of a first polarity among the plurality of internal electrodes at the first edge portion;
  • a multilayer ceramic capacitor as described in the above configuration (1) including a second external electrode located at least from the third side surface to the first surface and/or the second surface, and connected to an internal electrode of a second polarity among the plurality of internal electrodes at the second edge portion.
  • the external electrodes are a first external electrode located at least from the first side surface to the first surface and/or the second surface, and connected to an internal electrode of a first polarity among the plurality of internal electrodes at the first edge portion and the fourth edge portion;
  • a multilayer ceramic capacitor as described in the above configuration (1) including a second external electrode located at least from the third side surface to the first surface and/or the second surface, and connected to an internal electrode of a second polarity among the plurality of internal electrodes at the second edge portion and the third edge portion.
  • the external electrodes are a first external electrode located at least from the first side surface to the first surface and/or the second surface and connected to an internal electrode of a first polarity among the plurality of internal electrodes at the first edge portion; a second external electrode located at least from the second side surface to the first surface and/or the second surface and connected to an internal electrode of a second polarity among the plurality of internal electrodes at the second edge portion; a third external electrode located at least from the third side surface to the first surface and/or the second surface, and connected to an internal electrode of a first polarity among the plurality of internal electrodes at the third edge portion;
  • each of the multiple internal electrodes has a notch portion that, when viewed in the stacking direction, is in the shape of a right triangle whose apex is located on the edge of the predetermined edge portion, or in the shape of a right triangle whose hypotenuse bulges in an arc shape.
  • the laminate includes a first cover layer including the first surface and a second cover layer including the second surface, the first cover layer includes a plurality of first dummy electrodes to which the external electrodes are connected;
  • the multilayer ceramic capacitor according to any one of the above configurations (1) to (8), wherein the second cover layer includes a plurality of second dummy electrodes to which the external electrodes are connected.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

積層セラミックコンデンサは、積層体、保護層及び外部電極を含む。積層体は、複数の内部電極と複数の誘電体層とが積層されてなり、積層方向に対向する第１面と第２面とを有する略直方体状である。積層体は、第１側面、第２側面、第３側面及び第４側面を有し、第１側面と第２側面との間の第１稜辺部、第２側面と第３側面の間の第２稜辺部、第３側面と第４側面との間の第３稜辺部、及び第４側面と第１側面との間の第４稜辺部を有する。保護層は、第１側面、第２側面、第３側面及び第４側面における予め定められた稜辺部を除いた領域を覆う。外部電極は、複数の内部電極と予め定められた稜辺部で接続される。

Description

積層セラミックコンデンサ
　本開示は、サイドマージン部が後付けされる積層セラミックコンデンサ、特に、小型の積層セラミックコンデンサに関する。
　従来技術の積層セラミックコンデンサは、例えば特許文献１に記載されている。
特開昭６２－２３７７１４号公報
　本開示の積層セラミックコンデンサは、交互に積層された複数の内部電極と複数の誘電体層とを含み、積層方向に対向する第１面と第２面とを有する略直方体状の積層体であって、
　前記積層方向に沿う軸線まわりに第１側面、第２側面、第３側面、および第４側面を有し、さらに前記第１側面と前記第２側面との間に位置する第１稜辺部、前記第２側面と前記第３側面との間に位置する第２稜辺部、前記第３側面と前記第４側面との間に位置する第３稜辺部、および前記第４側面と前記第１側面との間に位置する第４稜辺部を有する積層体と、
　前記第１側面、前記第２側面、前記第３側面、および前記第４側面の、前記第１稜辺部、前記第２稜辺部、前記第３稜辺部、および前記第４稜辺部のうちの予め定められた稜辺部を除いた領域を覆う保護層と、
　複数の内部電極と前記予め定められた稜辺部で接続される外部電極と、を含む。
　本開示の目的、特色、及び利点は、下記の詳細な説明と図面とからより明確になるであろう。
第１実施形態および第２実施形態に係る積層セラミックコンデンサを示す斜視図である。 第１実施形態に係る積層セラミックコンデンサの積層体を示す斜視図である。 第１実施形態に係る積層セラミックコンデンサの保護層を示す斜視図である。 第１実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図である。 第１実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。 第２実施形態に係る積層セラミックコンデンサの積層体を示す斜視図である。 第２実施形態に係る積層セラミックコンデンサの保護層を示す斜視図である。 第２実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図である。 第２実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。 第３実施形態に係る積層セラミックコンデンサの一例を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの他の例を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの積層体の一例を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの保護層を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの積層体の他の例を示す斜視図である。 第３実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。 第３実施形態に係る積層セラミックコンデンサを示す平面図である。 第３実施形態に係る積層セラミックコンデンサの特徴を有さない積層セラミックコンデンサを示す平面図である。 内部電極パターンが印刷されたセラミックグリーンシートを示す平面図である。 内部電極パターンが印刷されたセラミックグリーンシートを示す平面図である。 母積層体の作製工程の一例を説明する斜視図である。 ダミー電極パターンが印刷されたセラミックグリーンシートを示す平面図である。 母積層体の作製工程の他の例を説明する斜視図である。 母積層体の一例を示す斜視図である。 図１４の母積層体を切断して得られる複数の積層体前駆体を示す斜視図である。 支持シート上に整列された複数の積層体前駆体を示す斜視図である。 積層体前駆体の側面に保護層用セラミックグリーンシートを貼り付ける工程を示す斜視図である。 積層体前駆体の側面に保護層用セラミックグリーンシートを貼り付ける工程を示す斜視図である。 積層体前駆体の側面に保護層用セラミックグリーンシートを貼り付ける工程を示す斜視図である。 素体部品前駆体を示す斜視図であり、 素体部品を示す斜視図である。 外部電極の第１層が形成された素体部品を示す斜視図である。
　近年、コンデンサ素子としての積層セラミックコンデンサにおいて、小型化および大静電容量化が飛躍的に進んでいるが、電子機器の高性能化に伴って、積層セラミックコンデンサのさらなる大静電容量化が求められている。
　積層セラミックコンデンサは、複数のセラミック誘電体層と複数の内部電極層とが所定方向（積層方向）に交互に積層されてなる積層体を含む。積層セラミックコンデンサは、例えば、隣接する内部電極層同士の積層方向における重なり面積（有効面積）を増加させることで、大静電容量化することができる。特許文献１は、未焼成の積層体の側面に複数の内部電極層を露出させ、該側面にセラミック誘電体層を構成するセラミック材料のスラリーを付加して未焼成のサイドマージン部を形成し、積層体およびサイドマージン部を同時焼成することで、有効面積を増大させる技術が開示されている。
　従来の積層セラミックコンデンサは、外形寸法の増大を低減しつつ、有効面積を増加させることにおいて、改善の余地があった。
　以下、図面を参照しつつ、本開示の積層セラミックコンデンサの実施形態について説明する。以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。実施形態に係る積層セラミックコンデンサは、いずれの方向が上方または下方とされてよいが、本明細書では、一部の図面において、便宜的に、直交座標系ＸＹＺを定義する。以下の説明では、Ｚ軸方向の正側を上方として、上面または下面等の語を用いることがある。Ｘ軸方向は、第１方向または長さ方向とも称される。Ｙ軸方向は、第２方向または幅方向とも称される。Ｚ軸方向は、第３方向、高さ方向または積層方向とも称される。本明細書において、平面視面積は、着目する部品または部材等の、積層方向（Ｚ軸方向）に沿って見たときの面積を意味する。また、平面視形状は、着目する部品または部材等の、積層方向（Ｚ軸方向）に沿って見たときの形状を意味する。
　図１は、第１実施形態および第２実施形態に係る積層セラミックコンデンサを示す斜視図である。図２Ａは、第１実施形態に係る積層セラミックコンデンサの積層体を示す斜視図であり、図２Ｂは、第１実施形態に係る積層セラミックコンデンサの保護層を示す斜視図であり、図２Ｃは、第１実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図であり、図３は、第１実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。図４Ａは、第２実施形態に係る積層セラミックコンデンサの積層体を示す斜視図であり、図４Ｂは、第２実施形態に係る積層セラミックコンデンサの保護層を示す斜視図であり、図４Ｃは、第２実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図であり、図５は、第２実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。なお、図２Ａ，２Ｂ，４Ａ，４Ｂは、研磨前の積層体または保護層を示しており、図２Ｃ，３，４Ｃ，５は、研磨後の素体部品を示している。
　第１実施形態に係る積層セラミックコンデンサについて説明する。本実施形態の積層セラミックコンデンサ１は、図１に示すように、素体部品２と、外部電極３とを含む。素体部品２は、図２Ａ，２Ｂ，２Ｃに示すように、積層体４と、保護層５とを含む。
　積層体４は、複数の内部電極６と複数の誘電体層７とが交互に積層されて構成される。複数の内部電極６および複数の誘電体層７は、積層方向（Ｚ軸方向）に積層されている。
　積層体４は、図２Ａに示すように、略直方体状である。積層体４は、積層方向（Ｚ軸方向）において互いに対向する第１面８ａおよび第２面８ｂを有する。第１面８ａおよび第２面８ｂは、積層方向に垂直であってよい。以下、第１面８ａおよび第２面８ｂを纏めて、主面８ａ，８ｂと記載することがある。なお、積層体４は、平面視において、略正方形状であってよい。言い換えると、主面８ａ，８ｂは、平面視において、略正方形状であってよい。
　積層体４は、主面８ａ，８ｂに垂直な軸線まわりに第１側面９ａ、第２側面９ｂ、第３側面９ｃおよび第４側面９ｄを有する。第１側面９ａ、第２側面９ｂ、第３側面９ｃおよび第４側面９ｄは、積層方向に平行であってよい。また、積層体４は、第１側面９ａと第２側面９ｂとの間に位置する第１稜辺部１０ａ、第２側面９ｂと第３側面９ｃとの間に位置する第２稜辺部１０ｂ、第３側面９ｃと第４側面９ｄとの間に位置する第３稜辺部１０ｃ、および第４側面９ｄと第１側面９ａとの間に位置する第４稜辺部１０ｄを有する。本明細書において、第１稜辺部１０ａとは、第１側面９ａと第２側面９ｂとが交差して成す稜辺を第１稜辺１１ａとしたとき、第１側面９ａにおける第１稜辺１１ａ寄りの領域から、第１稜辺１１ａを介して、第２側面９ｂにおける第１稜辺１１ａ寄りの領域にわたる部位を指す。なお、積層体４は、第１側面９ａから第２側面９ｂにわたる角部が面取りされていてもよく、この場合、面取りされた部位における第３方向に延びる辺を、第１稜辺１１ａとしてよい。第２稜辺部１０ｂ、第３稜辺部１０ｃ、および第４稜辺部１０ｄについても同様である。以下、第１側面９ａ、第２側面９ｂ、第３側面９ｃおよび第４側面９ｄを纏めて、側面９ａ～９ｄと記載することがある。また、第１稜辺部１０ａ、第２稜辺部１０ｂ、第３稜辺部１０ｃおよび第４稜辺部１０ｄを纏めて、稜辺部１０ａ～１０ｄと記載することがある。
　内部電極６は、導電材料で構成される。内部電極６は、例えばＮｉ（ニッケル）、Ｃｕ（銅）、Ｓｎ（スズ）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）等の金属またはそれらの合金を主成分とする金属材料で構成されてよい。本明細書において、主成分とは、着目する材料または部材等において含有割合が最も高い成分を指す。内部電極６は、例えば１．５μｍ以下の厚みを有してよい。この場合、積層体４を焼成する際または内部電極６に電圧を印加した際の内部応力に起因する内部欠陥を低減し、積層セラミックコンデンサ１の信頼性を向上させることができる。
　誘電体層７は、誘電材料で構成される。誘電体層７は、例えばＢａＴｉＯ３（チタン酸バリウム）、ＣａＴｉＯ３（チタン酸カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＢａＺｒＯ３（ジルコン酸バリウム）等を主成分とするセラミック材料で構成されてよい。誘電体層７を構成するセラミック材料は、主成分よりも含有割合が低い副成分として、Ｍｎ（マンガン）化合物、Ｍｇ（マグネシウム）化合物、Ｓｉ（シリコン）化合物、Ｃｏ（コバルト）化合物、Ｎｉ化合物、希土類化合物等を含んでよい。誘電体層７は、例えば０．１μｍ以上１０μｍ以下の厚みを有してよい。
　複数の内部電極６は、少なくとも１つの第１内部電極６ａと、少なくとも１つの第２内部電極６ｂとを含む。第１内部電極６ａおよび第２内部電極６ｂは、極性が互いに異なっており、第１内部電極６ａが第１の極性を有する場合、第２内部電極６ｂは第１の極性と異なる第２の極性を有する。第１内部電極６ａと第２内部電極６ｂとは、積層方向において、誘電体層７を挟んで交互に配置されている。
　第１内部電極６ａは、積層体４の側面９ａ～９ｄにおける、稜辺部１０ａ～１０ｄのうちの少なくとも１つの稜辺部を除いた領域に露出している。第２内部電極６ｂは、積層体４の側面９ａ～９ｄにおける、稜辺部１０ａ～１０ｄのうちの少なくとも１つの稜辺部を除いた領域に露出している。本実施形態の積層セラミックコンデンサ１では、第１内部電極６ａは、側面９ａ～９ｄにおける第２稜辺部１０ｂを除いた領域に露出し、第２内部電極６ｂは、側面９ａ～９ｄにおける第１稜辺部１０ａを除いた領域に露出している。第１内部電極６ａが露出していない稜辺部（第２稜辺部１０ｂ）と、第２内部電極６ｂが露出していない稜辺部（第１稜辺部１０ａ）とは、異なっている。第１内部電極６ａが露出していない稜辺部の個数と、第２内部電極６ｂが露出していない稜辺部の個数とは、同一であってよい。この場合、積層セラミックコンデンサの特性を確保することが容易になる。
　例えば図３に示すように、第１内部電極６ａは、平面視において、第２稜辺１１ｂに頂点（直角頂）が位置する略直角三角形状の切欠き部１２ｂを有する。第１内部電極６ａは、切欠き部１２ｂを除き、積層体４と同じ平面視形状を有する。第２内部電極６ｂは、平面視において、第１稜辺１１ａに頂点（直角頂）が位置する略直角三角形状の切欠き部１２ａを有する。第２内部電極６ｂは、切欠き部１２ａを除き、積層体４と同じ平面視形状を有する。積層セラミックコンデンサ１では、静電容量に寄与する有効面積が、積層体４の平面視面積と比べて、切欠き部１２ａ，１２ｂの面積の分だけ減少する。このため、積層セラミックコンデンサ１を大静電容量化するという観点からは、切欠き部１２ａ，１２ｂの面積（各切欠き部１２ａ，１２ｂの面積の和）は、小さければ小さいほどよい。
　第１内部電極６ａの切欠き部１２ｂの平面視形状は、略直角二等辺三角形であってもよい。切欠き部１２ｂの平面視形状は、略直角三角形に限定されない。切欠き部１２ｂの平面視形状は、概略、第２稜辺１１ｂに１つの頂点が位置する四角形、第２稜辺１１ｂに中心が位置する扇形（四分円）等であってもよい。言い換えると、稜辺部の稜辺に頂点が位置する直角三角形状、または直角三角形の斜辺が円弧状に膨らんだ形状の切欠きであればよい。切欠き部１２ｂの平面視形状が略直角二等辺三角形である場合、積層セラミックコンデンサ１の製造工程において、切欠き部１２ｂとなる孔（図９Ａ，９Ｂに示す内部電極パターンにおける正方形状の孔）を有する内部電極パターンの印刷が容易になる。第２内部電極６ｂの切欠き部１２ａについても同様である。
　保護層５は、積層体４の側面９ａ～９ｄに位置し、サイドマージン部を構成する。保護層５は、側面９ａ～９ｄにおける稜辺部１０ａ～１０ｄのうちの予め定められた稜辺部を除いた領域を覆っている。保護層５によって覆われていない予め定められた稜辺部は、第１内部電極６ａおよび第２内部電極６ｂの一方が露出し、他方が露出していない稜辺部である。
　本実施形態の積層セラミックコンデンサ１では、保護層５は、側面９ａ～９ｄにおける第１稜辺部１０ａおよび第２稜辺部１０ｂを除いた領域を覆っている。言い換えると、保護層５は、少なくとも、側面９ａ～９ｄを積層方向に見たときに第１内部電極６ａと第２内部電極６ｂとが重なって露出している領域を覆っている。
　保護層５は、誘電材料で構成される。保護層５は、例えばＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＢａＺｒＯ３等を主成分とするセラミック材料で構成されてよい。保護層５を構成するセラミック材料は、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等を含んでよい。保護層５は、誘電体層７を構成するセラミック材料と同じ主成分のセラミック材料で構成されてよい。
　保護層５は、図３に示すように、異なる極性の外部電極３および内部電極６を互いに電気的に絶縁している。また、保護層５は、側面９ａ～９ｄに露出した異なる極性の内部電極６の端部同士を電気的に絶縁しているとともに、側面９ａ～９ｄに露出した内部電極６の端部を物理的に保護している。また、図３に示すように、保護層５の端部間距離が、内部電極６のうち側面に露出する２つの端部の間の距離よりも長くなっている。このようにすることにより、保護層から内部電極が露出してしまうことで短絡する可能性を低減することができる。仮に内部電極６の有効面積を大きくすることになり、内部電極６のうち側面に露出する２つの端部の間の距離が長くなったとしても保護層５の端部間距離を長くすることにより、保護層５から内部電極６が露出する可能性を低減し、外部電極３との短絡の可能性を低減することができる。保護層５は、これらの機能を果たし得る限りにおいて、厚みが薄ければ薄いほどよい。これにより、素体部品２の平面視面積に対する有効面積の割合を高めることができ、積層セラミックコンデンサ１を小型化しつつ、大静電容量化することが可能となる。有効面積とは、隣接する内部電極６同士の積層方向における重なり面積を指す。保護層５は、例えば３０μｍ以下の厚みを有してよい。
　図２Ａに示すように、積層体４の側面９ａ～９ｄにおいて、第３方向に極性の異なる内部電極６（第１内部電極６ａおよび第２内部電極６ｂ）が重なって露出する領域を第１領域Ｒ１とし、第１の極性または第２の極性の内部電極６（第１内部電極６ａまたは第２内部電極６ｂ）だけが露出する領域を第２領域Ｒ２としたとき、保護層５は、第１領域Ｒ１および第２領域Ｒ２に、予め定められた稜辺部の稜辺に達しない範囲で位置していてよい。この場合、同じ極性の外部電極３および内部電極６を互いに接続しつつ、異なる極性の外部電極３および内部電極６を互いに電気的に絶縁することができる。
　外部電極３は、導電材料で構成される。外部電極３は、第１外部電極３ａと、第２外部電極３ｂとを含む。第１外部電極３ａおよび第２外部電極３ｂは、互いに電気的に絶縁されている。
　第１外部電極３ａは、第１側面９ａから、第２側面９ｂ、第４側面９ｄ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第１外部電極３ａは、第１稜辺部１０ａを覆い、第１稜辺部１０ａに露出している第１内部電極６ａと接続されている。第１外部電極３ａは、第１側面９ａから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第２外部電極３ｂは、第３側面９ｃから、第２側面９ｂ、第４側面９ｄ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第２外部電極３ｂは、第２稜辺部１０ｂを覆い、第２稜辺部１０ｂに露出している第２内部電極６ｂと接続されている。第２外部電極３ｂは、第３側面９ｃから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第１外部電極３ａが第１面８ａに位置する場合、第２外部電極３ｂも第１面８ａに位置してよく、第１外部電極３ａが第２面８ｂに位置する場合、第２外部電極３ｂも第２面８ｂに位置してよい。この場合、積層セラミックコンデンサ１を基板に実装する際に、第１外部電極３ａおよび第２外部電極３ｂが位置している第１面８ａまたは第２面８ｂを基板の実装面に対向させて実装することで、積層セラミックコンデンサ１を基板に容易に実装できる。第１外部電極３ａが第１面８ａおよび第２面８ｂに位置する場合、第２外部電極３ｂも第１面８ａおよび第２面８ｂに位置してよい。この場合、積層セラミックコンデンサ１を基板に実装する際に、第１面８ａおよび第２面８ｂのいずれを実装面に対向させてもよいので、実装工程を簡略化することができる。
　積層セラミックコンデンサ１は、異なる極性の外部電極３および内部電極６を互いに電気的に絶縁するために、第１の極性の外部電極３と第２の極性の内部電極６との間の最短距離が所定の絶縁距離Ｈ以上とされている。絶縁距離Ｈは、例えば、保護層５の厚み程度であってよい。
　外部電極３は、素体部品２に接する第１層と、第１層を覆う第２層とを含んで構成されてよい。第１層は、焼結金属層であってよい。第１層は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等の金属材料を含有する導電性ペーストを、素体部品２の表面に焼き付けることで形成されてよい。材料をスパッターで含有する導電性ペーストを、素体部品２の表面に焼き付けることで形成されてよい。また、第１層は、蒸着金属膜であってもよい。例えば、スパッターで、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等の金属膜を形成させてもよい。また、第１層は、導電性樹脂であってもよい。例えば、Ａｇ等の金属粉末を含有したエポキシ樹脂やフェノール樹脂などであってもよい。第２層は、めっき層であってよい。第２層は、無電解めっき法、電解めっき法等のめっき法で形成されてよい。第２層は、例えば、Ｎｉめっき層と、Ｎｉめっき層を覆うＳｎめっき層とを含んで構成されてよい。第２層は、例えばＳｎめっき層、Ｃｕめっき層、Ａｕめっき層等を含んでいてもよい。また、第２層は複数のめっき層を畳重してもよい。
　外部電極３は、めっき層のみで構成されてもよい。この場合、外部電極３の厚みを薄くできるため、積層セラミックコンデンサ１を小型化することができる。外部電極３は、導電性樹脂ペーストで構成されてもよい。この場合、積層セラミックコンデンサ１を基板に実装する際に生じる応力を緩和することができるため、素体部品２にクラックが生じる虞を低減することができ、その結果、積層セラミックコンデンサ１を基板に実装してなる実装構造体の信頼性を向上させることができる。また、積層セラミックコンデンサ１を基板に実装して使用する際、電圧印加時の電歪現象による基板の音鳴きを低減することができる。
　仮に、平面視において、第１内部電極６ａが、第３側面９ｃに長辺が位置する長方形状の切欠き部を有し、第２内部電極６ｂが、第１側面９ａに長辺が位置する長方形状の切欠き部を有する場合、第１内部電極６ａと第２外部電極３ｂとを電気的に絶縁し、第２内部電極６ｂと第１外部電極３ａとを電気的に絶縁するためには、長方形状の切欠き部の短辺の長さを、絶縁距離Ｈ程度とする必要があり、素体部品２の平面視面積に対する有効面積の割合が低くなることがある。
　本実施形態の積層セラミックコンデンサ１は、図３に示すように、切欠き部１２ａ，１２ｂが、積層体４における第１稜辺部１０ａを含む角部および第２稜辺部１０ｂを含む角部のみに位置しているため、切欠き部１２ａ，１２ｂの面積を小さくすることができ、素体部品２の平面視面積に対する有効面積の割合を高めることができる。このため、第１実施形態によれば、小型かつ大静電容量の積層セラミックコンデンサ１を提供することができる。以上の説明で用いた開示例では、切欠き部１２ａ、１２ｂを、積層体４における第１稜辺部１０ａを含む角部および第２稜辺部１０ｂを含む角部に位置させているが、第１稜辺部１０ａを含む角部および第３稜辺部１０ｃを含む角部に位置させても同様の機能と効果を奏することができる。
　次に、第２実施形態に係る積層セラミックコンデンサについて説明する。本実施形態の積層セラミックコンデンサ１Ａは、上記実施形態の積層セラミックコンデンサ１に対して、内部電極６および保護層５の構成が異なり、その他については同様の構成であるので、同様の構成については、積層セラミックコンデンサ１と同じ参照符号を付して、詳細な説明を省略する。
　積層セラミックコンデンサ１Ａは、図１に示すように、素体部品２と、外部電極３とを含む。素体部品２は、図４Ａ，４Ｂ，４Ｃに示すように、積層体４と、保護層５とを含む。積層体４は、複数の内部電極６と複数の誘電体層７とが交互に積層されて構成される。複数の内部電極６は、少なくとも１つの第１内部電極６ａと、少なくとも１つの第２内部電極６ｂとを含む。第１内部電極６ａおよび第２内部電極６ｂは、極性が互いに異なっている。積層体４は、平面視において、略正方形状であってよい。言い換えると、主面８ａ，８ｂは、平面視において、略正方形状であってよい。
　第１内部電極６ａは、積層体４の側面９ａ～９ｄにおける、第２稜辺部１０ｂおよび第３稜辺部１０ｃを除いた領域に露出している。第１内部電極６ａは、平面視において、第２稜辺１１ｂに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｂ、および、第３稜辺１１ｃに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｃを有している。第１内部電極６ａは、切欠き部１２ｂ，１２ｃを除いて、積層体４と同じ平面視形状を有している。
　第２内部電極６ｂは、積層体４の側面９ａ～９ｄにおける、第４稜辺部１０ｄおよび第１稜辺部１０ａを除いた領域に露出している。第２内部電極６ｂは、平面視において、第４稜辺１１ｄに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｄ、および、第１稜辺１１ａに頂点（直角頂）が位置する直角三角形状の切欠き部１２ａを有している。第２内部電極６ｂは、切欠き部１２ｄ，１２ａを除いて、積層体４と同じ平面視形状を有している。
　保護層５は、側面９ａ～９ｄにおける第１稜辺部１０ａ、第２稜辺部１０ｂ、第３稜辺部１０ｃおよび第４稜辺部１０ｄを除いた領域を覆っている。
　第１外部電極３ａは、第１側面９ａから、第２側面９ｂ、第４側面９ｄ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第１外部電極３ａは、第４稜辺部１０ｄおよび第１稜辺部１０ａを覆い、第４稜辺部１０ｄおよび第１稜辺部１０ａに露出している第１内部電極６ａと接続されている。第１外部電極３ａは、第１側面９ａから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第２外部電極３ｂは、第３側面９ｃから、第２側面９ｂ、第４側面９ｄ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第２外部電極３ｂは、第２稜辺部１０ｂおよび第３稜辺部１０ｃを覆い、第２稜辺部１０ｂおよび第３稜辺部１０ｃに露出している第２内部電極６ｂと接続されている。第２外部電極３ｂは、第３側面９ｃから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　積層セラミックコンデンサ１Ａは、第１内部電極６ａが切欠き部１２ｄ，１２ａを有し、第２内部電極６ｂが切欠き部１２ｂ，１２ｃを有するため、積層セラミックコンデンサ１と比べて、素体部品２の平面視面積に対する有効面積の割合が若干低くなるため、静電容量が若干低下したものとなる。しかしながら、積層セラミックコンデンサ１Ａは、第１外部電極３ａが第４稜辺部１０ｄおよび第１稜辺部１０ａにおいて第１内部電極６ａに接続され、第２外部電極３ｂが第２稜辺部１０ｂおよび第３稜辺部１０ｃにおいて第２内部電極６ｂに接続されているため、積層セラミックコンデンサ１と比べて、直列等価抵抗（ＥＳＲ）が低下したものとなる。積層セラミックコンデンサ１，１Ａが用いられる電子回路の要求特性に合わせて、積層セラミックコンデンサ１および積層セラミックコンデンサ１Ａを適宜使い分けてよい。
　次に、第３実施形態に係る積層セラミックコンデンサについて説明する。図６Ａは、第３実施形態に係る積層セラミックコンデンサの一例を示す斜視図であり、図６Ｂは、第３実施形態に係る積層セラミックコンデンサの他の例を示す斜視図である。図７Ａは、第３実施形態に係る積層セラミックコンデンサの積層体の一例を示す斜視図であり、図７Ｂは、第３実施形態に係る積層セラミックコンデンサの保護層を示す斜視図であり、図７Ｃは、第３実施形態に係る積層セラミックコンデンサの素体部品を示す斜視図であり、図７Ｄは、第３実施形態に係る積層セラミックコンデンサの積層体の他の例を示す斜視図である。図８は、第３実施形態に係る積層セラミックコンデンサの素体部品を示す平面図である。図９Ａは、第３実施形態に係る積層セラミックコンデンサを示す平面図であり、図９Ｂは、第３実施形態に係る積層セラミックコンデンサの特徴を有さない積層セラミックコンデンサを示す平面図である。なお、図７Ａ，７Ｂ，７Ｄは、研磨前の積層体または保護層を示しており、図７Ｃ，８は、研磨後の素体部品を示している。
　本実施形態の積層セラミックコンデンサ１Ｂは、上記実施形態の積層セラミックコンデンサ１に対して、内部電極６、保護層５および外部電極３の構成が異なり、その他については同様の構成であるので、同様の構成については、積層セラミックコンデンサ１と同じ参照符号を付して、詳細な説明を省略する。
　積層セラミックコンデンサ１Ｂは、図６Ａ，６Ｂに示すように、素体部品２と、外部電極３とを含む。素体部品２は、図７Ａ，７Ｂ，７Ｃに示すように、積層体４と、保護層５とを含む。積層体４は、複数の内部電極６と複数の誘電体層７とが交互に積層されて構成される。複数の内部電極６は、少なくとも１つの第１内部電極６ａと、少なくとも１つの第２内部電極６ｂとを含む。第１内部電極６ａおよび第２内部電極６ｂは、極性が互いに異なっている。
　積層体４は、平面視において、略正方形状であってよい。言い換えると、主面８ａ，８ｂは、平面視において、略正方形状であってよい。
　第１内部電極６ａは、積層体４の側面９ａ～９ｄにおける、第２稜辺部１０ｂおよび第４稜辺部１０ｄを除いた領域に露出している。第１内部電極６ａは、平面視において、第２稜辺１１ｂに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｂ、および、第４稜辺１１ｄに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｄを有している。第１内部電極６ａは、切欠き部１２ｂ，１２ｄを除いて、積層体４と同じ平面視形状を有している。
　第２内部電極６ｂは、積層体４の側面９ａ～９ｄにおける、第１稜辺部１０ａおよび第３稜辺部１０ｃを除いた領域に露出している。第２内部電極６ｂは、平面視において、第１稜辺１１ａに頂点（直角頂）が位置する直角三角形状の切欠き部１２ａ、および、第３稜辺１１ｃに頂点（直角頂）が位置する直角三角形状の切欠き部１２ｃを有している。第２内部電極６ｂは、切欠き部１２ａ，１２ｃを除いて、積層体４と同じ平面視形状を有している。
　保護層５は、側面９ａ～９ｄにおける第１稜辺部１０ａ、第２稜辺部１０ｂ、第３稜辺部１０ｃおよび第４稜辺部１０ｄを除いた領域を覆っている。
　外部電極３は、第１外部電極３ａと、第２外部電極３ｂと、第３外部電極３ｃと、第４外部電極３ｄとを含む。第１外部電極３ａおよび第３外部電極３ｃと、第２外部電極３ｂおよび第４外部電極３ｄとは、互いに電気的に絶縁されている。
　第１外部電極３ａは、第１側面９ａから、第２側面９ｂ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第１外部電極３ａは、第１稜辺部１０ａを覆い、第１稜辺部１０ａに露出している第１内部電極６ａと接続されている。第１外部電極３ａは、第１側面９ａから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第２外部電極３ｂは、第２側面９ｂから、第３側面９ｃ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第２外部電極３ｂは、第２稜辺部１０ｂを覆い、第２稜辺部１０ｂに露出している第２内部電極６ｂと接続されている。第２外部電極３ｂは、第２側面９ｂから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第３外部電極３ｃは、第３側面９ｃから、第４側面９ｄ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第３外部電極３ｃは、第３稜辺部１０ｃを覆い、第３稜辺部１０ｃに露出している第１内部電極６ａと接続されている。第３外部電極３ｃは、第３側面９ｃから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　第４外部電極３ｄは、第４側面９ｄから、第１側面９ａ、ならびに第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置している。第４外部電極３ｄは、第４稜辺部１０ｄを覆い、第４稜辺部１０ｄに露出している第２内部電極６ｂと接続されている。第４外部電極３ｄは、第４側面９ｄから、第１面８ａおよび第２面８ｂのうち少なくとも１つの面にわたって位置していてもよい。
　外部電極３は、図６Ａに示すように、側面９ａ～９ｄに垂直な方向に見たときに、略矩形状であってよい。この場合、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄのそれぞれと、素体部品２との接触面積が増加させることができる。その結果、外部電極３と素体部品２との密着性を高めることができ、積層セラミックコンデンサ１Ｂの信頼性を向上させることができる。
　積層セラミックコンデンサ１Ｂは、第１内部電極６ａが切欠き部１２ｂ，１２ｄを有し、第２内部電極６ｂが切欠き部１２ａ，１２ｃを有するため、積層セラミックコンデンサ１と比べて、素体部品２の平面視面積に対する有効面積の割合が若干低くなるため、静電容量が若干低下したものとなる。しかしながら、積層セラミックコンデンサ１Ｂは、外部電極３が４つの稜辺部１０ａ～１０ｄにおいて内部電極６に接続されているため、積層セラミックコンデンサ１と比べて、直列等価抵抗（ＥＳＲ）が低下したものとなる。積層セラミックコンデンサ１，１Ａ，１Ｂが用いられる電子回路の要求特性に合わせて、積層セラミックコンデンサ１，１Ａ，１Ｂを適宜使い分けてよい。
　外部電極３は、図６Ｂに示すように、側面９ａ～９ｄに垂直な方向に見たときに、コ字形状であってよい。この場合、積層セラミックコンデンサ１Ｂを基板に実装する際に、はんだペーストの這い上がりを低減して基板撓みや温度サイクルに対する信頼性を向上させることができる。また、マイグレーションによる第１外部電極３ａおよび第３外部電極３ｃと、第２外部電極３ｂおよび第４外部電極３ｄとの間の短絡の発生を低減できる。その結果、積層セラミックコンデンサ１Ｂを基板に実装してなる実装構造体の信頼性を向上させることができる。
　積層セラミックコンデンサ１Ｂは、第１面８ａおよび第２面８ｂの少なくとも１つの面に、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄの全てが位置している構成であってよい。この場合、積層セラミックコンデンサ１を基板に実装する際に、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄの全てが位置している第１面８ａまたは第２面８ｂを基板の実装面に対向させて実装することで、積層セラミックコンデンサ１Ｂを基板に容易に実装できる。
　積層セラミックコンデンサ１Ｂは、第１面８ａおよび第２面８ｂの両方に、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄの全てが位置している構成であってよい。この場合、積層セラミックコンデンサ１Ｂを基板に実装する際に、第１面８ａおよび第２面８ｂのいずれを実装面に対向させてもよいので、実装工程を簡略化することができる。
　積層セラミックコンデンサ１Ｂは、基板に実装する際に、積層方向（Ｚ軸方向）に沿う軸線まわりに９０°だけ回転させて実装しても、電気的特性が変化しない構成である。このため、積層セラミックコンデンサ１Ｂによれば、実装工程を簡略化することができる。
　積層体４は、図７Ｄに示すように、容量形成部４０と、積層方向（Ｚ軸方向）における容量形成部の両端にそれぞれ位置する第１カバー層４１および第２カバー層４２とを含む。容量形成部４０は、複数の内部電極６と複数の誘電体層７とが交互に積層されて構成され、静電容量を形成する。第１カバー層４１および第２カバー層４２は、容量形成部４０を保護している。
　第１カバー層４１は、誘電体４１ａと、複数の第１ダミー電極４１ｂとを含んで構成される。複数の第１ダミー電極４１ｂは、第１面８ａおよび側面９ａ～９ｄに露出し、外部電極３に接続されている。複数の第１ダミー電極４１ｂは、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄを互いに接続していない。
　第２カバー層４２は、誘電体４２ａと、複数の第２ダミー電極４２ｂとを含んで構成される。複数の第２ダミー電極４２ｂは、第２面８ｂおよび側面９ａ～９ｄに露出し、外部電極３に接続されている。複数の第２ダミー電極４２ｂは、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄを互いに接続していない。
　誘電体４１ａ，４２ａは、誘電材料で構成される。誘電体４１ａ，４２ａは、誘電体層７を構成するセラミック材料と同じ主成分のセラミック材料で構成されてよい。第１ダミー電極４１ｂおよび第２ダミー電極４２ｂは、導電材料で構成される。第１ダミー電極４１ｂおよび第２ダミー電極４２ｂは、内部電極６を構成する金属材料と同じ主成分の金属材料で構成されてよい。
　図７Ｄに示す積層体４によれば、第１外部電極３ａ、第２外部電極３ｂ、第３外部電極３ｃおよび第４外部電極３ｄのそれぞれと、素体部品２との接触面積が増加させることができる。その結果、外部電極３と素体部品２との密着性をより高めることができ、積層セラミックコンデンサ１Ｂの信頼性をより向上させることができる。なお、複数の第１ダミー電極４１ｂは、積層方向（Ｚ軸方向）において、誘電体４１ａを挟んで互いに離隔していてよいし、一体化されていてもよい。これは、複数の第２ダミー電極４２ｂについても同様である。
　次に、図９Ａ，９Ｂを参照しつつ、本実施形態の積層セラミックコンデンサ１Ｂの効果について、定量的に説明する。図９Ａは、本実施形態の積層セラミックコンデンサ１Ｂを示し、図９Ｂは、積層セラミックコンデンサ１Ｂの特徴を有さない積層セラミックコンデンサ（以下、積層セラミックコンデンサＣともいう）を示す。積層セラミックコンデンサＣは、サイドマージン部を後付けしない製造方法によって製造された積層セラミックコンデンサである。積層セラミックコンデンサＣは、積層セラミックコンデンサ１Ｂと同様の外観を有しているが、積層セラミックコンデンサ１Ｂとは積層体４、特に、サイドマージン部および内部電極６の構成が異なっている。積層セラミックコンデンサＣでは、積層体の作製時に内部電極が積層体の側面に露出することを低減するために、サイドマージン部の厚みを比較的大きく設定する必要がある。図９Ａ，９Ｂにおいて、破線で囲んだ領域は、内部電極６における静電容量の形成に寄与する領域を示す。
　図９Ａおよび表１に示すように、積層セラミックコンデンサ１Ｂについては、長さＬおよび幅Ｗを０．６ｍｍに設定し、保護層５の厚みＳＭを０．０３２ｍｍに設定し、各稜辺部の側面に沿った長さｂを０．０８ｍｍに設定した。さらに、素体部品２の長さＬ１および幅Ｌ１を０．５７ｍｍに設定した。また、図９Ｂおよび表１に示すように、積層セラミックコンデンサＣについては、長さＬおよび幅Ｗを０．６ｍｍに設定し、サイドマージン部の厚みＳＭを０．５７ｍｍに設定した。さらに、積層セラミックコンデンサＣの素体部品の長さＬ１および幅Ｌ１を０．５７ｍｍに設定した。なお、表１では、積層セラミックコンデンサ１Ｂをコンデンサ１Ｂと記載し、積層セラミックコンデンサＣをコンデンサＣと記載している。
　表１の容量寄与面積は、積層セラミックコンデンサ１Ｂおよび積層セラミックコンデンサＣの有効面積を示している。表１の面積比は、積層セラミックコンデンサＣの容量寄与面積に対する積層セラミックコンデンサ１Ｂの容量寄与面積の比を示している。積層セラミックコンデンサ１Ｂは、面積比が１．１であり、積層セラミックコンデンサＣに比べて、有効面積が１０％増加している。積層セラミックコンデンサの静電容量は有効面積に比例するため、積層セラミックコンデンサ１Ｂは、積層セラミックコンデンサＣに比べて、静電容量が１０％増加しているといえる。
　次に、本開示の積層セラミックコンデンサの製造方法について説明する。以下では、積層セラミックコンデンサ１Ｂ、特に、図６Ｂに示した積層セラミックコンデンサ１Ｂの製造方法について説明するが、積層セラミックコンデンサ１，１Ａおよび図６Ａに示した積層セラミックコンデンサ１Ｂも同様に製造することができる。
　図１０Ａ，１０Ｂは、内部電極パターンが印刷されたセラミックグリーンシートを示す平面図であり、図１１は、母積層体の作製工程の一例を説明する斜視図であり、図１２は、ダミー電極パターンが印刷されたセラミックグリーンシートを示す平面図であり、図１３は、母積層体の作製工程の他の例を説明する斜視図であり、図１４は、母積層体の一例を示す斜視図である。図１５は、図１４の母積層体を切断して得られる複数の積層体前駆体を示す斜視図であり、図１６は、支持シート上に整列された複数の積層体前駆体を示す斜視図であり、図１７Ａ，１７Ｂ，１７Ｃは、積層体前駆体の側面に保護層前駆体を形成する工程を示す斜視図である。図１８Ａは、素体部品前駆体を示す斜視図であり、図１８Ｂは、素体部品を示す斜視図であり、図１８Ｃは、外部電極の第１層が形成された素体部品を示す斜視図である。図１０Ａ，１０Ｂ，１１～１６，１７Ａ，１７Ｂ，１７Ｃ，１８Ａ，１８Ｂでは、図解を容易にするために、内部電極パターン、ダミー電極パターン、または外部電極インクにハッチングを付して示している。なお、内部電極パターンには、個別の積層体に組み込まれる領域を分かりやすくするために、実際には存在しない格子状の切断予定線が記載されている。
　先ず、ＢａＴｉＯ３を主成分とする原料粉末を準備する。続いて、準備した原料粉末に有機ビヒクルを混合し、セラミックスラリーを調製する。セラミックスラリーの調製に用いる有機ビヒクルは、例えば、ブチラール系樹脂等の樹脂を、エチルアルコールとトルエンとを混合した溶媒に溶解したものであってよい。続いて、調製したセラミックスラリーを用いて、ダイコーター法、ドクターブレード法、グラビアコーター法等のシート成形法により、キャリアフィルム上に誘電体層７となるセラミックグリーンシート１３を成形する。セラミックグリーンシート１３の厚みは、例えば０．５～５μｍ程度であってよい。セラミックグリーンシート１３の厚みが薄いほど、積層セラミックコンデンサの静電容量を大きくすることができる。
　次に、Ｎｉ、Ｃｕ、Ｓｎ、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ等の金属またはそれらの合金を主成分とする粉末に有機ビヒクルを混合し、導電性ペーストを調製する。導電性ペーストの調製に用いる有機ビヒクルは、例えば、エチルセルロース等の樹脂を、ジヒドロターピネオール系溶媒とブチルセロソルブとを混合した溶媒に溶解したものであってよい。分散剤は、例えばオレイン酸、ポリエチレングリコール等であってよい。続いて、調製した導電性ペーストを用いて、スクリーン印刷法、グラビア印刷法等の印刷法により、主面に内部電極６となる内部電極パターンが印刷されたセラミックグリーンシート１３を作製する。
　図１０Ａは、第１内部電極６ａとなる内部電極パターンが印刷されたセラミックグリーンシート１３を示し、図１０Ｂは、第２内部電極６ｂとなる内部電極パターンが印刷されたセラミックグリーンシート１３を示す。図１０Ａ，１０Ｂは、複数の内部電極パターンが連なって印刷された例を示しているが、複数の内部電極パターンは互いに離隔して印刷されてもよい。以下、第１内部電極６ａとなる内部電極パターンが印刷されたセラミックグリーンシート１３を、第１パターンシート１４と記載することがある。また、第２内部電極６ｂとなる内部電極パターンが印刷されたセラミックグリーンシート１３を、第２パターンシート１５と記載することがある。また、第１パターンシート１４および第２パターンシート１５を纏めて、パターンシート１４，１５と記載することがある。第１パターンシート１４および第２パターンシート１５は、外周部がマージン部（すなわち、内部電極パターンが印刷されていない空白部）とされていてもよい。
　図１０Ａ，１０Ｂは、第１パターンシート１４と第２パターンシート１５とを別個に作製する例を示しているが、これに限定されない。例えば、第１パターンシート１４だけを複数作製し、仮積層体を作製する際に（図１１参照）、複数の第１パターンシート１４を所定距離ずらしながら積層してもよい。
　続いて、内部電極パターンを乾燥させた後、図１１に示すように、所定枚数積層したセラミックグリーンシート（カバーシートともいう）１３の上に、パターンシート１４，１５を所定枚数積層し、その上に、カバーシート１３を所定枚数積層することによって、仮積層体を作製する。パターンシート１４，１５は、第１パターンシート１４と第２パターンシート１５とを交互に積層してよいし、第１パターンシート１４を所定距離ずらしながら積層してもよい。なお、図１１では省略しているが、仮積層体の作製は支持シート１６上で行う。支持シート１６は、弱粘着シートまたは発泡剥離シート等の粘着および剥離が可能な粘着剥離シートであってよい。支持シート１６は、台座（第１台座ともいう）１７に固定されていてよい。
　仮積層体を作製する際、カバーシート１３として、積層セラミックコンデンサ１Ｂの静電容量に寄与しないダミー電極（第１ダミー電極４１ｂおよび第２ダミー電極４２ｂ）となるダミー電極パターンが印刷されたセラミックグリーンシート１３を用いてもよい（図１２参照）。以下、ダミー電極パターンが印刷されたセラミックグリーンシート１３を、ダミーシート１８と記載することがある。ダミーシート１８は、外周部がマージン部（すなわち、ダミー電極パターンが印刷されていない空白部）とされていてもよい。図１３は、所定枚数積層したダミーシート１８の上に、パターンシート１４，１５を所定枚数積層し、その上に、ダミーシート１８を所定枚数積層することによって、仮積層体を作製する例を示している。積層体４がダミー電極を含むことで、めっき法を用いた外部電極３の形成が容易になる。なお、図１３に示すように、ダミーシート１８とパターンシート１４，１５との間に少なくとも１枚のセラミックグリーンシート１３を配置してもよい。また、仮積層体の最上層および最下層をセラミックグリーンシート１３としてもよく、この場合、母積層体１９を切断して得た積層体前駆体２１を支持シート１６から剥離する際に、ダミー電極パターンの一部が支持シート１６に残ってしまうこと（電極食われ）を低減できる。その結果、電極食われによるダミー電極の形成不良を低減でき、ひいては、積層セラミックコンデンサ１Ｂの信頼性を向上させることができる。
　次に、仮積層体を積層方向にプレスして、図１４に示すような母積層体１９を得る。仮積層体のプレスは、例えば静水圧プレス装置を用いて行うことができる。
　図１４は、図１３に示した仮積層体を積層方向にプレスして得られた母積層体１９の上面に、外部電極３の下地となる外部電極インク２２を印刷したものを示している。下地を形成することで、外部電極３と素体部品２との密着性を高めることができる。下地は、母積層体１９の上面および下面に形成してもよく、この場合、外部電極３と素体部品２との密着性をより高めることができる。
　外部電極インク２２としては、例えばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等の金属材料の粉末に、ガラス粉末等の焼結助材、バインダ樹脂および可塑剤を溶剤と一緒に混錬したペーストを用いることができる。外部電極インク２２は、素体部品前駆体２５（図１８Ａ参照）と一緒に焼成され、外部電極３の下地を形成する。外部電極インク２２として、樹脂ペーストを利用することも可能である。
　外部電極インク２２は、母積層体１９に印刷されなくてよい。外部電極インク２２をセラミックグリーンシート１３に印刷し、仮積層体を作製する際に、外部電極インク２２を印刷したセラミックグリーンシート１３を仮積層体の最上層としてもよい。
　次に、図１５に示すように、母積層体１９を切断予定線２０に沿って切断し、積層体前駆体２１を複数作製する。母積層体１９の切断は、母積層体１９が支持シート１６上に載置された状態で行ってよい。母積層体１９の切断は、例えば押切切断機、ダイシングソウ装置等を用いて行うことができる。
　続いて、図１６に示すように、各積層体前駆体２１を、内部電極パターンが露出した側面が開放面（上面）となるように、支持シート１６上で９０°回転させる。本工程では、複数の積層体前駆体２１を、支持シート１６上において行列状に整列させてよい。この場合、積層体前駆体２１の側面に、保護層５となるセラミックグリーンシートを効率的に貼り付けることが可能となる。
　次に、積層体前駆体の側面に、保護層５となるセラミックグリーンシート（保護層用セラミックグリーンシートともいう）を貼り付けて、素体部品前駆体を作製する。以下、保護層５となるセラミックグリーンシートを、保護層用セラミックグリーンシート２３と記載することがある。図１７Ａ，１７Ｂ，１７Ｃは、積層体前駆体２１の側面に保護層用セラミックグリーンシート２３を貼り付ける工程を示している。
　先ず、図１７Ａに示すように、帯状の保護層用セラミックグリーンシート２３を準備し、保護層用セラミックグリーンシート２３を台座（第２台座ともいう）２４の上面に配置する。続いて、図１６に示した複数の積層体前駆体２１を、各積層体前駆体２１の開放面が第２台座２４の上面に対向するように配置する。複数の積層体前駆体２１は、第１台座１７に固定された支持シート１６に保持されている。保護層用セラミックグリーンシート２３の厚みは、３０μｍ以下であってよいし、２５μｍ～１０μｍであってもよい。また、保護層用セラミックグリーンシート２３の幅（図１７Ａにおける左右方向の幅）は、積層体前駆体２１の側面における、第１内部電極６ａとなる内部電極パターンと第２内部電極６ｂとなる内部電極パターンとが積層方向に重なって露出している領域を完全に覆うとともに、稜辺部１０ａ～１０ｄとなる領域を覆わない寸法であればよい。
　次に、図１７Ｂに示すように、第１台座１７を第２台座２４に向かって移動させ、各積層体前駆体２１の開放面を保護層用セラミックグリーンシート２３に対して押圧することによって、各積層体前駆体２１の開放面に保護層用セラミックグリーンシート２３を圧着する。押圧力は、適宜設定してよい。また、各積層体前駆体２１の開放面および保護層用セラミックグリーンシート２３の少なくとも一方を加熱しながら、各積層体前駆体２１の開放面に保護層用セラミックグリーンシート２３を圧着してもよい。この場合、各積層体前駆体２１の開放面に保護層用セラミックグリーンシート２３を良好に圧着することができる。
　続いて、図１７Ｃに示すように、第１台座１７を第２台座２４から離隔する方向に移動させることによって、開放面に保護層用セラミックグリーンシート２３が圧着された積層体前駆体２１を作製することができる。複数の積層体前駆体２１を支持シート１６上で回転させながら（積層体前駆体２１の開放面を替えながら）、積層体前駆体２１の開放面に保護層用セラミックグリーンシート２３を貼り付ける工程を繰り返すことによって、４つの側面に保護層用セラミックグリーンシート２３が圧着された積層体前駆体２１、すなわち、素体部品前駆体２５を作製することができる（図１８Ａ参照）。
　なお、図１７Ａ，１７Ｂ，１７Ｃでは、積層体前駆体２１の側面に保護層用セラミックグリーンシート２３を圧着することによって、素体部品前駆体２５を作製する例を示したが、これに限定されない。積層体前駆体２１の側面に保護層用セラミックスラリーを塗布乾燥することによって、素体部品前駆体２５を作製してもよい。
　続いて、図１８Ａに示す素体部品前駆体２５を焼成する。焼成温度は、内部電極６となる導電性ペーストに含まれる金属材料、誘電体層７となるセラミックグリーンシートに含まれるセラミック材料等に応じて、適宜設定することができる。焼成温度は、例えば１１００～１２５０℃程度であってよい。なお、焼成前の素体部品前駆体２５に対して、脱脂処理を行ってよい。脱脂処理は、大気雰囲気、不活性ガス雰囲気、または還元雰囲気で行ってよい。脱脂処理は、大気圧下で行ってよいし、減圧下で行ってもよい。また、焼成後の素体部品２に対して、酸化雰囲気中で再酸化処理を施してよい。
　次に、焼成後の素体部品２を研磨材の入った回転ポットの中に投入し、バレル研磨することで、素体部品２の表面のバリを取り除き、稜辺１１ａ～１１ｄおよび角部に丸みを付けるとともに、稜辺部１０ａ～１０ｄに内部電極６、第１ダミー電極４１ｂおよび第２ダミー電極４２ｂを十分に露出させる。図１８Ｂは、研磨後の素体部品２を示している。内部電極６を稜辺部１０ａ～１０ｄに十分に露出させることで、内部電極６と外部電極３とを良好に接合することが可能となり、また、第１ダミー電極４１ｂおよび第２ダミー電極４２ｂを稜辺部１０ａ～１０ｄに十分に露出させることで、素体部品２と外部電極３との接合力を高めることが可能となる。その結果、積層セラミックコンデンサ１Ｂの信頼性を向上させることが可能となる。
　図１８Ｃは、外部電極３の第１層３１が形成された素体部品を示している。外部電極３の第１層３１は、第１層３１を形成しようとする稜辺部１０ａ～１０ｄを外部電極ペーストに浸漬した後、外部電極ペーストから引き上げ、稜辺部１０ａ～１０ｄに付着した外部電極ペーストを焼き付ける工程を繰り返すことによって形成することができる。外部電極ペーストは、スクリーン印刷法、グラビア印刷法等の印刷法により、第１層を形成しようとする稜辺部１０ａ～１０ｄに付与してもよい。また、スパッター法などで、ＮｉやＣｕの金属膜を形成してもよい。続いて、第１層３１を覆うように、無電解めっき法、電解めっき法等のめっき法により第２層を形成することによって、図６Ｂの積層セラミックコンデンサ１Ｂを製造することができる。
　本開示によれば、小型かつ大静電容量の積層セラミックコンデンサを提供できる。
　以上、本開示の実施形態について詳細に説明したが、本開示は上述の実施の形態に限定されず、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。
　本開示は、以下の（１）～（９）の構成で実施可能である。
（１）交互に積層された複数の内部電極と複数の誘電体層とを含み、積層方向に対向する第１面と第２面とを有する略直方体状の積層体であって、
　前記積層方向に沿う軸線まわりに第１側面、第２側面、第３側面、および第４側面を有し、さらに前記第１側面と前記第２側面との間に位置する第１稜辺部、前記第２側面と前記第３側面との間に位置する第２稜辺部、前記第３側面と前記第４側面との間に位置する第３稜辺部、および前記第４側面と前記第１側面との間に位置する第４稜辺部を有する積層体と、
　前記第１側面、前記第２側面、前記第３側面、および前記第４側面の、前記第１稜辺部、前記第２稜辺部、前記第３稜辺部、および前記第４稜辺部のうちの予め定められた稜辺部を除いた領域を覆う保護層と、
　複数の内部電極と前記予め定められた稜辺部で接続される外部電極と、を含む、積層セラミックコンデンサ。
（２）前記外部電極は、
　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、を含む、上記構成（１）に記載の積層セラミックコンデンサ。
（３）前記外部電極は、
　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部および前記第４稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部および前記第３稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、を含む、上記構成（１）に記載の積層セラミックコンデンサ。
（４）前記外部電極は、
　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
　少なくとも前記第２側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、
　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第３稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第３外部電極と、
　少なくとも前記第４側面から前記第１面および／または前記第２面にわたって位置し、前記第４稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第４外部電極と、を含む、上記構成（１）に記載の積層セラミックコンデンサ。
（５）前記複数の内部電極はそれぞれ、前記積層方向に見て、前記予め定められた稜辺部の稜辺に頂点が位置する直角三角形状、または直角三角形の斜辺が円弧状に膨らんだ形状の切欠き部を有する、上記構成（１）～（４）のいずれかに記載の積層セラミックコンデンサ。
（６）前記積層方向に極性の異なる内部電極が露出する領域を第１領域とし、前記第１の極性または前記第２極性の内部電極だけが露出する領域を第２領域としたとき、
　前記保護層は、前記第１領域および前記第２領域に、前記予め定められた稜辺部の稜辺に達しない範囲で位置している、上記構成（１）～（５）のいずれかに記載の積層セラミックコンデンサ。
（７）前記保護層は、前記誘電体層と同じ主成分を有する材料によって構成されている、上記構成（１）～（６）のいずれかに記載の積層セラミックコンデンサ。
（８）前記保護層は、３０μｍ以下の厚みを有する、上記構成（１）～（７）のいずれかに記載の積層セラミックコンデンサ。
（９）前記積層体は、前記第１面を含む第１カバー層、および、前記第２面を含む第２カバー層を含み、
　前記第１カバー層は、前記外部電極が接続される複数の第１ダミー電極を含み、
　前記第２カバー層は、前記外部電極が接続される複数の第２ダミー電極を含む、上記構成（１）～（８）のいずれかに記載の積層セラミックコンデンサ。
　１，１Ａ，１Ｂ　積層セラミックコンデンサ
　２　　　素体部品
　３　　　外部電極
　３１　　第１層
　３ａ　　第１外部電極
　３ｂ　　第２外部電極
　３ｃ　　第３外部電極
　３ｄ　　第４外部電極
　４　　　積層体
　４０　　容量形成部
　４１　　第１カバー層
　４１ａ　誘電体
　４１ｂ　第１ダミー電極
　４２　　第２カバー層
　４２ａ　誘電体
　４２ｂ　第２ダミー電極
　５　　　保護層
　６　　　内部電極
　６ａ　　第１内部電極
　６ｂ　　第２内部電極
　７　　　誘電体層
　８ａ　　主面
　８ａ　　第１面
　８ｂ　　第２面
　９ａ　　第１側面
　９ｂ　　第２側面
　９ｃ　　第３側面
　９ｄ　　第４側面
　１０ａ　第１稜辺部
　１０ｂ　第２稜辺部
　１０ｃ　第３稜辺部
　１０ｄ　第４稜辺部
　１１ａ　第１稜辺
　１１ｂ　第２稜辺
　１１ｃ　第３稜辺
　１１ｄ　第４稜辺
　１２ａ，１２ｂ，１２ｃ，１２ｄ　切欠き部
　１３　　セラミックグリーンシート（カバーシート）
　１４　　第１パターンシート
　１５　　第２パターンシート
　１６　　支持シート
　１７　　台座（第１台座）
　１８　　ダミーシート
　１９　　母積層体
　２０　　切断予定線
　２１　　積層体前駆体
　２２　　外部電極インク
　２３　　保護層用セラミックグリーンシート
　２４　　台座（第２台座）
　２５　　素体部品前駆体

Claims (9)

  1. 　交互に積層された複数の内部電極と複数の誘電体層とを含み、積層方向に対向する第１面と第２面とを有する略直方体状の積層体であって、
    　前記積層方向に沿う軸線まわりに第１側面、第２側面、第３側面、および第４側面を有し、さらに前記第１側面と前記第２側面との間に位置する第１稜辺部、前記第２側面と前記第３側面との間に位置する第２稜辺部、前記第３側面と前記第４側面との間に位置する第３稜辺部、および前記第４側面と前記第１側面との間に位置する第４稜辺部を有する積層体と、
    　前記第１側面、前記第２側面、前記第３側面、および前記第４側面の、前記第１稜辺部、前記第２稜辺部、前記第３稜辺部、および前記第４稜辺部のうちの予め定められた稜辺部を除いた領域を覆う保護層と、
    　複数の内部電極と前記予め定められた稜辺部で接続される外部電極と、を含む、積層セラミックコンデンサ。
  2. 　前記外部電極は、
    　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
    　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、を含む、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記外部電極は、
    　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部および前記第４稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
    　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部および前記第３稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、を含む、請求項１に記載の積層セラミックコンデンサ。
  4. 　前記外部電極は、
    　少なくとも前記第１側面から前記第１面および／または前記第２面にわたって位置し、前記第１稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第１外部電極と、
    　少なくとも前記第２側面から前記第１面および／または前記第２面にわたって位置し、前記第２稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第２外部電極と、
    　少なくとも前記第３側面から前記第１面および／または前記第２面にわたって位置し、前記第３稜辺部で前記複数の内部電極のうち第１の極性の内部電極に接続される第３外部電極と、
    　少なくとも前記第４側面から前記第１面および／または前記第２面にわたって位置し、前記第４稜辺部で前記複数の内部電極のうち第２の極性の内部電極に接続される第４外部電極と、を含む、請求項１に記載の積層セラミックコンデンサ。
  5. 　前記複数の内部電極のそれぞれは、前記積層方向に見て、前記予め定められた稜辺部の稜辺に頂点が位置する直角三角形、または直角三角形の斜辺が円弧状に膨らんだ形状の切欠き部を有する、請求項１～４のいずれか１項に記載の積層セラミックコンデンサ。
  6. 　前記積層方向に極性の異なる内部電極が露出する領域を第１領域とし、前記第１の極性の内部電極だけが露出する領域を第２領域としたとき、
    　前記保護層は、前記第１領域および前記第２領域に、前記予め定められた稜辺部の稜辺に達しない範囲で位置している、請求項１～５のいずれか１項に記載の積層セラミックコンデンサ。
  7. 　前記保護層は、前記誘電体層と同じ主成分を有する材料によって構成されている、請求項１～６のいずれか１項に記載の積層セラミックコンデンサ。
  8. 　前記保護層は、３０μｍ以下の厚みを有する、請求項１～７のいずれか１項に記載の積層セラミックコンデンサ。
  9. 　前記積層体は、前記第１面を含む第１カバー層、および、前記第２面を含む第２カバー層を含み、
    　前記第１カバー層は、前記外部電極が接続される複数の第１ダミー電極を含み、
    　前記第２カバー層は、前記外部電極が接続される複数の第２ダミー電極を含む、請求項１～８のいずれか１項に記載の積層セラミックコンデンサ。
PCT/JP2024/027492 2023-08-03 2024-08-01 積層セラミックコンデンサ WO2025028600A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023127418 2023-08-03
JP2023-127418 2023-08-03

Publications (1)

Publication Number Publication Date
WO2025028600A1 true WO2025028600A1 (ja) 2025-02-06

Family

ID=94395443

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/027492 WO2025028600A1 (ja) 2023-08-03 2024-08-01 積層セラミックコンデンサ

Country Status (1)

Country Link
WO (1) WO2025028600A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258481A (ja) * 2007-04-06 2008-10-23 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP2009200092A (ja) * 2008-02-19 2009-09-03 Taiyo Yuden Co Ltd 積層コンデンサ
JP2014229892A (ja) * 2013-05-21 2014-12-08 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板
JP2018198327A (ja) * 2018-08-21 2018-12-13 太陽誘電株式会社 積層コンデンサ及びその製造方法
JP2023013421A (ja) * 2021-07-16 2023-01-26 株式会社村田製作所 積層セラミック電子部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258481A (ja) * 2007-04-06 2008-10-23 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP2009200092A (ja) * 2008-02-19 2009-09-03 Taiyo Yuden Co Ltd 積層コンデンサ
JP2014229892A (ja) * 2013-05-21 2014-12-08 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板
JP2018198327A (ja) * 2018-08-21 2018-12-13 太陽誘電株式会社 積層コンデンサ及びその製造方法
JP2023013421A (ja) * 2021-07-16 2023-01-26 株式会社村田製作所 積層セラミック電子部品

Similar Documents

Publication Publication Date Title
US10770233B2 (en) Multilayer ceramic capacitor and board having the same
JP7136427B2 (ja) 積層セラミック電子部品及びその実装基板
KR101496814B1 (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
TWI270092B (en) Stack capacitor and the manufacturing method thereof
JP2017098524A (ja) 積層セラミック電子部品及びその製造方法
JP2021044533A (ja) 積層セラミックキャパシタ及びその製造方法
JP2010165910A (ja) セラミック電子部品
JP2020053577A (ja) 電子部品
CN115512965B (zh) 多层陶瓷电容器
JP2014187216A (ja) 積層セラミックコンデンサの製造方法
CN112185692A (zh) 电容器组件
KR101973442B1 (ko) 적층 세라믹 커패시터 및 그의 제조 방법
JP2012009679A (ja) セラミック電子部品及びその製造方法
CN110875136B (zh) 多层陶瓷电容器及制造多层陶瓷电容器的方法
JP5725678B2 (ja) 積層セラミック電子部品、その製造方法及びその実装基板
JP7248363B2 (ja) 積層セラミックキャパシタ及びその製造方法
JP3306814B2 (ja) 積層セラミック電子部品の製造方法
JP2012009556A (ja) セラミック電子部品及びその製造方法
KR20140125111A (ko) 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
CN114944282A (zh) 陶瓷电子部件、基板装置和制造陶瓷电子部件的方法
JP2000340448A (ja) 積層セラミックコンデンサ
WO2012014692A1 (ja) セラミック多層基板およびその製造方法
JP4175284B2 (ja) 積層セラミック電子部品の製造方法
WO2025028600A1 (ja) 積層セラミックコンデンサ
JP2020119992A (ja) 積層セラミックコンデンサ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24849245

Country of ref document: EP

Kind code of ref document: A1