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WO2025022643A1 - 半導体レーザおよびその製造方法 - Google Patents

半導体レーザおよびその製造方法 Download PDF

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WO2025022643A1
WO2025022643A1 PCT/JP2023/027570 JP2023027570W WO2025022643A1 WO 2025022643 A1 WO2025022643 A1 WO 2025022643A1 JP 2023027570 W JP2023027570 W JP 2023027570W WO 2025022643 A1 WO2025022643 A1 WO 2025022643A1
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WO
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layer
semiconductor layer
core
groove
type
Prior art date
Application number
PCT/JP2023/027570
Other languages
English (en)
French (fr)
Inventor
寛弥 本間
慎治 松尾
達郎 開
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers

Definitions

  • Non-Patent Document 1 is a thin film structure with a thickness of typically 350 nm or less so that the III-V compound semiconductor layer on the Si does not exceed the critical film thickness.
  • the effective refractive index of the III-V compound semiconductor layer is roughly consistent with the effective refractive index of the 220 nm thick Si waveguide that is commonly used in the field of silicon photonics, which has the advantage that optical coupling between the III-V compound semiconductor layer and the Si waveguide is easy.
  • Non-Patent Document 2 A technique called Aspect Ratio Trapping (ART) is known as a method for achieving this (Non-Patent Document 2). As shown in Figure 6, this technique uses Si layers 401, 401a, first selective growth masks 402, 402a, and second selective growth masks 403, 403a. Grooves 404, 404a are formed by the first selective growth masks 402, 402a and the second selective growth masks 403, 403a.
  • the groove depth h of the grooves 404, 404a is made larger than the groove width w of the grooves 404, 404a, and the III-V compound semiconductor layers 405, 405a are epitaxially grown from the Si layers 401, 401a. During this growth, the growth of defects 406 that occur at the interface between the Si layers 401, 401a and the III-V compound semiconductor layers 405, 405a is stopped (terminated) at the side walls of the grooves 404, 404a, and high-quality III-V compound semiconductor crystals are grown above the defect regions.
  • a waveguide-type photodiode disclosed in Non-Patent Document 3 is an example of a thin-film optical device that has been produced using this technology.
  • Non-Patent Document 3 uses a Si layer as a seed crystal and epitaxial growth technology in the horizontal direction of the substrate to form the III-V compound semiconductor layer. Therefore, with this technology, the III-V compound semiconductor layer and active layer exist on the same plane as the Si waveguide formed using the same Si layer. This creates the problem that it is difficult to integrate the Si waveguide and the III-V compound semiconductor layer at different positions in the thickness direction, as shown in Non-Patent Document 1.
  • the present invention was made to solve the above problems, and aims to make it easier to manufacture semiconductor lasers that integrate a Si waveguide and a III-V compound semiconductor layer at different positions in the thickness direction.
  • the semiconductor laser according to the present invention comprises an optical waveguide made of a Si core formed on a substrate and a cladding layer in which the Si core is embedded; a groove formed in the cladding layer above the Si core, extending along the Si core and reaching the Si core; a lower semiconductor layer made of compound semiconductors that is epitaxially grown from the top surface of the Si core at the bottom of the groove to fill the groove and is formed on the cladding layer, and extends along the Si core; an active layer made of compound semiconductors formed on the lower semiconductor layer, extending along the Si core in a state capable of optically coupling with the Si core; an upper semiconductor layer made of compound semiconductors and formed on the active layer; a p-type semiconductor layer and an n-type semiconductor layer made of compound semiconductors formed on the cladding layer and in contact with the active layer; an n-type electrode connected to the n-type semiconductor layer; a p-type electrode connected to the p-type semiconductor layer; and a resonator structure that confines light in the
  • a lower semiconductor layer is formed on the cladding layer by epitaxial growth from the top surface of the Si core at the bottom surface of the groove formed in the cladding layer above the Si core, and an active layer is then formed on top of this.
  • FIG. 2H is a cross-sectional view showing a state of a semiconductor laser in the middle of a process for explaining a method for manufacturing a semiconductor laser according to an embodiment of the present invention.
  • FIG. 3 is a characteristic diagram showing the dependence of the optical confinement factor of the active layer 106, Si core 103, and groove 104 on the width of the groove 104 from 0 to 100 nm when the width of the Si core 103 is 440 nm.
  • FIG. 4 is a characteristic diagram showing the dependence of the optical confinement factor of the active layer 106, Si core 103, and groove 104 on the width of the groove 104 from 0 to 100 nm when the width of the Si core 103 is 700 nm.
  • FIG. 3 is a characteristic diagram showing the dependence of the optical confinement factor of the active layer 106, Si core 103, and groove 104 on the width of the groove 104 from 0 to 100 nm when the width of the Si core 103 is 700 nm.
  • FIG. 5 is a characteristic diagram showing the dependence of the optical confinement factor of each layer when the width of the Si core 103 is changed from 250 nm to 800 nm while the width of the groove 104 is fixed at 100 nm.
  • FIG. 6 is an explanatory diagram for explaining aspect ratio trapping.
  • the semiconductor laser also includes a groove 104 formed in the cladding layer 102.
  • the groove 104 is disposed on the Si core 103 and is formed to extend along the Si core 103.
  • the groove 104 is also formed to reach the Si core 103 in the thickness direction.
  • the bottom surface of the groove 104 becomes the upper surface of the Si core 103.
  • the groove 104 is formed so that the depth of the groove 104 is greater than the width of the groove 104.
  • the lower semiconductor layer 105 is formed on the cladding layer 102 by epitaxial growth from the top surface of the Si core 103 at the bottom of the groove 104, filling the groove 104.
  • the lower semiconductor layer 105 is formed by epitaxial growth without defects above the cladding layer 102, by stopping the growth of defects generated from the top surface of the Si core 103 at the bottom of the groove 104 at the side of the groove 104 using aspect ratio trapping (ART) using the groove 104.
  • the lower semiconductor layer 105 is also formed extending along the Si core 103.
  • the lower semiconductor layer 105 can be composed of, for example, undoped InP.
  • the lower semiconductor layer 105 can be formed directly above the Si core 103.
  • the active layer 106 is formed on the lower semiconductor layer 105 in a state capable of optically coupling with the Si core 103.
  • the active layer 106 is formed to extend along the Si core 103 together with the lower semiconductor layer 105.
  • the active layer 106 can have a multiple quantum well structure in which well layers and barrier layers made of InGaAsP are alternately stacked.
  • the active layer 106 can have a multiple quantum well structure in which well layers made of InGaAs and barrier layers made of InP are alternately stacked.
  • the upper semiconductor layer 107 is formed on the active layer 106.
  • the upper semiconductor layer 107 is formed to extend along the Si core 103 together with the active layer 106.
  • the upper semiconductor layer 107 can be made of, for example, undoped InP (i-InP).
  • the lower semiconductor layer 105 and the upper semiconductor layer 107 can be clad to confine light to the active layer 106.
  • a diffraction grating 112 is formed as a resonator structure that confines light to the active layer 106.
  • the diffraction grating 112 is composed of, for example, a grating pattern formed on the top surface of the upper semiconductor layer 107.
  • This semiconductor laser also includes a p-type semiconductor layer 108 and an n-type semiconductor layer 109 formed on the cladding layer 102 and in contact with the active layer 106.
  • the p-type semiconductor layer 108 and the n-type semiconductor layer 109 are formed to sandwich the lower semiconductor layer 105, the active layer 106, and the upper semiconductor layer 107 in a plan view. With this configuration, a current is injected into the active layer 106 in a direction parallel to the plane of the substrate 101.
  • the p-type semiconductor layer 108 can be made of p-type InP doped with Zn at about 1 ⁇ 10 18 cm ⁇ 3 , for example.
  • the n-type semiconductor layer 109 can be made of n-type InP doped with Si at about 1 ⁇ 10 18 cm ⁇ 3 , for example.
  • the semiconductor laser also includes a p-type electrode 110 electrically connected to the p-type semiconductor layer 108, and an n-type electrode 111 electrically connected to the n-type semiconductor layer 109.
  • the semiconductor laser also includes a first contact layer 114 formed on the p-type semiconductor layer 108, and a second contact layer 115 formed on the n-type semiconductor layer 109.
  • the p-type electrode 110 is formed on the first contact layer 114 in ohmic contact, and the n-type electrode 111 is formed on the second contact layer 115 in ohmic contact.
  • the first contact layer 114 may be made of p-type InP doped with Zn at about 1 ⁇ 10 19 cm -3 .
  • the second contact layer 115 may be made of n-type InP doped with Si at about 1 ⁇ 10 19 cm -3 .
  • an insulating layer 113 is formed on and in contact with the upper semiconductor layer 107, the p-type semiconductor layer 108, and the n-type semiconductor layer 109 between the first contact layer 114 and the second contact layer 115.
  • the lower semiconductor layer 105 is formed by epitaxially growing from the top surface of the Si core 103 at the bottom of the groove 104 using the Si core 103 as a seed crystal to fill the groove 104.
  • This allows defects (dislocations) that occur at the interface between the lower semiconductor layer 105 and the Si core 103 to be terminated on the inner wall of the groove 104, and the lower semiconductor layer 105 above the cladding layer 102 can be made into a good quality crystal.
  • the width w of the groove 104 is set to 100 (nm) and the height h of the groove 104 is set to 150 (nm)
  • a good quality III-V compound semiconductor can be grown on the cladding layer 102.
  • This means that a good quality active layer 106 can be formed at a distance that allows optical coupling with the Si core 103.
  • the groove 104 can have a groove width of 0.1 ⁇ m or less. By making the groove width of the groove 104 0.1 ⁇ m or less, it is possible to suppress leakage of light from the Si core 103 to the lower semiconductor layer 105 side.
  • an optical waveguide is formed on a substrate 101, which is made up of a Si core 103 and a cladding layer 102 in which the Si core 103 is embedded (first step).
  • a groove 104 is formed in the cladding layer 102 on the Si core 103, extending along the Si core 103 and reaching the Si core 103 (second step).
  • the groove 104 can be formed by selectively etching away the cladding layer 102 using a dry etching process that uses a mask pattern formed by known lithography technology.
  • the groove 104 is formed so that the depth of the groove 104 is greater than the width of the groove 104.
  • the groove 104 is formed so that the width of the groove 104 is 0.1 ⁇ m or less.
  • a lower semiconductor layer 105 is formed on the cladding layer 102, filling the grooves 104 and extending along the Si core 103 (third step).
  • the lower semiconductor layer 105 is formed by epitaxial growth from the top surface of the Si core 103 at the bottom of the grooves 104.
  • the lower semiconductor layer 105 is formed by epitaxially growing undoped InP using the well-known metalorganic vapor phase epitaxy method.
  • the lower semiconductor layer 105 is formed by epitaxial growth without defects above the cladding layer 102, by stopping the growth of defects that arise from the top surface of the Si core 103 at the bottom of the groove 104 at the side of the groove 104 during the growth of the III-V compound semiconductor (e.g., InP) using aspect ratio trapping with the groove 104.
  • the III-V compound semiconductor e.g., InP
  • the growth in the direction parallel to the plane of the substrate 101 is appropriately controlled, and the width of the lower semiconductor layer 105 in the width direction of the groove 104 is formed to a set value.
  • an active layer 106 made of a III-V compound semiconductor is formed on the lower semiconductor layer 105, extending along the Si core 103 in a state capable of optically coupling with the Si core 103 (fourth step).
  • the III-V compound semiconductor that will become the active layer 106 is epitaxially grown from the upper surface of the lower semiconductor layer 105 to form the active layer 106.
  • the sides of the lower semiconductor layer 105 are the upper surfaces of the cladding layer 102 made of a dielectric material such as silicon oxide, and by appropriately setting the growth conditions for the III-V compound semiconductor, the active layer 106 can be selectively grown only on the lower semiconductor layer 105.
  • an upper semiconductor layer 107 made of a III-V compound semiconductor is formed on the active layer 106 (step 5).
  • the lower semiconductor layer 105 and the upper semiconductor layer 107 are formed by epitaxially growing undoped InP using the well-known metalorganic vapor phase epitaxy method.
  • the side of the lower semiconductor layer 105 is the upper surface of the cladding layer 102 made of a dielectric material such as silicon oxide, and by appropriately setting the growth conditions for the III-V compound semiconductor, the upper semiconductor layer 107 can be selectively grown only on the active layer 106.
  • a p-type semiconductor layer 108 and an n-type semiconductor layer 109 made of compound semiconductors are formed on the cladding layer 102 in contact with the active layer 106 (step 6).
  • the p-type semiconductor layer 108 and the n-type semiconductor layer 109 are formed sandwiching the lower semiconductor layer 105, the active layer 106, and the upper semiconductor layer 107 in a plan view.
  • a III-V compound semiconductor e.g., undoped InP
  • a III-V compound semiconductor is grown (regrown) from the side of the lower semiconductor layer 105 (upper semiconductor layer 107) in a direction parallel to the plane of the substrate 101 (References 1 and 2).
  • Both sides of the stacked structure of the lower semiconductor layer 105, active layer 106, and upper semiconductor layer 107 are filled with the grown compound semiconductor layer.
  • the compound semiconductor layer on one side of the stacked structure of the lower semiconductor layer 105, active layer 106, and upper semiconductor layer 107 is doped with a p-type impurity to form a p-type semiconductor layer 108.
  • the compound semiconductor layer on the other side of the stacked structure of the lower semiconductor layer 105, active layer 106, and upper semiconductor layer 107 is doped with an n-type impurity to form an n-type semiconductor layer 109.
  • a diffraction grating 112 is formed above the active layer 106 as a resonator structure (step 8).
  • a configuration can be adopted in which the first contact layer 114 is formed on the p-type semiconductor layer 108, and the second contact layer 115 is formed on the n-type semiconductor layer 109 (step 9).
  • a grown compound semiconductor layer e.g., undoped InP
  • a compound semiconductor layer e.g., undoped InGaAs
  • a compound semiconductor layer e.g., undoped InGaAs
  • the compound semiconductor layer on one side of the stacked structure of the lower semiconductor layer 105, the active layer 106, and the upper semiconductor layer 107 is doped with p-type impurities to form the p-type semiconductor layer 108 and the first contact layer 114.
  • the compound semiconductor layer on the other side of the stacked structure of the lower semiconductor layer 105, the active layer 106, and the upper semiconductor layer 107 is doped with an n-type impurity to form an n-type semiconductor layer 109 and a second contact layer 115.
  • a p-type electrode 110 electrically connected to the p-type semiconductor layer 108 is formed on the first contact layer 114, and an n-type electrode 111 electrically connected to the n-type semiconductor layer 109 is formed on the second contact layer 115 (seventh step). Furthermore, an insulating layer 113 is formed on the upper semiconductor layer 107, the p-type semiconductor layer 108, and the n-type semiconductor layer 109 between the first contact layer 114 and the second contact layer 115.
  • the core structure of the active layer 106 can be formed without patterning using photolithography and etching techniques, simplifying the manufacturing process.
  • the III-V compound semiconductor filling the grooves 104 is in contact with the upper surface of part of the Si core 103, so it is expected that the light confinement in the active layer 106 and the Si core 103 will be affected.
  • the results of an investigation into this effect are shown below.
  • Figure 3 shows the dependence of the optical confinement coefficient of the active layer 106, Si core 103, and groove 104 on the width of the groove 104 from 0 to 100 nm when the width of the Si core 103 is 440 nm.
  • Figure 4 shows the dependence of the optical confinement coefficient of the active layer 106, Si core 103, and groove 104 on the width of the groove 104 from 0 to 100 nm when the width of the Si core 103 is 700 nm.
  • (a) shows the dependence of the optical confinement coefficient of the active layer 106
  • (b) shows the dependence of the optical confinement coefficient of the Si core 103
  • (c) shows the dependence of the optical confinement coefficient of the groove 104.
  • the active layer 106 has a multiple quantum well structure with a thickness of 100 nm, a width of 500 nm, and a refractive index of 3.5.
  • the lower semiconductor layer 105 and the upper semiconductor layer 107 are made of InP with a refractive index of 3.16, and the Si core 103 was calculated to have a refractive index of 3.478.
  • the calculation results when the groove 104 width is 0 nm correspond to the optical confinement coefficient of each layer in the conventional structure in which the groove 104 does not exist.

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Abstract

この半導体レーザは、クラッド層（１０２）に形成された溝（１０４）を備える。溝（１０４）は、Ｓｉコア（１０３）の上に配置され、Ｓｉコア（１０３）に沿って延在して形成されている。また、溝（１０４）は、厚さ方向にＳｉコア（１０３）に到達して形成されている。下部半導体層（１０５）は、溝（１０４）の底面のＳｉコア（１０３）の上面からエピタキシャル成長することで溝（１０４）を埋めてクラッド層（１０２）の上に形成されている。

Description

半導体レーザおよびその製造方法
　本発明は、半導体レーザおよびその製造方法に関する。
　光トランシーバの小型集積化・低消費電力化・低コスト化を実現するための技術として、低コストで大口径化可能なＳｉ基板上に、Ｓｉ導波路などのパッシブ素子とレーザや受光器、変調器などのアクティブ素子を集積する技術が注目されている。これまで、成熟したＳｉ微細加工技術により、既に小型・低損失Ｓｉ光導波路素子や受光器、変調器などの大口径Ｓｉ基板上モノリシック集積は実現されている。Ｓｉ基板上レーザ集積に関しては、従来シリコンプラットフォームで用いられてきたＳｉやＧｅなどの間接遷移半導体を用いてレーザを作製することは困難であり、異種材料であるＩＩＩ－Ｖ族化合物半導体などの直接遷移半導体を集積しなければいけないという問題があったが、非特許文献１に示されているような薄膜構造レーザ集積が実現されている。
　非特許文献１に提案されている構造は、Ｓｉ上のＩＩＩ－Ｖ族化合物半導体層が臨界膜厚を超えないように、典型的には厚さ３５０ｎｍ以下の薄膜構造となっており、この場合のＩＩＩ－Ｖ族化合物半導体層の実効屈折率は、シリコンフォトニクスの分野で一般的に用いられている厚さ２２０ｎｍのＳｉ導波路の実効屈折率と概ね整合しているため、ＩＩＩ－Ｖ族化合物半導体層とＳｉ導波路の光結合が容易であるという利点がある。
　しかし、上述した構成のレーザ集積は、直接接合技術やトランスファープリンティング技術といった、いわゆるヘテロジニアス集積技術を用いて実現されている。ところが、直接接合などのヘテロジニアス集積技術を用いたレーザ加工工程では、モノリシック集積技術を用いた場合とは異なり、高価でサイズが小さなＩＩＩ－Ｖ族化合物半導体基板を用いなければならない。これらが材料コスト、スループットのボトルネックとなっている。このため、非特許文献１に提案されている構造の高性能薄膜半導体レーザをモノリシックに集積することが望まれている。
　一方で、ＳｉとＩＩＩ－Ｖ族化合物半導体はそれらの格子定数や熱膨張係数が異なるため、Ｓｉ上に良質なＩＩＩ－Ｖ族化合物半導体をモノリシック集積することは難しい。これを解決するため最も一般的な手段として、Ｓｉ上に数μｍ程度の厚いバッファ層を挿入する方法があるが、このバッファ層の存在によって活性層とＳｉ導波路の光学的な結合が困難になるという致命的な欠点が生じてしまう。このため、薄いバッファ層上もしくはバッファ層なしに良質なＩＩＩ－Ｖ族化合物半導体を集積することが要求される。
　これを実現する方法として、アスペクト比トラッピング（Aspect Ratio Trapping：ＡＲＴ）という技術が知られている（非特許文献２）。この技術は、図６に示すように、Ｓｉ層４０１，４０１ａと、第１選択成長マスク４０２，４０２ａおよび第２選択成長マスク４０３，４０３ａを用いる。第１選択成長マスク４０２，４０２ａと第２選択成長マスク４０３，４０３ａとにより溝４０４，４０４ａを形成する。
　溝４０４，４０４ａの溝幅ｗに対し、溝４０４，４０４ａの溝深さｈを大きくし、Ｓｉ層４０１，４０１ａよりＩＩＩ－Ｖ族化合物半導体層４０５，４０５ａをエピタキシャル成長する。この成長の際に、Ｓｉ層４０１，４０１ａとＩＩＩ－Ｖ族化合物半導体層４０５，４０５ａとの界面で生じた欠陥４０６の成長を、溝４０４，４０４ａの側壁で停止（終端）させて、欠陥領域より上部に、良質なＩＩＩ－Ｖ族化合物半導体の結晶を成長する。この技術を用いた薄膜光デバイスの作製実績として、非特許文献３に開示された導波路型のフォトダイオードがある。
T. Aihara et al., "Membrane III-V/Si DFB Laser Using Uniform Grating and Width-Modulated Si Waveguide", Journal of Lightwave Technology, vol. 38, no. 11, pp. 2961-2967, 2020. J. Z. Li et al., "Defect reduction of GaAs epitaxy on Si (001) using selective aspect ratio trapping", Applied Physics Letters, vol. 91, no. 2, 021114, 2007. P. Wen et al., "Waveguide coupled III-V photodiodes monolithically integrated on Si", Nature Communications , vol. 13, no. 909, 2022.
　しかしながら、非特許文献３に示された光デバイスは、Ｓｉ層を種結晶として基板水平方向に対するエピタキシャル成長技術を用いてＩＩＩ－Ｖ族化合物半導体層を形成している。従って、この技術では、ＩＩＩ－Ｖ族化合物半導体層や活性層が、同じＳｉ層を用いて形成されるＳｉ導波路と同一平面上に存在することになる。このため、非特許文献１に示されたような、厚さ方向に異なる位置にＳｉ導波路とＩＩＩ－Ｖ族化合物半導体層とを集積することが難しいという問題がある。
　本発明は、以上のような問題点を解消するためになされたものであり、厚さ方向に異なる位置にＳｉ導波路とＩＩＩ－Ｖ族化合物半導体層とを集積した半導体レーザがより容易に製造できるようにすることを目的とする。
　本発明に係る半導体レーザは、基板の上に形成されたＳｉコアおよびＳｉコアを埋め込むクラッド層からなる光導波路と、Ｓｉコアの上のクラッド層にＳｉコアに沿って延在して形成されてＳｉコアに到達する溝と、溝の底面のＳｉコアの上面からエピタキシャル成長することで溝を埋めてクラッド層の上に形成され、Ｓｉコアに沿って延在する化合物半導体からなる下部半導体層と、Ｓｉコアと光結合可能な状態でＳｉコアに沿って延在して、下部半導体層の上に形成された化合物半導体からなる活性層と、化合物半導体から構成され、活性層の上に形成された上部半導体層と、化合物半導体から構成され、クラッド層の上に形成されて活性層に接して形成されたｐ型半導体層およびｎ型半導体層と、ｎ型半導体層に接続するｎ型電極と、ｐ型半導体層に接続するｐ型電極と、活性層に光閉じ込めを行う共振器構造とを備え、ｐ型半導体層およびｎ型半導体層は、平面視で下部半導体層、活性層、および上部半導体層を挾んで形成され、溝は、溝の幅より溝の深さの方が大きい値とされている。
　また、本発明に係る半導体レーザの製造方法は、基板の上にＳｉコアおよびＳｉコアを埋め込むクラッド層からなる光導波路を形成する第１工程と、Ｓｉコアの上のクラッド層にＳｉコアに沿って延在してＳｉコアに到達する溝を形成する第２工程と、溝の底面のＳｉコアの上面からエピタキシャル成長することで、溝を埋めてＳｉコアに沿って延在する化合物半導体からなる下部半導体層をクラッド層の上に形成する第３工程と、化合物半導体からなる活性層を、Ｓｉコアと光結合可能な状態でＳｉコアに沿って延在して下部半導体層の上に形成する第４工程と、活性層の上に化合物半導体から構成された上部半導体層を形成する第５工程と、化合物半導体からなるｐ型半導体層およびｎ型半導体層を活性層に接してクラッド層の上に形成する第６工程と、ｎ型半導体層に接続するｎ型電極およびｐ型半導体層に接続するｐ型電極を形成する第７工程と、活性層に光閉じ込めを行う共振器構造を形成する第８工程とを備え、ｐ型半導体層およびｎ型半導体層は、平面視で下部半導体層、活性層、および上部半導体層を挾んで形成し、溝は、溝の幅より溝の深さの方が大きい値に形成し、下部半導体層は、溝を用いたアスペクト比トラッピングにより溝の底面のＳｉコアの上面から発生した欠陥の成長を溝の側面で停止させることでクラッド層より上部に欠陥がない状態でエピタキシャル成長することで形成する。
　以上説明したように、本発明によれば、Ｓｉコアの上のクラッド層に形成した溝の底面のＳｉコアの上面からエピタキシャル成長することで、クラッド層の上に下部半導体層を形成し、この上に活性層を形成したので、厚さ方向に異なる位置にＳｉ導波路とＩＩＩ－Ｖ族化合物半導体層とを集積した半導体レーザがより容易に製造できる。
図１は、本発明の実施の形態に係る半導体レーザの構成を示す断面図である。 図２Ａは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｂは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｃは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｄは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｅは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｆは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｇは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図２Ｈは、本発明の実施の形態に係る半導体レーザの製造方法を説明するための途中工程の半導体レーザの状態を示す断面図である。 図３は、Ｓｉコア１０３の幅を４４０ｎｍとしたときの、溝１０４の幅０～１００ｎｍに対する活性層１０６およびＳｉコア１０３、溝１０４の部分の光閉じ込め係数の依存性を示す特性図である。 図４は、Ｓｉコア１０３の幅を７００ｎｍとしたときの溝１０４の幅０～１００ｎｍに対する活性層１０６およびＳｉコア１０３、溝１０４の部分の光閉じ込め係数の依存性を示す特性図である。 図５は、溝１０４の幅を１００ｎｍで固定して、Ｓｉコア１０３の幅を２５０ｎｍ～８００ｎｍまで変化させたときの、各層の光閉じ込め係数の依存性を示す特性図である。 図６は、アスペクト比トラッピングについて説明する説明図である。
　以下、本発明の実施の形態に係る半導体レーザについて図１を参照して説明する。この半導体レーザは、まず、基板１０１の上に形成されたクラッド層１０２と、クラッド層１０２に埋め込まれたＳｉコア１０３とを備える。クラッド層１０２は、例えば、ＳｉＯ2などの酸化シリコン（ＳｉＯx）から構成することができる。Ｓｉコア１０３は、図１の紙面の手前から奥に向かって延在しており、Ｓｉコア１０３とクラッド層１０２とにより光導波路が構成されている。
　また、この半導体レーザは、クラッド層１０２に形成された溝１０４を備える。溝１０４は、Ｓｉコア１０３の上に配置され、Ｓｉコア１０３に沿って延在して形成されている。また、溝１０４は、厚さ方向にＳｉコア１０３に到達して形成されている。溝１０４の底面は、Ｓｉコア１０３の上面となる。溝１０４は、溝１０４の幅より溝１０４の深さの方が大きい値に形成されている。
　また、この半導体レーザは、クラッド層１０２の上に、ＩＩＩ－Ｖ族化合物半導体からなる下部半導体層１０５，活性層１０６、および上部半導体層１０７を備える。
　下部半導体層１０５は、溝１０４の底面のＳｉコア１０３の上面からエピタキシャル成長することで溝１０４を埋めてクラッド層１０２の上に形成されている。下部半導体層１０５は、溝１０４を用いたアスペクト比トラッピング（ＡＲＴ）により溝１０４の底面のＳｉコア１０３の上面から発生した欠陥の成長を溝１０４の側面で停止させることでクラッド層１０２より上部に欠陥がない状態でエピタキシャル成長することで形成されたものである。また、下部半導体層１０５は、Ｓｉコア１０３に沿って延在して形成されている。下部半導体層１０５は、例えば、アンドープのＩｎＰから構成することができる。下部半導体層１０５は、Ｓｉコア１０３の直上に形成することができる。
　活性層１０６は、Ｓｉコア１０３と光結合可能な状態で下部半導体層１０５の上に形成されている。また、活性層１０６は、下部半導体層１０５とともに、Ｓｉコア１０３に沿って延在して形成されている。活性層１０６は、例えば、ＩｎＧａＡｓＰからなる井戸層とバリア層が交互に積層された多重量子井戸構造とすることができる。また、ＩｎＧａＡｓからなる井戸層と、ＩｎＰからなるバリア層が交互に積層された多重量子井戸構造とすることができる。
　上部半導体層１０７は、活性層１０６の上に形成されている。上部半導体層１０７は、活性層１０６とともにＳｉコア１０３に沿って延在して形成されている。上部半導体層１０７は、例えば、アンドープのＩｎＰ（ｉ－ＩｎＰ）から構成することができる。下部半導体層１０５および上部半導体層１０７は、活性層１０６に光を閉じ込めるためのクラッドすることができる。
　Ｓｉコア１０３と活性層１０６とは、実効屈折率を概ね整合させることができ、Ｓｉコア１０３と活性層１０６とを高効率に光結合することができる。また、下部半導体層１０５および上部半導体層１０７と活性層１０６とでダブルヘテロ構造とすることで、より効率的にキャリアを活性層１０６に注入することができるようになる。
　また、活性層１０６の上方には、活性層１０６に光閉じ込めを行う共振器構造としての回折格子１１２が形成されている。回折格子１１２は、例えば、上部半導体層１０７の上面に形成された格子パターンから構成されている。
　また、この半導体レーザは、クラッド層１０２の上に形成されて活性層１０６に接して形成されたｐ型半導体層１０８およびｎ型半導体層１０９を備える。ｐ型半導体層１０８およびｎ型半導体層１０９は、平面視で下部半導体層１０５、活性層１０６、および上部半導体層１０７を挾んで形成されている。この構成により、活性層１０６には、基板１０１の平面に平行な方向で電流が注入される。ｐ型半導体層１０８は、例えば、Ｚｎが１×１０18ｃｍ-3程度ドープされたｐ型のＩｎＰから構成することができる。ｎ型半導体層１０９は、例えば、Ｓｉが１×１０18ｃｍ-3程度ドープされたｎ型のＩｎＰから構成することができる。
　また、この半導体レーザは、ｐ型半導体層１０８に電気的に接続するｐ型電極１１０と、ｎ型半導体層１０９に電気的に接続するｎ型電極１１１とを備える。また、この例では、ｐ型半導体層１０８の上に形成された第１コンタクト層１１４と、ｎ型半導体層１０９の上に形成された第２コンタクト層１１５とを備える。
　ｐ型電極１１０は、第１コンタクト層１１４の上にオーミック接続して形成され、ｎ型電極１１１は、第２コンタクト層１１５の上にオーミック接続して形成されている。第１コンタクト層１１４は、Ｚｎが１×１０19ｃｍ-3程度ドープされたｐ型のＩｎＰから構成することができる。第２コンタクト層１１５は、Ｓｉが１×１０19ｃｍ-3程度ドープされたｎ型のＩｎＰから構成することができる。
　また、第１コンタクト層１１４と第２コンタクト層１１５との間の上部半導体層１０７、ｐ型半導体層１０８、ｎ型半導体層１０９の上には、絶縁層１１３が接して形成されている。
　上述したように、下部半導体層１０５を、溝１０４の底面のＳｉコア１０３の上面から、Ｓｉコア１０３を種結晶としてエピタキシャル成長することで溝１０４を埋めて形成する。これにより、下部半導体層１０５のＳｉコア１０３との界面で発生する欠陥（転位）を、溝１０４の内壁で終端させることができ、クラッド層１０２より上の下部半導体層１０５を良質な結晶とすることができる。例えば、溝１０４の幅ｗ＝１００（ｎｍ）、溝１０４の高さｈ＝１５０（ｎｍ）とすれば、十分にＡＲＴ効果が期待でき、クラッド層１０２の上に良質なＩＩＩ－Ｖ族化合物半導体を成長させることが可能となる。これは、Ｓｉコア１０３と光学的に結合できる距離に良質な活性層１０６を形成できることを意味する。
　なお、溝１０４は、溝幅を０．１μｍ以下とすることができる。溝１０４の溝幅を０．１μｍ以下とすることで、Ｓｉコア１０３から下部半導体層１０５の側への光の漏れを抑えることができる。
　次に、本発明の実施の形態に係る半導体レーザの製造方法について、図２Ａ～図２Ｈを参照して説明する。
　まず、図２Ａに示すように、基板１０１の上にＳｉコア１０３およびＳｉコア１０３を埋め込むクラッド層１０２からなる光導波路を形成する（第１工程）。次に、図２Ｂに示すように、Ｓｉコア１０３の上のクラッド層１０２にＳｉコア１０３に沿って延在してＳｉコア１０３に到達する溝１０４を形成する（第２工程）。例えば、公知のリソグラフィ技術により形成したマスクパターンを用いたドライエッチング処理により、クラッド層１０２を選択的にエッチング除去することで、溝１０４が形成できる。溝１０４は、溝１０４の幅より溝１０４の深さの方が大きい値に形成する。例えば、溝１０４は、溝幅を０．１μｍ以下に形成する。
　次に、図２Ｃに示すように、溝１０４を埋めてＳｉコア１０３に沿って延在する下部半導体層１０５をクラッド層１０２の上に形成する（第３工程）。下部半導体層１０５は、溝１０４の底面のＳｉコア１０３の上面からエピタキシャル成長することで形成する。例えば、よく知られた有機金属気相成長法などにより、アンドープのＩｎＰをエピタキシャル成長することで、下部半導体層１０５を形成する。
　下部半導体層１０５は、溝１０４を用いたアスペクト比トラッピングにより、ＩＩＩ－Ｖ族化合物半導体（例えばＩｎＰ）が成長している過程で、溝１０４の底面のＳｉコア１０３の上面から発生した欠陥の成長を溝１０４の側面で停止させることでクラッド層１０２より上部に欠陥がない状態でエピタキシャル成長することで形成する。このエピタキシャル成長において、基板１０１の平面に平行な方向の成長を適宜に制御し、溝１０４の幅方向の下部半導体層１０５の幅を設定した値となるように形成する。
　次に、図２Ｄに示すように、ＩＩＩ－Ｖ族化合物半導体からなる活性層１０６を、Ｓｉコア１０３と光結合可能な状態でＳｉコア１０３に沿って延在して下部半導体層１０５の上に形成する（第４工程）。活性層１０６とするＩＩＩ－Ｖ族化合物半導体を、下部半導体層１０５の上面からエピタキシャル成長することで活性層１０６を形成する。下部半導体層１０５の側方は、酸化シリコンなどの誘電体から構成されたクラッド層１０２の上面であり、ＩＩＩ－Ｖ族化合物半導体の成長条件を適宜に設定することで、下部半導体層１０５の上のみに、選択的に活性層１０６を成長させることができる。
　次に、図２Ｅに示すように、活性層１０６の上にＩＩＩ－Ｖ族化合物半導体から構成された上部半導体層１０７を形成する（第５工程）。例えば、よく知られた有機金属気相成長法などにより、アンドープのＩｎＰをエピタキシャル成長することで、下部半導体層１０５，上部半導体層１０７を形成する。下部半導体層１０５の側方は、酸化シリコンなどの誘電体から構成されたクラッド層１０２の上面であり、ＩＩＩ－Ｖ族化合物半導体の成長条件を適宜に設定することで、活性層１０６の上のみに、選択的に上部半導体層１０７を成長させることができる。
　次に、図２Ｆに示すように、化合物半導体からなるｐ型半導体層１０８およびｎ型半導体層１０９を活性層１０６に接してクラッド層１０２の上に形成する（第６工程）。ｐ型半導体層１０８およびｎ型半導体層１０９は、平面視で下部半導体層１０５、活性層１０６、および上部半導体層１０７を挾んで形成する。
　例えば、下部半導体層１０５（上部半導体層１０７）の側面より、基板１０１の平面に平行な方向にＩＩＩ－Ｖ族化合物半導体（例えばアンドープのＩｎＰ）を成長（再成長）させる（参考文献１，参考文献２）。下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の両脇を、成長させた化合物半導体層で埋める。次いで、下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の一方の側の化合物半導体層にｐ型不純物をドーピングすることで、ｐ型半導体層１０８を形成する。また、下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の他方の側の化合物半導体層にｎ型不純物をドーピングすることで、ｎ型半導体層１０９を形成する。
　次に、図２Ｇに示すように、共振器構造として活性層１０６の上方に回折格子１１２を形成する（第８工程）。
　また、ｐ型半導体層１０８の上に第１コンタクト層１１４を形成し、ｎ型半導体層１０９の上に第２コンタクト層１１５を形成する構成とすることができる（第９工程）。この場合、下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の両脇を、成長させた化合物半導体層（例えばアンドープのＩｎＰ）で埋めた後、第１コンタクト層１１４となる化合物半導体層（例えばアンドープのＩｎＧａＡｓ）、第２コンタクト層１１５となる化合物半導体層（例えばアンドープのＩｎＧａＡｓ）を形成する。次いで、下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の一方の側の化合物半導体層にｐ型不純物をドーピングすることで、ｐ型半導体層１０８および第１コンタクト層１１４を形成する。また、下部半導体層１０５、活性層１０６、上部半導体層１０７の積層構造の他方の側の化合物半導体層にｎ型不純物をドーピングすることで、ｎ型半導体層１０９および第２コンタクト層１１５を形成する。
　また、図２Ｈに示すように、ｐ型半導体層１０８に電気的に接続するｐ型電極１１０を第１コンタクト層１１４の上に形成し、ｎ型半導体層１０９に電気的に接続するｎ型電極１１１を第２コンタクト層１１５の上に形成する（第７工程）。また、第１コンタクト層１１４と第２コンタクト層１１５との間の上部半導体層１０７、ｐ型半導体層１０８、ｎ型半導体層１０９の上に、絶縁層１１３を形成する。
　上述したように、実施の形態によれば、ＩＩＩ－Ｖ族化合物半導体による成長基板を用いて形成したＩＩＩ－Ｖ族化合物半導体の層を、Ｓｉコアによる光導波路が形成されているＳｉ基板に貼り合わせるなどの工程を必要としない。また、活性層１０６のコア構造をフォトリソグラフィ技術とエッチング技術とによるパターニングをすること無く形成でき、製造工程を簡略化することができる。
　ところで、実施の形態に係る半導体レーザは、一部のＳｉコア１０３の上面に溝１０４を充填しているＩＩＩ－Ｖ族化合物半導体が接しているため、活性層１０６やＳｉコア１０３に対する光閉じ込めが影響を受けることが予想される。この影響についての検討結果を以下に示す。
　図３に、Ｓｉコア１０３の幅を４４０ｎｍとしたときの、溝１０４の幅０～１００ｎｍに対する活性層１０６およびＳｉコア１０３、溝１０４の部分の光閉じ込め係数の依存性を示す。また、図４に、Ｓｉコア１０３の幅を７００ｎｍとしたときの溝１０４の幅０～１００ｎｍに対する活性層１０６およびＳｉコア１０３、溝１０４の部分の光閉じ込め係数の依存性を示す。図３，図４において、（ａ）は、活性層１０６の部分の光閉じ込め係数の依存性を示し、（ｂ）は、Ｓｉコア１０３の部分の光閉じ込め係数の依存性を示し、（ｃ）は、溝１０４の部分の光閉じ込め係数の依存性を示す。
　ここで、活性層１０６は多重量子井戸構造として、厚さ１００ｎｍ、幅５００ｎｍ、屈折率３．５としている。また、下部半導体層１０５および上部半導体層１０７はＩｎＰから構成して屈折率３．１６とし、Ｓｉコア１０３は屈折率３．４７８として計算した。また、溝１０４幅が０ｎｍのときの計算結果が、溝１０４が存在しない従来構造の場合における各層の光閉じ込め係数に対応している。
　Ｓｉコア１０３の幅が４４０ｎｍのときの活性層１０６の光閉じ込め係数は、溝１０４の幅を広げてもほぼ変化しておらず、溝１０４の存在はほとんど影響を与えないことが分かる。一方で、溝１０４の部分はＳｉ／ＩＩＩ－Ｖ族化合物半導体界面の直近に存在しており、結晶品質が悪く光の損失が無視できなくなることが予想される。このため、溝１０４の部分の光強度分布はなるべく小さくすることが望まれる。図３の結果を踏まえると、溝１０４の光閉じ込め係数は溝１０４の幅に対して単調増加しているため、溝１０４の幅は、極力狭くする必要がある。
　Ｓｉコア１０３の幅が７００ｎｍの場合は、４４０ｎｍのときと比較して活性層１０６の光閉じ込め係数は減少し、Ｓｉコア１０３の光閉じ込め係数は増加していることが分かる。この結果を踏まえると、Ｓｉコア１０３の幅に依存して、各層の光閉じ込め係数が変化することが分かる。
　溝１０４の幅を１００ｎｍで固定して、Ｓｉコア１０３の幅を２５０ｎｍ～８００ｎｍまで変化させたときの、各層の光閉じ込め係数の依存性を図５に示す。図５において、（ａ）は、活性層１０６の部分の光閉じ込め係数の依存性を示し、（ｂ）は、Ｓｉコア１０３の部分の光閉じ込め係数の依存性を示し、（ｃ）は、溝１０４の部分の光閉じ込め係数の依存性を示す。図５に示されているように、Ｓｉコア１０３の幅を調節することで、活性層１０６とＳｉコア１０３の光閉じ込め係数の関係性も調節できることが分かる。Ｓｉコア１０３の幅が７００ｎｍの場合の議論に戻ると、活性層１０６の光閉じ込め係数に関しては、幅が４４０ｎｍのときと同様で溝１０４の幅を広くしてもほとんど変化していない。また、溝１０４の幅を狭くすれば、溝１０４の部分の光閉じ込め係数は減少し、光の損失を抑えることができる点も同様である。
　以上に説明したように、本発明によれば、Ｓｉコアの上のクラッド層に形成した溝の底面のＳｉコアの上面からエピタキシャル成長することで、クラッド層の上に下部半導体層を形成し、この上に活性層を形成したので、厚さ方向に異なる位置にＳｉ導波路とＩＩＩ－Ｖ族化合物半導体層とを集積した半導体レーザがより容易に製造できるようになる。
　上記の実施形態の一部または全部は、以下の付記のようにも記載されるが、以下には限られない。
［付記１］
　基板の上に形成されたＳｉコアおよび前記Ｓｉコアを埋め込むクラッド層からなる光導波路と、前記Ｓｉコアの上の前記クラッド層に前記Ｓｉコアに沿って延在して形成されて前記Ｓｉコアに到達する溝と、前記溝の底面の前記Ｓｉコアの上面からエピタキシャル成長することで前記溝を埋めて前記クラッド層の上に形成され、前記Ｓｉコアに沿って延在する化合物半導体からなる下部半導体層と、前記Ｓｉコアと光結合可能な状態で前記Ｓｉコアに沿って延在して、前記下部半導体層の上に形成された化合物半導体からなる活性層と、化合物半導体から構成され、前記活性層の上に形成された上部半導体層と、化合物半導体から構成され、前記クラッド層の上に形成されて前記活性層に接して形成されたｐ型半導体層およびｎ型半導体層と、前記ｎ型半導体層に接続するｎ型電極と、前記ｐ型半導体層に接続するｐ型電極と、前記活性層に光閉じ込めを行う共振器構造とを備え、前記ｐ型半導体層および前記ｎ型半導体層は、平面視で前記下部半導体層、前記活性層、および前記上部半導体層を挾んで形成され、前記溝は、溝の幅より溝の深さの方が大きい値とされている半導体レーザ。
［付記２］
　付記１記載の半導体レーザにおいて、前記共振器構造は、前記活性層の上方に形成された回折格子から構成されている半導体レーザ。
［付記３］
　付記１または２記載の半導体レーザにおいて、前記ｐ型半導体層の上に形成された第１コンタクト層と、前記ｎ型半導体層の上に形成された第２コンタクト層とをさらに備え、前記ｎ型電極は、前記第１コンタクト層の上に形成され、前記ｐ型電極は、前記第２コンタクト層の上に形成されている半導体レーザ。
［付記４］
　付記１～４のいずれか１項に記載の半導体レーザにおいて、前記溝は、溝幅が０．１μｍ以下とされている半導体レーザ。
［付記５］
　基板の上にＳｉコアおよび前記Ｓｉコアを埋め込むクラッド層からなる光導波路を形成する第１工程と、前記Ｓｉコアの上の前記クラッド層に前記Ｓｉコアに沿って延在して前記Ｓｉコアに到達する溝を形成する第２工程と、前記溝の底面の前記Ｓｉコアの上面からエピタキシャル成長することで、前記溝を埋めて前記Ｓｉコアに沿って延在する化合物半導体からなる下部半導体層を前記クラッド層の上に形成する第３工程と、化合物半導体からなる活性層を、前記Ｓｉコアと光結合可能な状態で前記Ｓｉコアに沿って延在して前記下部半導体層の上に形成する第４工程と、前記活性層の上に化合物半導体から構成された上部半導体層を形成する第５工程と、化合物半導体からなるｐ型半導体層およびｎ型半導体層を前記活性層に接して前記クラッド層の上に形成する第６工程と、前記ｎ型半導体層に接続するｎ型電極および前記ｐ型半導体層に接続するｐ型電極を形成する第７工程と、前記活性層に光閉じ込めを行う共振器構造を形成する第８工程とを備え、前記ｐ型半導体層および前記ｎ型半導体層は、平面視で前記下部半導体層、前記活性層、および前記上部半導体層を挾んで形成し、前記溝は、溝の幅より溝の深さの方が大きい値に形成し、前記下部半導体層は、前記溝を用いたアスペクト比トラッピングにより前記溝の底面の前記Ｓｉコアの上面から発生した欠陥の成長を前記溝の側面で停止させることで前記クラッド層より上部に欠陥がない状態でエピタキシャル成長することで形成する半導体レーザの製造方法。
［付記６］
　付記５記載の半導体レーザの製造方法において、前記共振器構造は、前記活性層の上方に形成された回折格子から構成する半導体レーザの製造方法。
［付記７］
　付記５または６記載の半導体レーザの製造方法において、前記ｐ型半導体層の上に第１コンタクト層を形成し、前記ｎ型半導体層の上に第２コンタクト層を形成する第９工程をさらに備え、前記ｎ型電極は、前記第１コンタクト層の上に形成し、前記ｐ型電極は、前記第２コンタクト層の上に形成する半導体レーザの製造方法。
［付記８］
　付記４～７のいずれか１項に記載の半導体レーザの製造方法において、前記溝は、溝幅が０．１μｍ以下に形成する半導体レーザの製造方法。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
［参考文献］
［参考文献１］R.P.Galeetal.,"LateralepitaxialovergrowthofGaAsbyorganometallicchemicalvapordeposition",AppliedPhysicsLetters,vol.41,no.6,pp.545-547,1982.
［参考文献２］S.NaritsukaandT.Nishinaga,"EpitaxiallateralovergrowthofInPbyliquidphaseepitaxy",JournalofCrystalGrowth,vol.146,pp.314-318,1995.
　１０１…基板、１０２…クラッド層、１０３…Ｓｉコア、１０４…溝、１０５…下部半導体層、１０６…活性層、１０７…上部半導体層、１０８…ｐ型半導体層、１０９…ｎ型半導体層、１１０…ｐ型電極、１１１…ｎ型電極、１１２…回折格子、１１３…絶縁層、１１４…第１コンタクト層、１１５…第２コンタクト層。

Claims (8)

  1. 　基板の上に形成されたＳｉコアおよび前記Ｓｉコアを埋め込むクラッド層からなる光導波路と、
    　前記Ｓｉコアの上の前記クラッド層に前記Ｓｉコアに沿って延在して形成されて前記Ｓｉコアに到達する溝と、
    　前記溝の底面の前記Ｓｉコアの上面からエピタキシャル成長することで前記溝を埋めて前記クラッド層の上に形成され、前記Ｓｉコアに沿って延在する化合物半導体からなる下部半導体層と、
    　前記Ｓｉコアと光結合可能な状態で前記Ｓｉコアに沿って延在して、前記下部半導体層の上に形成された化合物半導体からなる活性層と、
    　化合物半導体から構成され、前記活性層の上に形成された上部半導体層と、
    　化合物半導体から構成され、前記クラッド層の上に形成されて前記活性層に接して形成されたｐ型半導体層およびｎ型半導体層と、
    　前記ｎ型半導体層に接続するｎ型電極と、
    　前記ｐ型半導体層に接続するｐ型電極と、
    　前記活性層に光閉じ込めを行う共振器構造と
    　を備え、
    　前記ｐ型半導体層および前記ｎ型半導体層は、平面視で前記下部半導体層、前記活性層、および前記上部半導体層を挾んで形成され、
    　前記溝は、溝の幅より溝の深さの方が大きい値とされている半導体レーザ。
  2. 　請求項１記載の半導体レーザにおいて、
    　前記共振器構造は、前記活性層の上方に形成された回折格子から構成されている半導体レーザ。
  3. 　請求項１記載の半導体レーザにおいて、
    　前記ｐ型半導体層の上に形成された第１コンタクト層と、
    　前記ｎ型半導体層の上に形成された第２コンタクト層と
    　をさらに備え、
    　前記ｎ型電極は、前記第１コンタクト層の上に形成され、
    　前記ｐ型電極は、前記第２コンタクト層の上に形成されている
    　半導体レーザ。
  4. 　請求項１～３のいずれか１項に記載の半導体レーザにおいて、
    　前記溝は、溝幅が０．１μｍ以下とされている半導体レーザ。
  5. 　基板の上にＳｉコアおよび前記Ｓｉコアを埋め込むクラッド層からなる光導波路を形成する第１工程と、
    　前記Ｓｉコアの上の前記クラッド層に前記Ｓｉコアに沿って延在して前記Ｓｉコアに到達する溝を形成する第２工程と、
    　前記溝の底面の前記Ｓｉコアの上面からエピタキシャル成長することで、前記溝を埋めて前記Ｓｉコアに沿って延在する化合物半導体からなる下部半導体層を前記クラッド層の上に形成する第３工程と、
    　化合物半導体からなる活性層を、前記Ｓｉコアと光結合可能な状態で前記Ｓｉコアに沿って延在して前記下部半導体層の上に形成する第４工程と、
    　前記活性層の上に化合物半導体から構成された上部半導体層を形成する第５工程と、
    　化合物半導体からなるｐ型半導体層およびｎ型半導体層を前記活性層に接して前記クラッド層の上に形成する第６工程と、
    　前記ｎ型半導体層に接続するｎ型電極および前記ｐ型半導体層に接続するｐ型電極を形成する第７工程と、
    　前記活性層に光閉じ込めを行う共振器構造を形成する第８工程と
    　を備え、
    　前記ｐ型半導体層および前記ｎ型半導体層は、平面視で前記下部半導体層、前記活性層、および前記上部半導体層を挾んで形成し、
    　前記溝は、溝の幅より溝の深さの方が大きい値に形成し、
    　前記下部半導体層は、前記溝を用いたアスペクト比トラッピングにより前記溝の底面の前記Ｓｉコアの上面から発生した欠陥の成長を前記溝の側面で停止させることで前記クラッド層より上部に欠陥がない状態でエピタキシャル成長することで形成する
    　半導体レーザの製造方法。
  6. 　請求項５記載の半導体レーザの製造方法において、
    　前記共振器構造は、前記活性層の上方に形成された回折格子から構成する半導体レーザの製造方法。
  7. 　請求項５記載の半導体レーザの製造方法において、
    　前記ｐ型半導体層の上に第１コンタクト層を形成し、前記ｎ型半導体層の上に第２コンタクト層を形成する第９工程をさらに備え、
    　前記ｎ型電極は、前記第１コンタクト層の上に形成し、前記ｐ型電極は、前記第２コンタクト層の上に形成する
    　半導体レーザの製造方法。
  8. 　請求項５～７のいずれか１項に記載の半導体レーザの製造方法において、
    　前記溝は、溝幅が０．１μｍ以下に形成する半導体レーザの製造方法。
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