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WO2023181749A1 - 半導体装置 - Google Patents

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Publication number
WO2023181749A1
WO2023181749A1 PCT/JP2023/006048 JP2023006048W WO2023181749A1 WO 2023181749 A1 WO2023181749 A1 WO 2023181749A1 JP 2023006048 W JP2023006048 W JP 2023006048W WO 2023181749 A1 WO2023181749 A1 WO 2023181749A1
Authority
WO
WIPO (PCT)
Prior art keywords
barrier layer
layer
gate electrode
semiconductor device
drain electrode
Prior art date
Application number
PCT/JP2023/006048
Other languages
English (en)
French (fr)
Inventor
裕介 神田
順 清水
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Priority to US18/848,769 priority Critical patent/US20250113526A1/en
Priority to JP2024509855A priority patent/JP7578862B2/ja
Publication of WO2023181749A1 publication Critical patent/WO2023181749A1/ja

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Definitions

  • the present disclosure relates to a semiconductor device, and particularly relates to a group III nitride semiconductor device using a group III nitride semiconductor.
  • a group III nitride semiconductor device using a group III nitride semiconductor, particularly gallium nitride (GaN) or aluminum gallium nitride (AlGaN), has a high dielectric breakdown voltage due to the wide band gap of the material. Further, in a group III nitride semiconductor device, a heterostructure such as AlGaN/GaN can be easily formed.
  • a high density of electrons (hereinafter referred to as "2DEG") is generated on the GaN layer side of the AlGaN/GaN interface due to the piezoelectric polarization generated from the lattice constant difference between the materials and the spontaneous polarization of AlGaN and GaN.
  • a channel is formed by gas) (referred to as "two-dimensional electron gas”).
  • Group III nitride semiconductor devices that utilize this two-dimensional electron gas channel have a relatively high electron saturation velocity, relatively high insulation resistance, and relatively high thermal conductivity, so they are suitable for high-frequency power devices. It is applied.
  • Patent Document 1 discloses a nitride semiconductor device in which a recessed portion is provided in a channel layer.
  • the nitride semiconductor device includes a first carrier supply layer provided in a region other than the recessed portion, a second carrier supply layer stacked so as to cover the recessed portion and the first carrier supply layer, and a second carrier supplied layer provided in an area other than the recessed portion. and a gate electrode provided at the gate electrode. Further, the second carrier supply layer has a smaller band gap than the first carrier supply layer.
  • the electron density of the 2DEG below the gate electrode and the electron density of the 2DEG other than the bottom of the gate electrode fluctuate simultaneously.
  • the electron density of the 2DEG below the gate electrode cannot be independently controlled. Therefore, there is a problem that the narrowing of the channel becomes insufficient and the short channel effect cannot be suppressed.
  • the present disclosure has been made in view of such problems, and aims to provide a semiconductor device that can suppress short channel effects.
  • one embodiment of a semiconductor device includes a substrate, a back barrier layer made of a group III nitride semiconductor provided above the substrate, and a back barrier layer formed above the back barrier layer.
  • a channel layer provided above the channel layer made of a gallium nitride semiconductor, and having a smaller band gap than the back barrier layer; and a channel layer provided above the channel layer, made of a group III nitride semiconductor containing Al, and having a band gap smaller than the channel layer a large first barrier layer; and a second barrier layer, which is provided to fill a first recess provided on the upper surface of the channel layer, is made of a group III nitride semiconductor containing Al, and has a larger band gap than the channel layer.
  • the In composition ratio of the first barrier layer is 0 or more and less than the In composition ratio of the second barrier layer
  • the Al composition ratio of the first barrier layer is equal to or higher than the Al composition ratio of the second barrier layer.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic diagram of a conduction band in an energy band diagram below the gate electrode of the semiconductor device according to Example 1 of Embodiment 1.
  • FIG. 3 is a schematic diagram of a conduction band in an energy band diagram below the gate electrode of the semiconductor device according to Example 2 of Embodiment 1.
  • FIG. 4 is a cross-sectional view showing the configuration of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor device according to a second modification of the first embodiment.
  • FIG. 6 is a cross-sectional view showing the configuration of a semiconductor device according to the second embodiment.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic diagram of a conduction band in an energy band diagram below the gate electrode of the semiconductor device according to Example 2
  • FIG. 7 is a cross-sectional view showing the configuration of a semiconductor device according to a first modification of the second embodiment.
  • FIG. 8 is a cross-sectional view showing the configuration of a semiconductor device according to a second modification of the second embodiment.
  • FIG. 9 is a cross-sectional view showing the configuration of a semiconductor device according to the third embodiment.
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor device according to a modification of the third embodiment.
  • FIG. 11 is a cross-sectional view showing the configuration of a semiconductor device according to the fourth embodiment.
  • FIG. 12 is a cross-sectional view showing the configuration of a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13A is a cross-sectional view for explaining one step of a method for manufacturing a semiconductor device according to each embodiment and each modification.
  • FIG. 13B is a cross-sectional view for explaining one step of the method for manufacturing a semiconductor device according to each embodiment and each modification.
  • FIG. 13C is a cross-sectional view for explaining one step of the method for manufacturing a semiconductor device according to each embodiment and each modification.
  • FIG. 13D is a cross-sectional view for explaining one step of the method for manufacturing a semiconductor device according to each embodiment and each modification.
  • FIG. 13E is a cross-sectional view for explaining one step of the method for manufacturing a semiconductor device according to each embodiment and each modification.
  • each figure is a schematic diagram and is not necessarily strictly illustrated.
  • substantially the same configurations are denoted by the same reference numerals, and overlapping explanations will be omitted or simplified.
  • the terms “upper” and “lower” in the configuration of a semiconductor device do not refer to the upper direction (vertically upward) or the downward direction (vertically downward) in absolute spatial recognition, but rather to the stacked structure. This is a term defined by the relative positional relationship based on the stacking order in . Additionally, the terms “above” and “below” are used not only when two components are spaced apart and there is another component between them; This also applies when two components are placed in close contact with each other.
  • the X-axis, Y-axis, and Z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • two axes parallel to the main surface (top surface) of a substrate included in a semiconductor device are defined as an X-axis and a Y-axis
  • a direction perpendicular to the main surface is defined as a Z-axis direction.
  • the direction in which the source electrode, gate electrode, and drain electrode are lined up in this order, that is, the so-called gate length direction is set as the X-axis direction.
  • the Z-axis positive direction may be described as “upward” and the Z-axis negative direction may be described as “downward.”
  • planar view refers to the main surface (upper surface) of the substrate of the semiconductor device viewed from the positive direction of the Z-axis.
  • ordinal numbers such as “first” and “second” do not mean the number or order of components, unless otherwise specified, and do not mean the number or order of components. It is used for the purpose of
  • a group III nitride semiconductor is a semiconductor containing one or more types of group III elements and nitrogen.
  • group III elements include aluminum (Al), gallium (Ga), and indium (In).
  • group III nitride semiconductors include GaN, AlN, InN, AlGaN, InGaN, and AlInGaN.
  • the Group III nitride semiconductor may contain one or more types of elements other than Group III, such as silicon (Si) and phosphorus (P).
  • Si silicon
  • P phosphorus
  • a layer made of a group III nitride semiconductor and a layer composed of a group III nitride semiconductor mean that the layer substantially contains only a group III nitride semiconductor.
  • the layer may contain other elements as impurities, such as elements that cannot be avoided during manufacturing, at a rate of 1 at % or less.
  • the composition ratio of group III elements in a nitride semiconductor refers to the ratio of the number of atoms of a target group III element among a plurality of group III elements contained in the nitride semiconductor. represents.
  • the Al composition ratio of the nitride semiconductor layer is a/(a+b+c ) can be expressed as
  • the In composition ratio and the Ga composition ratio are represented by b/(a+b+c) and c/(a+b+c), respectively.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 is a nitride semiconductor device formed using a group III nitride semiconductor. In this embodiment, a case will be described in which the semiconductor device 100 is a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • the semiconductor device 100 includes a substrate 101, a buffer layer 102, a back barrier layer 103, a channel layer 104, a first barrier layer 105, a second barrier layer 106, and a gate electrode 121. , a source electrode 122, a drain electrode 123, a first 2DEG 111, and a second 2DEG 112.
  • the gate threshold voltage is, for example, -3V.
  • the semiconductor device 100 is operated by applying a potential of 0V to the source electrode 122, +30V to the drain electrode 123, and a potential between approximately -3V and +1V to the gate electrode 121.
  • the potential applied to the drain electrode 123 may be in a range of 20 V or more and 50 V or less. Further, the value and range of the potential applied to each electrode may be adjusted depending on the gate threshold voltage, forward voltage, and operation method.
  • the substrate 101 is, for example, a substrate made of Si whose main surface is a (111) plane.
  • the substrate 101 is not limited to a substrate made of Si, but may be a substrate made of sapphire, SiC, GaN, AlN, or the like.
  • Buffer layer 102 is provided above substrate 101 .
  • the buffer layer 102 is provided in contact with the upper surface of the substrate 101.
  • Buffer layer 102 is made of, for example, a group III nitride semiconductor.
  • the buffer layer 102 is composed of a plurality of stacked layers of AlN and AlGaN with a thickness of 2 ⁇ m.
  • the buffer layer 102 is formed of a group III nitride semiconductor layer including a region where the carbon concentration is 1E-19 atoms ⁇ cm -3 or higher.
  • the buffer layer 102 may have a structure in which a plurality of Al 1- ⁇ Ga ⁇ N (0 ⁇ 0.8) layers are laminated. Note that the thickness and carbon concentration of the buffer layer 102 are not limited to the above example.
  • the buffer layer 102 may include a superlattice structure. Specifically, the buffer layer 102 may be configured by stacking 20 or more and 100 or less pairs of AlN and AlGaN. Further, the buffer layer 102 may be composed of a single layer or multiple layers of a group III nitride semiconductor such as GaN, AlGaN, AlN, InGaN, or AlInGaN. Note that the buffer layer 102 does not need to be provided.
  • the back barrier layer 103 is a layer formed above the substrate 101 and made of a group III nitride semiconductor.
  • the back barrier layer 103 has a larger band gap than the channel layer 104, and is provided in contact with the upper surface of the buffer layer 102.
  • the back barrier layer 103 has a thickness of, for example, 1000 nm or more and 1395 nm or less, and is made of Al 0.05 Ga 0.95 N with an Al composition ratio of 5%. Note that the back barrier layer 103 is not limited to Al 0.05 Ga 0.95 N.
  • the Al composition ratio of the back barrier layer 103 may be 1% or more and 10% or less. Further, the back barrier layer 103 may contain In. Note that the back barrier layer 103 may be doped with Fe, Mg, or C to increase the potential of the back barrier layer 103.
  • the channel layer 104 is provided above the back barrier layer 103.
  • the channel layer 104 is provided in contact with the upper surface of the back barrier layer 103.
  • Channel layer 104 is made of gallium nitride semiconductor (GaN).
  • the channel layer 104 has a smaller bandgap than the back barrier layer 103.
  • the channel layer 104 is made of GaN with a thickness of 100 nm, for example. Note that the layer thickness of the channel layer 104 may be 20 nm or more and 150 nm or less. Further, the channel layer 104 may partially contain an n-type impurity.
  • the first barrier layer 105 has a larger band gap than the channel layer 104 and is provided above the channel layer 104.
  • the first barrier layer 105 is provided in contact with the upper surfaces of the channel layer 104 and the second barrier layer 106.
  • the first barrier layer 105 is made of a group III nitride semiconductor containing Al. Note that the first barrier layer 105 is not limited to AlGaN, and may be made of a group III nitride semiconductor such as AlInGaN. Further, the first barrier layer 105 may contain an n-type impurity.
  • a layer made of, for example, GaN and having a thickness of about 1 nm or more and about 2 nm may be provided on the first barrier layer 105 as a cap layer.
  • the second barrier layer 106 is provided to fill the first recess portion 107.
  • the second barrier layer 106 is provided so as to be embedded on the channel layer 104 side between the first barrier layer 105 and the channel layer 104 directly below the gate electrode 121 .
  • "directly below” means a position where they overlap in plan view.
  • the second barrier layer 106 is provided so as to completely fill the first recess portion 107. Therefore, the upper surface of the second barrier layer 106 and the upper surface of the channel layer 104 (the portion outside the first recess portion 107) are flush with each other. Further, the cross-sectional shape of the second barrier layer 106 and the cross-sectional shape of the first recess portion 107 in the XZ cross section substantially match.
  • the first recess portion 107 is provided on the upper surface of the channel layer 104.
  • the first recess portion 107 is a recessed portion recessed toward the substrate 101 from the upper surface of the channel layer 104 (here, the interface between the channel layer 104 and the first barrier layer 105).
  • the first recess portion 107 is provided at a position overlapping the gate electrode 121 in plan view. In other words, the first recess portion 107 is located directly below the gate electrode 121.
  • the cross-sectional shape (XZ cross-section) of the first recess portion 107 is rectangular. That is, the bottom surface of the first recess portion 107 is parallel to the main surface of the substrate 101. Further, the side surface of the first recess portion 107 is perpendicular to the main surface of the substrate 101. Note that the shape of the first recess portion 107 is not limited to a rectangle. For example, the side surface of the first recess portion 107 may be inclined with respect to the main surface of the substrate 101.
  • the second barrier layer 106 is made of a group III nitride semiconductor containing Al. Specifically, the second barrier layer 106 is made of a group III nitride semiconductor containing Al and In. The second barrier layer 106 has a larger bandgap than the channel layer 104. The second barrier layer 106 may contain n-type impurities.
  • a field plate electrode may be provided between the gate electrode 121 and the drain electrode 123 in plan view.
  • the second barrier layer 106 may be provided directly below the field plate electrode.
  • the gate electrode 121 is provided with a space between the source electrode 122 and the drain electrode 123.
  • gate electrode 121 is provided above first barrier layer 105.
  • the gate electrode 121 is provided in contact with the upper surface of the first barrier layer 105.
  • the gate electrode 121 is formed using a conductive material.
  • the gate electrode 121 is a multilayer electrode film having a laminated structure in which TiN and Al are laminated in order.
  • the gate electrode 121 is not limited to TiN and Al, but may also be made of a conductive metal nitride film such as TiN, WN, TaN or HfN, a conductive metal carbide film such as TiC, WC or HfC, or a conductive metal carbide film such as Ti, Ta or W. , Ni, Pd, Pt, Hf, Ru, Au, Cu, or other metals or alloys.
  • the gate electrode 121 may be a compound containing these elements, or may be a multilayer electrode film having a multilayer structure.
  • the gate length Lg of the gate electrode 121 is 0.10 ⁇ m. Note that the gate length Lg of the gate electrode 121 is not limited to 0.15 ⁇ m, and may be 0.01 ⁇ m or more and 0.25 ⁇ m or less.
  • the gate electrode 121 is in contact with the first barrier layer 105 to form a Schottky junction.
  • an insulating film may be provided between the first barrier layer 105 and the gate electrode 121, or a p-type nitride semiconductor layer may be provided.
  • the source electrode 122 and the drain electrode 123 are provided above the first barrier layer 105 with an interval between them. Specifically, the source electrode 122 and the drain electrode 123 are provided to face each other with the gate electrode 121 interposed therebetween.
  • the source electrode 122 and the drain electrode 123 are formed using a conductive material.
  • the source electrode 122 and the drain electrode 123 are multilayer electrode films having a laminated structure in which Ti and Al are laminated in this order.
  • the source electrode 122 and the drain electrode 123 are not limited to a laminated structure of Ti and Al, but are also made of a single metal or an alloy such as Ti, Ta, Hf, Ru, Al, or W, or a conductive material such as TiN, WN, TaN, etc. It may also be a metal nitride film.
  • a recessed portion is formed by removing a portion of the first barrier layer 105 and/or the channel layer 104, and a contact layer containing an n-type impurity containing a donor such as Si is provided in the formed recessed portion.
  • the contact layer containing n-type impurities may be formed by plasma treatment, ion implantation, regrowth, or the like.
  • the source electrode 122 and the drain electrode 123 are electrically connected to 2DEG generated on the channel layer 104 side of the interface between the channel layer 104 and the first barrier layer 105 and second barrier layer 106. Specifically, the source electrode 122 and the drain electrode 123 are electrically ohmically connected to the first 2DEG 111.
  • 2DEG is generated on the channel layer 104 side of the interface between each of the first barrier layer 105 and the second barrier layer 106 and the channel layer 104 due to the effects of piezo polarization and spontaneous polarization.
  • a first 2DEG 111 is generated at the interface between the first barrier layer 105 and the channel layer 104.
  • a second 2DEG 112 is generated at the interface between the second barrier layer 106 and the channel layer 104.
  • the In composition ratio of the first barrier layer 105 is 0 or more and less than the In composition ratio of the second barrier layer 106. That is, the following relationship holds: 0 ⁇ In composition ratio of first barrier layer 105 ⁇ In composition ratio of second barrier layer 106.
  • the Al composition ratio of the first barrier layer 105 is greater than or equal to the Al composition ratio of the second barrier layer 106. That is, the following relationship holds: Al composition ratio of first barrier layer 105 ⁇ Al composition ratio of second barrier layer 106.
  • the electron density (also referred to as 2DEG concentration) of the second 2DEG 112 generated directly below the gate electrode 121 is generated in a direction other than directly below the gate electrode 121.
  • the electron density of the first 2DEG 111 can be lower than that of the first 2DEG 111. Therefore, when the semiconductor device 100 is off, the depletion layer generated directly below the gate electrode 121 tends to spread, so that the short channel effect can be suppressed.
  • Examples 1 and 2 have the same structure except for the structures of the first barrier layer 105 and the second barrier layer 106. Specifically, the relationship between the average lattice constant values of the channel layer 104, the first barrier layer 105, and the second barrier layer 106 is different between Example 1 and Example 2. Note that the average value of the lattice constant can be calculated based on, for example, the average value of the elemental composition ratio of the group III nitride semiconductor.
  • Example 1 the average lattice constant value of the second barrier layer 106 is smaller than the average lattice constant value of the channel layer 104 and larger than the average lattice constant value of the first barrier layer 105. That is, the following relational expression (1) holds regarding the average value of the lattice constant.
  • the higher the Al composition rate or the Ga composition rate the smaller the average value of the lattice constant. Comparing Al and Ga, the higher the Ga composition ratio, the larger the average value of the lattice constant.
  • the higher the Al composition ratio the smaller the average value of the lattice constant.
  • the average lattice constant values of AlN, GaN, and InN satisfy the relationship AlN ⁇ GaN ⁇ InN.
  • the band gap has an inverse relationship to the average value of the lattice constant. That is, the band gaps of AlN, GaN, and InN satisfy the relationship AlN>GaN>InN.
  • the first barrier layer 105 has a thickness of 20 nm and is made of Al 0.27 Ga 0.73 N with an Al composition ratio of 27%.
  • the second barrier layer 106 has a thickness of 20 nm and is made of In 0.04 Al 0.23 Ga 0.73 N with an In composition ratio of 4% and an Al composition ratio of 23%.
  • the In composition ratio of the first barrier layer 105 is lower than the In composition ratio of the second barrier layer 106.
  • the Al composition ratio of the first barrier layer 105 is higher than the Al composition ratio of the second barrier layer 106.
  • the Ga composition ratio of each of the first barrier layer 105 and the second barrier layer 106 is greater than 50%, and more specifically, greater than 70%. Due to such a composition ratio relationship, the above-mentioned relational expression (1) of the average lattice constant value can be satisfied for the channel layer 104 made of GaN.
  • the first barrier layer 105 and the second barrier layer 106 have the same thickness and Ga composition ratio, but are not limited thereto. As long as the relationship of the average lattice constant values described above is satisfied, the In composition ratio, Al composition ratio, and Ga composition ratio can be changed as appropriate.
  • Example 1 the tensile stress applied to the first barrier layer 105 and the second barrier layer 106 can be reduced. Therefore, since the amount of piezo polarization in the direction directly below the gate electrode 121 is reduced, the electron density of the second 2DEG 112 can be lower than that of the first 2DEG 111.
  • FIG. 2 is a schematic diagram of a conduction band in an energy band diagram below the gate electrode 121 of the semiconductor device 100 according to Example 1 of the first embodiment.
  • the conduction band of the energy band diagram of the lower part of the gate electrode of a semiconductor device in which the second barrier layer 106 and the first recess portion 107 are not present is also represented by a broken line. Note that in the semiconductor device according to Comparative Example 1, the upper surface of the channel layer 104 is flat, and the first barrier layer 105 is in contact with the flat upper surface.
  • the first barrier layer 106 in the direction directly below the gate electrode 121 is And the total amount of piezo polarization in the second barrier layer 106 is reduced. Therefore, it can be seen that the conduction band below the second barrier layer 106 rises, and the electron density of the second 2DEG 112 is lower than that of the first 2DEG 111. In this way, the electron density of the second 2DEG 112 can be independently controlled without affecting the electron density of the first 2DEG 111.
  • Example 2 the average lattice constant value of the channel layer 104 is smaller than the average lattice constant value of the second barrier layer 106 and greater than or equal to the average lattice constant value of the first barrier layer 105. That is, the following relational expression (2) holds regarding the average value of the lattice constant.
  • the first barrier layer 105 and the second barrier layer 106 are each made of a group III nitride semiconductor containing Al and In.
  • the first barrier layer 105 has a thickness of 5 nm and is composed of In 0.6 Al 0.83 Ga 0.11 N with an In composition ratio of 6% and an Al composition ratio of 83%.
  • the second barrier layer 106 has a thickness of 5 nm and is made of In 0.24 Al 0.65 Ga 0.11 N with an In composition ratio of 24% and an Al composition ratio of 65%.
  • the In composition ratio of the first barrier layer 105 is lower than the In composition ratio of the second barrier layer 106.
  • the Al composition ratio of the first barrier layer 105 is higher than the Al composition ratio of the second barrier layer 106.
  • the Ga composition ratio of each of the first barrier layer 105 and the second barrier layer 106 is less than 50%, more specifically less than 20%. Due to such a composition ratio relationship, the above-mentioned relational expression (2) of the average lattice constant value can be satisfied for the channel layer 104 made of GaN.
  • the first barrier layer 105 and the second barrier layer 106 have the same thickness and Ga composition ratio, but are not limited thereto. As long as the relationship of the average lattice constant values described above is satisfied, the In composition ratio, Al composition ratio, and Ga composition ratio can be changed as appropriate.
  • Example 2 compressive stress can be applied to the second barrier layer 106. Therefore, the direction of the piezo polarization generated in the second barrier layer 106 is reversed, and the total amount of piezo polarization in the first barrier layer 105 and the second barrier layer 106 is reduced. Therefore, the conduction band below the second barrier layer 106 rises, and the electron density of the second 2DEG 112 can be further reduced than the electron density of the first 2DEG 111.
  • FIG. 3 is a schematic diagram of a conduction band in an energy band diagram below the gate electrode 121 of the semiconductor device 100 according to Example 2 of the first embodiment.
  • the conduction band of the energy band diagram of the lower part of the gate electrode of a semiconductor device in which the second barrier layer 106 and the first recess portion 107 are not present is also represented by a broken line as Comparative Example 2.
  • the electron density of the second 2DEG 112 is lower than that of the first 2DEG 111. In this way, the electron density of the second 2DEG 112 can be independently controlled without affecting the electron density of the first 2DEG 111.
  • the film thicknesses and elemental composition ratios of the first barrier layer 105 and the second barrier layer 106 shown in Examples 1 and 2 are only examples.
  • the first barrier layer 105 and the second barrier layer 106 may have arbitrary thicknesses.
  • the semiconductor device 100 includes the substrate 101, the back barrier layer 103 made of a group III nitride semiconductor provided above the substrate 101, and the back barrier layer 103 provided above the back barrier layer 103.
  • a channel layer 104 made of a gallium nitride semiconductor and having a smaller band gap than the back barrier layer 103;
  • a large first barrier layer 105 and a second recess 107 provided on the upper surface of the channel layer 104 are formed, are made of a group III nitride semiconductor containing Al, and have a larger band gap than the channel layer 104.
  • a source electrode 122 and a drain electrode 123 each electrically connected to the two-dimensional electron gas; and a gate electrode provided above the second barrier layer 106 with a space between the source electrode 122 and the drain electrode 123.
  • the In composition ratio of the first barrier layer 105 is greater than or equal to 0 and less than the In composition ratio of the second barrier layer 106 .
  • the Al composition ratio of the first barrier layer 105 is greater than or equal to the Al composition ratio of the second barrier layer 106.
  • the first 2DEG 111 and the second 2DEG 112 are generated in the channel layer 104 near the interface with the first barrier layer 105 and the second barrier layer 106.
  • a transistor using the 2DEG 112 as a channel can be realized.
  • the second barrier layer 106 is embedded in the first recess 107 under the first barrier layer 105 in the direction directly below the gate electrode 121, the distance between the back barrier layer 103 and the second barrier layer 106 can be shortened. . Therefore, the channel in the channel layer 104 can be narrowed when the transistor is off.
  • the second barrier layer 106 only the electron density of the second 2DEG 112 can be independently controlled without affecting the electron density of the first 2DEG 111.
  • the electron density of the second 2DEG 112 can be lower than that of the first 2DEG 111.
  • the average lattice constant value of the second barrier layer 106 is smaller than the average lattice constant value of the channel layer 104, and may be larger than the average value of the lattice constant.
  • the tensile stress applied to the first barrier layer 105 and the second barrier layer 106 in the direction directly below the gate electrode 121 can be reduced. Therefore, the electron density of the second 2DEG 112 directly below the gate electrode 121 can be reduced, making it easier to spread the depletion layer and suppressing the short channel effect.
  • the average lattice constant value of the channel layer 104 is smaller than the average lattice constant value of the second barrier layer 106, and The average value of the lattice constant may be greater than or equal to the average value of the lattice constant.
  • the modification shown below differs from Embodiment 1 in that a recessed portion is provided in the first barrier layer. That is, a second recess portion is provided under the gate electrode 121.
  • a recessed portion is provided in the first barrier layer. That is, a second recess portion is provided under the gate electrode 121.
  • FIG. 4 is a cross-sectional view showing the configuration of a semiconductor device 100A according to a first modification of the first embodiment.
  • a second recess portion 108A is provided on the upper surface of the first barrier layer 105 below the gate electrode 121.
  • the second recess portion 108A is mainly formed by removing a portion of the first barrier layer 105 below the gate electrode 121.
  • the second recess portion 108A is a recessed portion recessed toward the substrate 101 from the upper surface of the first barrier layer 105 (here, the interface between the first barrier layer 105 and the source electrode 122 or the drain electrode 123).
  • the second recess portion 108A is provided at a position overlapping the gate electrode 121 in plan view.
  • the cross-sectional shape (XZ cross-section) of the second recess portion 108A is rectangular. That is, the bottom surface of the second recess portion 108A is parallel to the main surface of the substrate 101. Further, the side surface of the second recess portion 108A is perpendicular to the main surface of the substrate 101. Note that the shape of the second recess portion 108A is not limited to a rectangle. For example, the side surface of the second recess portion 108A may be inclined with respect to the main surface of the substrate 101.
  • the second recess portion 108A has a width shorter than the first recess portion 107 in the gate length direction (X-axis direction).
  • the second recess portion 108A is provided so as not to protrude from the first recess portion 107 toward the source electrode 122 side and the drain electrode 123 side, respectively, in plan view.
  • the gate electrode 121 is in contact with the bottom surface of the second recess portion 108A.
  • the gate electrode 121 is provided so as to fill the second recess portion 108A. Note that a portion of the gate electrode 121 may be provided so as to protrude from the second recess portion 108A toward the source electrode 122 side or the drain electrode 123 side.
  • the second recessed portion 108A is provided on the upper surface of the first barrier layer 105 below the gate electrode 121, and the gate electrode 121 is provided with the second recessed portion 108A. It is touching the bottom.
  • the electron density of the second 2DEG 112 directly below the second recessed portion 108A can be lowered, and the distance between the gate electrode 121 and the second 2DEG 112 can be reduced. can be made even shorter. Therefore, the depletion layer spreads more easily, so that the short channel effect can be suppressed more strongly.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor device 100B according to a second modification of the first embodiment.
  • a second recess portion 108B is provided on the upper surface of the first barrier layer 105 below the gate electrode 121, similarly to FIG.
  • the second recess portion 108B penetrates the first barrier layer 105.
  • the second recess portion 108B is mainly formed by removing the entire first barrier layer 105 and a portion of the second barrier layer 106 below the gate electrode 121.
  • the second recess portion 108B has the same characteristics as the second recess portion 108A shown in FIG. 4, except that the length in the depth direction (Z-axis direction) is different.
  • the gate electrode 121 is in contact with the second barrier layer 106.
  • the distance between the bottom of the gate electrode 121 and the second 2DEG 112 is, for example, 3 nm or more and 15 nm or less. This allows the second 2DEG 112 to function as a channel without disappearing.
  • the second recess portion 108B penetrates the first barrier layer 105, and the gate electrode 121 is in contact with the second barrier layer 106.
  • the electron density of the second 2DEG 112 directly below the second recess portion 108B can be made lower than in the case of the configuration shown in FIG. 4. Furthermore, the distance between the bottom of the gate electrode 121 and the second 2DEG 112 can be further shortened. Therefore, the depletion layer becomes more likely to expand. Further, since the distance between the bottom of the gate electrode 121 and the second 2DEG 112 can be further shortened, the mutual conductance (gm) of the transistor can be improved, and the responsiveness of the transistor can be improved.
  • the second recess portion 108B may only penetrate the first barrier layer 105. That is, when forming the second recess portion 108B, it is not necessary to remove a portion of the second barrier layer 106. In this case, the bottom surface of the second recess portion 108B may be flush with the interface between the first barrier layer 105 and the second barrier layer 106.
  • the second embodiment differs from the first embodiment in the relative positional relationship between the gate electrode and the second barrier layer.
  • the explanation will focus on the differences from Embodiment 1, and the explanation of the common points will be omitted or simplified.
  • the second barrier layer 106 has a finite first length from the end of the gate electrode 121 on the drain electrode 123 side (the end on the drain electrode 123 side) to the drain electrode 123 side in plan view. It's overhanging.
  • the first length corresponds to the distance DBD shown in FIG.
  • the end of the gate electrode 121 on the drain electrode 123 side is the part of the outline of the gate electrode 121 in plan view that is closest to the drain electrode 123.
  • the 2DEG generated directly below the end of the gate electrode 121 becomes the second 2DEG 112 and has a low electron density. Therefore, the electric field concentrated at the end of the gate electrode 121 on the drain electrode 123 side can be alleviated. Therefore, off-leakage current between the gate electrode 121 and the drain electrode 123 can be reduced.
  • the second barrier layer 106 extends from the end of the gate electrode 121 on the source electrode 122 side (the end on the source electrode side) toward the source electrode 122 by a finite second length.
  • the second length corresponds to the distance DBS shown in FIG.
  • the end of the gate electrode 121 on the source electrode 122 side is the part of the outline of the gate electrode 121 in plan view that is closest to the source electrode 122.
  • the first length (distance D BD ) and the second length (distance D BS ) are equal to each other.
  • the first length (distance D BD ) is, for example, 1/2 or less of the distance between the gate electrode 121 and the drain electrode 123, but may be 1/4 or less.
  • the second length (distance D BS ) is, for example, 1/2 or less of the distance between the gate electrode 121 and the source electrode 122, but may be 1/4 or less.
  • the second barrier layer 106 is larger than the end of the field plate electrode on the drain electrode 123 side. It may extend toward the drain electrode 123 side. At this time, the second barrier layer 106 may be provided continuously or discontinuously. Alternatively, by changing the depth of the first recess portion 107, the thickness of the second barrier layer 106 may be increased or decreased as appropriate. By doing so, current collapse can be reduced.
  • the off-leakage current between the gate electrode 121 and the drain electrode 123 can also be reduced in the semiconductor device 100 according to the first embodiment. Further, according to the semiconductor device according to this embodiment, which will be described below with reference to FIG. 6, off-leakage current can be reduced more effectively.
  • FIG. 6 is a cross-sectional view showing the configuration of a semiconductor device 200 according to the second embodiment.
  • the first length (distance D BD ) is longer than the second length (distance D BS ).
  • the electric field concentrated at the end of the gate electrode 121 on the drain electrode 123 side can be further relaxed, and off-leakage current between the gate electrode 121 and the drain electrode 123 can be reduced.
  • the second barrier layer 106 has a finite first length from the end of the gate electrode 121 on the drain electrode 123 side to the drain electrode 123 side in a plan view of the substrate 101. It overhangs by a distance D BD .
  • the second 2DEG 112 with a low electron density extends toward the drain electrode 123 side. Therefore, electric field concentration at the end of the gate electrode 121 on the drain electrode 123 side can be alleviated, and leakage current between the gate electrode 121 and the drain electrode 123 can be suppressed.
  • the second barrier layer 106 extends a finite second length (distance) from the end of the gate electrode 121 on the source electrode 122 side to the source electrode 122 side. D BS ), and the first length (distance D BD ) is longer than the second length (distance D BS ).
  • the second 2DEG 112 with a low electron density extends to each of the drain electrode 123 side and the source electrode 122 side. Therefore, electric field concentration at both ends of the gate electrode 121 on the drain electrode 123 side and the source electrode 122 side can be alleviated, and between the gate electrode 121 and the drain electrode 123 and between the gate electrode 121 and the source electrode 122. It is possible to suppress each leakage current between.
  • the first length (distance D BD ) of the second barrier layer 106 extending toward the drain electrode 123 side is smaller than the second length (distance D BS ) of the second barrier layer 106 extending toward the source electrode 122 side.
  • the relative positional relationship between the gate electrode and the second barrier layer is different from the first and second embodiments.
  • the explanation will focus on the differences from Embodiments 1 and 2, and the explanation of common points will be omitted or simplified.
  • FIG. 7 is a cross-sectional view showing the configuration of a semiconductor device 200A according to a first modification of the second embodiment.
  • the gate electrode 121 extends further toward the source electrode 122 than the end of the second barrier layer 106 on the source electrode 122 side (the end on the source electrode side).
  • the gate electrode 121 extends by a finite third length.
  • the third length corresponds to the distance DGS shown in FIG.
  • the end of the second barrier layer 106 on the source electrode 122 side is the part of the outline of the second barrier layer 106 in plan view that is closest to the source electrode 122.
  • the second barrier layer 106 is not provided directly below the end of the gate electrode 121 on the source electrode 122 side.
  • a first 2DEG 111 is generated directly below the end of the gate electrode 121 on the source electrode 122 side.
  • the distance D GS is shorter than the distance D BD .
  • concentration of the electric field between the gate and the source can be alleviated, and leakage current between the gate electrode 121 and the source electrode 122 can be reduced.
  • the distance D GS may be equal to the distance D BD or may be longer than the distance D BD .
  • the gate electrode 121 protrudes toward the source electrode 122 side from the end of the second barrier layer 106 on the source electrode 122 side when the substrate 101 is viewed from above.
  • the first 2DEG 111 located between the gate electrode 121 and the source electrode 122 in plan view extends to the portion overlapping with the end of the gate electrode 121 on the source electrode 122 side.
  • the first 2DEG 111 is a region with high electron density and low resistance. Therefore, the first 2DEG 111 having a high electron density can be extended long and the second 2DEG 112 having a low electron density can be shortened, so that the on-resistance can be reduced.
  • the second barrier layer 106 is provided so as to protrude beyond the gate electrode 121 on the drain electrode 123 side, the electric field concentrated at the end of the gate electrode 121 on the drain electrode 123 side can be alleviated. . In this way, on-resistance can be reduced while reducing off-leakage current due to electric field relaxation.
  • FIG. 8 is a cross-sectional view showing the configuration of a semiconductor device 200B according to a second modification of the second embodiment. As shown in FIG. 8, in the semiconductor device 200B according to the second modification, the gate electrode 121 protrudes on both sides of the source electrode 122 side and the drain electrode 123 side compared to the end portion of the second barrier layer 106.
  • the gate electrode 121 extends a finite fourth length from the end of the second barrier layer 106 on the drain electrode 123 side (drain electrode side end) toward the drain electrode 123 side.
  • the fourth length corresponds to the distance DGD shown in FIG.
  • the end of the second barrier layer 106 on the drain electrode 123 side is the part of the outline of the second barrier layer 106 in plan view that is closest to the drain electrode 123.
  • the distance D GS is equal to the distance D GD , but is not limited thereto.
  • the distance D GS may be shorter than the distance D GD or longer than the distance D BD .
  • the distance D GS it is possible to reduce the on-resistance while alleviating electric field concentration on the drain electrode 123 side.
  • the gate electrode 121 protrudes toward the drain electrode 123 side from the end of the second barrier layer 106 on the drain electrode 123 side when the substrate 101 is viewed from above. Further, in the semiconductor device 200B, similarly to the semiconductor device 200A, the gate electrode 121 protrudes toward the source electrode 122 side from the end of the second barrier layer 106 on the source electrode 122 side in a plan view of the substrate 101.
  • the first 2DEG 111 located between the gate electrode 121 and each of the source electrode 122 and the drain electrode 123 in plan view is located at the end of the gate electrode 121 on the source electrode 122 side or the drain electrode 123. It extends to the part that overlaps the side edge. Therefore, the first 2DEG 111 with high electron density extends to the source electrode 122 side and the drain electrode 123 side, and the second 2DEG 112 with low electron density can be shortened, so that on-resistance can be reduced.
  • the second recess portion 108A according to the first modification of the first embodiment is provided so that a part of the gate electrode 121 is It may be provided so as to be embedded in one barrier layer 105. Further, in the semiconductor device 200, the second recess portion 108B according to the second modification of the first embodiment may be provided, and the gate electrode 121 may be in contact with the second barrier layer 106.
  • the depletion layer can be expanded easily, and off-leakage current of the transistor can be reduced.
  • the shape of the second barrier layer is different from the first embodiment.
  • the explanation will focus on the differences from Embodiment 1, and the explanation of the common points will be omitted or simplified.
  • FIG. 9 is a cross-sectional view showing the configuration of a semiconductor device 300 according to the third embodiment.
  • the second barrier layer 106 is thinner on the source electrode 122 side than on the drain electrode 123 side.
  • the end position of the gate electrode 121 on the drain electrode 123 side (drain electrode side end position) of the second barrier layer 106 is higher than the end position of the gate electrode 121 on the source electrode 122 side. It is thicker than the position (source electrode side end position).
  • the second barrier layer 106 has a thin film portion 106a and a thick film portion 106b that is thicker than the thin film portion 106a.
  • the thin film portion 106a overlaps the end position of the gate electrode 121 on the source electrode 122 side in plan view.
  • the thick film portion 106b overlaps the end position of the gate electrode 121 on the drain electrode 123 side in plan view.
  • the second barrier layer 106 having different thicknesses is formed by forming a step on the bottom surface of the first recess portion 107.
  • the first recess portion 107 having a step on the bottom surface is formed, for example, by etching the channel layer 104 in stages.
  • the electron density of 2DEG generated near the interface between the second barrier layer 106 and the channel layer 104 varies.
  • the electron density of the third 2DEG 113 on the source electrode 122 side can be made higher than the electron density of the second 2DEG 112 on the drain electrode 123 side. Therefore, it is possible to reduce the on-resistance while reducing the off-leakage current between the gate electrode 121 and the drain electrode 123 by relaxing the electric field at the end of the gate electrode 121 on the drain electrode 123 side.
  • the second barrier layer 106 has a thinner portion closer to the drain electrode 123 than the thicker portion 106b, but the present invention is not limited thereto.
  • the thick film portion 106b may extend to the end of the second barrier layer 106 on the drain electrode 123 side.
  • the thickness of the second barrier layer 106 is smaller at the end position of the gate electrode 121 on the side of the drain electrode 123 in a plan view of the substrate 101. It is thicker than the source electrode 122 side end position.
  • the shape of the side surface of the second barrier layer is different from that in Embodiment 1.
  • the explanation will focus on the differences from Embodiment 1, and the explanation of the common points will be omitted or simplified.
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor device 300A according to a modification of the third embodiment.
  • the side surface of the second barrier layer 106 is inclined.
  • the side surfaces of the second barrier layer 106 on the source electrode 122 side and the drain electrode 123 side are formed such that the distance from the first barrier layer 105 increases from the end of the second barrier layer 106 toward the center. It is sloping.
  • the inclined side surface is, for example, a smoothly curved inclined surface.
  • the inclined surface is convex and curved downward. Note that the inclined side surface may be a flat surface. Further, one side surface on the source electrode 122 side and the drain electrode 123 side does not need to be sloped.
  • the inclination angle of the side surface of the second barrier layer 106 is an acute angle with respect to the lower surface of the first barrier layer 105. Note that the inclination angle is expressed by the angle formed by the contact surface between the second barrier layer 106 and the first barrier layer 105 and the side surface.
  • the angle of inclination of the side surface of the second barrier layer 106 is, for example, 45 degrees or less, and is, for example, 30 degrees. Note that the smaller the inclination angle, the more the on-resistance can be reduced.
  • a fourth 2DEG 114 is generated on the channel layer 104 side. Since the thickness of the second barrier layer 106 becomes thinner at each end on the source electrode 122 side and the drain electrode 123 side due to the slope of the side surface, the electron density of the fourth 2DEG 114 near the end becomes high. Therefore, it is possible to reduce the on-resistance. Moreover, since the fourth 2DEG 114 is generated along the shape of the inclined side surface, it is possible to smoothly connect the first 2DEG 111 and the second 2DEG 112. Therefore, electron scattering within the 2DEG can be suppressed, and on-resistance can be reduced.
  • the side surface of the second barrier layer 106 on the source electrode 122 side or the drain electrode 123 side has a distance from the lower surface of the first barrier layer 105 to the second barrier layer 106.
  • the angle between the side surface of the second barrier layer 106 and the lower surface of the first barrier layer 105 is an acute angle.
  • the electron density of the fourth 2DEG 114 can be made higher than the electron density of the second 2DEG 112, so that the on-resistance can be reduced.
  • the second recess portion 108A according to the first modification of the first embodiment is provided, so that a part of the gate electrode 121 is connected to the first barrier. It may be provided so as to be embedded in the layer 105. Further, in the semiconductor device 300 or 300A, the second recess portion 108B according to the second modification of the first embodiment may be provided, and the gate electrode 121 may be in contact with the second barrier layer 106. The depletion layer can be expanded easily, and off-leakage current of the transistor can be reduced. Further, in the semiconductor device 300 or 300A, the positional relationship between the second barrier layer 106 and the gate electrode 121 may satisfy the positional relationship described in the second embodiment or its modification.
  • the fourth embodiment is different from the first embodiment in that the first barrier layer has a spacer layer.
  • the explanation will focus on the differences from Embodiment 1, and the explanation of the common points will be omitted or simplified.
  • FIG. 11 is a cross-sectional view showing the configuration of a semiconductor device 400 according to the fourth embodiment.
  • the first barrier layer 105 has two or more layers.
  • the first barrier layer 105 includes a spacer layer 105a and a barrier layer 105b.
  • Barrier layer 105b has, for example, the same structure as first barrier layer 105 shown in Embodiments 1 to 3.
  • the spacer layer 105a is the lowest layer among all the layers that make up the first barrier layer 105.
  • the bandgap of the spacer layer 105a is larger than that of any layer in the first barrier layer 105 other than the spacer layer 105a.
  • the bandgap of the spacer layer 105a is larger than both the bandgap of the barrier layer 105b and the bandgap of the channel layer 104.
  • the spacer layer 105a may have the largest bandgap among all the layers constituting the first barrier layer 105.
  • the spacer layer 105a is, for example, AlN with a thickness of 2 nm and an Al composition ratio of 100%. Note that the Al composition ratio of the spacer layer 105a may be in a range of 30% or more and less than 100%. Moreover, the thickness of the spacer layer 105a may be any thickness.
  • the spacer layer 105a contacts and covers the upper surface of the second barrier layer 106, but the spacer layer 105a is not limited thereto.
  • the spacer layer 105a may not be provided in a portion of the first barrier layer 105 that is in contact with the upper surface of the second barrier layer 106. In this case, the upper surface of the second barrier layer 106 is in contact with the barrier layer 105b.
  • the spacer layer 105a may be provided on at least one of the side surface and the bottom surface of the second barrier layer 106. In this case, the spacer layer 105a in contact with the upper surface of the second barrier layer 106 may not be provided.
  • the first barrier layer 105 is composed of multiple layers including the spacer layer 105a at the bottom layer.
  • the bandgap of the spacer layer 105a is larger than the bandgap of any layer other than the spacer layer 105a in the first barrier layer 105.
  • the modification shown below differs from the fourth embodiment in that a recessed portion is provided in the first barrier layer.
  • the explanation will focus on the differences from Embodiment 4, and the explanation of the common points will be omitted or simplified.
  • FIG. 12 is a cross-sectional view showing the configuration of a semiconductor device 400A according to a modification of the fourth embodiment. As shown in FIG. 12, in a semiconductor device 400A according to a modification, a third recess portion 109 is provided on the upper surface of the first barrier layer 105 below the gate electrode 121, reaching the spacer layer 105a.
  • the third recess portion 109 penetrates through all the layers constituting the first barrier layer 105, except for the spacer layer 105a. In the example shown in FIG. 12, the third recess portion 109 penetrates the barrier layer 105b. The bottom surface of the third recess portion 109 is flush with the interface between the spacer layer 105a and the barrier layer 105b. Note that the third recess portion 109 may be formed by removing a portion of the spacer layer 105a. That is, the bottom surface of the third recess portion 109 may be located below the interface between the spacer layer 105a and the barrier layer 105b. The shape and arrangement of the third recess portion 109 are the same as the second recess portion 108A or 108B according to the modification of the first embodiment.
  • the gate electrode 121 is in contact with the bottom surface of the third recess portion 109. That is, the gate electrode 121 is in contact with the spacer layer 105a.
  • the third recess portion 109 extending to the spacer layer 105a is provided on the upper surface of the first barrier layer 105 below the gate electrode 121, and the gate electrode 121 is It is in contact with the bottom surface of the third recess portion 109.
  • the Schottky barrier becomes high, and the off-leakage current between the gate electrode 121 and the drain electrode 123 can be further reduced.
  • the second recess 108A according to the first modification of the first embodiment is provided instead of the third recess 109, and the gate A portion of the electrode 121 may be embedded in the first barrier layer 105.
  • a second recess portion 108B according to the second modification of the first embodiment is provided in place of the third recess portion 109, so that the gate electrode 121 contacts the second barrier layer 106. You can leave it there.
  • the depletion layer can be expanded easily, and off-leakage current of the transistor can be reduced.
  • the positional relationship between the second barrier layer 106 and the gate electrode 121 may satisfy the positional relationship described in the second embodiment or its modification.
  • the shape of the second barrier layer 106 may be the shape described in Embodiment 3 or its modification.
  • Example 1 and Example 2 of the embodiment differ only in the thicknesses, Al composition ratio, and In composition ratio of the channel layer 104, first barrier layer 105, and second barrier layer 106, so This will be explained using example 1 as a representative example.
  • 13A to 13E are cross-sectional views showing the configuration of the semiconductor device 100 in the process of being manufactured.
  • a buffer having a thickness of 2 ⁇ m and having a stacked structure of AlN and AlGaN is deposited on a substrate 101 made of Si using metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • layer 102 a back barrier layer 103 made of Al 0.05 Ga 0.95 N with a thickness of 1000 nm and an Al composition ratio of 5%
  • a channel layer 104 made of GaN with a thickness of 100 nm
  • a nitrided layer 104 made of InAlGaN is successively epitaxially grown in the +c plane direction ( ⁇ 0001> direction) in a semiconductor crystal growth apparatus.
  • the growth conditions for the buffer layer 102 for example, a growth temperature of 600° C. to 1200° C. was applied.
  • the growth pressure is, for example, 50 KPa or less under reduced pressure conditions.
  • the growth conditions for the back barrier layer 103 for example, a growth temperature of 900° C. to 1200° C. is applied. Alternatively, the growth temperature may range from 1000°C to 1150°C. A back barrier layer 103 with better film quality can be formed. Further, the growth pressure is, for example, 80 KPa or less under reduced pressure conditions. Note that it is also possible to add carbon (C), iron (Fe), or the like to the back barrier layer 103 as an impurity.
  • C carbon
  • Fe iron
  • the growth conditions for the channel layer 104 for example, a growth temperature of 900° C. to 1200° C. is applied. Alternatively, the growth temperature may range from 1000°C to 1150°C. A channel layer 104 with better film quality can be formed. Furthermore, the growth pressure may be either normal pressure or reduced pressure conditions. Furthermore, by using GaN to which no impurities are intentionally added for the channel layer 104, it is possible to suppress so-called current collapse, in which the drain current transiently decreases, which is caused by impurities.
  • the growth conditions for the nitride semiconductor layer 106A for example, a growth temperature of 500° C. to 900° C. is applied. Alternatively, the growth temperature may range from 550°C to 750°C. A nitride semiconductor layer 106A with better film quality can be formed. Furthermore, the growth pressure may be either normal pressure or reduced pressure conditions.
  • the gas flow rate ratio of the carrier gas made of a mixed gas of H 2 and N 2 satisfies, for example, the following formula (1). Thereby, etching of the nitride semiconductor layer 106A can be suppressed.
  • the gas flow rate ratio of the carrier gas consisting of a mixed gas of H 2 and N 2 may satisfy the following equation (2). Thereby, the effect of suppressing etching can be further enhanced.
  • the first recess portion 107 is formed by removing the entire nitride semiconductor layer 106A in the region where the second barrier layer 106 is to be formed and 20 nm of the channel layer 104 using a dry etching method. Note that although a dry etching method is used in this embodiment, the first recess portion 107 may be formed using a wet etching method, or a wet etching method may be used after using a dry etching method. good.
  • the shape, position, and size of the first recess portion 107 can be adjusted depending on the shape, position, and size of the portion to be removed by resist patterning.
  • the first recess portion 107 according to the second or third embodiment or a modification thereof can be formed.
  • the first recess portion 107 having a step on the bottom surface as shown in FIG.
  • the first recess portion 107 with inclined side surfaces as shown in FIG. 10 can be formed by making the end shape of the resist inclined.
  • plasma processing using an ICP (inductively coupled plasma) dry etching apparatus will be described.
  • plasma processing using a capacitively coupled plasma (CCP) or an electron cyclotron resonance (ECR) dry etching apparatus may be used.
  • Etching processing using an ICP dry etching apparatus is performed, for example, by using BCl 3 as a gas source and introducing BCl 3 gas at a gas flow rate of 10 sccm or more and 30 sccm or less.
  • BCl 3 as a gas source
  • BCl 3 gas at a gas flow rate of 10 sccm or more and 30 sccm or less.
  • HBr, SiCl 4 , Cl 2 or CCl 4 may be added in addition to BCl 3 gas.
  • an inert gas such as Ar (argon) or He (helium) may be introduced for dilution.
  • Setting conditions for the etching process include, for example, the pressure of the etching process atmosphere is 0.5 Pa or more and 3 Pa or less, the power applied to the upper electrode by the 13.56 MHz power source is 50 W or more and 200 W or less, and the power applied to the lower electrode by the 13.56 MHz power source is 50 W or more and 200 W or less.
  • the power applied to the substrate is 5 W or more and 20 W or less, and the substrate temperature is 0° C. or more and 20° C. or less.
  • etching treatment may be performed using tetramethyl ammonium hydroxide (TMAH), potassium hydroxide (KOH), or the like.
  • TMAH tetramethyl ammonium hydroxide
  • KOH potassium hydroxide
  • the pH value of the alkaline chemical solution may be 10 or more and 14 or less, and the temperature of the chemical solution may be 65° C. or more.
  • the surface of the nitride semiconductor layer 106A may be covered with a hard mask and removed after wet etching. By doing so, it is possible to suppress an increase in crystal defects caused by the alkaline chemical liquid penetrating the nitride semiconductor layer 106A in the channel layer 104.
  • a second barrier layer 106 is formed from the nitride semiconductor layer 106A by a mass transport method so as to fill the first recess portion 107.
  • the second barrier layer 106 is, for example, In 0.04 Al 0.23 Ga 0.73 N with a thickness of 20 nm and an In composition ratio of 4% and an Al composition ratio of 23%.
  • the material After being introduced into a nitride semiconductor growth apparatus, the material is heated to an elevated temperature in an atmosphere of a carrier gas consisting of a mixed gas of H 2 and N 2 and a group V raw material gas consisting of NH 3 . Further, during this temperature raising heating, the organic metal serving as the group III raw material is not supplied into the nitride semiconductor growth apparatus.
  • the In atoms, Al atoms, and Ga atoms, which are group III atoms, separated from the surface of the nitride semiconductor layer 106A are combined with the supply of N atoms, which are group V atoms decomposed from NH 3 , to cause a mass transport phenomenon. do. Due to the mass transport phenomenon caused by heating in an atmosphere of carrier gas consisting of a mixed gas of H 2 and N 2 and NH 3 , In atoms, Al atoms, Ga atoms, and N atoms have potential energy
  • the first recess portion 107 can be moved to the first recess portion 107 where the temperature is lower, and the first recess portion 107 can be embedded.
  • the second barrier layer 106 is formed, and the nitride semiconductor layer 106A formed over the channel layer 104 disappears. Further, due to the movement of each atom in the direction of the hole and the deposition of each atom inside the hole due to the mass transport phenomenon, the upper surface of the channel layer 104 and the second barrier layer 106 are formed as shown in FIG. 13C. The surface will be flat with no unevenness.
  • the composition of the nitride semiconductor layer 106A, the temperature, pressure, and carriers at which the mass transport phenomenon occurs are determined. This can be achieved by appropriately controlling conditions such as gas flow rate and the elapsed time of the mass transport phenomenon.
  • the gas flow rate ratio of the carrier gas when forming the second barrier layer 106 by the mass transport phenomenon satisfies, for example, the condition of equation (1) described above.
  • the gas flow rate ratio satisfies the above-mentioned equation (2), the etching effect can be further suppressed.
  • the second barrier layer 106 is formed by a mass transport method, but the method is not limited thereto. After forming the first recess portion 107 by forming a mask layer without forming the nitride semiconductor layer 106A, the second barrier layer 106 may be formed by a selective growth method, and then the mask layer may be removed.
  • the spacer layer 105a shown in FIGS. 11 and 12 may be formed on the channel layer 104. Further, the spacer layer 105a may be formed before forming the second barrier layer 106. Spacer layer 105a can be formed by MOCVD.
  • a first barrier layer 105 is successively formed on the channel layer 104 and the second barrier layer 106 in a semiconductor crystal growth apparatus using the MOCVD method.
  • the second barrier layer 106 is, for example, Al 0.27 Ga 0.73 N with a thickness of 20 nm and an Al composition ratio of 27%.
  • the interface between the channel layer 104, the first barrier layer 105, and the second barrier layer 106 is formed.
  • 2DEG is formed due to the influence of spontaneous polarization and piezo polarization due to lattice constant difference. That is, a first 2DEG 111 is generated at the interface between the channel layer 104 and the first barrier layer 105, and a second 2DEG 112 is generated at the interface between the channel layer 104 and the second barrier layer 106.
  • the In composition ratio of the first barrier layer 105 and the second barrier layer 106 satisfies the relationship of 0 ⁇ first barrier layer 105 ⁇ second barrier layer 106.
  • the Al composition ratio satisfies the relationship: first barrier layer 105 ⁇ second barrier layer 106.
  • the average value of the lattice constant satisfies the relationship of channel layer 104>second barrier layer 106>first barrier layer 105, thereby reducing the tensile stress on the first barrier layer 105 and the second barrier layer 106. can. Therefore, since the amount of piezo polarization below the gate electrode 121 is reduced, the electron density of the second 2DEG 112 can be lower than the electron density of the first 2DEG 111.
  • the growth conditions for the first barrier layer 105 for example, a growth temperature of 900° C. to 1200° C. is applied. Alternatively, the growth temperature may range from 1000°C to 1150°C. Further, a reduced pressure condition is applied to the growth pressure. For example, the growth pressure is 80 KPa or less.
  • the first barrier layer 105 with better film quality can be formed. Note that, of course, it is possible to change the Al composition and film thickness of the first barrier layer 105, and to change the conditions for forming the first barrier layer 105, if necessary.
  • the laminated film of Ti and Al is patterned by sequentially applying lithography and dry etching.
  • a source electrode 122 and a drain electrode 123 having predetermined shapes are formed on the first barrier layer 105.
  • the source electrode 122 and the drain electrode 123 having a predetermined shape may be formed by sequentially applying a lithography method and a lift-off method.
  • ohmic contact between the source electrode 122 and the drain electrode 123 and the first 2DEG 111 is formed by performing heat treatment in a nitrogen atmosphere.
  • the gate electrode 121 is formed on the first barrier layer 105 by sequentially depositing TiN and Al using a sputtering method, and then patterning the stacked film of TiN and Al by sequentially applying a lithography method and a dry etching method.
  • the gate electrode 121 having a predetermined shape may be formed by sequentially applying a lithography method and a lift-off method.
  • the second recess portion 108A or 108B or the third recess portion 109 may be formed before forming the gate electrode 121.
  • the second recess portion 108A or 108B or the third recess portion 109 is formed, similarly to the first recess portion 107, by sequentially performing resist application and patterning, etching, and resist removal. Thereby, the semiconductor device 100A, 100B, or 400A shown in FIG. 4, FIG. 5, or FIG. 12 can be formed.
  • the semiconductor device according to the present disclosure is useful for communication devices and inverters that require high-speed operation, power switching elements used in power supply circuits, and the like.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置（１００）は、基板（１０１）と、バックバリア層（１０３）と、バックバリア層（１０３）よりバンドギャップが小さいチャネル層（１０４）と、チャネル層（１０４）よりバンドギャップが大きい第１バリア層（１０５）と、第１リセス部（１０７）を埋めるように設けられ、チャネル層（１０４）よりバンドギャップが大きい第２バリア層（１０６）と、チャネル層（１０４）と第１バリア層（１０５）または第２バリア層（１０６）との界面のチャネル層（１０４）側に発生する二次元電子ガス（１１１、１１２）と、ソース電極（１２２）およびドレイン電極（１２３）と、ゲート電極（１２１）と、を備える。第１バリア層（１０５）のＩｎ組成率は、０以上、第２バリア層（１０６）のＩｎ組成率未満である。第１バリア層（１０５）のＡｌ組成率は、第２バリア層（１０６）のＡｌ組成率以上である。

Description

半導体装置
　本開示は、半導体装置に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置に関する。
　ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。
　ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高密度の電子（以下「２ＤＥＧ（２　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）：２次元電子ガス」と称する）によるチャネルが形成される。この２次元電子ガスのチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。
　これらのＩＩＩ族窒化物半導体装置において特性を高めるためには、ゲート寸法（以下、Ｌｇで表す）の微細化が有効である。しかし、一般的に微細化によりＬｇ＜０．２５μｍとなると、ゲート下部の空乏層が広がりにくくなる。このため、短チャネル効果と呼ばれるゲートオフ時の漏れ電流（ソースとドレインとの間のオフリーク電流）が流れてしまう現象が発生してしまう課題がある。そのため、短チャネル効果は、出来る限り抑制するとよい。
　特許文献１には、チャネル層にリセス部が設けられた窒化物半導体装置が開示されている。当該窒化物半導体装置は、リセス部以外の領域に設けられた第１キャリア供給層と、リセス部と第１キャリア供給層とを覆うように積層された第２キャリア供給層と、リセス部の上部に設けられたゲート電極と、を備えている。また、第２キャリア供給層は、第１キャリア供給層よりバンドギャップが小さい。
国際公開第２０１３／００８４２２号
　上記特許文献１に記載された窒化物半導体装置によれば、ゲート電極下部の２ＤＥＧの電子密度と、ゲート電極下部以外の２ＤＥＧの電子密度とが同時に変動してしまう。つまり、ゲート電極下部の２ＤＥＧの電子密度を独立で制御できない。このため、チャネルの狭窄が不十分となり、短チャネル効果を抑制することができないという課題がある。
　本開示は、このような課題を鑑みてなされたものであり、短チャネル効果を抑制することができる半導体装置を提供することを目的とする。
　上記目的を達成するために、本開示に係る半導体装置の一態様は、基板と、前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層と、前記バックバリア層の上方に設けられ、ガリウム窒化物半導体からなり、前記バックバリア層よりバンドギャップが小さいチャネル層と、前記チャネル層の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第１バリア層と、前記チャネル層の上面に設けられた第１リセス部を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第２バリア層と、前記チャネル層と前記第１バリア層または前記第２バリア層との界面の前記チャネル層側に発生する二次元電子ガスと、前記第１バリア層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極と間隔を空けて、前記第２バリア層の上方に設けられたゲート電極と、を備え、前記第１バリア層のＩｎ組成率は、０以上、前記第２バリア層のＩｎ組成率未満であり、前記第１バリア層のＡｌ組成率は、前記第２バリア層のＡｌ組成率以上である。
　本開示に係る半導体装置によると、短チャネル効果を抑制することができる。
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。 図２は、実施の形態１の実施例１に係る半導体装置のゲート電極下部のエネルギーバンド図の伝導帯の模式図である。 図３は、実施の形態１の実施例２に係る半導体装置のゲート電極下部のエネルギーバンド図の伝導帯の模式図である。 図４は、実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 図５は、実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。 図６は、実施の形態２に係る半導体装置の構成を示す断面図である。 図７は、実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。 図８は、実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。 図９は、実施の形態３に係る半導体装置の構成を示す断面図である。 図１０は、実施の形態３の変形例に係る半導体装置の構成を示す断面図である。 図１１は、実施の形態４に係る半導体装置の構成を示す断面図である。 図１２は、実施の形態４の変形例に係る半導体装置の構成を示す断面図である。 図１３Ａは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。 図１３Ｂは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。 図１３Ｃは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。 図１３Ｄは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。 図１３Ｅは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。
　以下、本開示の一態様に係る半導体装置等の具体的な実施の形態について、図面を参照しながら説明する。
　なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、半導体装置の構成における「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、三次元直交座標系の三軸を示している。各実施の形態では、半導体装置が有する基板が含む主面（上面）に平行な二軸をＸ軸およびＹ軸とし、この主面に直交する方向をＺ軸方向としている。具体的には、ソース電極、ゲート電極およびドレイン電極がこの順で並ぶ方向、すなわち、いわゆるゲート長方向をＸ軸方向としている。以下で説明する実施の形態において、Ｚ軸正方向を「上方」と記載し、Ｚ軸負方向を「下方」と記載する場合がある。また、本明細書において「平面視」とは、特に断りのない限り、半導体装置が有する基板の主面（上面）をＺ軸正方向から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　また、本明細書において、ＩＩＩ族窒化物半導体とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物半導体の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物半導体には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無く、ＩＩＩ族窒化物半導体をＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物半導体は、Ａｌ、Ｉｎ、ＧａおよびＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。
　また、ＩＩＩ族窒化物半導体からなる層、および、ＩＩＩ族窒化物半導体によって構成される層とは、当該層が実質的にＩＩＩ族窒化物半導体のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔ％以下の割合で含まれていてもよい。
　また、本明細書において、窒化物半導体（層）のＩＩＩ族元素の組成率とは、窒化物半導体に含まれる複数のＩＩＩ族元素のうちの、対象となるＩＩＩ族元素の原子数の比を表している。例えば、窒化物半導体層がＡｌａＩｎｂＧａｃＮ（ａ＋ｂ＋ｃ＝１、ａ≧０、ｂ≧０、ｃ≧０）からなる場合、当該窒化物半導体層のＡｌ組成率は、ａ／（ａ＋ｂ＋ｃ）で表すことができる。同様に、Ｉｎ組成率、Ｇａ組成率はそれぞれ、ｂ／（ａ＋ｂ＋ｃ）、ｃ／（ａ＋ｂ＋ｃ）で表される。
　（実施の形態１）
　まず、実施の形態１に係る半導体装置について、図１を用いて説明する。図１は、実施の形態１に係る半導体装置１００の構成を示す断面図である。
　半導体装置１００は、ＩＩＩ族窒化物半導体を用いて形成された窒化物半導体装置である。本実施の形態では、半導体装置１００が高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。
　図１に示すように、半導体装置１００は、基板１０１と、バッファ層１０２と、バックバリア層１０３と、チャネル層１０４と、第１バリア層１０５と、第２バリア層１０６と、ゲート電極１２１と、ソース電極１２２と、ドレイン電極１２３と、第１の２ＤＥＧ１１１と、第２の２ＤＥＧ１１２と、を備える。
　実施の形態１に係る半導体装置１００では、例えば、ゲートの閾値電圧は－３Ｖである。一例として、ソース電極１２２には０Ｖ、ドレイン電極１２３には＋３０Ｖ、ゲート電極１２１にはおおよそ－３Ｖから＋１Ｖの間の電位を印加することによって半導体装置１００を動作させる。なお、ドレイン電極１２３に印加する電位は、２０Ｖ以上５０Ｖ以下の範囲の電位であってもよい。また、ゲートの閾値電圧、順方向電圧および動作方法に応じて、各電極に印加する電位の値および範囲を調整してもよい。
　基板１０１は、例えば、主面が（１１１）面であるＳｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。
　バッファ層１０２は、基板１０１の上方に設けられている。例えば、バッファ層１０２は、基板１０１の上面に接触して設けられている。バッファ層１０２は、例えば、ＩＩＩ族窒化物半導体からなる。一例として、バッファ層１０２は、厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなる。例えば、バッファ層１０２は、炭素濃度が１Ｅ－１９ａｔｏｍｓ・ｃｍ－３以上の領域を含むＩＩＩ族窒化物半導体層によって構成される。あるいは、バッファ層１０２は、Ａｌ１－αＧａαＮ（０≦α＜０．８）層を複数層積層した構造を有してもよい。なお、バッファ層１０２の厚さおよび炭素濃度は、上記例に限定されない。
　また、バッファ層１０２は、超格子構造を含んでもよい。具体的には、バッファ層１０２は、ＡｌＮとＡｌＧａＮとを１ペアとして、２０以上１００以下のペアが積層されて構成されてもよい。また、バッファ層１０２は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、または、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層または複数層によって構成されていてもよい。なお、バッファ層１０２は設けられていなくてもよい。
　バックバリア層１０３は、基板１０１の上方に設けられた、ＩＩＩ族窒化物半導体からなる層である。バックバリア層１０３は、チャネル層１０４よりバンドギャップが大きく、バッファ層１０２の上面に接触して設けられている。バックバリア層１０３は、例えば、厚さが１０００ｎｍ以上１３９５ｎｍ以下で、Ａｌ組成率が５％のＡｌ０．０５Ｇａ０．９５Ｎによって構成される。なお、バックバリア層１０３は、Ａｌ０．０５Ｇａ０．９５Ｎに限らない。バックバリア層１０３のＡｌ組成率は、１％以上１０％以下であってもよい。また、バックバリア層１０３は、Ｉｎを含んでもよい。なお、バックバリア層１０３にはＦｅ、ＭｇまたはＣをドープして、バックバリア層１０３のポテンシャルを持ち上げてもよい。
　チャネル層１０４は、バックバリア層１０３の上方に設けられている。例えば、チャネル層１０４は、バックバリア層１０３の上面に接触して設けられている。チャネル層１０４は、ガリウム窒化物半導体（ＧａＮ）からなる。チャネル層１０４は、バックバリア層１０３よりバンドギャップが小さい。チャネル層１０４は、例えば、厚さ１００ｎｍのＧａＮによって構成される。なお、チャネル層１０４の層厚は、２０ｎｍ以上１５０ｎｍ以下であってもよい。また、チャネル層１０４は、一部にｎ型の不純物が含まれていてもよい。
　第１バリア層１０５は、チャネル層１０４よりバンドギャップが大きく、チャネル層１０４の上方に設けられている。例えば、第１バリア層１０５は、チャネル層１０４および第２バリア層１０６の各上面に接触して設けられている。第１バリア層１０５は、Ａｌを含むＩＩＩ族窒化物半導体からなる。なお、第１バリア層１０５は、ＡｌＧａＮに限らず、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、第１バリア層１０５には、ｎ型の不純物が含まれていてもよい。
　なお、第１バリア層１０５上にはキャップ層として、例えばＧａＮからなる厚さが約１ｎｍ以上約２ｎｍの層が設けられていてもよい。
　第２バリア層１０６は、第１リセス部１０７を埋めるように設けられている。具体的に言い換えると、第２バリア層１０６は、ゲート電極１２１の直下方向の第１バリア層１０５とチャネル層１０４との間のチャネル層１０４側に埋め込まれるように設けられている。なお、「直下方向」とは、平面視で重なる位置であることを意味する。
　本実施の形態では、第２バリア層１０６は、第１リセス部１０７を完全に埋めるように設けられている。このため、第２バリア層１０６の上面とチャネル層１０４の上面（第１リセス部１０７より外側の部分）とは、面一になっている。また、ＸＺ断面における第２バリア層１０６の断面形状と、第１リセス部１０７の断面形状とが実質的に一致している。
　なお、第１リセス部１０７は、チャネル層１０４の上面に設けられている。第１リセス部１０７は、チャネル層１０４の上面（ここでは、チャネル層１０４と第１バリア層１０５との界面）から基板１０１側に凹んだ凹部である。第１リセス部１０７は、平面視において、ゲート電極１２１と重なる位置に設けられている。言い換えると、第１リセス部１０７は、ゲート電極１２１の直下方向に位置している。
　本実施の形態では、図１に示すように、第１リセス部１０７の断面形状（ＸＺ断面）が矩形である。すなわち、第１リセス部１０７の底面は、基板１０１の主面に平行である。また、第１リセス部１０７の側面は、基板１０１の主面に対して垂直である。なお、第１リセス部１０７の形状は、矩形には限定されない。例えば、第１リセス部１０７の側面は、基板１０１の主面に対して傾斜していてもよい。
　第２バリア層１０６は、Ａｌを含むＩＩＩ族窒化物半導体からなる。具体的には、第２バリア層１０６は、ＡｌおよびＩｎを含むＩＩＩ族窒化物半導体からなる。第２バリア層１０６は、チャネル層１０４よりバンドギャップが大きい。第２バリア層１０６には、ｎ型の不純物が含まれていてもよい。
　なお、図１には示されていないが、平面視におけるゲート電極１２１とドレイン電極１２３との間には、フィールドプレート電極が設けられてもよい。フィールドプレート電極が設けられた場合は、第２バリア層１０６は、フィールドプレート電極の直下方向に設けられてもよい。
　ゲート電極１２１は、ソース電極１２２およびドレイン電極１２３との間に、各々とは間隔を空けて設けられている。本実施の形態では、ゲート電極１２１は、第１バリア層１０５の上方に設けられている。具体的には、ゲート電極１２１は、第１バリア層１０５の上面に接触して設けられている。
　ゲート電極１２１は、導電性材料を用いて形成される。例えば、ゲート電極１２１は、ＴｉＮとＡｌとを順に積層した積層構造からなる多層電極膜である。なお、ゲート電極１２１は、ＴｉＮとＡｌとに限らず、ＴｉＮ、ＷＮ、ＴａＮもしくはＨｆＮ等の導電性金属窒化膜、ＴｉＣ、ＷＣもしくはＨｆＣ等の導電性金属炭化膜、または、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｈｆ、Ｒｕ、ＡｕもしくはＣｕ等の金属単体もしくは合金でもよい。あるいは、ゲート電極１２１は、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。
　また、ゲート電極１２１のゲート長Ｌｇは、０．１０μｍである。なお、ゲート電極１２１のゲート長Ｌｇは、０．１５μｍに限らず、０．０１μｍ以上０．２５μｍ以下であってもよい。
　また、ゲート電極１２１は、第１バリア層１０５と接触してショットキー接合している。なお、第１バリア層１０５とゲート電極１２１との間には絶縁膜が設けられてもよく、あるいは、ｐ型の窒化物半導体層が設けられてもよい。
　ソース電極１２２とドレイン電極１２３とは、第１バリア層１０５の上方に間隔を空けて設けられている。具体的には、ソース電極１２２とドレイン電極１２３とは、間にゲート電極１２１を挟んで対向するように設けられている。
　ソース電極１２２とドレイン電極１２３とは、導電性材料を用いて形成される。例えば、ソース電極１２２とドレイン電極１２３とは、ＴｉとＡｌとを順に積層した積層構造からなる多層電極膜である。なお、ソース電極１２２とドレイン電極１２３とは、Ｔｉ、Ａｌの積層構造に限らず、Ｔｉ、Ｔａ、Ｈｆ、Ｒｕ、ＡｌもしくはＷ等の金属単体もしくは合金、または、ＴｉＮ、ＷＮ、ＴａＮ等の導電性金属窒化膜でもあってもよい。
　なお、第１バリア層１０５および／またはチャネル層１０４の一部を除去したリセス部を形成して、形成したリセス部内にＳｉなどのドナーを含んだｎ型の不純物を含んだコンタクト層を設けてもよい。また、ｎ型の不純物を含んだコンタクト層は、プラズマ処理、イオン注入または再成長等により形成されてもよい。
　また、ソース電極１２２とドレイン電極１２３とは、チャネル層１０４と第１バリア層１０５および第２バリア層１０６との界面のチャネル層１０４側に発生する２ＤＥＧに電気的に接続されている。具体的には、ソース電極１２２とドレイン電極１２３とは、第１の２ＤＥＧ１１１と電気的にオーミック接続されている。
　本実施の形態では、第１バリア層１０５および第２バリア層１０６の各々とチャネル層１０４との界面のチャネル層１０４側には、ピエゾ分極および自発分極の影響により、２ＤＥＧが発生する。具体的には、第１バリア層１０５とチャネル層１０４との界面には、第１の２ＤＥＧ１１１が発生する。第２バリア層１０６とチャネル層１０４との界面に第２の２ＤＥＧ１１２が発生する。
　ここで、第１バリア層１０５のＩｎ組成率は、０以上、第２バリア層１０６のＩｎ組成率未満である。すなわち、０≦第１バリア層１０５のＩｎ組成率＜第２バリア層１０６のＩｎ組成率、という関係が成立している。
　また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率以上である。すなわち、第１バリア層１０５のＡｌ組成率≧第２バリア層１０６のＡｌ組成率、という関係が成立している。
　Ｉｎ組成率およびＡｌ組成率に関する上記関係を満たすことによって、ゲート電極１２１の直下方向に発生する第２の２ＤＥＧ１１２の電子密度（２ＤＥＧ濃度とも称される）を、ゲート電極１２１の直下方向以外に発生する第１の２ＤＥＧ１１１の電子密度よりも低くすることができる。このため、半導体装置１００のオフ時には、ゲート電極１２１の直下方向に発生する空乏層が広がりやすくなるため、短チャネル効果を抑制することができる。
　次に、上述した構成を有する半導体装置１００の具体的な２つの実施例１および２について説明する。実施例１および２は、第１バリア層１０５および第２バリア層１０６の構成以外の他の構成は互いに同じである。具体的には、チャネル層１０４、第１バリア層１０５および第２バリア層１０６の各々の格子定数平均値の関係性が、実施例１と実施例２とで異なっている。なお、格子定数平均値は、例えば、ＩＩＩ族窒化物半導体の元素組成比の平均値に基づいて算出可能である。
　＜実施例１＞
　実施例１では、第２バリア層１０６の格子定数平均値は、チャネル層１０４の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値より大きい。すなわち、格子定数平均値に関して、以下の関係式（１）が成立している。
　（１）　チャネル層１０４＞第２バリア層１０６＞第１バリア層１０５
　ＩＩＩ族窒化物半導体では、Ｉｎ組成率が高くなる程、格子定数平均値が大きくなる。一方で、Ａｌ組成率またはＧａ組成率が高くなる程、格子定数平均値が小さくなる。ＡｌとＧａとで比較すると、Ｇａ組成率が高くなる程、格子定数平均値が大きくなる。Ａｌ組成率が高くなる程、格子定数平均値が小さくなる。例えば、ＡｌＮ、ＧａＮ、ＩｎＮの各々の格子定数平均値は、ＡｌＮ＜ＧａＮ＜ＩｎＮの関係を満たしている。なお、バンドギャップは、格子定数平均値とは逆の関係を有する。すなわち、ＡｌＮ、ＧａＮ、ＩｎＮの各々のバンドギャップは、ＡｌＮ＞ＧａＮ＞ＩｎＮの関係を満たしている。
　実施例１では、第１バリア層１０５は、厚さが２０ｎｍで、Ａｌ組成率が２７％のＡｌ０．２７Ｇａ０．７３Ｎによって構成される。また、第２バリア層１０６は、厚さが２０ｎｍで、Ｉｎ組成率が４％、Ａｌ組成率が２３％のＩｎ０．０４Ａｌ０．２３Ｇａ０．７３Ｎである。
　このように、第１バリア層１０５のＩｎ組成率は、第２バリア層１０６のＩｎ組成率より低い。また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率より高い。また、実施例１では、第１バリア層１０５および第２バリア層１０６の各々のＧａ組成率は、５０％より大きく、より具体的には７０％より大きい。このような組成率の関係により、ＧａＮからなるチャネル層１０４に対して、上述した格子定数平均値の関係式（１）を満たすことができる。なお、第１バリア層１０５と第２バリア層１０６とでは、厚さおよびＧａ組成率が互いに同じであるが、これに限定されない。上述した格子定数平均値の関係が満たされれば、Ｉｎ組成率、Ａｌ組成率およびＧａ組成率は、適宜変更可能である。
　以上の構成により、実施例１では、第１バリア層１０５および第２バリア層１０６に加わる引張応力を低減できる。したがって、ゲート電極１２１の直下方向のピエゾ分極量が低減するため、第１の２ＤＥＧ１１１の電子密度よりも、第２の２ＤＥＧ１１２の電子密度を低減することができる。
　図２は、実施の形態１の実施例１に係る半導体装置１００のゲート電極１２１下部のエネルギーバンド図の伝導帯の模式図である。図２には、比較例１として、第２バリア層１０６および第１リセス部１０７が存在しない半導体装置のゲート電極下部のエネルギーバンド図の伝導帯も破線で表している。なお、比較例１に係る半導体装置では、チャネル層１０４の上面が平坦であり、当該平坦な上面に第１バリア層１０５が接触している。
　図２に示すように、ゲート電極１２１の直下方向において、第１バリア層１０５直下の第１リセス部１０７に第２バリア層１０６を埋め込むことで、ゲート電極１２１の直下方向の第１バリア層１０５および第２バリア層１０６中のピエゾ分極の総分極量が低減する。このため、第２バリア層１０６下部の伝導帯が上昇して、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度が低減することがわかる。このように、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度を独立して制御することができる。
　＜実施例２＞
　実施例２では、チャネル層１０４の格子定数平均値は、第２バリア層１０６の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値以上である。すなわち、格子定数平均値に関して、以下の関係式（２）が成立している。
　（２）　第２バリア層１０６＞チャネル層１０４≧第１バリア層１０５
　実施例２では、第１バリア層１０５および第２バリア層１０６がそれぞれ、ＡｌおよびＩｎを含むＩＩＩ族窒化物半導体からなる。具体的には、第１バリア層１０５は、厚さが５ｎｍで、Ｉｎ組成率が６％、Ａｌ組成率が８３％のＩｎ０．６Ａｌ０．８３Ｇａ０．１１Ｎによって構成される。また、第２バリア層１０６は、厚さが５ｎｍで、Ｉｎ組成率が２４％、Ａｌ組成率が６５％のＩｎ０．２４Ａｌ０．６５Ｇａ０．１１Ｎによって構成される。
　このように、第１バリア層１０５のＩｎ組成率は、第２バリア層１０６のＩｎ組成率より低い。また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率より高い。また、実施例２では、第１バリア層１０５および第２バリア層１０６の各々のＧａ組成率は、５０％未満であり、より具体的には２０％未満である。このような組成率の関係により、ＧａＮからなるチャネル層１０４に対して、上述した格子定数平均値の関係式（２）を満たすことができる。なお、第１バリア層１０５と第２バリア層１０６とでは、厚さおよびＧａ組成率が互いに同じであるが、これに限定されない。上述した格子定数平均値の関係が満たされれば、Ｉｎ組成率、Ａｌ組成率およびＧａ組成率は、適宜変更可能である。
　以上の構成により、実施例２では、第２バリア層１０６に対して圧縮応力を加えることができる。したがって、第２バリア層１０６に生じるピエゾ分極の向きが逆転して、第１バリア層１０５および第２バリア層１０６中のピエゾ分極の総分極量が低減する。このため、第２バリア層１０６の下部の伝導帯が上昇して、第１の２ＤＥＧ１１１の電子密度よりも、さらに第２の２ＤＥＧ１１２の電子密度を低減することができる。
　図３は、実施の形態１の実施例２に係る半導体装置１００のゲート電極１２１下部のエネルギーバンド図の伝導帯の模式図である。図３には、図２と同様に、比較例２として、第２バリア層１０６および第１リセス部１０７が存在しない半導体装置のゲート電極下部のエネルギーバンド図の伝導帯も破線で表している。
　図３に示すように、ゲート電極１２１の直下方向において、第１バリア層１０５直下の第１リセス部１０７に第２バリア層１０６を埋め込むことで、ゲート電極１２１の直下方向のピエゾ分極の向きが逆転する。このため、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度が低減することがわかる。このように、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度を独立して制御することができる。
　なお、実施例１および２で示した第１バリア層１０５および第２バリア層１０６の膜厚および元素の組成率は、一例にすぎない。例えば、第１バリア層１０５および第２バリア層１０６の膜厚は、任意の層厚としてもよい。ただし、第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２の電子密度が飽和する領域となるように、第１バリア層１０５および第２バリア層１０６の膜厚を調整することが好ましい。
　以上のように、本実施の形態に係る半導体装置１００は、基板１０１と、基板１０１の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層１０３と、バックバリア層１０３の上方に設けられ、ガリウム窒化物半導体からなり、バックバリア層１０３よりバンドギャップが小さいチャネル層１０４と、チャネル層１０４の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、チャネル層１０４よりバンドギャップが大きい第１バリア層１０５と、チャネル層１０４の上面に設けられた第１リセス部１０７を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、チャネル層１０４よりバンドギャップが大きい第２バリア層１０６と、チャネル層１０４と第１バリア層１０５または第２バリア層１０６との界面のチャネル層１０４側に発生する二次元電子ガスと、第１バリア層１０５の上方に間隔を空けて設けられ、それぞれが二次元電子ガスに電気的に接続されたソース電極１２２およびドレイン電極１２３と、ソース電極１２２およびドレイン電極１２３と間隔を空けて、第２バリア層１０６の上方に設けられたゲート電極１２１と、を備える。第１バリア層１０５のＩｎ組成率は、０以上、第２バリア層１０６のＩｎ組成率未満である。第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率以上である。
　上記構成により、チャネル層１０４内には第１バリア層１０５および第２バリア層１０６との界面近傍に第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２が発生するので、発生した第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２をチャネルとして利用したトランジスタを実現することができる。また、ゲート電極１２１の直下方向の第１バリア層１０５下の第１リセス部１０７に第２バリア層１０６を埋め込まれているので、バックバリア層１０３と第２バリア層１０６との距離を短縮できる。このため、トランジスタのオフ時に、チャネル層１０４内のチャネルを狭窄できる。
　また、第２バリア層１０６が設けられていることにより、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度のみを独立に制御することができる。例えば、第２バリア層のＩｎ組成率およびＡｌ組成率を、上記関係を満たす範囲内で調整することによって、第２の２ＤＥＧ１１２の電子密度を、第１の２ＤＥＧ１１１の電子密度より低減することができる。このようにすることで、トランジスタのオフ時にドレイン電圧を印加したときに、チャネル層１０４内のゲート電極１２１の直下方向において空乏層を広がりやすくすることができ、短チャネル効果を抑制することができる。このため、トランジスタのオフ時のソース電極１２２とドレイン電極１２３との間のリーク電流を抑制することができる。
　また、本実施の形態に係る半導体装置１００では、実施例１で示したように、第２バリア層１０６の格子定数平均値は、チャネル層１０４の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値より大きくてもよい。
　上記構成により、ゲート電極１２１の直下方向においては、第１バリア層１０５および第２バリア層１０６に加わる引張応力を低減することができる。このため、ゲート電極１２１の直下方向の第２の２ＤＥＧ１１２の電子密度を低減することができるので、空乏層を広がりやすくすることができ、短チャネル効果を抑制することができる。
　また、本実施の形態に係る半導体装置１００では、実施例２で示したように、チャネル層１０４の格子定数平均値は、第２バリア層１０６の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値以上であってもよい。
　上記構成により、第２バリア層１０６に圧縮応力が加わるので、ゲート電極１２１の直下方向の第２の２ＤＥＧ１１２の電子密度をさらに低減することができる。このため、空乏層をより広がりやすくすることができ、短チャネル効果をより強く抑制することができる。
　（実施の形態１の変形例）
　続いて、実施の形態１の変形例について説明する。
　以下に示す変形例では、実施の形態１と比較して、第１バリア層にリセス部が設けられている点が相違する。すなわち、ゲート電極１２１の下部には、第２リセス部が設けられる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　まず、変形例１について、図４を用いて説明する。図４は、実施の形態１の変形例１に係る半導体装置１００Ａの構成を示す断面図である。図４に示すように、変形例１に係る半導体装置１００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面に第２リセス部１０８Ａが設けられている。第２リセス部１０８Ａは、主にゲート電極１２１の下部の第１バリア層１０５の一部を除去することによって形成される。
　第２リセス部１０８Ａは、第１バリア層１０５の上面（ここでは、第１バリア層１０５とソース電極１２２またはドレイン電極１２３との界面）から基板１０１側に凹んだ凹部である。第２リセス部１０８Ａは、平面視において、ゲート電極１２１と重なる位置に設けられている。
　本変形例では、図４に示すように、第２リセス部１０８Ａの断面形状（ＸＺ断面）が矩形である。すなわち、第２リセス部１０８Ａの底面は、基板１０１の主面に平行である。また、第２リセス部１０８Ａの側面は、基板１０１の主面に対して垂直である。なお、第２リセス部１０８Ａの形状は、矩形には限定されない。例えば、第２リセス部１０８Ａの側面は、基板１０１の主面に対して傾斜していてもよい。
　第２リセス部１０８Ａは、ゲート長方向（Ｘ軸方向）における幅が、第１リセス部１０７より短い。第２リセス部１０８Ａは、平面視において、第１リセス部１０７からソース電極１２２側およびドレイン電極１２３側の各々に張り出さないように設けられている。
　本変形例では、ゲート電極１２１は、第２リセス部１０８Ａの底面に接触している。ゲート電極１２１は、第２リセス部１０８Ａを埋めるように設けられている。なお、ゲート電極１２１の一部は、第２リセス部１０８Ａからソース電極１２２側またはドレイン電極１２３側に張り出すように設けられていてもよい。
　以上のように、本変形例に係る半導体装置１００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面には第２リセス部１０８Ａが設けられ、ゲート電極１２１は、第２リセス部１０８Ａの底面に接触している。
　このように、第２リセス部１０８Ａが設けられていることで、第２リセス部１０８Ａの直下方向の第２の２ＤＥＧ１１２の電子密度を低くできる、また、ゲート電極１２１と第２の２ＤＥＧ１１２との間隔をさらに短くできる。このため、さらに空乏層が広がりやすくなるので、短チャネル効果をより強く抑制することができる。
　次に、変形例２について、図５を用いて説明する。図５は、実施の形態１の変形例２に係る半導体装置１００Ｂの構成を示す断面図である。図５に示すように、変形例２に係る半導体装置１００Ｂでは、図４と同様に、ゲート電極１２１の下方の第１バリア層１０５の上面に第２リセス部１０８Ｂが設けられている。第２リセス部１０８Ｂは、第１バリア層１０５を貫通している。具体的には、第２リセス部１０８Ｂは、主にゲート電極１２１の下部の第１バリア層１０５の全部と、第２バリア層１０６の一部とを除去することによって形成される。第２リセス部１０８Ｂは、深さ方向（Ｚ軸方向）の長さが異なる点を除いて、図４に示した第２リセス部１０８Ａと同様の特徴を有する。
　本変形例では、ゲート電極１２１は、第２バリア層１０６に接触している。なお、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔は、例えば３ｎｍ以上１５ｎｍ以下である。これにより、第２の２ＤＥＧ１１２を消失させずに、チャネルとして機能させることができる。
　以上のように、本変形例に係る半導体装置１００Ｂでは、第２リセス部１０８Ｂは、第１バリア層１０５を貫通し、ゲート電極１２１は、第２バリア層１０６に接触している。
　このようにすることで、第２リセス部１０８Ｂの直下方向の第２の２ＤＥＧ１１２の電子密度を、図４に示した構成の場合よりも低くできる。また、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔をより短くできる。このため、さらに空乏層が広がりやすくなる。また、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔をさらに短くできるため、トランジスタの相互コンダクタンス（ｇｍ）を向上できるので、トランジスタの応答性を高めることができる。
　なお、変形例２では、第２リセス部１０８Ｂは、第１バリア層１０５を貫通するのみでもよい。すなわち、第２リセス部１０８Ｂを形成する際に、第２バリア層１０６の一部を除去しなくてもよい。この場合、第２リセス部１０８Ｂの底面は、第１バリア層１０５と第２バリア層１０６との界面と面一であってもよい。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２では、実施の形態１と比較して、ゲート電極と第２バリア層との相対的な位置関係が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　まず、図１に示した半導体装置１００におけるゲート電極１２１と第２バリア層１０６との位置関係と、その利点とについて、図１を用いて説明する。
　図１に示した半導体装置１００では、平面視において、第２バリア層１０６は、ゲート電極１２１のドレイン電極１２３側の端部（ドレイン電極側端）からドレイン電極１２３側に有限の第１長さ分張り出している。第１長さは、図１に示す距離ＤＢＤに相当する。ゲート電極１２１のドレイン電極１２３側の端部とは、平面視におけるゲート電極１２１の輪郭のうち、最もドレイン電極１２３に近い部分である。
　このようにすることで、ゲート電極１２１の端部の直下方向に発生する２ＤＥＧは、第２の２ＤＥＧ１１２となり電子密度が低くなる。このため、ゲート電極１２１のドレイン電極１２３側の端部に集中する電界を緩和することができる。よって、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。
　また、実施の形態１では、第２バリア層１０６は、ゲート電極１２１のソース電極１２２側の端部（ソース電極側端）からソース電極１２２側に有限の第２長さ分張り出している。第２長さは、図１に示す距離ＤＢＳに相当する。ゲート電極１２１のソース電極１２２側の端部とは、平面視におけるゲート電極１２１の輪郭のうち、最もソース電極１２２に近い部分である。
　図１に示す例では、第１長さ（距離ＤＢＤ）と第２長さ（距離ＤＢＳ）とは、互いに等しい。なお、第１長さ（距離ＤＢＤ）は、例えば、ゲート電極１２１とドレイン電極１２３との距離の１／２以下であるが、１／４以下であってもよい。第１長さが長くなり過ぎないようにすることで、電子密度が低くてオン抵抗が高い第２の２ＤＥＧ１１２が広くなりすぎないようにすることができる。このため、トランジスタのオン時のオン抵抗の増大を抑制することができる。また、第２長さ（距離ＤＢＳ）は、例えば、ゲート電極１２１とソース電極１２２との距離の１／２以下であるが、１／４以下であってもよい。第２長さが長くなりすぎないようにすることで、電子密度が低くてオン抵抗が高い第２の２ＤＥＧ１１２が広くなりすぎないようにすることができる。このため、トランジスタのオン時のオン抵抗の増大を抑制することができる。
　なお、本実施の形態に記載はないフィールドプレート電極をゲート電極１２１とドレイン電極１２３との間に設けた場合、第２バリア層１０６は、フィールドプレート電極のドレイン電極１２３側の端部よりも、ドレイン電極１２３側に張り出していてもよい。このとき、第２バリア層１０６は、連続的に設けられてもよく、不連続にして設けられてもよい。あるいは、第１リセス部１０７の深さを変えることで第２バリア層１０６の厚みを適宜厚くしても薄くしてもよい。このようにすることで、電流コラプスを低減できる。
　以上のように、実施の形態１に係る半導体装置１００においても、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減することができる。また、以下に図６を用いて説明する本実施の形態に係る半導体装置によれば、より効果的に、オフリーク電流を低減することができる。
　図６は、実施の形態２に係る半導体装置２００の構成を示す断面図である。図６に示すように、実施の形態２に係る半導体装置２００は、第１長さ（距離ＤＢＤ）は、第２長さ（距離ＤＢＳ）より長い。このようにすることで、ドレイン電極１２３側のゲート電極１２１の端部に集中する電界をさらに緩和して、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。
　以上のように、本実施の形態に係る半導体装置２００では、基板１０１の平面視において、第２バリア層１０６は、ゲート電極１２１のドレイン電極１２３側端からドレイン電極１２３側に有限の第１長さ（距離ＤＢＤ）分張り出している。
　上記構成により、電子密度が薄い第２の２ＤＥＧ１１２が、ドレイン電極１２３側へ延在する。このため、ゲート電極１２１のドレイン電極１２３側の端部における電界集中を緩和することができ、ゲート電極１２１とドレイン電極１２３との間のリーク電流を抑制することができる。
　また、本実施の形態に係る半導体装置２００では、基板１０１の平面視において、第２バリア層１０６は、ゲート電極１２１のソース電極１２２側端からソース電極１２２側に有限の第２長さ（距離ＤＢＳ）分張り出しており、第１長さ（距離ＤＢＤ）は、第２長さ（距離ＤＢＳ）より長い。
　上記構成により、電子密度が薄い第２の２ＤＥＧ１１２が、ドレイン電極１２３側およびソース電極１２２側の各々へ延在する。このため、ゲート電極１２１のドレイン電極１２３側およびソース電極１２２側の両端部における電界集中を緩和することができ、ゲート電極１２１とドレイン電極１２３との間、および、ゲート電極１２１とソース電極１２２との間の各々のリーク電流を抑制することができる。
　また、トランジスタのオフ時には、ゲート－ソース間よりもゲート－ドレイン間に、より高い電圧差が生じることが多い。このため、第２バリア層１０６のドレイン電極１２３側へ張り出した第１長さ（距離ＤＢＤ）を、第２バリア層１０６のソース電極１２２側へ張り出した第２長さ（距離ＤＢＳ）より長くすることにより、電界が集中しやすいドレイン電極１２３側の端部への電界緩和効果を高め、リーク電流の抑制効果を高めることができる。
　（実施の形態２の変形例）
　続いて、実施の形態２の変形例について説明する。
　以下に示す変形例では、実施の形態１および２と比較して、ゲート電極と第２バリア層との相対的な位置関係が相違する。以下では、実施の形態１および２との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　まず、変形例１について、図７を用いて説明する。図７は、実施の形態２の変形例１に係る半導体装置２００Ａの構成を示す断面図である。図７に示すように、変形例１に係る半導体装置２００Ａでは、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側の端部（ソース電極側端）よりもソース電極１２２側に張り出している。具体的には、ゲート電極１２１は、有限の第３長さ分張り出している。第３長さは、図７に示す距離ＤＧＳに相当する。第２バリア層１０６のソース電極１２２側の端部とは、平面視における第２バリア層１０６の輪郭のうち、最もソース電極１２２に近い部分である。
　この構成により、ゲート電極１２１のソース電極１２２側の端部の直下方向には、第２バリア層１０６が設けられていない。ゲート電極１２１のソース電極１２２側の端部の直下方向には、第１の２ＤＥＧ１１１が発生している。
　図７に示すように、距離ＤＧＳは、距離ＤＢＤより短い。ゲート電極１２１がソース電極１２２に近づきすぎないようにすることで、ゲート－ソース間の電界集中を緩和し、ゲート電極１２１とソース電極１２２との間のリーク電流を低減することができる。なお、距離ＤＧＳは、距離ＤＢＤに等しくてもよく、距離ＤＢＤより長くてもよい。
　以上のように、変形例１に係る半導体装置２００Ａでは、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側端よりもソース電極１２２側に張り出している。
　このようにすることで、平面視でゲート電極１２１とソース電極１２２との間に位置する第１の２ＤＥＧ１１１が、ゲート電極１２１のソース電極１２２側の端部と重なる部分にまで延在する。第１の２ＤＥＧ１１１は、電子密度が高くて抵抗が低い領域である。このため、電子密度が高い第１の２ＤＥＧ１１１が長く延び、電子密度が低い第２の２ＤＥＧ１１２を短くできるので、オン抵抗の低抵抗化が実現できる。一方で、ドレイン電極１２３側では第２バリア層１０６がゲート電極１２１よりも張り出すように設けられているので、ゲート電極１２１のドレイン電極１２３側の端部に集中する電界を緩和することができる。このように、電界緩和によるオフリーク電流を低減しつつ、オン抵抗を低減できる。
　次に、変形例２について、図８を用いて説明する。
　図８は、実施の形態２の変形例２に係る半導体装置２００Ｂの構成を示す断面図である。図８に示すように、変形例２に係る半導体装置２００Ｂでは、ゲート電極１２１は、第２バリア層１０６の端部と比べて、ソース電極１２２側およびドレイン電極１２３側の両側に張り出している。
　具体的には、図７に示す半導体装置２００Ａと同様に、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側の端部（ソース電極側端）よりもソース電極１２２側に有限の第３長さ（距離ＤＧＳ）分張り出している。また、ゲート電極１２１は、第２バリア層１０６のドレイン電極１２３側の端部（ドレイン電極側端）よりもドレイン電極１２３側に有限の第４長さ分張り出している。第４長さは、図８に示す距離ＤＧＤに相当する。第２バリア層１０６のドレイン電極１２３側の端部とは、平面視における第２バリア層１０６の輪郭のうち、最もドレイン電極１２３に近い部分である。
　図８に示すように、距離ＤＧＳは、距離ＤＧＤと等しいが、これに限定されない。距離ＤＧＳは、距離ＤＧＤより短くてもよく、距離ＤＢＤより長くてもよい。例えば、距離ＤＧＳを距離ＤＧＤより長くすることで、ドレイン電極１２３側での電界集中を緩和しながら、オン抵抗を低減することができる。
　以上のように、変形例２に係る半導体装置２００Ｂでは、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のドレイン電極１２３側端よりもドレイン電極１２３側に張り出している。また、半導体装置２００Ｂでは、半導体装置２００Ａと同様に、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側端よりもソース電極１２２側に張り出している。
　このようにすることで、平面視でゲート電極１２１とソース電極１２２およびドレイン電極１２３の各々との間に位置する第１の２ＤＥＧ１１１が、ゲート電極１２１のソース電極１２２側の端部またはドレイン電極１２３側の端部と重なる部分にまで延在する。このため、電子密度が高い第１の２ＤＥＧ１１１がソース電極１２２側およびドレイン電極１２３側の各々に延在し、電子密度が低い第２の２ＤＥＧ１１２を短くできるため、オン抵抗を低減できる。
　なお、本実施の形態または各変形例に係る半導体装置２００、２００Ａまたは２００Ｂにおいても、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置２００では、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。
　実施の形態３では、実施の形態１と比較して、第２バリア層の形状が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図９は、実施の形態３に係る半導体装置３００の構成を示す断面図である。図９に示すように、実施の形態３に係る半導体装置３００では、第２バリア層１０６の厚さは、ソース電極１２２側の方がドレイン電極１２３側より薄い。具体的には、第２バリア層１０６は、平面視における、ゲート電極１２１のドレイン電極１２３側の端部位置（ドレイン電極側端位置）の方が、ゲート電極１２１のソース電極１２２側の端部位置（ソース電極側端位置）よりも厚い。
　より具体的には、図９に示すように、第２バリア層１０６は、薄膜部１０６ａと、薄膜部１０６ａよりも厚い厚膜部１０６ｂと、を有する。薄膜部１０６ａは、平面視において、ゲート電極１２１のソース電極１２２側の端部位置に重なっている。厚膜部１０６ｂは、平面視において、ゲート電極１２１のドレイン電極１２３側の端部位置に重なっている。
　厚さが異なる第２バリア層１０６は、第１リセス部１０７の底面に段差を形成しておくことによって形成される。底面に段差がある第１リセス部１０７は、例えば、チャネル層１０４のエッチングを段階的に行うことによって形成される。
　このように、第２バリア層１０６の厚みが異なることで、第２バリア層１０６とチャネル層１０４との界面近傍に発生する２ＤＥＧの電子密度が異なる。具体的には、ドレイン電極１２３側の第２の２ＤＥＧ１１２の電子密度より、ソース電極１２２側の第３の２ＤＥＧ１１３の電子密度を高くできる。このため、ゲート電極１２１のドレイン電極１２３側の端部を電界緩和してゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減しつつ、オン抵抗を低減できる。
　なお、図９に示す例では、第２バリア層１０６は、厚膜部１０６ｂよりもドレイン電極１２３に近い部分に、膜厚が薄い部分を有するが、これに限定されない。厚膜部１０６ｂは、第２バリア層１０６のドレイン電極１２３側の端部にまで延在していてもよい。
　以上のように、本実施の形態に係る半導体装置３００では、第２バリア層１０６の厚さは、基板１０１の平面視における、ゲート電極１２１のドレイン電極１２３側端位置の方が、ゲート電極１２１のソース電極１２２側端位置よりも厚い。
　これにより、ソース電極１２２側には、ドレイン電極１２３側の第２の２ＤＥＧ１１２よりも電子密度が濃い第３の２ＤＥＧ１１３が発生する。このため、オン抵抗の低抵抗化とドレイン電極１２３側の電界緩和によるオフリーク電流の低減とを両立させることができる。
　（実施の形態３の変形例）
　続いて、実施の形態３の変形例について説明する。
　以下に示す変形例では、実施の形態１と比較して、第２バリア層の側面の形状が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１０は、実施の形態３の変形例に係る半導体装置３００Ａの構成を示す断面図である。図１０に示すように、変形例に係る半導体装置３００Ａでは、第２バリア層１０６の側面が傾斜している。具体的には、第２バリア層１０６のソース電極１２２側およびドレイン電極１２３側の側面は、第１バリア層１０５との間隔が第２バリア層１０６の端部から中心部に向かって広がるように傾斜している。
　傾斜している側面は、例えば、滑らかに湾曲した傾斜面である。傾斜面は、下方に凸で湾曲している。なお、傾斜している側面は、平坦面であってもよい。また、ソース電極１２２側およびドレイン電極１２３側の一方の側面は、傾斜していなくてもよい。
　第２バリア層１０６の側面の傾斜角度は、第１バリア層１０５の下面に対して鋭角である。なお、傾斜角度は、第２バリア層１０６と第１バリア層１０５との接触面と側面とがなす角度で表される。第２バリア層１０６の側面の傾斜角度は、例えば、４５度以下であり、一例として３０度である。なお、傾斜角度が小さいほど、オン抵抗を低減できる。
　傾斜している側面とチャネル層１０４との界面には、チャネル層１０４側に第４の２ＤＥＧ１１４が発生する。第２バリア層１０６の厚みが側面の傾斜によりソース電極１２２側およびドレイン電極１２３側の各々の端部で薄くなるため、当該端部近傍の第４の２ＤＥＧ１１４の電子密度が高くなる。このため、オン抵抗の低減が可能である。また、第４の２ＤＥＧ１１４は、傾斜している側面の形状に沿って発生するので、第１の２ＤＥＧ１１１と第２の２ＤＥＧ１１２との間を滑らかに接続することができる。このため、２ＤＥＧ内の電子散乱を抑制することができ、オン抵抗を低減することができる。
　以上のように、本変形例に係る半導体装置３００Ａでは、第２バリア層１０６のソース電極１２２側またはドレイン電極１２３側の側面は、第１バリア層１０５の下面との間隔が第２バリア層１０６の端部から中心部に向かって広がるように傾斜しており、第２バリア層１０６の側面と第１バリア層１０５の下面とが為す角は、鋭角である。
　このようにすることで、チャネルである２ＤＥＧの、第２バリア層１０６の段差による電子散乱を抑制してオン抵抗を低減できる。また、第２バリア層１０６の側面を鋭角で傾斜させることにより、第２の２ＤＥＧ１１２の電子密度より第４の２ＤＥＧ１１４の電子密度を高くできるため、オン抵抗を低減できる。
　なお、本実施の形態または各変形例に係る半導体装置３００または３００Ａにおいても、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置３００または３００Ａでは、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。また、半導体装置３００または３００Ａでは、第２バリア層１０６とゲート電極１２１との位置関係は、実施の形態２またはその変形例で説明した位置関係を満たしていてもよい。
　（実施の形態４）
　続いて、実施の形態４について説明する。
　実施の形態４では、実施の形態１と比較して、第１バリア層がスペーサ層を有する点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１１は、実施の形態４に係る半導体装置４００の構成を示す断面図である。図１１に示すように、実施の形態４に係る半導体装置４００は、第１バリア層１０５の構成層数は２層以上である。具体的には、第１バリア層１０５は、スペーサ層１０５ａと、バリア層１０５ｂと、を含む。バリア層１０５ｂは、例えば、実施の形態１～３で示した第１バリア層１０５と同様の構成を有する。
　スペーサ層１０５ａは、第１バリア層１０５を構成する全層のうち、最下層に位置する層である。スペーサ層１０５ａのバンドギャップは、第１バリア層１０５内のスペーサ層１０５ａ以外のいずれかの層よりバンドギャップが大きい。図１０に示す例では、スペーサ層１０５ａのバンドギャップは、バリア層１０５ｂのバンドギャップおよびチャネル層１０４のバンドギャップのいずれよりも大きい。例えば、スペーサ層１０５ａのバンドギャップは、第１バリア層１０５を構成する全ての層の中で最もバンドギャップが大きい層であってもよい。
　スペーサ層１０５ａは、例えば、厚さが２ｎｍで、Ａｌ組成率が１００％のＡｌＮである。なお、スペーサ層１０５ａのＡｌ組成率は、３０％以上１００％未満の範囲であってもよい。また、スペーサ層１０５ａの厚さは、任意の膜厚としてもよい。
　また、図１１に示す例では、スペーサ層１０５ａは、第２バリア層１０６の上面を接触して覆っているが、これに限定されない。第１バリア層１０５のうち、第２バリア層１０６の上面と接する部分にはスペーサ層１０５ａが設けられていなくてもよい。この場合、第２バリア層１０６の上面には、バリア層１０５ｂが接触している。
　また、スペーサ層１０５ａは、第２バリア層１０６の側面と底面との少なくとも一方に設けられてもよい。この場合、第２バリア層１０６の上面に接するスペーサ層１０５ａはなくてもかまわない。
　以上のように、本実施の形態に係る半導体装置４００では、第１バリア層１０５は、最下層にスペーサ層１０５ａを含む複数層で構成されている。スペーサ層１０５ａのバンドギャップは、第１バリア層１０５内のスペーサ層１０５ａ以外のいずれかの層のバンドギャップより大きい。
　このようにすることで、ゲート電極１２１の直下方向以外の部分に位置する第１バリア層１０５の直下方向の電子の移動度を向上させて低抵抗化が可能であり、かつ、ゲート電極１２１の直下方向では、第１バリア層１０５のポテンシャルが高くなって、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。
　（実施の形態４の変形例）
　続いて、実施の形態４の変形例について説明する。
　以下に示す変形例では、実施の形態４と比較して、第１バリア層にリセス部が設けられている点が相違する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１２は、実施の形態４の変形例に係る半導体装置４００Ａの構成を示す断面図である。図１２に示すように、変形例に係る半導体装置４００Ａでは、ゲート電極１２１下方の第１バリア層１０５の上面には、スペーサ層１０５ａに至る第３リセス部１０９が設けられている。
　第３リセス部１０９は、第１バリア層１０５を構成する全ての層のうち、スペーサ層１０５ａ以外の層を貫通している。図１２に示す例では、第３リセス部１０９は、バリア層１０５ｂを貫通している。第３リセス部１０９の底面は、スペーサ層１０５ａとバリア層１０５ｂとの界面と面一である。なお、第３リセス部１０９は、スペーサ層１０５ａの一部を除去することで形成されてもよい。すなわち、第３リセス部１０９の底面は、スペーサ層１０５ａとバリア層１０５ｂとの界面よりも下方に位置していてもよい。第３リセス部１０９の形状および配置は、実施の形態１の変形例に係る第２リセス部１０８Ａまたは１０８Ｂと同じである。
　図１２に示すように、ゲート電極１２１は、第３リセス部１０９の底面に接触している。すなわち、ゲート電極１２１は、スペーサ層１０５ａと接触している。
　以上のように、本実施の形態に係る半導体装置４００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面にはスペーサ層１０５ａに至る第３リセス部１０９が設けられ、ゲート電極１２１は、第３リセス部１０９の底面に接触している。
　このようにすることで、ショットキー障壁が高くなり、さらにゲート電極１２１とドレイン電極１２３との間のオフリーク電流をさらに低減できる。
　なお、本実施の形態または各変形例に係る半導体装置４００または４００Ａにおいても、第３リセス部１０９の代わりに、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置４００または４００Ａでは、第３リセス部１０９の代わりに、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。また、半導体装置４００または４００Ａでは、第２バリア層１０６とゲート電極１２１との位置関係は、実施の形態２またはその変形例で説明した位置関係を満たしていてもよい。また、半導体装置４００または４００Ａでは、第２バリア層１０６の形状が、実施の形態３またはその変形例で説明した形状であってもよい。
　（各実施の形態および各変形例に係る半導体装置の製造方法）
　続いて、上述した各実施の形態および各変形例に係る半導体装置の製造方法について説明する。以下では、図１に示した実施の形態１に係る半導体装置１００の製造方法を中心に説明を行う。なお、実施の形態の実施例１と実施例２との製造方法は、チャネル層１０４、第１バリア層１０５、第２バリア層１０６の厚さやＡｌ組成率およびＩｎ組成率のみが異なるため、実施例１で代表して説明をする。
　以下、図１３Ａ～図１３Ｅを参照しながら、実施の形態１における半導体装置１００の製造方法を説明する。
　図１３Ａ～図１３Ｅは、それぞれ、製造途上における半導体装置１００の構成を示す断面図である。
　まず、図１３Ａに示すように、Ｓｉからなる基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、厚さが１０００ｎｍでＡｌ組成率が５％のＡｌ０．０５Ｇａ０．９５Ｎからなるバックバリア層１０３と、厚さが１００ｎｍでＧａＮからなるチャネル層１０４と、ＩｎＡｌＧａＮからなる窒化物半導体層１０６Ａとを＋ｃ面方向（＜０００１＞方向）に順次、半導体結晶成長装置内で連続して、エピタキシャル成長させる。
　バッファ層１０２の成長条件は、例えば、成長温度は６００℃から１２００℃の条件を適用した。なお、成長圧力は、減圧条件を適用し、例えば５０ＫＰａ以下である。
　バックバリア層１０３の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。より良好な膜質のバックバリア層１０３を形成することができる。また、成長圧力は、減圧条件を適用し、例えば８０ＫＰａ以下である。なお、バックバリア層１０３には、不純物として炭素（Ｃ）や鉄（Ｆｅ）などを添加することも可能である。
　チャネル層１０４の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。より良好な膜質のチャネル層１０４を形成することができる。また、成長圧力は、常圧ないしは減圧条件のどちらを適用しても構わない。また、チャネル層１０４に意図的に不純物を添加しないＧａＮを用いることで、不純物が原因によって生じる、ドレイン電流が過渡的に低下する、いわゆる電流コラプスを抑制することができる。
　窒化物半導体層１０６Ａの成長条件は、例えば、成長温度は５００℃から９００℃の条件を適用する。あるいは、成長温度は、５５０℃から７５０℃の範囲であってもよい。より良好な膜質の窒化物半導体層１０６Ａを形成することができる。また、成長圧力は、常圧ないしは減圧条件のどちらを適用しても構わない。
　なお、窒化物半導体層１０６Ａは、Ｈ２およびＮ２の混合ガスからなるキャリアガスのガス流量比率は、例えば、以下の式（１）を満たす。これにより、窒化物半導体層１０６Ａのエッチングを抑制することができる。
　　Ｎ２ガス流量／（Ｈ２ガス流量＋Ｎ２ガス流量）　≧　０．５　・・・式（１）
　また、Ｈ２およびＮ２の混合ガスからなるキャリアガスのガス流量比率は、以下の式（２）を満たしてもよい。これにより、エッチングの抑制効果をさらに高めることができる。
　　Ｎ２ガス流量／（Ｈ２ガス流量＋Ｎ２ガス流量）　＝　１．０　・・・式（２）
　次に、図１３Ｂに示すように、第２バリア層１０６を形成する領域に、レジストを塗布した後にリソグラフィー法を用いてレジストをパターニングする。次に、ドライエッチング法を用いて、第２バリア層１０６を形成する領域の窒化物半導体層１０６Ａの全部と、チャネル層１０４の２０ｎｍとを除去することにより、第１リセス部１０７を形成する。なお、本実施の形態では、ドライエッチング法を用いているが、ウェットエッチング法を用いて第１リセス部１０７を形成してもよいし、ドライエッチング法を用いた後にウェットエッチング法を用いてもよい。
　なお、第１リセス部１０７の形状、位置および大きさは、レジストのパターニングで除去する部分の形状、位置および大きさによって調整可能である。第１リセス部１０７の形状、位置および大きさを調整することにより、実施の形態２もしくは３またはこれらの変形例に係る第１リセス部１０７を形成することができる。例えば、異なるレジストパターンによるエッチングを２段階で行うことで、図９に示したような底面に段差を有する第１リセス部１０７を形成することができる。また、図１０に示したような側面が傾斜した第１リセス部１０７は、レジストの端部形状を傾斜させておくことにより形成することができる。
　ドライエッチング処理の具体例として、本実施の形態では、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）ドライエッチング装置によるプラズマ処理について説明する。なお、容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）または電子サイクロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）ドライエッチング装置によるプラズマ処理を用いてもよい。
　ＩＣＰドライエッチング装置によるエッチング処理は、例えば、ガス原料としてＢＣｌ３を用いて、１０ｓｃｃｍ以上３０ｓｃｃｍ以下のガス流量でＢＣｌ３ガスを導入することで行う。このとき、ＢＣｌ３ガスの他に、ＨＢｒ、ＳｉＣｌ４、Ｃｌ２またはＣＣｌ４を添加してもよい。また、不活性ガスであるＡｒ（アルゴン）またはＨｅ（ヘリウム）を導入して希釈してもよい。エッチング処理の設定条件としては、例えば、エッチング処理雰囲気の圧力は０．５Ｐａ以上３Ｐａ以下であり、１３．５６ＭＨｚ電源による上部電極への印加電力を５０Ｗ以上２００Ｗ以下で、１３．５６ＭＨｚ電源による下部電極への印加電力を５Ｗ以上２０Ｗ以下で、基板温度は０℃以上２０℃以下である。
　ウェットエッチ処理の具体例として、アンモニア過酸化水素水（ＡＰＭ：Ａｍｍｏｎｉｕｍ－Ｈｙｄｒｏｇｅｎ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）によるエッチング処理について説明する。なお、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Ｔｅｔｒａｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｉｄｅ）、水酸化カリウム（ＫＯＨ）等によるエッチング処理をしてもよい。
　ＡＰＭによるエッチング処理の設定は、例えば、ＨＮ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５の割合で、薬液の温度は７０℃である。ここで、アルカリ性の薬液のｐＨ値は、１０以上１４以下としてもよいし、薬液の温度は、６５℃以上としてもよい。これにより、ドライエッチングにより生じた欠陥を除去することができる。
　このとき、窒化物半導体層１０６Ａの表面をハードマスクで覆って、ウェットエッチング後に除去してもよい。このようにすることで、チャネル層１０４において窒化物半導体層１０６Ａを貫通したアルカリ性の薬液による結晶欠陥の増大を抑制することができる。
　次に、図１３Ｃに示すように、窒化物半導体層１０６Ａからマストランスポート法により、第１リセス部１０７を埋め込むように第２バリア層１０６を形成する。第２バリア層１０６は、例えば、厚さ２０ｎｍのＩｎ組成率が４％、Ａｌ組成率が２３％のＩｎ０．０４Ａｌ０．２３Ｇａ０．７３Ｎである。
　以下、マストランスポート法により第２バリア層１０６を形成する方法を詳細に説明する。窒化物半導体成長装置内に投入した後、Ｈ２およびＮ２の混合ガスからなるキャリアガスとＮＨ３からなるＶ族原料ガスの雰囲気にて、昇温加熱する。また、この昇温加熱の際、ＩＩＩ族原料となる有機金属は窒化物半導体成長装置内に供給しない。
　次に、Ｈ２およびＮ２の混合ガスからなるキャリアガスとＮＨ３との雰囲気にて昇温加熱することで、Ｈ２およびＮ２の混合ガスからなるキャリアガスとＮＨ３とのエッチング効果により、窒化物半導体層１０６Ａの表面より、ＩＩＩ族原子である、Ｉｎ原子、Ａｌ原子およびＧａ原子と、Ｖ族原子であるＮとが離脱する。
　窒化物半導体層１０６Ａの表面から離脱した、ＩＩＩ族原子である、Ｉｎ原子、Ａｌ原子およびＧａ原子は、ＮＨ３から分解したＶ族原子であるＮ原子の供給と相まって、マストランスポート現象が発生する。Ｈ２およびＮ２の混合ガスからなるキャリアガスとＮＨ３との雰囲気にて、昇温加熱することで生じるマストランスポート現象により、Ｉｎ原子、Ａｌ原子、Ｇａ原子、およびＮ原子は、位置エネルギーの低い第１リセス部１０７に移動し、第１リセス部１０７を埋め込むことができる。これにより、第２バリア層１０６が形成され、チャネル層１０４の上部に形成された窒化物半導体層１０６Ａは消失する。また、マストランスポート現象による、各原子の孔の方向への移動と、各原子の孔の内部への堆積とにより、図１３Ｃに示すように、チャネル層１０４の上面および第２バリア層１０６の表面は凹凸がなく面一となる。
　なお、組成がＩｎ０．０４Ａｌ０．２３Ｇａ０．７３Ｎの第２バリア層１０６を得るには、窒化物半導体層１０６Ａの組成や、マストランスポート現象の発生時の温度、圧力、キャリアガス流量などの条件や、マストランスポート現象の経過時間などを適切に制御することで実現することができる。
　また、マストランスポート現象によって第２バリア層１０６を形成するときのキャリアガスのガス流量比は、例えば、上述した式（１）の条件を満たす。これにより、図１３Ｃに示すようにチャネル層１０４および第２バリア層１０６の表面が露出した状態で、Ｈ２およびＮ２の混合ガスからなるキャリアガスとＮＨ３とによる過剰なエッチングを抑制することができる。また、ガス流量比は、上述した式（２）の上面を満たした場合には、エッチング効果をさらに抑制することができる。
　本実施の形態では、マストランスポート法で第２バリア層１０６を形成するが、これに限定されない。窒化物半導体層１０６Ａを形成せずにマスク層を形成して第１リセス部１０７を形成した後に、選択成長法により第２バリア層１０６を形成してからマスク層を除去してもよい。
　なお、第２バリア層１０６を形成した後、チャネル層１０４上に、図１１および図１２で示したスペーサ層１０５ａを形成しておいてもよい。また、第２バリア層１０６を形成する前に、スペーサ層１０５ａを形成してもよい。スペーサ層１０５ａは、ＭＯＣＶＤ法によって形成することができる。
　次に、図１３Ｄに示すように、ＭＯＣＶＤ法にて半導体結晶成長装置内で連続して、チャネル層１０４と第２バリア層１０６との上に第１バリア層１０５を形成する。第２バリア層１０６は、例えば、厚さ２０ｎｍで、Ａｌ組成率が２７％のＡｌ０．２７Ｇａ０．７３Ｎである。
　このようにすることで、第１バリア層１０５と第２バリア層１０６とをチャネル層１０４の上部に形成することで、チャネル層１０４と第１バリア層１０５および第２バリア層１０６との界面に、自発分極および格子定数差によるピエゾ分極の影響により２ＤＥＧが形成される。つまり、チャネル層１０４と第１バリア層１０５との界面には第１の２ＤＥＧ１１１が、チャネル層１０４と第２バリア層１０６との界面には第２の２ＤＥＧ１１２が発生する。
　また、このとき、実施例１に係る半導体装置１００では、第１バリア層１０５と第２バリア層１０６とでは、Ｉｎ組成率が０≦第１バリア層１０５＜第２バリア層１０６の関係を満たし、かつ、Ａｌ組成率が第１バリア層１０５≧第２バリア層１０６の関係を満たしている。そして、格子定数平均値は、チャネル層１０４＞第２バリア層１０６＞第１バリア層１０５の関係を満たしていることにより、第１バリア層１０５と第２バリア層１０６とへの引張応力を低減できる。したがって、ゲート電極１２１下方のピエゾ分極量が低減するため、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度を低減できる。
　第１バリア層１０５の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。また、成長圧力は、減圧条件を適用する。例えば、成長圧力は、８０ＫＰａ以下である。より良好な膜質の第１バリア層１０５を形成することができる。なお、当然ながら必要に応じて第１バリア層１０５のＡｌ組成および膜厚の変更、形成する条件の変更は可能である。
　次に、図１３Ｅに示すように、塩酸による前洗浄をして、スパッタ法によりＴｉおよびＡｌを順に堆積させた後、リソグラフィー法およびドライエッチング法を順に適用してＴｉおよびＡｌの積層膜をパターニングすることにより、所定形状のソース電極１２２およびドレイン電極１２３を第１バリア層１０５の上に形成する。なお、リソグラフィー法およびリフトオフ法を順に適用することにより、所定形状のソース電極１２２およびドレイン電極１２３を形成してもよい。次に、窒素雰囲気下で熱処理を行うことにより、ソース電極１２２およびドレイン電極１２３と第１の２ＤＥＧ１１１とのオーミックコンタクトを形成する。
　次に、スパッタ法によりＴｉＮおよびＡｌを順に堆積させた後にリソグラフィー法およびドライエッチング法を順に適用してＴｉＮおよびＡｌの積層膜をパターニングすることにより、ゲート電極１２１を第１バリア層１０５の上に形成する。なお、リソグラフィー法およびリフトオフ法を順に適用することにより、所定形状のゲート電極１２１を形成してもよい。
　以上の一連の工程を経ることで、図１に示した構造の半導体装置１００が完成する。
　なお、ゲート電極１２１を形成する前に、第２リセス部１０８Ａもしくは１０８Ｂまたは第３リセス部１０９を形成してもよい。第２リセス部１０８Ａもしくは１０８Ｂまたは第３リセス部１０９は、第１リセス部１０７と同様に、レジストの塗布およびパターニングと、エッチングと、レジストの除去とを順に行うことによって形成される。これにより、図４、図５または図１２に示した半導体装置１００Ａ、１００Ｂまたは４００Ａを形成することができる。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示の範囲内に含まれる。
　また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ、３００、３００Ａ、４００、４００Ａ　半導体装置
１０１　基板
１０２　バッファ層
１０３　バックバリア層
１０４　チャネル層
１０５　第１バリア層
１０５ａ　スペーサ層
１０５ｂ　バリア層
１０６　第２バリア層
１０６Ａ　窒化物半導体層
１０６ａ　薄膜部
１０６ｂ　厚膜部
１０７　第１リセス部
１０８Ａ、１０８Ｂ　第２リセス部
１０９　第３リセス部
１１１　第１の２ＤＥＧ
１１２　第２の２ＤＥＧ
１１３　第３の２ＤＥＧ
１１４　第４の２ＤＥＧ
１２１　ゲート電極
１２２　ソース電極
１２３　ドレイン電極

Claims (13)

  1. 　基板と、
    　前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層と、
    　前記バックバリア層の上方に設けられ、ガリウム窒化物半導体からなり、前記バックバリア層よりバンドギャップが小さいチャネル層と、
    　前記チャネル層の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第１バリア層と、
    　前記チャネル層の上面に設けられた第１リセス部を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第２バリア層と、
    　前記チャネル層と前記第１バリア層または前記第２バリア層との界面の前記チャネル層側に発生する二次元電子ガスと、
    　前記第１バリア層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、
    　前記ソース電極および前記ドレイン電極と間隔を空けて、前記第２バリア層の上方に設けられたゲート電極と、を備え、
    　前記第１バリア層のＩｎ組成率は、０以上、前記第２バリア層のＩｎ組成率未満であり、
    　前記第１バリア層のＡｌ組成率は、前記第２バリア層のＡｌ組成率以上である、
    　半導体装置。
  2. 　前記第２バリア層の格子定数平均値は、前記チャネル層の格子定数平均値より小さく、前記第１バリア層の格子定数平均値より大きい、
    　請求項１に記載の半導体装置。
  3. 　前記チャネル層の格子定数平均値は、前記第２バリア層の格子定数平均値より小さく、前記第１バリア層の格子定数平均値以上である、
    　請求項１に記載の半導体装置。
  4. 　前記ゲート電極の下方の前記第１バリア層の上面には第２リセス部が設けられ、
    　前記ゲート電極は、前記第２リセス部の底面に接触している、
    　請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第２リセス部は、前記第１バリア層を貫通し、
    　前記ゲート電極は、前記第２バリア層に接触している、
    　請求項４に記載の半導体装置。
  6. 　前記基板の平面視において、前記第２バリア層は、前記ゲート電極の前記ドレイン電極側端から前記ドレイン電極側に有限の第１長さ分張り出している、
    　請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記平面視において、前記第２バリア層は、前記ゲート電極の前記ソース電極側端から前記ソース電極側に有限の第２長さ分張り出しており、
    　前記第１長さは、前記第２長さより長い、
    　請求項６に記載の半導体装置。
  8. 　前記基板の平面視において、前記ゲート電極は、前記第２バリア層の前記ソース電極側端よりも前記ソース電極側に張り出している、
    　請求項１～５のいずれか１項に記載の半導体装置。
  9. 　前記平面視において、前記ゲート電極は、前記第２バリア層の前記ドレイン電極側端よりも前記ドレイン電極側に張り出している、
    　請求項８に記載の半導体装置。
  10. 　前記第２バリア層の厚さは、前記平面視における、前記ゲート電極の前記ドレイン電極側端位置の方が、前記ゲート電極の前記ソース電極側端位置よりも厚い、
    　請求項６または７に記載の半導体装置。
  11. 　前記第２バリア層の前記ソース電極側または前記ドレイン電極側の側面は、前記第１バリア層の下面との間隔が前記第２バリア層の端部から中心部に向かって広がるように傾斜しており、
    　前記側面と前記下面とが為す角は、鋭角である、
    　請求項６または７に記載の半導体装置。
  12. 　前記第１バリア層は、最下層にスペーサ層を含む複数層で構成されており、
    　前記スペーサ層のバンドギャップは、前記第１バリア層内の前記スペーサ層以外のいずれかの層のバンドギャップより大きい、
    　請求項１～１１のいずれか１項に記載の半導体装置。
  13. 　前記ゲート電極の下方の前記第１バリア層の上面には前記スペーサ層に至る第３リセス部が設けられ、
    　前記ゲート電極は、前記第３リセス部の底面に接触している、
    　請求項１２に記載の半導体装置。
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