[go: up one dir, main page]

WO2023003024A1 - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
WO2023003024A1
WO2023003024A1 PCT/JP2022/028241 JP2022028241W WO2023003024A1 WO 2023003024 A1 WO2023003024 A1 WO 2023003024A1 JP 2022028241 W JP2022028241 W JP 2022028241W WO 2023003024 A1 WO2023003024 A1 WO 2023003024A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
region
interlayer connection
conductor layer
wiring board
Prior art date
Application number
PCT/JP2022/028241
Other languages
English (en)
French (fr)
Inventor
有平 松本
泉太郎 山元
和弘 岡本
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Priority to US18/578,489 priority Critical patent/US20240389226A1/en
Priority to JP2023536782A priority patent/JPWO2023003024A1/ja
Priority to CN202280048987.7A priority patent/CN117643183A/zh
Priority to EP22845957.4A priority patent/EP4376562A1/en
Publication of WO2023003024A1 publication Critical patent/WO2023003024A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09454—Inner lands, i.e. lands around via or plated through-hole in internal layer of multilayer PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1131—Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0067—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto an inorganic, non-metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1283—After-treatment of the printed patterns, e.g. sintering or curing methods
    • H05K3/1291—Firing or sintering at relative high temperatures for patterns on inorganic boards, e.g. co-firing of circuits on green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/207—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a prefabricated paste pattern, ink pattern or powder pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density

Definitions

  • the disclosed embodiments relate to wiring boards.
  • a wiring board has been proposed in which a plurality of circuit parts made of organic resin are laminated on a ceramic board.
  • the circuit section is provided with a plurality of connection conductors penetrating between the laminated layers.
  • a wiring board is formed by laminating a first board, a surface conductor layer, and a second board in this order.
  • the second substrate uses an organic material as an insulating base.
  • the surface conductor layer is located on the surface of the first substrate.
  • the second substrate has a plurality of interlayer connection conductors.
  • the interlayer connection conductor extends in the thickness direction of the second substrate and has one end exposed to the surface of the second substrate.
  • the surface conductor layer and the interlayer connection conductor are electrically connected.
  • the insulating base of the second substrate has a first region and a second region. The first region is located on the surface conductor layer.
  • the second region is located on the surface of the first substrate. The first region has a higher density than the second region.
  • FIG. 1 is a cross-sectional view showing an example of a wiring board according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing an example of a wiring board according to the second embodiment.
  • FIG. 3 is a cross-sectional view showing an example of a wiring board according to the third embodiment. 4 is an enlarged plan view of a part of the wiring substrate shown in FIG. 3.
  • FIG. 5 is a cross-sectional view showing an example of a wiring board according to the fourth embodiment.
  • FIG. 6 is a cross-sectional view showing an example of a wiring board according to the fifth embodiment.
  • FIG. 7 is a cross-sectional view showing another example of the wiring board according to the embodiment.
  • FIG. 1 is a cross-sectional view showing an example of a wiring board according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing an example of a wiring board according to the second embodiment.
  • FIG. 3 is a cross-sectional view showing an example of a wiring board according
  • FIG. 8 is a cross-sectional view showing another example of the wiring board according to the embodiment.
  • 9A and 9B are explanatory views showing an example of a method for manufacturing a wiring board according to Sample 1.
  • FIG. 10 is a plan view showing wiring substrates according to samples 1 to 6.
  • FIG. 11 is a diagram showing evaluation results of wiring boards according to samples 1 to 6.
  • FIG. 10 is a plan view showing wiring substrates according to samples 1 to 6.
  • FIG. 1 is a cross-sectional view showing an example of a wiring board according to the first embodiment.
  • the wiring substrate 1 has a first substrate 10 and a second substrate 20.
  • the first substrate 10 has an insulating base material 11 and a surface conductor layer 12 .
  • the insulating base material 11 is, for example, a ceramic base material made of ceramics.
  • the insulating base material 11 may be, for example, alumina-based or glass-ceramic ceramics, dielectric materials such as cordierite, zirconia, barium titanate, strontium titanate, calcium titanate, aluminum titanate, and zirconate titanate. It may be lead (PZT) or the like.
  • the insulating base material 11 may have, for example, a plurality of ceramics.
  • the surface conductor layer 12 is located on the surface of the insulating base material 11 .
  • the surface conductor layer 12 protrudes from the surface 101 of the first substrate 10 .
  • the surface conductor layer 12 may be, for example, a wiring having a line shape, a pad having a circular shape, a square shape or other angular shape, or a solid power supply layer or ground layer. .
  • the surface conductor layer 12 may be smaller than the area of the main surface of the first substrate 10, for example.
  • FIG. 1 illustrates an example in which the surface conductor layer 12 protrudes from the surface 101 of the first substrate 10 by a thickness corresponding to the thickness of the surface conductor layer 12 .
  • the surface conductor layer 12 may protrude from the surface 101 of the first substrate 10 in a small proportion with respect to the thickness of the surface conductor layer 12 .
  • the surface conductor layer 12 may protrude from the surface 101 of the first substrate 10 by, for example, 1 ⁇ 3 or more of the average thickness of the surface conductor layer 12 .
  • the surface conductor layer 12 is made of, for example, tungsten (W), molybdenum (Mo), a mixture of W—Mo, an alloy of W—Mo, an intermetallic compound of W—Mo, copper (Cu), silver (Ag), nickel. It may be a conductor such as (Ni). Moreover, the surface conductor layer 12 may contain ceramic powder or the like.
  • the second substrate 20 is positioned on the first substrate 10.
  • the second substrate 20 has an insulating base material 21 and a plurality of interlayer connection conductors 22 .
  • the insulating base material 21 is, for example, a so-called organic base material having an organic material.
  • the insulating base material 21 may be, for example, epoxy resin, acrylic resin, polycarbonate resin, polyimide resin, olefin resin, or polyphenylene resin.
  • the insulating base material 21 may be made of, for example, polytetrafluoroethylene (PTFE) or other fluorine resin or polyphenylene ether resin.
  • PTFE polytetrafluoroethylene
  • the interlayer connection conductor 22 has one end 221 and the other end 222 and extends in the thickness direction of the second substrate 20 .
  • One end 221 is positioned to be exposed on the surface 201 of the second substrate 20 .
  • the other end 222 is electrically connected to the surface conductor layer 12 .
  • the interlayer connection conductor 22 may contain, for example, copper powder, tin (Sn) powder, or bismuth (Bi) powder.
  • the volume ratio of the metal components such as copper, tin and bismuth is preferably 60% or more and 90% or less. When the proportion of the metal component is within this range, the conductivity of the interlayer connection conductor 22 can be increased. Moreover, the adhesion of the interlayer connection conductor 22 to the insulating base material 21 and the surface conductor layer 12 can be enhanced.
  • the ratio of the metal component contained in the interlayer connection conductor 22 may be determined as an area ratio of the cross section of the interlayer connection conductor 22 by, for example, an electron microscope equipped with an analyzer.
  • the calculated area ratio may be regarded as the volume ratio.
  • the amount of copper and the total amount of tin and bismuth should be the same. Also, it is preferable that the amounts of tin and bismuth are the same. Further, the interlayer connection conductor 22 may have the same material as the insulating base material 21, such as epoxy resin, as the remainder.
  • the insulating base material 21 has a first region 211 and a second region 212 .
  • the first region 211 is a portion of the insulating base material 21 located on the surface conductor layer 12 .
  • the second region 212 is a portion of the insulating base material 21 located on the first substrate 10 other than the first region 211 .
  • the first region 211 has a higher density than the second region 212 .
  • a method of evaluating the density a method of obtaining the number of voids located in the first region 211 and the second region 212 or a ratio of the total area, a method of cutting out the first region 211 and the second region 212.
  • There are methods to measure density There are methods to measure density. Among these methods, the method of obtaining the ratio of the total area of voids existing in a region per unit area is preferable. This is because a difference is likely to appear even in a minute area.
  • the density of the first region 211 which is the insulating base material 21 located on the surface conductor layer 12, is located on the first substrate 10 where the surface conductor layer 12 is not located. It is higher than the density of the second region 212 which is the insulating base material 21 . For this reason, for example, in the wiring substrate 1 in which the plurality of interlayer connection conductors 22 are located in the insulating base material 21 of the second substrate 20, it is difficult for moisture to enter the interlayer connection conductors 22. FIG. Thereby, the wiring board 1 can reduce a decrease in insulation resistance.
  • the density of the first region 211 may be 1.1 times or more the density of the second region 212 .
  • Such a density can be calculated by the Archimedes method using a sample cut out from the wiring board 1 .
  • the density may be obtained from the size and mass of the cut sample.
  • the shape of the sample should preferably be a hexahedron.
  • the degree of porosity of the insulating base material 21 may be used to evaluate the compactness of the first region 211 and the second region 212. It is easier to analyze the denseness of the first region 211 and the second region 212 from the porosity than from the density.
  • the porosity is evaluated as follows. First, a photograph of the cross section of the wiring board 1 is taken, and the first region 211 and the second region 212 are defined in the photograph. Next, a region of a specific area is specified from each defined location. Next, the total area of voids seen in the cross section of each identified region is determined. The A1/A0 ratio is obtained when the specified area is A0 and the total area of voids is A1.
  • the area to be analyzed may be appropriately set within a range of, for example, 10 ⁇ m ⁇ 10 ⁇ m to 100 ⁇ m ⁇ 100 ⁇ m depending on the thickness of the second substrate 20 and the interval between the interlayer connection conductors 22 .
  • P1/P2 is preferably 0.95 or less.
  • the first substrate 10 may have, for example, a conductor layer located inside the insulating base material 11 . Also, the first substrate 10 may have, for example, a plurality of insulating base materials 11 laminated in the thickness direction.
  • the second substrate 20 may have a conductor layer located inside and/or on the surface of the insulating base material 21, for example.
  • FIG. 2 is a cross-sectional view showing an example of a wiring board according to the second embodiment.
  • the wiring board 1 may have a covering conductor layer 30 located on the surface conductor layer 12 .
  • the thickness of the first region 211 of the insulating base material 21 becomes even smaller than that of the second region 212.
  • the first region 211 may be denser than the second region 212 .
  • the wiring board 1 can further reduce the decrease in insulation resistance.
  • the thickness of the covering conductor layer 30 may be smaller than the thickness of the surface conductor layer 12 .
  • the thickness of the covering conductor layer 30 may be, for example, 0.1 ⁇ m or more.
  • the upper limit of the thickness of the covering conductor layer 30 may be, for example, the thickness of the surface conductor layer 12 .
  • the thickness of the surface conductor layer 12 may be, for example, 0.2 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the surface conductor layer 12 and the covering conductor layer 30 is the average thickness of each layer.
  • the average thickness is the average value obtained by dividing the total thickness of each portion of the surface conductor layer 12 and the covering conductor layer 30 equally in one direction in the cross section of the wiring board 1 by the number of measurement points. is.
  • the surface conductor layer 12 may be included in the second substrate 20 instead of the first substrate 10 .
  • the covering conductor layer 30 may be, for example, a metallized film, which is a sintered body of a conductor paste film, or may be a plated film. If the covering conductor layer 30 is a plated film, a sintering process of heating may be performed after plating. The sintering treatment can be performed at a temperature of, for example, 600.degree. C. to 1000.degree. Further, for example, when the plated film is a base metal such as copper or nickel, the sintering process may be performed in a reducing atmosphere using nitrogen gas.
  • FIG. 3 is a cross-sectional view showing an example of a wiring board according to the third embodiment.
  • 4 is an enlarged plan view of a part of the wiring substrate shown in FIG. 3.
  • FIG. 1 in the wiring substrate 1, the interlayer connection conductor 22 forming the second substrate 20 may have an inner region 22a and an outer region 22b.
  • the inner region 22a is located inside the outer peripheral region 22b when the second substrate 20 is viewed from above.
  • the inner region 22a is surrounded by the outer peripheral region 22b.
  • the outer peripheral region 22b is positioned such that the resin component forms a belt shape in the longitudinal direction of the interlayer connection conductor 22 (the thickness direction of the second substrate 20).
  • a region where the resin component is positioned in a belt shape in the longitudinal direction (thickness direction) of the interlayer connection conductor 22 is sometimes called a mixed region.
  • the mixed region is a region in which the resin component and the metal shown below are mixed.
  • the inner region 22a may contain less or almost no resin component compared to the outer region 22b.
  • the strip shape means a long shape.
  • the long shape is a shape having an aspect ratio of, for example, 2 or more. Specifically, when a cross section obtained by cutting or polishing the wiring board 1 is observed with an electron microscope and a photograph is taken, the shape of the resin component in the interlayer connection conductor 22 seen in the photograph is This is the case where the shape has the aspect ratio defined above.
  • the interlayer connection conductor 22 has a lower porosity in the outer region 22b than in the inner region 22a, making it more difficult for moisture to enter the interlayer connection conductor 22.
  • the wiring board 1 can further reduce the decrease in insulation resistance.
  • the resin component present in the outer peripheral region 22b of the interlayer connection conductor 22 may be an organic resin component contained in the insulating base material 21 of the second substrate 20, for example.
  • the resin component present in the outer peripheral region 22b is generated by, for example, laminating a raw sheet of the second substrate 20 (a state in which the conductive paste that is the material of the interlayer connection conductor 22 is filled) on the first substrate 10 and heating it.
  • a mixed region may be formed in the outer peripheral region 22b in the longitudinal direction of the interlayer connection conductor 22, moving from the insulating base material 21 of the second substrate 20 when the pressure is applied.
  • the width of the mixed region that is, the thickness of the outer peripheral region 22b along the radial direction of the interlayer connection conductor 22 is determined by the pressure, temperature, and time of pressurization and heating during lamination pressure bonding.
  • the thickness of the outer peripheral region 22b along the radial direction of the interlayer connection conductor 22 may be, for example, 1/6 or more and 1/2 or less of the outer diameter of the interlayer connection conductor 22.
  • the outer peripheral region 22b is preferably formed so as to surround the inner region 22a of the interlayer connection conductor.
  • the resin component contained in the outer peripheral region 22b is extracted from the interlayer connection conductor 22, the resin component may have a cylindrical shape.
  • the wiring board 1 can ensure the conductivity of the interlayer connection conductors 22 .
  • FIG. 5 is a cross-sectional view showing an example of a wiring board according to the fourth embodiment. Also in FIG. 5, the interlayer connection conductor 22 is divided into an inner region 22a and an outer region 22b as in the case of FIG.
  • the interlayer connection conductor 22 contains a metal component as described above.
  • the interlayer connection conductors 22 contain particles of metal.
  • the particulate metal is hereinafter sometimes referred to as metal particles.
  • the outer peripheral region 22b has a higher percentage of metal particles than the inner region 22a located inside the outer peripheral region 22b.
  • the region other than the portion of the metal particles is preferably filled with a resin component. Therefore, in the outer peripheral region 22b, the bond between the metal particles is weak due to the presence of a large amount of the resin component.
  • the resin component has a lower elastic modulus than metal.
  • the wiring board 1 has an outer peripheral region 22b containing more resin components than the inner region 22a on the side where the wiring board 1 is in contact with the insulating base material 21 . For this reason, the wiring board 1 relaxes the stress caused by the difference in thermal expansion coefficient between the interlayer connection conductor 22 and the insulating base material 21 of the second substrate 20 located therearound. Easy to plan. Therefore, it is possible to suppress the occurrence of defects such as peeling between the interlayer connection conductor 22 and the surrounding insulating base material 21 . Thereby, the wiring board 1 can further reduce the decrease in insulation resistance.
  • the aspect ratio of the shape appearing when the wiring board 1 is viewed in cross section is preferably 2 or less.
  • the binding force within the metal is greater than that of an ingot-like one in which metals are integrated without gaps. become smaller.
  • the metal positioned in the inner region 22a may have, for example, a shape in which metals are connected.
  • a metal-linked conductor in the inner region 22a, for example, interfacial resistance between adjacent metal particles is reduced and electrical conductivity is increased.
  • the inner region 22a may have voids within a range in which desired conductivity is obtained.
  • FIG. 6 is a cross-sectional view showing an example of a wiring board according to the fifth embodiment.
  • the interlayer connection conductor 22 of the wiring board 1 has a smaller diameter at a portion 24 near the surface 201 of the second substrate 20 than at a portion 23 located at the center in the thickness direction of the second substrate 20 .
  • the peripheral surface 25 of the interlayer connection conductor 22 facing the insulating base material 21 of the second substrate 20 is partially rounded, the surface area of the interlayer connection conductor 22 is reduced and deformed against external pressure. difficult to do. Even if the organic resin second substrate 20 is, for example, largely deformed, the interlayer connection conductor 22 tends to remain in a small amount of deformation. Therefore, it is possible to improve the mounting reliability of the electrical elements electrically mounted on the interlayer connection conductors 22 .
  • the diameter of the interlayer connection conductor 22 may gradually decrease from the vicinity of the center in the thickness direction of the second board 20 toward the ends. This makes it easier for the interlayer connection conductor 22 to have a mechanical effect such that the polyhedron becomes nearly spherical, so that the wiring board 1 is less likely to be deformed or broken.
  • the organic resin of the insulating base material 21 penetrates deeply toward the center side in the radial direction of the interlayer connection conductor 22, for example. It may be in a state of being surrounded. Therefore, deformation of the interlayer connection conductor 22 can be further reduced. This makes it difficult for the interlayer connection conductors 22 to deform even when an electrical element is mounted on the surface 201 of the second substrate 20 with high pressure, for example.
  • the interlayer connection conductor 22 may have a smaller diameter at a portion near the surface conductor layer 12 than at the center of the second substrate 20 in the thickness direction.
  • FIG. 7 and 8 are cross-sectional views showing other examples of the wiring board according to the embodiment.
  • the wiring board 1 may have a conductor layer 13 located inside the insulating base material 11 .
  • the second substrate 20 has a conductor layer (for example, a conductor layer 26 (see FIG. 7) and a surface wiring layer 27 (see FIGS. 7 and 8)) located on the surface or inside the insulating base material 21.
  • the thickness of the second substrate 20 may be in the range of 0.05 to 0.2 when the thickness of the first substrate 10 is 1, for example.
  • the thickness of the second substrate 20 made of organic resin having a low elastic modulus is thinner than the thickness of the first substrate 10 made of ceramic, the first substrate 10 is resistant to the thermal expansion of the wiring substrate 1 and the load. Not easy to deform.
  • the conductors of the second substrate 20 may be finer than the conductors of the first substrate 10 (especially the surface wiring layer 15 and the conductor layer 13), for example. This makes it easier to mount electrical elements having fine circuits on the second substrate 20 side, such as LSIs and other semiconductor elements.
  • fine particularly means that the width of the conductor is small.
  • the so-called signal lines are preferably narrower than the signal lines formed on the first substrate 10 . This can prevent the second substrate 20 from hardening and becoming difficult to deform.
  • FIG. 1 is explanatory views showing an example of a method for manufacturing a wiring board according to Sample 1.
  • FIG. 1 the first substrate 10 and the second substrate 20 were prepared.
  • the first substrate 10 has a copper metallization film 120 on the surface of an insulating substrate 11 made of glass ceramic.
  • the metallized film 120 protrudes from the surface of the insulating base material 11 by a thickness close to the thickness of the surface conductor layer 12 .
  • the second substrate 20 has an uncured interlayer connection conductor 220 that penetrates the insulating base material 21 in the thickness direction.
  • the insulating base material 21 was produced using a thermosetting epoxy resin as an organic material (resin component).
  • the interlayer connection conductor 220 before curing contains 50 mol % copper powder, 25 mol % Sn powder, 25 mol % Bi powder, and the balance epoxy resin.
  • a wiring board 1 (Sample 1: see FIG. 1) was obtained in which the interlayer connection conductors 22 of the second substrate 20 were positioned on the surface conductor layer 12 of the first substrate 10 .
  • the insulating base material 21 (first region 211) of the second substrate 20 located on the surface conductor layer 12 of the first substrate 10 protruded from the surface conductor layer 12 is provided. is further pressurized than the second region 212 other than the first region 211 where the surface conductor layer 12 exists, so that it becomes denser.
  • a nickel plating film is formed on the surface of the surface conductor layer 12 of the first substrate 10 used for the sample 1, and sintering is performed at a temperature of 700° C. in a nitrogen atmosphere to form a covering conductor layer 30 on the surface conductor layer 12.
  • a wiring board 1 (Sample 2: see FIG. 2) was obtained.
  • Wiring board 1 (Sample 3: see FIGS. 3 and 4) in which organic resin is positioned around interlayer connection conductors 22 was obtained by performing the same treatment as Sample 1, except that pressure and heating were performed for 30 seconds. rice field.
  • the first substrate 10 had a copper metallized film 120 as the surface conductor layer 12 on the surface of the insulating base material 11 .
  • the metallized film 120 had a surface conductor layer 12 protruding from the surface of the insulating base material 11 and protruded by a thickness close to the thickness of the surface conductor layer 12 .
  • the first region 211 of the insulating base material 21 had a lower percentage of the total area of voids than the second region 212 with a difference of 0.5% or more. In this case, voids having a diameter of 0.1 ⁇ m or more were extracted.
  • Sample 6 had the same ratio of the total area of voids in the portions corresponding to the first region and the second region of the insulating base material. In this case, if the numerical value of the ratio of the total area of voids is within 1%, it is regarded as the same.
  • FIG. 10 is a plan view showing wiring substrates according to samples 1 to 6.
  • the diameter of interlayer connection conductors 22 is 100 ⁇ m
  • the interval between adjacent interlayer connection conductors 22 is 50 ⁇ m
  • a total of 100 interlayer connection conductors 22 are arranged in 10 rows. It is located in the x10 column. These interlayer connection conductors 22 were connected in series.
  • HAST test A high temperature and high humidity bias test (HAST test) was performed by applying a voltage of 5.5 V between adjacent interlayer connection conductors 22 for 168 hours under an environment of 130°C and 85% Rh. The rate of decrease in insulation resistance based on the value before the test was measured, and the results are shown in FIG. It should be noted that the value of the rate of decrease shown in FIG. 22-100).
  • FIG. 11 shows the number of interlayer connection conductors 22 for which disconnection was confirmed by visual evaluation of the presence or absence of disconnection of the electrical elements mounted on the interlayer connection conductors 22 .
  • FIG. 11 is a diagram showing evaluation results of wiring boards according to samples 1-6. As shown in FIG. 11, in all of the wiring substrates 1 according to Samples 1 to 5, the effect of reducing the decrease in insulation resistance as compared with the wiring substrate according to Sample 6 was confirmed.
  • the wiring substrate according to the sample 6 has the effect of reducing disconnection of the electric elements mounted on the interlayer connection conductors 22 .
  • the second substrate 20 uses an organic material as an insulating base material 21 .
  • the surface conductor layer 12 is located on the surface of the first substrate 10 and protrudes from the surface.
  • the second substrate 20 has a plurality of interlayer connection conductors 22 .
  • the interlayer connection conductor 22 extends in the thickness direction of the second substrate 20 and has one end exposed on the surface of the second substrate 20 .
  • the surface conductor layer 12 and the interlayer connection conductor 22 are electrically connected.
  • the insulating base material 21 of the second substrate 20 has a first region 211 and a second region 212 .
  • the first region 211 is located on the surface conductor layer 12 .
  • a second region 212 is located on the surface of the first substrate 10 .
  • the first region 211 has a higher density than the second region 212 .
  • the wiring board 1 according to the embodiment it is possible to reduce the decrease in insulation resistance.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

配線基板は，第１基板（１０）と，表面導体層（１２）と，第２基板（２０）とが，この順に積層されている。第２基板（２０）は，有機材料を絶縁基材とする。表面導体層（１２）は，第１基板（２０）の表面上に位置し，第２基板（２０）は，複数の層間接続導体（２２）を有する。第２基板（２０）の絶縁基材は，第１領域（２１１）と，第２領域（２１２）とを有する。第１領域（２１１）は，表面導体層上に位置する。第２領域（２１２）は，第１基板の表面上に位置する。第１領域（２１１）は，第２領域（２１２）よりも，ボイドや気孔の割合が少ない。

Description

配線基板
　開示の実施形態は、配線基板に関する。
　セラミック製の基板上に有機樹脂製の複数の回路部が積層された配線基板が提案されている。回路部には、積層された層間を貫通する複数の接続導体が設けられている。
特開２０１９－２０７９７７号公報
　実施形態の一態様に係る配線基板は、第１基板と、表面導体層と、第２基板とが、この順に積層されている。第２基板は、有機材料を絶縁基材とする。前記表面導体層は、前記第１基板の表面上に位置している。前記第２基板は、複数の層間接続導体を有する。前記層間接続導体は、前記第２基板の厚み方向に延び、一端が前記第２基板の表面に露出している。前記表面導体層と前記層間接続導体とは電気的に接続されている。前記第２基板の前記絶縁基材は、第１領域と、第２領域とを有する。前記第１領域は、前記表面導体層上に位置する。前記第２領域は、前記第１基板の表面上に位置する。前記第１領域は、前記第２領域よりも密度が高い。
図１は、第１実施形態に係る配線基板の一例を示す断面図である。 図２は、第２実施形態に係る配線基板の一例を示す断面図である。 図３は、第３実施形態に係る配線基板の一例を示す断面図である。 図４は、図３に示す配線基板の一部を拡大視した平面図である。 図５は、第４実施形態に係る配線基板の一例を示す断面図である。 図６は、第５実施形態に係る配線基板の一例を示す断面図である。 図７は、実施形態に係る配線基板の他の一例を示す断面図である。 図８は、実施形態に係る配線基板の他の一例を示す断面図である。 図９は、試料１に係る配線基板の製造方法の一例を示す説明図である。 図１０は、試料１～６に係る配線基板を示す平面図である。 図１１は、試料１～６に係る配線基板の評価結果を示す図である。
　以下に、本開示による配線基板を実施するための形態（以下、「実施形態」と記載する）について図面を参照しつつ詳細に説明する。なお、この実施形態により本開示による配線基板が限定されるものではない。また、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
（第１実施形態）
　図１は、第１実施形態に係る配線基板の一例を示す断面図である。
　図１に示すように、第１実施形態に係る配線基板１は、第１基板１０と、第２基板２０とを有する。第１基板１０は、絶縁基材１１と、表面導体層１２とを有する。
　絶縁基材１１は、例えば、セラミックスを材料とするセラミックス基材である。絶縁基材１１は、例えば、アルミナ系、ガラスセラミック系のセラミックスであってもよく、コージエライト、ジルコニア、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウムなどの誘電体、チタン酸アルミニウム、チタン酸ジルコン酸鉛（ＰＺＴ）などであってもよい。また、絶縁基材１１は、例えば、複数のセラミックスを有してもよい。
　表面導体層１２は、絶縁基材１１の表面に位置している。表面導体層１２は、第１基板１０の表面１０１から突出している。表面導体層１２は、例えば、ライン状を有する配線であってもよく、円形状、四角形その他の角形状を有するパッドであってもよく、ベタ状形状の電源層やグランド層であってもよい。表面導体層１２は、例えば、第１基板１０の主面の面積よりも小さくてもよい。
　図１では、表面導体層１２は、表面導体層１２の厚みに相当する厚みだけ、第１基板１０の表面１０１から突出している例について図示している。これに対し、表面導体層１２は、表面導体層１２の厚みに対し、第１基板１０の表面１０１から突出している割合が小さくてもよい。表面導体層１２は、例えば、表面導体層１２の平均厚みの１／３以上、第１基板１０の表面１０１から突出していてもよい。
　表面導体層１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、Ｗ－Ｍｏの混合体、Ｗ－Ｍｏの合金、Ｗ－Ｍｏの金属間化合物、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などの導体であってもよい。また、表面導体層１２は、セラミック粉末などを含んでいてもよい。
　第２基板２０は、第１基板１０の上に位置している。第２基板２０は、絶縁基材２１と、複数の層間接続導体２２とを有する。
　絶縁基材２１は、例えば、有機材料を有する、いわゆる有機基材である。絶縁基材２１は、例えば、エポキシ樹脂、アクリル樹脂、ポリカーボネート樹脂、ポリイミド樹脂、オレフィン樹脂、ポリフェニレン樹脂であってもよい。また、絶縁基材２１は、例えばポリテトラフルオロエチレン（ＰＴＦＥ）その他のフッ素樹脂またはポリフェニレンエーテル樹脂であってもよい。
　層間接続導体２２は、一端２２１および他端２２２を有し、第２基板２０の厚み方向に延びている。一端２２１は、第２基板２０の表面２０１に露出するように位置している。他端２２２は、表面導体層１２と電気的に接続されている。
　層間接続導体２２は、例えば、銅粉末、スズ（Ｓｎ）粉末、ビスマス（Ｂｉ）粉末を含んでもよい。層間接続導体２２では、上記した銅、スズおよびビスマスなどの金属成分の割合が体積比で６０％以上９０％以下であるのがよい。金属成分の割合がこのような範囲であると、層間接続導体２２の導電率を高めることができる。また、層間接続導体２２の絶縁基材２１および表面導体層１２との密着性を高めることができる。なお、層間接続導体２２に含まれる金属成分の割合は、層間接続導体２２の断面を、例えば、分析器を備えた電子顕微鏡により面積比として求めてもよい。この場合、求めた面積比は体積比とみなしてもよい。層間接続導体２２の場合、銅の量と、スズおよびビスマスの合計量とは同量がよい。また、この中で、スズとビスマスも同量であるのがよい。また、層間接続導体２２は、例えば、エポキシ樹脂など、絶縁基材２１と同じ材料を、残部として有していてもよい。
　また、絶縁基材２１は、第１領域２１１と、第２領域２１２とを有する。第１領域２１１は、絶縁基材２１のうち、表面導体層１２上に位置する部分である。第２領域２１２は、絶縁基材２１のうち、第１領域２１１以外の第１基板１０上に位置する部分である。第１領域２１１は、第２領域２１２よりも密度が高い。ここで、密度を評価する方法としては、第１領域２１１および第２領域２１２に位置するボイドの数または総面積の割合を求める方法、第１領域２１１および第２領域２１２を切り出してその部分の密度を測定する方法がある。これらの中で、単位面積あたりの領域に存在するボイドの総面積の割合を求める方法がよい。微小な領域においても差が出やすいからである。
　このように、配線基板１は、表面導体層１２の上に位置する絶縁基材２１である第１領域２１１の密度が、表面導体層１２が位置していない第１基板１０の上に位置する絶縁基材２１である第２領域２１２の密度と比較して高い。このため、例えば第２基板２０の絶縁基材２１内に複数の層間接続導体２２が位置している配線基板１において、層間接続導体２２へ水分が進入しにくくなる。これにより、配線基板１は、絶縁抵抗の低下を低減することができる。
　より具体的には、例えば、第１領域２１１の密度が、第２領域２１２の密度の１．１倍以上であってもよい。かかる密度は、配線基板１を切り出した試料を用いて、アルキメデス法によって算出することができる。また、切り出した試料の寸法と質量から密度を求めてもよい。この場合、試料の形状は６面体とするのがよい。
　また、絶縁基材２１の密度の代わりに、絶縁基材２１の気孔率の大小で第１領域２１１および第２領域２１２の緻密性を評価してもよい。第１領域２１１および第２領域２１２の緻密性は、密度よりも気孔率から求める方が、分析しやすい。
　気孔率の評価は以下のようにして行う。まず、配線基板１の断面の写真を撮影し、その写真の中で第１領域２１１および第２領域２１２を定める。次に、定めたそれぞれの場所から特定の面積の領域を特定する。次に、特定した各領域の断面に見られるボイドの総面積をそれぞれ求める。特定した面積をＡ０、ボイドの総面積をＡ１としたときのＡ１／Ａ０比を求める。分析する面積は、第２基板２０の厚み、層間接続導体２２の間隔にも応じて、例えば、１０μｍ×１０μｍ～１００μｍ×１００μｍの面積の範囲で適宜設定してもよい。第１領域２１１の気孔率をＰ１、第２領域２１２の気孔率をＰ２としたときに、Ｐ１／Ｐ２は０．９５以下であるのがよい。
　また、第１基板１０は、例えば、絶縁基材１１の内部に位置する導体層を有してもよい。また、第１基板１０は、例えば、厚み方向に積層された複数の絶縁基材１１を有していてもよい。
　第２基板２０は、例えば、絶縁基材２１の内部および／または表面に位置する導体層を有してもよい。
（第２実施形態）
　図２は、第２実施形態に係る配線基板の一例を示す断面図である。図２に示すように、配線基板１は、表面導体層１２上に位置する被覆導体層３０を有してもよい。
　このように、表面導体層１２上に被覆導体層３０を有すると、絶縁基材２１のうち第１領域２１１の厚みは、第２領域２１２に比較してさらに小さくなる。また、第１領域２１１は、第２領域２１２と比較してさらに緻密であってもよい。このため、例えば第２基板２０の絶縁基材２１内に複数の層間接続導体２２が位置している配線基板１において、層間接続導体２２へ水分がさらに進入しにくくなる。これにより、配線基板１は、絶縁抵抗の低下をさらに低減することができる。
　なお、被覆導体層３０の厚みは、表面導体層１２の厚みよりも小さくてもよい。具体的には、被覆導体層３０の厚みは、例えば０．１μｍ以上であってもよい。また、被覆導体層３０の厚みは、例えば、表面導体層１２の厚みを上限としてよい。
　また、表面導体層１２の厚みは、例えば、０．２μｍ以上２０μｍ以下であってもよい。ここで、表面導体層１２、被覆導体層３０の厚みとは、各層の平均厚みのことである。平均厚みは、配線基板１の断面において、表面導体層１２、被覆導体層３０を例えば一方向に等分したときの各箇所の厚みの総和を、測定箇所の数で除して求められる平均値である。
　また、表面導体層１２は、第１基板１０に代えて、第２基板２０が有していてもよい。
　被覆導体層３０は、例えば、導体ペースト膜の焼結体であるメタライズ膜であってもよく、メッキ膜であってもよい。被覆導体層３０がメッキ膜である場合、メッキ後に加熱するシンター処理を行ってもよい。シンター処理は、例えば、６００℃～１０００℃の温度化で行うことができる。また、例えば、メッキ膜が銅またはニッケルなどの卑金属である場合、シンター処理は、窒素ガスを用いた還元雰囲気で行ってもよい。
（第３実施形態）
　図３は、第３実施形態に係る配線基板の一例を示す断面図である。図４は、図３に示す配線基板の一部を拡大視した平面図である。図３、図４に示すように、配線基板１において、第２基板２０を構成する層間接続導体２２は、内側領域２２ａと、外周領域２２ｂとを有してもよい。ここで、内側領域２２ａは、第２基板２０を平面視したときに、外周領域２２ｂの内側に位置している。言い換えると、内側領域２２ａは、外周領域２２ｂに囲まれている。外周領域２２ｂは、樹脂成分が層間接続導体２２の長手方向（第２基板２０の厚み方向）に帯状を成すように位置している。樹脂成分が層間接続導体２２の長手方向（厚み方向）に帯状を成すように位置している領域のことを混在領域という場合がある。混在領域とは、樹脂成分と下記に示す金属とが混在した領域のことである。また、内側領域２２ａは、外周領域２２ｂに比べて、樹脂成分が少ないかまたはほとんど含まれていない場合がある。帯状とは、言い換えると、長尺状のことである。ここで長尺状とは、アスペクト比が、例えば、２以上の形状である。具体的には、配線基板１を切断、あるいは研磨して得られた断面を、電子顕微鏡により観察し、写真を撮影したときに、その写真に見られる層間接続導体２２中の樹脂成分の形状が上記で規定したアスペクト比を有する形状となっている場合である。
　外周領域２２ｂでは、層間接続導体２２を構成する導体材料である金属の隙間に樹脂成分が含まれており、かかる樹脂成分が帯状に位置している。このため、層間接続導体２２は、外周領域２２ｂの方が内側領域２２ａよりも気孔率が低くなり、層間接続導体２２へ水分がさらに進入しにくくなる。これにより、配線基板１は、絶縁抵抗の低下をさらに低減することができる。
　ここで、層間接続導体２２の外周領域２２ｂに存在する樹脂成分は、例えば、第２基板２０の絶縁基材２１に含まれる有機樹脂の成分であってもよい。
　外周領域２２ｂに存在する樹脂成分が、例えば、第１基板１０の上に第２基板２０の生のシート（層間接続導体２２の材料となる導体ペーストが充填された状態）を積層して加熱加圧を行う際に、第２基板２０の絶縁基材２１から移動し、外周領域２２ｂに、層間接続導体２２の長手方向に帯状に存在する混在領域が形成されてもよい。
　混在領域の幅、すなわち、層間接続導体２２の径方向に沿う外周領域２２ｂの厚みは、積層圧着時の加圧加熱の圧力、温度、時間によって決まる。
　層間接続導体２２の径方向に沿う外周領域２２ｂの厚みは、例えば、層間接続導体２２の外径の１／６以上１／２以下であってもよい。
　図４に示すように、外周領域２２ｂは、層間接続導体の内側領域２２ａの周囲を取り巻くように形成されているのがよい。言い換えると、層間接続導体２２から、仮に、外周領域２２ｂに含まれる樹脂成分を抽出した場合には、樹脂成分は円筒状を成す形状となっていてもよい。
　層間接続導体２２の径方向の内側に位置する内側領域２２ａには、樹脂成分が存在しない方がよい。これにより、配線基板１は、層間接続導体２２の導電性を確保することができる。
（第４実施形態）
　図５は、第４実施形態に係る配線基板の一例を示す断面図である。図５においても、層間接続導体２２を、図３の場合と同様に、内側領域２２ａ、外周領域２２ｂとに分けて説明する。
　層間接続導体２２は、前述のように、金属の成分を含む。特に、この層間接続導体２２は、金属が粒子状となったものを含む。粒子状になった金属のことを、以下では、金属粒子と称することがある。層間接続導体２２の中で、外周領域２２ｂは、外周領域２２ｂの内側に位置する内側領域２２ａよりも金属粒子の割合が高い。外周領域２２ｂでは、金属粒子の部分を除いた領域は樹脂成分で埋められているのがよい。このため、外周領域２２ｂでは、樹脂成分が多く存在する分、金属粒子同士の結合が弱くなっている。樹脂成分は金属よりも弾性率が低い。かかる配線基板１が絶縁基材２１に接している方に内側領域２２ａよりも樹脂成分を多く含む外周領域２２ｂを有している構造である。このことから、この配線基板１は、層間接続導体２２とその周囲に位置する第２基板２０の絶縁基材２１との間での熱膨張率の違いによる応力の発生に対して応力の緩和を図りやすい。このため、層間接続導体２２とその周囲の絶縁基材２１との間の剥離などの欠陥の発生をおさえることが可能になる。これにより、配線基板１は、絶縁抵抗の低下をさらに低減することができる。
　ここで、粒子状の金属（金属粒子）は、例えば、配線基板１を断面視したときに現れる形状のアスペクト比が２以下であるのがよい。配線基板１を構成する層間接続導体２２が、このようなアスペクト比を示す金属粒子を有する場合には、金属同士が隙間なく一体化したインゴット状のものに比べて、金属内での拘束力が小さくなる。
　一方、内側領域２２ａに位置する金属は、例えば、金属が連結した形状であるのがよい。内側領域２２ａに金属が連結した導体が形成されることにより、例えば隣接する金属粒子間の界面抵抗が低減し、導電性が高まる。なお、内側領域２２ａには、所望の導電性が得られる範囲でボイドを有していてもよい。
（第５実施形態）
　図６は、第５実施形態に係る配線基板の一例を示す断面図である。図６に示すように、配線基板１の層間接続導体２２は、第２基板２０の厚み方向の中央に位置する部分２３の径よりも第２基板２０の表面２０１に近い部分２４の径が小さくてもよい。
　第２基板２０の絶縁基材２１に面する層間接続導体２２の周面２５が部分的に丸みを帯びた形状になっているため、層間接続導体２２の表面積が小さくなり、外圧に対して変形しにくくなる。有機樹脂製の第２基板２０が、例えば、大きく変形した場合であっても、層間接続導体２２はより小さい変形量にとどまりやすい。このため、層間接続導体２２に電気的に実装される電気素子の実装信頼性を高めることが可能になる。
　また、図６に示すように、配線基板１は、層間接続導体２２の径が、第２基板２０の厚み方向の中央付近から端部に向けて次第に小さくなってもよい。これにより、多面体から球状に近くなるような力学的な効果が層間接続導体２２に生じやすくなるため、配線基板１は、変形や破壊が生じにくくなる。
　また、第２基板２０の表面２０１付近に位置する層間接続導体２２の端部の周囲では、絶縁基材２１の有機樹脂が、例えば、層間接続導体２２の径方向に中心側に向かって深く入り込み取り巻く状態になってもよい。このため、層間接続導体２２の変形をさらに小さくすることができる。これにより、配線基板１は、例えば、第２基板２０の表面２０１に高い圧力で電気素子が実装される場合であっても、層間接続導体２２が変形しにくくなる。なお、上記の構成に加えて、層間接続導体２２は、第２基板２０の厚み方向の中央に位置する部分の径よりも表面導体層１２に近い部分の径が小さくなっていてもよい。
（その他の実施形態）
　図７、図８は、実施形態に係る配線基板の他の一例を示す断面図である。
　配線基板１は、絶縁基材１１の内部に位置する導体層１３を有していてもよい。また、第２基板２０は、絶縁基材２１の表面や内部に位置する導体層（例えば、導体層２６（図７参照）、表面配線層２７（図７、図８参照））を有していてもよい。
　また、第２基板２０の厚みは、例えば、第１基板１０の厚みを１としたときに、０．０５～０．２の範囲にしてもよい。弾性率の低い有機樹脂製の第２基板２０の厚みが、セラミック製の第１基板１０の厚みよりも薄い場合、第１基板１０が配線基板１の熱膨張、荷重などの負荷に対しても変形しにくい。
　また、第２基板２０の導体（特に表面配線層２７、層間接続導体２２）は、例えば、第１基板１０の導体（特に表面配線層１５、導体層１３）よりも微細にしてもよい。これにより、例えば、ＬＳＩその他の半導体素子など、第２基板２０側に微細な回路を有する電気素子を実装しやすくなる。ここで、微細とは、特には、導体の幅が小さいという意味である。第１基板１０および第２基板２０に形成された導体のうち、いわゆるシグナル線は、第１基板１０に形成されたシグナル線よりも幅が小さくなっているのがよい。これにより、第２基板２０が固くなって変形しにくくなるのを抑えることができる。
（実験例）
　以下に示す試料１～６に係る配線基板１を作製し、特性を評価した。
（試料１の作製）
　図９は、試料１に係る配線基板の製造方法の一例を示す説明図である。まず、第１基板１０および第２基板２０を準備した。第１基板１０は、ガラスセラミック製の絶縁基材１１の表面に銅のメタライズ膜１２０を有している。メタライズ膜１２０は、絶縁基材１１の表面から表面導体層１２の厚みに近い厚さだけ突出させている。
　第２基板２０は、絶縁基材２１を厚み方向に貫通する硬化前の層間接続導体２２０を有している。絶縁基材２１は有機材料（樹脂成分）として熱硬化性のエポキシ樹脂を用いて作製した。硬化前の層間接続導体２２０は、５０モル％の銅粉末、２５モル％のＳｎ粉末、２５モル％のＢｉ粉末、および残部のエポキシ樹脂を含む。
　次に、第１基板１０と第２基板２０とを重ね、温度７５℃、圧力３Ｐａ、真空雰囲気で１５秒間加圧加熱した。上記の操作により、第１基板１０の表面導体層１２上に第２基板２０の層間接続導体２２が位置する配線基板１（試料１：図１参照）が得られた。
　試料１に係る配線基板１では、第１基板１０の突出した表面導体層１２が設けられている分、表面導体層１２上に位置する第２基板２０の絶縁基材２１（第１領域２１１）は、表面導体層１２の存在する第１領域２１１以外の第２領域２１２に比べてさらに加圧されるため、より緻密になる。
（試料２の作製）
　試料１に用いた第１基板１０の表面導体層１２の表面にニッケルメッキ膜を形成して、窒素雰囲気中、温度７００℃でシンター処理を行うことにより、表面導体層１２上に被覆導体層３０を有する配線基板１（試料２：図２参照）を得た。
（試料３の作製）
　加圧加熱を３０秒間行うことを除き、試料１と同様に処理を行うことにより、層間接続導体２２の周囲に有機樹脂が位置する配線基板１（試料３：図３、図４参照）を得た。
（試料４の作製）
　第２基板２０の絶縁基材２１となる有機材料（樹脂成分）中に含ませる硬化剤（アミン系）を試料１の場合の１．２倍としたことを除き、試料１と同様に処理を行うことにより、内側領域２２ａよりも粒子状の金属の割合が高い外周領域２２ｂを有する配線基板１（試料４：図５参照）を得た。
（試料５の作製）
　試料４の第２基板２０に用いた絶縁基材２１の材料よりも硬い生のシートを用いることを除き、試料４と同様に処理を行うことにより、硬化前の層間接続導体２２０が変形し、第２基板２０の厚み方向の中央に位置する部分の径よりも第２基板２０の表面に近い部分の径が小さい層間接続導体２２を有する配線基板１（試料５：図６参照）を得た。試料４の第２基板２０に用いた絶縁基材２１の材料よりも硬い生のシートとしては、用いた有機材料のガラス転移温度が試料４に用いた有機材料に比べて２０℃高い有機材料を用いた。
　作製した試料１、試料２、試料３、試料４および試料５は、第１基板１０が絶縁基材１１の表面に表面導体層１２として銅のメタライズ膜１２０を備えたものであった。メタライズ膜１２０は、絶縁基材１１の表面から突出した表面導体層１２を有していて、その表面導体層１２の厚みに近い厚さだけ突出していた。いずれの試料（１～５）とも、絶縁基材２１の第１領域２１１は第２領域２１２に比べてボイドの総面積の割合が０．５％以上の差を有して低かった。この場合、ボイドとしては、直径が０．１μｍ以上のものを抽出するようにした。
（試料６の作製）
　絶縁基材１１の表面にメタライズ膜１２０を有さない第１基板１０を使用することを除き、試料１と同様に処理を行うことにより、密度が一様の絶縁基材２１を有する配線基板（比較例）を得た。試料６は、絶縁基材の第１領域および第２領域に相当する部分におけるボイドの総面積の割合が同じであった。この場合、ボイドの総面積の割合の数値として１％以内である場合に同じとした。
＜評価＞
　図１０は、試料１～６に係る配線基板を示す平面図である。図１０に示すように、試料１～６に係る配線基板１Ａは、層間接続導体２２の直径を１００μｍ、隣り合う層間接続導体２２の間隔を５０μｍとし、計１００個の層間接続導体２２が１０行×１０列に位置している。これらの層間接続導体２２を、直列に接続した。
　１３０℃、８５％Ｒｈの環境下で、隣り合う層間接続導体２２間に５．５Ｖの電圧を１６８Ｈｒ印加し、高温高湿バイアス試験（ＨＡＳＴ試験）を行った。試験前の値を基準とする絶縁抵抗の低下率を測定し、結果を図１１に示す。なお、図１０に示す低下率の値は、４か所（層間接続導体２２－１～２２－２間、２２－９～２２－１０間、２２－９１～２２－９２間、２２－９９～２２－１００間）の平均値である。
　また、試料１～６に係る配線基板につき、環境温度を－５５℃～１２５℃まで変化させる温度サイクル試験を行った。５０００サイクル実施後における層間接続導体２２および絶縁基材２１間の剥離の有無を目視にて評価し、剥離が確認された層間接続導体２２の数を図１１に示す。
　また、試料１～６に係る配線基板につき、層間接続導体２２の上に実装した電気素子の実装信頼性につき評価した。層間接続導体２２に実装した電気素子の断線の有無を目視にて評価し、断線が確認された層間接続導体２２の数を図１１に示す。
　図１１は、試料１～６に係る配線基板の評価結果を示す図である。図１１に示すように、試料１～５に係る配線基板１のいずれにおいても、試料６に係る配線基板と比較して絶縁抵抗の低下を低減する効果が確認できた。
　また、試料１～５に係る配線基板１のいずれにおいても、試料６に係る配線基板と比較して温度サイクル試験後における層間接続導体２２および絶縁基材２１間の剥離を低減する効果が確認できた。
　また、試料１～５に係る配線基板１のいずれにおいても、試料６に係る配線基板と比較して層間接続導体２２に実装した電気素子の断線を低減する効果が確認できた。
　上述してきたように、実施形態に係る配線基板１は、第１基板１０と、表面導体層１２と、第２基板２０とが、この順に積層されている。第２基板２０は、有機材料を絶縁基材２１とする。表面導体層１２は、第１基板１０の表面上に位置し、該表面から突出している。第２基板２０は、複数の層間接続導体２２を有する。層間接続導体２２は、第２基板２０の厚み方向に延び、一端が第２基板２０の表面に露出している。表面導体層１２と層間接続導体２２とは電気的に接続されている。第２基板２０の絶縁基材２１は、第１領域２１１と、第２領域２１２とを有する。第１領域２１１は、表面導体層１２上に位置する。第２領域２１２は、第１基板１０の表面上に位置する。第１領域２１１は、第２領域２１２よりも密度が高い。
　したがって、実施形態に係る配線基板１によれば、絶縁抵抗の低下を低減することができる。
　さらなる効果や他の態様は、当業者によって容易に導き出すことができる。このため、本開示のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。
　　１　　　配線基板
　１０　　　第１基板
　１１，２１　　　絶縁基材
　１２　　　表面導体層
　２０　　　第２基板
　２２　　　層間接続導体
　２２ａ　　内側領域
　２２ｂ　　外周領域
　３０　　　被覆導体層
２１１　　　第１領域
２１２　　　第２領域

Claims (6)

  1. 　第１基板と、
    　表面導体層と、
    　有機材料を絶縁基材とする第２基板と
    　がこの順に積層されており、
    　前記表面導体層は、前記第１基板の表面上に位置し、
    　前記第２基板は、複数の層間接続導体を有し、
    　前記層間接続導体は、前記第２基板の厚み方向に延び、一端が前記第２基板の表面に露出しており、
    　前記表面導体層と前記層間接続導体とは電気的に接続されており、
    　前記第２基板の前記絶縁基材は、第１領域と、第２領域とを有し、
    　前記第１領域は、前記表面導体層上に位置し、
    　前記第２領域は、前記第１基板の表面上に位置し、
    　前記第１領域は、前記第２領域よりも密度が高い
    　配線基板。
  2. 　前記表面導体層の表面上に位置する被覆導体層を有する
    　請求項１に記載の配線基板。
  3. 　前記層間接続導体が、樹脂成分を含んでおり、
    　該樹脂成分は、前記層間接続導体の外周領域に前記第２基板の厚み向に帯状を成すように位置している
    　請求項１または２に記載の配線基板。
  4. 　前記層間接続導体は、金属粒子を含んでおり、
    　前記層間接続導体は、前記第２基板を平面視したときに、前記層間接続導体の外縁を含む外周領域と、前記層間接続導体の中心軸を通り前記外周領域の内側に位置する内側領域と、を有しており、
    　前記外周領域における前記金属粒子の体積割合は、前記内側領域における前記金属粒子の体積割合よりも高い
    　請求項３に記載の配線基板。
  5. 　前記層間接続導体は、前記第２基板の厚み方向の中央に位置する部分の径よりも前記第２基板の表面に近い部分の径が小さい
    　請求項１～４のいずれか１つに記載の配線基板。
  6. 　前記層間接続導体は、前記第２基板の厚み方向の中央に位置する部分の径よりも前記表面導体層に近い部分の径が小さい
    　請求項５に記載の配線基板。
PCT/JP2022/028241 2021-07-20 2022-07-20 配線基板 WO2023003024A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US18/578,489 US20240389226A1 (en) 2021-07-20 2022-07-20 Wiring board
JP2023536782A JPWO2023003024A1 (ja) 2021-07-20 2022-07-20
CN202280048987.7A CN117643183A (zh) 2021-07-20 2022-07-20 布线基板
EP22845957.4A EP4376562A1 (en) 2021-07-20 2022-07-20 Wiring substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021119921 2021-07-20
JP2021-119921 2021-07-20

Publications (1)

Publication Number Publication Date
WO2023003024A1 true WO2023003024A1 (ja) 2023-01-26

Family

ID=84980032

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/028241 WO2023003024A1 (ja) 2021-07-20 2022-07-20 配線基板

Country Status (5)

Country Link
US (1) US20240389226A1 (ja)
EP (1) EP4376562A1 (ja)
JP (1) JPWO2023003024A1 (ja)
CN (1) CN117643183A (ja)
WO (1) WO2023003024A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170046A (ja) * 1993-09-22 1995-07-04 Matsushita Electric Ind Co Ltd プリント配線板及びその製造方法
JP2004296504A (ja) * 2003-03-25 2004-10-21 Toshiba Corp 配線部材およびその製造方法
JP2005285802A (ja) * 2004-03-26 2005-10-13 Kyocera Corp 配線基板及びその製造方法
JP2019207977A (ja) 2018-05-30 2019-12-05 京セラ株式会社 配線基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008233A (ja) * 2001-06-19 2003-01-10 Nitto Denko Corp 多層配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170046A (ja) * 1993-09-22 1995-07-04 Matsushita Electric Ind Co Ltd プリント配線板及びその製造方法
JP2004296504A (ja) * 2003-03-25 2004-10-21 Toshiba Corp 配線部材およびその製造方法
JP2005285802A (ja) * 2004-03-26 2005-10-13 Kyocera Corp 配線基板及びその製造方法
JP2019207977A (ja) 2018-05-30 2019-12-05 京セラ株式会社 配線基板

Also Published As

Publication number Publication date
EP4376562A1 (en) 2024-05-29
CN117643183A (zh) 2024-03-01
JPWO2023003024A1 (ja) 2023-01-26
US20240389226A1 (en) 2024-11-21

Similar Documents

Publication Publication Date Title
JP4677991B2 (ja) 電子部品及びその製造方法
KR101973433B1 (ko) 적층형 커패시터 및 그 제조 방법
KR20180084030A (ko) 적층형 커패시터 및 그 제조 방법
US9326378B2 (en) Thin-film wiring substrate and substrate for probe card
JP2007281400A (ja) 表面実装型セラミック電子部品
JP2008085089A (ja) 樹脂配線基板および半導体装置
US10660207B2 (en) Circuit module and method for manufacturing the same
EP2991105A1 (en) Composite laminate and electronic device
JP3760770B2 (ja) 積層セラミック電子部品及びその製造方法
JPH11219849A (ja) 積層セラミックコンデンサ
JP2019117899A (ja) 積層電子部品
CN105702432B (zh) 电子组件以及具有该电子组件的板
JP2019096817A (ja) 配線基板およびプローブ基板
WO2023003024A1 (ja) 配線基板
WO2024154834A1 (ja) 電子素子搭載用基板
US7110241B2 (en) Substrate
JP5574917B2 (ja) 多層配線基板
WO2024154790A1 (ja) 配線基板、電気装置および電気装置構造体
JP4687205B2 (ja) 電子部品
JP2013074169A (ja) 薄膜配線基板
JP6371043B2 (ja) 電子回路板、アセンブリおよびその関係する方法
JP6970137B2 (ja) 配線基板
KR101018218B1 (ko) 와이어 본딩 구조체 및 그 제조방법
JP2006332284A (ja) 電子部品および電子部品の製造方法
JP3340610B2 (ja) 電子部品用パッケージ本体及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22845957

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023536782

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280048987.7

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18578489

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2022845957

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022845957

Country of ref document: EP

Effective date: 20240220