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WO2019102519A1 - 半導体モジュール、電力変換装置、および移動体 - Google Patents

半導体モジュール、電力変換装置、および移動体 Download PDF

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WO2019102519A1
WO2019102519A1 PCT/JP2017/041796 JP2017041796W WO2019102519A1 WO 2019102519 A1 WO2019102519 A1 WO 2019102519A1 JP 2017041796 W JP2017041796 W JP 2017041796W WO 2019102519 A1 WO2019102519 A1 WO 2019102519A1
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WO
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semiconductor device
wiring portion
semiconductor
impedance
terminal
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PCT/JP2017/041796
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English (en)
French (fr)
Inventor
純也 酒井
Original Assignee
三菱電機株式会社
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Publication date
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Priority to US16/755,875 priority patent/US11348902B2/en
Priority to JP2019555098A priority patent/JP6925444B2/ja
Priority to PCT/JP2017/041796 priority patent/WO2019102519A1/ja
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present invention relates to a semiconductor module, a power conversion device, and a mobile unit, and more particularly to a semiconductor module including a semiconductor device connected in parallel with one another, a power conversion device including the semiconductor module, and a mobile unit including the power conversion device. .
  • the electrically driven mobile body includes a power converter that converts and outputs the input power.
  • a power conversion device includes a main conversion circuit having a semiconductor device.
  • it is required to increase the current capacity of the main conversion circuit.
  • As one method of increasing the current capacity of the main conversion circuit there is a method of connecting a plurality of semiconductor devices in parallel between two terminals connected to a DC power supply in the main conversion circuit.
  • the shortest lifetime of the plurality of semiconductor devices is the lifetime of the main conversion circuit.
  • Patent Document 1 discloses a power conversion device including a plurality of semiconductor devices connected in parallel with one another and a parallel connection portion connecting between the semiconductor devices and a DC power supply. It is done.
  • the parallel connection portion is provided to connect the semiconductor devices and the DC power supply with the same wiring length so that the impedances of the current paths between the semiconductor devices and the DC power supply become equal.
  • the conduction capabilities of the plurality of semiconductor devices having the same specification also vary.
  • the semiconductor module of Patent Document 1 since a plurality of semiconductor devices of the same specification are connected by the parallel connection portion with the same wiring length as the DC power supply, the current value flowing in each semiconductor device due to the variation of the conduction capability of each semiconductor device.
  • the semiconductor module of Patent Document 1 since the load applied to each semiconductor device varies, the lifetime of each semiconductor device also varies. As a result, the semiconductor module of Patent Document 1 has a problem that it is difficult to achieve a sufficiently long life, and the reliability can not be sufficiently improved.
  • the main object of the present invention is to provide a semiconductor module comprising a plurality of semiconductor devices connected in parallel with each other, wherein the semiconductor module has improved reliability over such a conventional semiconductor module.
  • the first current path and the second current path connecting the first terminal portion and the second terminal portion connected to the outside, and the first terminal portion and the second terminal portion in parallel are provided. And a current path.
  • the first current path includes a first semiconductor device, a first wiring portion connecting the first terminal portion and the first semiconductor device, and a second wiring portion connecting the first semiconductor device and the second terminal portion.
  • the second current path includes a second semiconductor device, a third wiring portion connecting the first terminal portion and the second semiconductor device, and a fourth wiring portion connecting the second semiconductor device and the second terminal portion. And.
  • the conduction capability of the first semiconductor device is lower than the conduction capability of the second semiconductor device, and the sum of the impedance of the first wiring portion and the impedance of the second wiring portion is the impedance of the third wiring portion and the impedance of the fourth wiring portion Less than the sum of
  • the sum of the impedances of the first wiring portion and the second wiring portion connected to the first semiconductor device having a relatively low current-carrying capacity is a second semiconductor device having a relatively high current-carrying capacity. It is lower than the sum of the impedances of the third wiring portion and the fourth wiring portion to be connected. Therefore, in the semiconductor module according to the present invention, the variation in impedance between the first current path and the second current path is suppressed to less than the variation in current-carrying capacity between the first semiconductor device and the second semiconductor device. There is. As a result, according to the present invention, it is possible to provide a semiconductor module with improved reliability than the conventional semiconductor module.
  • FIG. 1 is a plan view showing a semiconductor module according to Embodiment 1;
  • FIG. 2 is a plan view of the semiconductor device shown in FIG. 1;
  • FIG. 2 is a cross-sectional view as viewed from line segment III-III in FIG.
  • FIG. 2 is a cross-sectional view as viewed from line segment IV-IV in FIG.
  • FIG. 2 is a cross-sectional view as viewed from a line segment VV in FIG.
  • FIG. 2 is a cross-sectional view as viewed from line segment VI-VI in FIG.
  • FIG. 1 is a circuit diagram of a semiconductor module according to a first embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor module according to Embodiment 2;
  • FIG. 7 is a block diagram showing a power conversion device according to a third embodiment.
  • FIG. 16 is a block diagram showing a mobile unit according to a fourth embodiment.
  • the semiconductor module 100 includes a first terminal portion 1 and a second terminal portion 2 connected to the outside, a first terminal portion 1 and a second terminal portion. And a second current path CP2 and a third current path CP3 which are connected in parallel with each other.
  • the first terminal portion 1 is connected to the positive electrode side of a DC power supply disposed outside the semiconductor module 100.
  • the second terminal portion 2 is connected to the negative electrode side of the DC power supply.
  • the first terminal portion 1 is provided on a first wiring 10 described later.
  • the second terminal portion 2 is provided on a second wiring 11 described later.
  • the first current path CP1 includes a first semiconductor device 3A, a first wiring portion 4A connecting the first terminal portion 1 and the first semiconductor device 3A, and a first semiconductor device 3A. And a second wiring portion 5A connecting the second terminal portion 2 with each other.
  • the second current path CP2 includes a second semiconductor device 3B, a third wiring portion 4B connecting the first terminal portion 1 and the second semiconductor device 3B, and a second semiconductor device 3B. And a fourth wiring portion 5B connecting the second terminal portion 2 to the second terminal portion 2.
  • the third current path CP3 includes a third semiconductor device 3C, a fifth wiring portion 4C connecting the first terminal portion 1 and the third semiconductor device 3C, and a third semiconductor device 3C. And a sixth wiring portion 5C connecting the second terminal portion 2 to the second terminal portion 2.
  • the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are designed and manufactured with the same specifications. As shown in FIG. 7, each of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C is, for example, a first semiconductor element and a second semiconductor element connected in series with each other, and a first The semiconductor device includes a third semiconductor device connected in parallel with the semiconductor device, and a fourth semiconductor device connected in parallel with the second semiconductor device.
  • the first semiconductor element and the second semiconductor element have, for example, the same characteristics.
  • the third semiconductor element and the fourth semiconductor element have, for example, the same characteristics.
  • the first semiconductor element and the second semiconductor element may be any switching elements, but are, for example, bipolar transistors, and are, for example, insulated gate type bipolar transistors (IGBTs).
  • the third semiconductor element and the fourth semiconductor element are, for example, reflux diodes.
  • the material forming the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C is, for example, a wide band gap semiconductor material such as silicon carbide (SiC), gallium nitride (GaN), or diamond (C). Including, for example, SiC.
  • the emitter terminal of the first semiconductor element is connected to the collector terminal of the second semiconductor element.
  • the output terminals of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are connected between the emitter terminal of each first semiconductor element and the collector terminal of each second semiconductor element.
  • the anodes of the third semiconductor element and the fourth semiconductor element are connected to the emitter terminals of the first semiconductor element and the second semiconductor element.
  • Each cathode of the third semiconductor element and the fourth semiconductor element is connected to collector terminals of the first semiconductor element and the second semiconductor element.
  • the collector terminals 7A, 7B and 7C of the first semiconductor devices of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are second semiconductor devices in plan view.
  • the output terminals 9A, 9B, 9C of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are the collector terminals 7A, 7B, 7C of the first semiconductor element and the second semiconductor element Are disposed between the emitter terminals 8A, 8B, and 8C.
  • the output terminals 9A, 9B, 9C are disposed, for example, closer to the collector terminals 7A, 7B, 7C of the first semiconductor element than the emitter terminals 8A, 8B, 8C of the second semiconductor element.
  • the collector terminal 7A of the first semiconductor element of the first semiconductor device 3A is connected to the first terminal portion 1 via the first wiring portion 4A.
  • the collector terminal 7B of the first semiconductor element of the second semiconductor device 3B is connected to the first terminal portion 1 via the third wiring portion 4B.
  • the collector terminal 7C of the first semiconductor element of the third semiconductor device 3C is connected to the first terminal portion 1 through the first wiring portion 4A and the fifth wiring portion 4C.
  • the emitter terminal 8A of the second semiconductor element of the first semiconductor device 3A is connected to the second terminal portion 2 via the second wiring portion 5A.
  • the emitter terminal 8B of the second semiconductor element of the second semiconductor device 3B is connected to the second terminal portion 2 through the fourth wiring portion 5B.
  • the emitter terminal 8C of the second semiconductor element of the third semiconductor device 3C is connected to the second terminal portion 2 through the sixth wiring portion 5C.
  • the conduction capability of the first semiconductor device 3A is lower than the conduction capability of the second semiconductor device 3B.
  • the conduction capability of the first semiconductor device 3A is lower than the conduction capability of the third semiconductor device 3C.
  • the conduction capability of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C means the flow of current between the collector and the emitter of each semiconductor device when each semiconductor device is placed in a specific state. It means ease. That is, the current-carrying capacity of each semiconductor device means a characteristic related to the impedance of each semiconductor device, and a low current-carrying capacity means that the impedance is high.
  • each semiconductor device includes a first semiconductor element and a second semiconductor element connected in series
  • the conduction capability of each semiconductor device is, for example, the conduction capability of the first semiconductor element of each semiconductor device and the second semiconductor. It may be evaluated by the average value with the current-carrying capacity of the element, or the current-carrying capacity of the first semiconductor element of each semiconductor device may be evaluated as a representative value, or the current-carrying of the second semiconductor element of each semiconductor device may be evaluated. The ability may be evaluated as a representative value.
  • the current-carrying capacity of each semiconductor device When evaluating the current-carrying capacity of each semiconductor device by the representative value of the current-carrying capacity of a plurality of semiconductor elements, the current-carrying capacity of the semiconductor element having the same connection relationship with the first terminal portion 1 or the second terminal portion 2 is It is assumed.
  • the current-carrying capacity can be expressed, for example, by at least one of the following parameters.
  • the current-carrying capacity is expressed as a collector-emitter saturation voltage Vce (sat).
  • the collector-emitter saturation voltage Vce (sat) means a collector-emitter voltage when a rated current is applied to each semiconductor device.
  • the collector-emitter saturation voltage of the first semiconductor device 3A is higher than the saturation voltage between each collector-emitter of the second semiconductor device 3B and the third semiconductor device 3C.
  • the current-carrying capacity is expressed as a gate threshold voltage Vge (th).
  • the gate threshold voltage Vge (th) means the gate voltage required for a current of 1 / 10,000 of the rated current to flow when a prescribed voltage is applied between the collector and the emitter of each semiconductor device. Do.
  • the gate threshold voltage of the first semiconductor device 3A is higher than the gate threshold voltage of the second semiconductor device 3B and the third semiconductor device 3C.
  • the conduction capability is expressed as a conduction start delay time tdon.
  • the conduction start delay time tdon means the delay time from when the specified gate voltage is applied to each semiconductor device to when the specified current value flows between the collector and the emitter.
  • the conduction start delay time tdon of the first semiconductor device 3A is longer than the conduction start delay time tdon of the second semiconductor device 3B and the third semiconductor device 3C.
  • the impedance in the first semiconductor device 3A is higher than the impedance in each of the second semiconductor device 3B and the third semiconductor device 3C.
  • the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C are connected in parallel to one another.
  • the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C are connected in parallel to one another.
  • the first wiring portion 4A connects the first terminal portion 1 and the collector terminal 7A of the second semiconductor element of the first semiconductor device 3A at the shortest distance.
  • the second wiring portion 5A connects the second terminal portion 2 and the emitter terminal 8A of the first semiconductor element of the first semiconductor device 3A at the shortest distance.
  • the third wiring portion 4B connects the first terminal portion 1 and the collector terminal 7B of the second semiconductor element of the second semiconductor device 3B at the shortest distance.
  • the fourth wiring portion 5B connects the second terminal portion 2 and the emitter terminal 8B of the first semiconductor element of the second semiconductor device 3B by the shortest distance.
  • the fifth wiring portion 4C connects the first terminal portion 1 and the collector terminal 7C of the second semiconductor element of the third semiconductor device 3C at the shortest distance.
  • the sixth wiring portion 5C connects the second terminal portion 2 and the emitter terminal 8C of the first semiconductor element of the third semiconductor device 3C by the shortest distance.
  • the sum of the length of the first wiring portion 4A and the length of the second wiring portion 5A is shorter than the sum of the length of the third wiring portion 4B and the length of the fourth wiring portion 5B. It is designed. That is, the distance between the first terminal portion 1 and the collector terminal 7A of the second semiconductor element of the first semiconductor device 3A, and the emitter terminal of the second terminal portion 2 and the first semiconductor element of the first semiconductor device 3A.
  • the sum of the distance to 8A and the distance between the first terminal portion 1 and the collector terminal 7B of the second semiconductor element of the second semiconductor device 3B, the second terminal portion 2 and the second semiconductor device 3B It is designed to be shorter than the sum of the distance between the first semiconductor element and the emitter terminal 8B.
  • the sum of the length of the first wiring portion 4A and the length of the second wiring portion 5A is shorter than the sum of the length of the fifth wiring portion 4C and the length of the sixth wiring portion 5C. It is designed. That is, the distance between the first terminal portion 1 and the collector terminal 7A of the second semiconductor element of the first semiconductor device 3A, and the emitter terminal of the second terminal portion 2 and the first semiconductor element of the first semiconductor device 3A.
  • the sum of the distance to 8A and the distance between the first terminal portion 1 and the collector terminal 7C of the second semiconductor element of the third semiconductor device 3C, the second terminal portion 2 and the third semiconductor device 3C It is designed to be shorter than the sum of the distance between the first semiconductor element and the emitter terminal 8C.
  • the first semiconductor device 3A performs the first process. It is disposed between the second semiconductor device 3B and the third semiconductor device 3C. In other words, the first semiconductor device 3A having the lowest conduction capability is disposed closer to the first terminal portion 1 and the second terminal portion 2 than the second semiconductor device 3B and the third semiconductor device 3C.
  • the collector terminal 7A, the collector terminal 7B, and the collector terminal 7C are disposed closer to the first terminal portion 1 than the emitter terminal 8A, the emitter terminal 8B, and the emitter terminal 8C.
  • the emitter terminal 8A, the emitter terminal 8B, and the emitter terminal 8C are disposed closer to the second terminal portion 2 than the collector terminal 7A, the collector terminal 7B, and the collector terminal 7C. More preferably, each of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C is disposed in parallel to one another.
  • a line connecting the collector terminal 7A and the emitter terminal 8A is a line connecting the collector terminal 7B and the emitter terminal 8B, and a line connecting the collector terminal 7C and the emitter terminal 8C. It is arranged in parallel. Each of these line segments is disposed along the first direction A.
  • the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are, for example, fixed to a housing (not shown) opposite to the surface shown in FIG.
  • the minimum thickness W1 of the first wiring portion 4A is designed to be equal to the minimum thickness of the third wiring portion 4B.
  • the minimum thickness of the first wiring portion 4A is designed to be equal to the minimum thickness of the fifth wiring portion 4C.
  • the minimum thickness of the second wiring portion 5A is designed to be equal to the minimum thickness of the fourth wiring portion 5B.
  • the minimum thickness of the second wiring portion 5A is designed to be equal to the minimum thickness of the sixth wiring portion 5C.
  • the first wiring portion 4A, the third wiring portion 4B, the fifth wiring portion 4C, and the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C have the above-described length and thickness.
  • the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is made lower than the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is lower than the sum of the impedance of the fifth wiring portion 4C and the impedance of the sixth wiring portion 5C.
  • the difference between the sum of the impedances of the first wiring portion 4A and the second wiring portion 5A and the sum of the impedances of the third wiring portion 4B and the fourth wiring portion 5B is the impedance of the first semiconductor device 3A and the second semiconductor The difference is less than or equal to the internal impedance of the device 3B.
  • the impedance of the first current path CP1 corresponding to the sum of the impedances of the first wiring portion 4A, the first semiconductor device 3A, and the second wiring portion 5A, the third wiring portion 4B, the second semiconductor device 3B
  • the difference with the impedance of the second current path CP2 corresponding to the sum of the impedances of the fourth wiring portion 5B is smaller than the difference in impedance inside the first semiconductor device 3A and the second semiconductor device 3B.
  • the difference between the sum of the impedances of the first wiring portion 4A and the second wiring portion 5A and the sum of the impedances of the fifth wiring portion 4C and the sixth wiring portion 5C is the internal impedance of the first semiconductor device 3A and the third semiconductor
  • the difference is less than or equal to the internal impedance of the device 3C.
  • the semiconductor module 100 further includes a third terminal unit 9 connected to an external load.
  • the output terminals of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are connected to the third terminal portion 9 via the third conductor 6 described later.
  • the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C may have any configuration, but are integrally provided as shown in FIG. 1, for example. That is, the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C are configured as a part of the first conductor 4.
  • the first conductor 4 and the third conductor 6 are configured, for example, as a part of the first wiring 10.
  • Each of the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C may have an arbitrary configuration, but is integrally provided as shown in FIG. 1, for example.
  • Each of the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C is configured, for example, as a part of the second conductor 5.
  • the second conductor 5 is configured, for example, as a part of the second wiring 11.
  • the 1st wiring 10 is the 1st terminal area 1, the 1st conductor 4, the 3rd conductor 6, the 3rd terminal area 9, and a plurality of 4th terminal area 12A. , 12B, 12D, insulating portions 31, 32, 33, and a plurality of connecting portions 34, 35, 36A, 36B, 36C.
  • the fourth terminal portions 12A, 12B and 12C are portions in contact with the collector terminals 7A, 7B and 7C of the respective semiconductor devices, and are connected to the first conductor 4 through the connection portions 36A, 36B and 36C. .
  • the first terminal portion 1 is disposed on the surface of the insulating portion 31, and is connected to the first conductor 4 through the connection portion 34 disposed in the insulating portion 31. It is connected.
  • the third terminal portion 9 is disposed, for example, on the surface of the insulating portion 31, and the third conductor 6 via the insulating portion 31, the first conductor 4, and the connecting portion 35 disposed in the insulating portion 33. And connected.
  • the connection portion 35 is electrically insulated from the first conductor 4.
  • the fourth terminal portion 12A is disposed, for example, on the surface of the insulating portion 31 and via the connecting portion 36A disposed in the insulating portion 31. It is connected to the first wiring portion 4A.
  • the fourth terminal portion 12B is, for example, disposed on the surface of the insulating portion 31 and connected to the third wiring portion 4B of the first conductor 4 via the connecting portion 36B disposed in the insulating portion 31.
  • the fourth terminal portion 12C is, for example, disposed on the surface of the insulating portion 31 and connected to the fifth wiring portion 4C of the first conductor 4 through the connecting portion 36C disposed in the insulating portion 31. ing.
  • the second wiring 11 includes the second terminal portion 2, the second conductor 5, the insulating portions 41 and 42, and a plurality of fifth terminal portions 13A, 13B, and 13C. And a plurality of connecting portions 43, 44A, 44B, 44C.
  • the fifth terminal portions 13A, 13B, and 13C are portions in contact with the emitter terminals 8A, 8B, and 8C of the respective semiconductor devices, and are connected to the second conductor 5 through the connection portions 44A, 44B, and 44C. .
  • the second terminal portion 2 is disposed on the surface of the insulating portion 41, and is connected to the second conductor 5 through the connecting portion 43 disposed in the insulating portion 41. It is connected.
  • the fifth terminal portion 13A is disposed, for example, on the surface of the insulating portion 41, and via the connecting portion 44A disposed in the insulating portion 41, the fifth terminal portion 13A is It is connected to the second wiring portion 5A.
  • the fifth terminal portion 13B is, for example, disposed on the surface of the insulating portion 41, and connected to the fourth wiring portion 5B of the second conductor 5 via the connecting portion 44B disposed in the insulating portion 41.
  • the fifth terminal portion 13C is, for example, disposed on the surface of the insulating portion 41, and connected to the sixth wiring portion 5C of the second conductor 5 via the connecting portion 44C disposed in the insulating portion 41. ing.
  • Each of the plurality of connection portions 36A, 36B, 36C has the same configuration as one another. That is, the impedances of the plurality of connection portions 36A, 36B, 36C are equal.
  • Each of the plurality of connection portions 44A, 44B, 44C has the same configuration as one another. That is, the impedances of the plurality of 44A, 44B, 44C are equal.
  • the materials constituting the first conductor 4, the second conductor 5, the third conductor 6 and the plurality of connection parts may be any material having conductivity, for example, copper (Cu) or aluminum (Al) Including.
  • the plurality of connection portions may be configured as fixing members, such as screws, for fixing the semiconductor module 100 to the outside.
  • the material which comprises the insulation parts 31, 32, 33, 41 and 42 should just be arbitrary materials which have electrical insulation, it is resin, for example.
  • the first wiring 10 may be configured as a laminated bus bar in which the first conductor 4 and the third conductor 6 are laminated by the insulating portions 31, 32, and 33.
  • the second wiring 11 may be configured as a bus bar in which the second conductor 5 is laminated by the insulating portions 41 and 42.
  • each of the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C may be configured as a lead wire.
  • Each of the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C may be configured as a lead wire.
  • each of the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C may be configured as a lead frame.
  • Each of the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C may be configured as a lead frame.
  • each of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C for example, a first gate terminal 20 connected to the gate of the first semiconductor element, and 2) A second gate terminal 21 connected to the gate of the semiconductor element, a first emitter auxiliary terminal 22 connected to the emitter of the first semiconductor element, and a second emitter auxiliary terminal connected to the emitter of the second semiconductor element 23 are provided.
  • a method of manufacturing the semiconductor module 100 will be described. First, the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C having the same specifications are prepared.
  • the energization capabilities of the prepared first semiconductor device 3A, second semiconductor device 3B, and third semiconductor device 3C are evaluated. For example, at least one of the three parameters described above is measured.
  • the existing measurement method can be used for the measurement method of each parameter.
  • the variation in current-carrying capacity among the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C designed and manufactured to the same specification is evaluated.
  • the current-carrying capacity of the first semiconductor device 3A is lower than the current-carrying capacity of the second semiconductor device 3B and that of the third semiconductor device 3C, and the extent thereof.
  • the current-carrying capacity of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C may be measured in advance.
  • the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor It may be inspected at the time of manufacture of device 3C.
  • the evaluation of the current-carrying capacity is performed using, for example, any of the three parameters described in the certificate of achievement created at the time of manufacturing the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C. It may be
  • the relative arrangement of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C in the semiconductor module 100 is determined. Specifically, the positional relationship between each of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C with respect to the first terminal portion 1 and the second terminal portion 2 is determined.
  • the first wiring 10 and the second wiring 11 are prepared.
  • the impedance difference between the first current path CP1 and the second current path CP2 is smaller than the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B
  • the impedance difference between the first current path CP1 and the third current path CP3 is set to be smaller than the impedance difference between the first semiconductor device 3A and the third semiconductor device 3C.
  • the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are fixed in the semiconductor module 100 based on the arrangement relationship determined in the previous step.
  • the first semiconductor device 3A having a relatively low energization capability is disposed closer to the first terminal portion 1 and the second terminal portion 2 than the second semiconductor device 3B and the third semiconductor device 3C having a relatively high energization capability. Be done.
  • the first wiring 10 and the second wiring 11 prepared in the previous step are connected to the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C.
  • the first wiring portion 4A, the second wiring portion 5A, the third wiring portion 4B, the fourth wiring portion 5B, the fifth wiring portion 4C, and the sixth wiring portion 5C are formed, and the semiconductor module 100 is manufactured. Be done.
  • the parallel connection portion described in Patent Document 1 connects the semiconductor devices and the DC power supply with the same wiring length so that the impedances of the current paths between the semiconductor devices and the DC power supply become equal.
  • impedance differences of respective current paths formed in parallel are a plurality of semiconductor devices Equal to the impedance difference between Therefore, in the power conversion device provided with the parallel connection portion, the load applied to each semiconductor device may vary due to the variation of the current supplying capability among the plurality of semiconductor devices, and the lifetime of each semiconductor device also varies. Will occur. As a result, it has been difficult to sufficiently extend the life of such a power converter.
  • the first terminal portion 1 and the second terminal portion 2 connected to the outside, and the first terminal portion 1 and the second terminal portion 2 are connected in parallel.
  • a current path CP1 and a second current path CP2 are provided.
  • the first current path CP1 is provided between the first semiconductor device 3A, the first wiring portion 4A connecting the first terminal portion 1 and the first semiconductor device 3A, the first semiconductor device 3A and the second terminal portion 2 And a second wiring portion 5A connecting the two.
  • the second current path CP2 is provided between the second semiconductor device 3B, the third wiring portion 4B connecting the first terminal portion 1 and the second semiconductor device 3B, and the second semiconductor device 3B and the second terminal portion 2 And a fourth wiring portion 5B connecting the The conduction capability of the first semiconductor device 3A is lower than the conduction capability of the second semiconductor device 3B, and the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is the impedance of the third wiring portion 4B and the fourth This is lower than the sum with the impedance of the wiring portion 5B.
  • the first wiring portion 4A, the second wiring portion 5A, the third wiring portion 4B, and the fourth wiring portion 5B are provided so as to cancel the variation in the current transfer capability between the first semiconductor device 3A and the second semiconductor device 3B. It is designed. Therefore, the impedance difference between the first current path CP1 and the second current path CP2 of the semiconductor module 100 is higher than that in the case where the first semiconductor device 3A and the second semiconductor device 3B are connected by the parallel connection portion. It is kept small. From a different point of view, the impedance difference between the first current path CP1 and the second current path CP2 of the semiconductor module 100 is suppressed to less than the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B.
  • the variation between the current value flowing through the first current path CP1 and the current value flowing through the second current path CP2 in the semiconductor module 100 is the current value flowing through each current path in the conventional power conversion device provided with the parallel connection portion. It is smaller than the one with a rose. As a result, the reliability of the semiconductor module 100 is sufficiently improved as compared with the conventional power converter.
  • the semiconductor module 100 further includes a third current path CP3.
  • the third current path CP3 is between the third semiconductor device 3C, the fifth wiring portion 4C connecting the first terminal portion 1 and the third semiconductor device 3C, and the third semiconductor device 3C and the second terminal portion 2 And a sixth wiring portion 5C connecting the
  • the conduction capability of the first semiconductor device 3A is lower than the conduction capability of the third semiconductor device 3C
  • the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is the impedance of the fifth wiring portion 4C and the sixth It is lower than the sum with the impedance of the wiring portion 5C. Therefore, the impedance difference between the first current path CP1 and the third current path CP3 is compared with the case where the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C are connected by the parallel connection portion. Are kept small.
  • the first wiring portion 4A connects the first terminal portion 1 and the first semiconductor device 3A at the shortest distance in plan view.
  • the second wiring portion 5A connects the second terminal portion 2 and the first semiconductor device 3A at the shortest distance.
  • the third wiring portion 4B connects the first terminal portion 1 and the second semiconductor device 3B at the shortest distance.
  • the fourth wiring portion 5B connects the second terminal portion 2 and the second semiconductor device 3B at the shortest distance.
  • the sum of the shortest distance between the first terminal portion 1 and the first semiconductor device 3A and the shortest distance between the second terminal portion 2 and the first semiconductor device 3A is the first terminal portion 1 and the second semiconductor It is shorter than the sum of the shortest distance between the device 3B and the shortest distance between the second terminal portion 2 and the second semiconductor device 3B.
  • the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A can be made lower than the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • such a semiconductor module 100 is particularly suitable when the place where a plurality of semiconductor devices can be arranged is limited.
  • the shortest distance between the first terminal portion 1 and the first semiconductor device 3A, the shortest distance between the first terminal portion 1 and the second semiconductor device 3B, and the first A difference occurs between the shortest distance between the terminal 1 and the third semiconductor device 3C.
  • the semiconductor module 100 it is possible to generate an impedance difference among the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C by utilizing the difference between the shortest distances. Therefore, according to the semiconductor module 100, compared with the conventional power conversion device using the parallel connection portion while eliminating the need for the parallel connection portion for equalizing the wiring length regardless of the difference between the shortest distances. The reliability has been sufficiently improved.
  • the first semiconductor device 3A and the second semiconductor device 3B are bipolar transistors.
  • the current-carrying capacity may be, for example, a collector-emitter saturation voltage. If the saturation voltage between the collector and the emitter of the first semiconductor device 3A is higher than the saturation voltage between the collector and the emitter of the second semiconductor device 3B, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is This is lower than the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • the first semiconductor device 3A having a relatively high collector-emitter saturation voltage and a relatively low current flow in the first wiring portion 4A and the second wiring portion 5A where the impedance is relatively low and the current easily flows is obtained.
  • the second semiconductor device 3B Connected to the third wiring part 4B and the fourth wiring part 5B which are relatively high in impedance and difficult to flow current, the second semiconductor device 3B is relatively connected so that the saturation voltage between the collector and the emitter is relatively low and current easily flows It is done. Therefore, according to the semiconductor module 100, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is made equal to the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • the impedance difference between the first current path CP1 and the second current path CP2 is suppressed more than the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B.
  • the reliability is sufficiently improved regardless of the variation in the current supply capability of the first semiconductor device 3A and the second semiconductor device 3B.
  • the semiconductor module 100 used for the main conversion circuit of the power conversion device for electric iron it is often possible to relatively easily measure the collector-emitter saturation voltage of each semiconductor element.
  • the semiconductor module 100 can be manufactured relatively easily by using the collector-emitter saturation voltage as the current-carrying capacity.
  • the first semiconductor device 3A and the second semiconductor device 3B are gated transistors.
  • the conduction capability may be, for example, a gate threshold voltage. If the gate threshold voltage of the first semiconductor device 3A is higher than the gate threshold voltage of the second semiconductor device 3B, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is the impedance of the third wiring portion 4B. And the impedance of the fourth wiring portion 5B.
  • the first semiconductor device 3A having a relatively high gate threshold voltage and a current less likely to flow is connected to the first wiring portion 4A and the second wiring portion 5A where the impedance is relatively low and current easily flows.
  • the second semiconductor device 3B which has a relatively low gate threshold voltage and tends to flow current, is connected to the third wiring portion 4B and the fourth wiring portion 5B, which have relatively high impedance and resistance to current flow. Therefore, according to the semiconductor module 100, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is made equal to the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • the impedance difference between the first current path CP1 and the second current path CP2 is suppressed more than the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B.
  • the reliability is sufficiently improved regardless of the variation in the current supply capability of the first semiconductor device 3A and the second semiconductor device 3B.
  • the conduction capability may be a conduction start delay time. If the conduction start delay time of the first semiconductor device 3A is longer than the conduction start delay time of the second semiconductor device 3B, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is the third wiring portion 4B. And the impedance of the fourth wiring unit 5B.
  • the first wiring portion 4A and the second wiring portion 5A in which the impedance is relatively low and the current easily flows, have a relatively long conduction start delay time and the switching speed is relatively slow.
  • the semiconductor device 3A is connected, and current flows in the third wiring portion 4B and the fourth wiring portion 5B relatively high in impedance and difficult to flow current because the conduction start delay time is relatively short and switching speed is fast.
  • the easy second semiconductor device 3B is connected. Therefore, according to the semiconductor module 100, the sum of the impedance of the first wiring portion 4A and the impedance of the second wiring portion 5A is made equal to the sum of the impedance of the third wiring portion 4B and the impedance of the fourth wiring portion 5B.
  • the impedance difference between the first current path CP1 and the second current path CP2 is suppressed more than the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B.
  • the semiconductor module 100 has high reliability regardless of variations in the current-carrying capacity of the first semiconductor device 3A and the second semiconductor device 3B.
  • the semiconductor module 101 according to the second embodiment basically has the same configuration as the semiconductor module 100 according to the first embodiment, but the first wiring portion 4A has a third wiring thickness. The difference is that they are provided so as to be different from the thickness of the portion 4B and the fifth wiring portion 4C.
  • the impedance difference of each wiring portion is designed by the difference of the shortest distance between the first terminal portion 1 or the second terminal portion 2 connected through each wiring portion and each semiconductor device.
  • the difference in impedance of each wiring portion is the difference in the shortest distance between the first terminal portion 1 or the second terminal portion 2 connected via each wiring portion and each semiconductor device, and each wiring portion It is designed by the difference of the thickness of.
  • the minimum thickness W1 of the first wiring portion 4A is, for example, greater than the minimum thickness W2 of the third wiring portion 4B and the minimum thickness of the fifth wiring portion 4C.
  • the minimum thickness W2 of the third wiring portion 4B is equal to, for example, the minimum thickness of the fifth wiring portion 4C.
  • the minimum thickness W1 of the first wiring portion 4A may be thinner than, for example, the minimum thickness W2 of the third wiring portion 4B and the minimum thickness of the fifth wiring portion 4C.
  • the impedance of the first wiring portion 4A and the third wiring may be designed to be larger by the difference between the minimum thicknesses.
  • the impedance variation of the first semiconductor device 3A and the second semiconductor device 3B is larger than the difference between the impedance of the first wiring portion 4A and the impedance of the third wiring portion 4B in the semiconductor module 100.
  • the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B is caused by the first terminal portion 1 and the collector terminal 7A of the first semiconductor device 3A from the viewpoint of improving the reliability of the semiconductor module. It is preferable in the case where it is considered to be still large even if it is reduced by the difference between the shortest distance of and the shortest distance between the first terminal portion 1 and the collector terminal 7B of the second semiconductor device 3B.
  • the first wiring portion 4A, the second wiring portion 5A, and the third wiring are sufficiently canceled so as to sufficiently cancel out the impedance variations of the first semiconductor device 3A and the second semiconductor device 3B. Since the portion 4B and the fourth wiring portion 5B are designed, it is possible to suppress the impedance difference between the first current path CP1 and the second current path CP2 sufficiently small. As a result, in the semiconductor module 101, the reliability is sufficiently improved even when the impedance variation between the first semiconductor device 3A and the second semiconductor device 3B is relatively large.
  • the impedance of the first wiring portion 4A and that of the third wiring portion 4B are provided.
  • the difference between the impedance and the impedance may be designed to be smaller than the difference between the impedance of the first wiring portion 4A and the impedance of the third wiring portion 4B in the semiconductor module 100 by the difference between the minimum thicknesses.
  • the variation in impedance between the first semiconductor device 3A and the second semiconductor device 3B is compared to the difference between the impedance of the first wiring portion 4A and the impedance of the third wiring portion 4B in the semiconductor module 100. If it is small, it is suitable. That is, the semiconductor module 101 has the first terminal portion 1 when the first semiconductor device 3A and the second semiconductor device 3B are disposed in a prescribed place, with the impedance variation of the first semiconductor device 3A and the second semiconductor device 3B. It is preferable if the difference is smaller than the impedance difference realized by the difference between the shortest distance to the collector terminal 7A of the first semiconductor device 3A and the shortest distance to the collector terminal 7B of the first semiconductor device 3B. It is.
  • the first wiring portion 4A, the second wiring portion 5A, and the third wiring are sufficiently canceled so as to sufficiently cancel out the impedance variations of the first semiconductor device 3A and the second semiconductor device 3B. Since the portion 4B and the fourth wiring portion 5B are designed, it is possible to suppress the impedance difference between the first current path CP1 and the second current path CP2 sufficiently small.
  • the minimum thickness of the second wiring portion 5A may be thicker or thinner than the respective minimum thicknesses of the fourth wiring portion 5B and the sixth wiring portion 5C. Further, the minimum thickness W1 of the first wiring portion 4A is provided thicker or thinner than the minimum thickness W2 of the third wiring portion 4B and the minimum thickness of the fifth wiring portion 4C, and the minimum thickness of the second wiring portion 5A However, it may be provided thicker or thinner than the respective minimum thicknesses of the fourth wiring portion 5B and the sixth wiring portion 5C.
  • the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C include the first terminal portion 1, the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C.
  • the respective collector terminals of are connected at the shortest distance, but the present invention is not limited to this.
  • the second wiring portion 5A, the fourth wiring portion 5B, and the sixth wiring portion 5C are the collector terminals of the second terminal portion 2 and the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C. And are connected by the shortest distance, but it is not limited to this.
  • Each of the first wiring portion 4A, the third wiring portion 4B, and the fifth wiring portion 4C is provided so as to reduce variations in the current-carrying capacities of the first semiconductor device 3A, the second semiconductor device 3B, and the third semiconductor device 3C.
  • the wiring length of each wiring portion may be designed arbitrarily. Can.
  • FIG. 9 is a block diagram showing a configuration of a power conversion system to which the power conversion apparatus 200 according to the third embodiment is applied.
  • the power conversion system shown in FIG. 9 includes a power conversion device 200, a power supply 300, and a load 400.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 300 and the load 400, converts DC power supplied from the power supply 300 into AC power, and supplies AC power to the load 400.
  • power converter 200 converts main power conversion circuit 201 which converts DC power into AC power and outputs it, and control circuit 203 which outputs a control signal which controls main power conversion circuit 201 to main power conversion circuit 201. And have.
  • the power supply 300 is a DC power supply, and supplies DC power to the power conversion device 200.
  • the power supply 300 can be configured by various things, for example, can be configured by a DC system, a solar cell, and a storage battery, or as a rectifier circuit or an AC / DC converter connected to an AC system. It is also good.
  • the power supply 300 may be configured by a DC / DC converter that converts DC power output from the DC system into predetermined power.
  • the load 400 is a three-phase motor driven by AC power supplied from the power conversion device 200.
  • the load 400 is not limited to a specific application, and is a motor mounted in various electric devices, and is used as, for example, a hybrid car, an electric car, a rail car, an elevator, or a motor for an air conditioner.
  • the main conversion circuit 201 includes a switching element and a free wheeling diode (not shown), and the switching element performs switching to convert DC power supplied from the power supply 300 into AC power and supplies the AC power to the load 400.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and six switching elements and respective switching elements are used. It can be composed of six anti-parallel freewheeling diodes. Six switching elements are connected in series for every two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, ie, the three output terminals of the main conversion circuit 201, are connected to the load 400.
  • the two switching elements connected in series in the main conversion circuit 201 are configured as the first semiconductor element and the second semiconductor element in the semiconductor module 100 or 101 according to any of the first or second embodiments described above.
  • the main conversion circuit 201 in this case is configured by one semiconductor module 100.
  • the drive circuit 202 generates a drive signal for driving the switching element of the main conversion circuit 201, and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 201. Specifically, in accordance with a control signal from a control circuit 203 described later, a drive signal for turning on the switching element and a driving signal for turning off the switching element are output to the control electrodes of the switching elements.
  • the drive signal is a voltage signal (ON signal) higher than the threshold voltage of the switching element, and when the switching element is maintained in the OFF state, the drive signal is voltage lower than the threshold voltage of the switching element It becomes a signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the load 400 is supplied with desired power. Specifically, based on the power to be supplied to the load 400, the time (on-time) in which each switching element of the main conversion circuit 201 should be turned on is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the on time of the switching element according to the voltage to be output.
  • control command (control signal) is given to the drive circuit included in the main conversion circuit 201 so that the on signal is output to the switching element to be turned on at each time point and the off signal is output to the switching element to be turned off Output
  • the drive circuit outputs an on signal or an off signal as a drive signal to the control electrode of each switching element in accordance with the control signal.
  • the semiconductor modules 100 and 101 according to the first or second embodiment are applied to the main conversion circuit 201, the reliability is improved compared to the conventional power conversion device. It is done.
  • the present invention is not limited to this, and can be applied to various power conversion devices.
  • a two-level power converter is used, but a three-level or multi-level power converter may be used.
  • the present invention is applied to a single-phase inverter. You may apply it.
  • the present invention can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present invention is applied is not limited to the case where the load described above is a motor, and, for example, a power supply of an electric discharge machine or a laser machine, or an induction heating cooker or a noncontact machine power supply system It can also be used as a device, and can also be used as a power conditioner of a solar power generation system, a storage system, or the like.
  • FIG. 10 is a block diagram showing a mobile unit 500 configured as a railway vehicle as an example of the mobile unit according to the fourth embodiment.
  • a mobile unit 500 shown in FIG. 10 includes a power converter 200, a load 400, and a transformer 600.
  • the load 400 is connected to a plurality of wheels (not shown) of the moving body 500.
  • Power converter 200 is connected via a transformer 600 between overhead wire 700 and a grounding portion 800 such as a rail or a vehicle body.
  • the power conversion device 200 converts, for example, DC power supplied from the overhead wire 700 into AC power, and supplies the AC power to the load 400.
  • transformer 600 acts as a chopper circuit, adjusts the voltage level as necessary, and supplies it to power conversion device 200.
  • the load 400 which has been supplied with AC power from the power conversion device 200, rotationally drives a plurality of wheels.
  • the semiconductor module 100 or 101 according to the first or second embodiment is applied to the main conversion circuit 201. Therefore, the mobile unit 500 according to the fourth embodiment is more reliable than a mobile unit equipped with a conventional power converter. Sex has been improved.
  • the overhead wire 700 may be provided so that supply of alternating current power is possible.
  • the mobile unit 500 may further include a converter module that converts AC power to DC power, and the power converter 200 may be supplied with DC power converted by the converter module.
  • the mobile unit according to the fourth embodiment is not limited to a railway vehicle, and may be configured as a hybrid vehicle, an electric vehicle, and an elevator as described above.

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Abstract

半導体モジュール（１００）は、外部と接続される第１端子部（１）および第２端子部（２）と、第１端子部（１）と第２端子部（２）との間を並列に接続している第１電流経路（ＣＰ１）および第２電流経路（ＣＰ２）とを備える。第１電流経路（ＣＰ１）は、第１半導体装置（３Ａ）と、第１端子部（１）と第１半導体装置（３Ａ）とを接続する第１配線部（４Ａ）と、第１半導体装置（３Ａ）と第２端子部（２）との間を接続する第２配線部（５Ａ）とを含む。第２電流経路（ＣＰ２）は、第２半導体装置（３Ｂ）と、第１端子部（１）と第２半導体装置（３Ｂ）とを接続する第３配線部（４Ｂ）と、第２半導体装置（３Ｂ）と第２端子部（２）との間を接続する第４配線部（５Ｂ）とを含む。第１半導体装置（３Ａ）の通電能力が第２半導体装置（３Ｂ）の通電能力よりも低く、第１配線部（４Ａ）のインピーダンスと第２配線部（５Ａ）のインピーダンスとの和が第３配線部（４Ｂ）のインピーダンスと第４配線部（５Ｂ）のインピーダンスとの和よりも低い。

Description

半導体モジュール、電力変換装置、および移動体
　本発明は、半導体モジュール、電力変換装置、および移動体に関し、特に互いに並列に接続された半導体装置を備える半導体モジュールと、該半導体モジュールを備える電力変換装置と、該電力変換装置を備える移動体に関する。
　電気的に駆動される移動体は、入力された電力を変換して出力する電力変換装置を備えている。このような電力変換装置は半導体装置を有する主変換回路を備えている。近年、移動体を大出力化するために、主変換回路の電流容量の大型化が求められている。主変換回路の電流容量を大型化する１つの方法として、主変換回路において直流電源と接続される２つの端子間に複数の半導体装置を並列に接続する方法がある。
　このような主変換回路では、互いに並列に接続された複数の半導体装置のうちいずれか一つでも寿命を迎えると、正常に作用し得なくなる。つまり、複数の半導体装置のうちの最短の寿命が、主変換回路の寿命となる。
　特開平７－７９５８号公報（特許文献１）には、互いに並列に接続された複数の半導体装置と、各半導体装置と直流電源との間を接続する並列接続部とを備える電力変換装置が開示されている。並列接続部は、各半導体装置と直流電源との間の電流経路のインピーダンスが均等になるように、各半導体装置と直流電源との間を同一配線長で接続するように設けられている。
特開平７－７９５８号公報
　しかしながら、上記特許文献１に記載の電力変換装置では、実装される各半導体装置間での特性（通電能力）ばらつきについて考慮されていない。
　一般的に、同一仕様の複数の半導体装置間にも、その通電能力にはばらつきがある。上記特許文献１の半導体モジュールでは、同一仕様の複数の半導体装置が、並列接続部によって直流電源と同一配線長で接続されるため、各半導体装置の通電能力のばらつきによって各半導体装置に流れる電流値にもばらつきが生じる。その結果、上記特許文献１の半導体モジュールでは、各半導体装置に加えられる負荷にバラつきが生じるために各半導体装置の寿命にもばらつきが生じる。その結果、上記特許文献１の半導体モジュールは、十分に長寿命化されにくく、十分な信頼性向上を図れないという問題があった。
　本発明の主たる目的は、互いに並列に接続された複数の半導体装置を備える半導体モジュールであって、従来のこのような半導体モジュールよりも信頼性が向上された半導体モジュールを提供することにある。
　本発明に係る半導体モジュールは、外部と接続される第１端子部および第２端子部と、第１端子部と第２端子部との間を並列に接続している第１電流経路および第２電流経路とを備える。第１電流経路は、第１半導体装置と、第１端子部と第１半導体装置とを接続する第１配線部と、第１半導体装置と第２端子部との間を接続する第２配線部とを含む。第２電流経路は、第２半導体装置と、第１端子部と第２半導体装置とを接続する第３配線部と、第２半導体装置と第２端子部との間を接続する第４配線部とを含む。第１半導体装置の通電能力が第２半導体装置の通電能力よりも低く、第１配線部のインピーダンスと第２配線部のインピーダンスとの和が第３配線部のインピーダンスと第４配線部のインピーダンスとの和よりも低い。
　本発明に係る半導体モジュールでは、相対的に通電能力が低い第１半導体装置に接続される第１配線部および第２配線部のインピーダンスの和が、相対的に通電能力が高い第２半導体装置に接続される第３配線部および第４配線部のインピーダンスの和よりも低くされる。そのため、本発明に係る半導体モジュールでは、第１電流経路と第２電流経路との間のインピーダンスのばらつきが、第１半導体装置と第２半導体装置との間の通電能力のバラつき未満に抑えられている。その結果、本発明によれば、従来の上記半導体モジュールよりも信頼性が向上された半導体モジュールを提供することができる。
実施の形態１に係る半導体モジュールを示す平面図である。 図１に示される半導体装置の平面図である。 図１中の線分ＩＩＩ－ＩＩＩから視た断面図である。 図１中の線分ＩＶ－ＩＶから視た断面図である。 図１中の線分Ｖ－Ｖから視た断面図である。 図１中の線分ＶＩ－ＶＩから視た断面図である。 実施の形態１に係る半導体モジュールの回路図である。 実施の形態２に係る半導体モジュールの断面図である。 実施の形態３に係る電力変換装置を示すブロック図である。 実施の形態４に係る移動体を示すブロック図である。
　以下において、図面を参照して本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　実施の形態１．
　図１および図７に示されるように、実施の形態１に係る半導体モジュール１００は、外部と接続される第１端子部１および第２端子部２と、第１端子部１と第２端子部２との間を並列に接続している第１電流経路ＣＰ１、第２電流経路ＣＰ２、および第３電流経路ＣＰ３とを備えている。第１端子部１は、半導体モジュール１００の外部に配置される直流電源の正極側に接続される。第２端子部２は、上記直流電源の負極側に接続される。第１端子部１は、後述する第１配線１０上に設けられている。第２端子部２は、後述する第２配線１１上に設けられている。
　図７に示されるように、第１電流経路ＣＰ１は、第１半導体装置３Ａと、第１端子部１と第１半導体装置３Ａとを接続する第１配線部４Ａと、第１半導体装置３Ａと第２端子部２との間を接続する第２配線部５Ａとを含む。
　図７に示されるように、第２電流経路ＣＰ２は、第２半導体装置３Ｂと、第１端子部１と第２半導体装置３Ｂとを接続する第３配線部４Ｂと、第２半導体装置３Ｂと第２端子部２との間を接続する第４配線部５Ｂとを含む。
　図７に示されるように、第３電流経路ＣＰ３は、第３半導体装置３Ｃと、第１端子部１と第３半導体装置３Ｃとを接続する第５配線部４Ｃと、第３半導体装置３Ｃと第２端子部２との間を接続する第６配線部５Ｃとを含む。
　第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃは、同一の仕様で設計、製造されたものである。図７に示されるように、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各々は、例えば互いに直列に接続された第１半導体素子および第２半導体素子と、第１半導体素子と並列に接続された第３半導体素子と、第２半導体素子と並列に接続された第４半導体素子とを含む。第１半導体素子および第２半導体素子は、例えば同等の特性とされている。第３半導体素子および第４半導体素子は、例えば同等の特性とされている。第１半導体素子および第２半導体素子は、任意のスイッチング素子であればよいが、例えばバイポーラトランジスタであり、例えば絶縁ゲート型バイボーラトランジスタ（ＩＧＢＴ）である。第３半導体素子および第４半導体素子は、例えば還流ダイオードである。第１半導体装置３Ａ，第２半導体装置３Ｂ，および第３半導体装置３Ｃを構成する材料は、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはダイヤモンド（Ｃ）などのワイドバンドギャップ半導体材料を含み、例えばＳｉＣを含む。
　図７に示されるように、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃにおいて、第１半導体素子のエミッタ端子は第２半導体素子のコレクタ端子と接続されている。第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各出力端子は、各第１半導体素子のエミッタ端子と各第２半導体素子のコレクタ端子との間に接続されている。第３半導体素子および第４半導体素子の各アノードは、第１半導体素子および第２半導体素子の各エミッタ端子と接続されている。第３半導体素子および第４半導体素子の各カソードは、第１半導体素子および第２半導体素子の各コレクタ端子と接続されている。
　図１に示されるように、平面視において、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各第１半導体素子のコレクタ端子７Ａ，７Ｂ，７Ｃは、第２半導体素子のエミッタ端子８Ａ，８Ｂ，８Ｃと、間隔を隔てて配置されている。平面視において、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各出力端子９Ａ，９Ｂ，９Ｃは、第１半導体素子のコレクタ端子７Ａ，７Ｂ，７Ｃと第２半導体素子のエミッタ端子８Ａ，８Ｂ，８Ｃとの間に配置されている。出力端子９Ａ，９Ｂ，９Ｃは、例えば第２半導体素子のエミッタ端子８Ａ，８Ｂ，８Ｃよりも第１半導体素子のコレクタ端子７Ａ，７Ｂ，７Ｃの近くに配置されている。
　図１および図７に示されるように、第１半導体装置３Ａの第１半導体素子のコレクタ端子７Ａが、第１配線部４Ａを介して、第１端子部１と接続されている。第２半導体装置３Ｂの第１半導体素子のコレクタ端子７Ｂが、第３配線部４Ｂを介して、第１端子部１と接続されている。第３半導体装置３Ｃの第１半導体素子のコレクタ端子７Ｃが、第１配線部４Ａ、第５配線部４Ｃを介して、第１端子部１と接続されている。
　図１および図７に示されるように、第１半導体装置３Ａの第２半導体素子のエミッタ端子８Ａが、第２配線部５Ａを介して、第２端子部２と接続されている。第２半導体装置３Ｂの第２半導体素子のエミッタ端子８Ｂが、第４配線部５Ｂを介して、第２端子部２と接続されている。第３半導体装置３Ｃの第２半導体素子のエミッタ端子８Ｃが、第６配線部５Ｃを介して、第２端子部２と接続されている。
　第１半導体装置３Ａの通電能力は、第２半導体装置３Ｂの通電能力よりも、低い。第１半導体装置３Ａの通電能力は、第３半導体装置３Ｃの通電能力よりも、低い。第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの通電能力とは、各半導体装置を特定の状態に置いたときの、各半導体装置の上記コレクタ－エミッタ間の電流の流れやすさを意味する。すなわち、各半導体装置の通電能力とは各半導体装置のインピーダンスに関係する特性を意味し、通電能力が低いとはインピーダンスが高いことを意味する。また、各半導体装置が直列に接続された第１半導体素子と第２半導体素子とを含む場合、各半導体装置の通電能力は、例えば、各半導体装置の第１半導体素子の通電能力と第２半導体素子の通電能力との平均値により評価されてもよいし、各半導体装置の第１半導体素子の通電能力を代表値としてこれらに評価されてもよいし、各半導体装置の第２半導体素子の通電能力を代表値としてこれらに評価されてもよい。各半導体装置の通電能力を複数の半導体素子の通電能力の代表値により評価する場合、第１端子部１または第２端子部２に対して同等の接続関係を有する半導体素子の通電能力が代表値とされる。
　上記通電能力は、例えば以下のパラメータの少なくともいずれかで表され得る。
　第１の例では、上記通電能力は、コレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）として表現される。コレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）とは、各半導体装置に定格電流を流した時のコレクターエミッタ間電圧を意味する。第１半導体装置３Ａのコレクターエミッタ間飽和電圧は、第２半導体装置３Ｂおよび第３半導体装置３Ｃの各コレクターエミッタ間飽和電圧よりも、高い。
　第２の例では、上記通電能力は、ゲート閾値電圧Ｖｇｅ（ｔｈ）として表現される。ゲート閾値電圧Ｖｇｅ（ｔｈ）とは、各半導体装置のコレクタ－エミッタ間に規定の電圧が印加された状態において、定格電流の１００００分の１の電流が流れるのに必要とされるゲート電圧を意味する。第１半導体装置３Ａのゲート閾値電圧は、第２半導体装置３Ｂおよび第３半導体装置３Ｃの各ゲート閾値電圧よりも、高い。
　第３の例では、上記通電能力は、導通開始遅れ時間ｔｄｏｎとして表現される。導通開始遅れ時間ｔｄｏｎとは、各半導体装置に規定のゲート電圧が印加された時から、コレクタ－エミッタ間に規定の電流値が流れるまでの遅れ時間を意味する。第１半導体装置３Ａの導通開始遅れ時間ｔｄｏｎは、第２半導体装置３Ｂおよび第３半導体装置３Ｃの各導通開始遅れ時間ｔｄｏｎよりも、長い。
　異なる観点から言えば、第１半導体装置３Ａの内部のインピーダンスは、第２半導体装置３Ｂおよび第３半導体装置３Ｃの各内部のインピーダンスよりも高い。
　図１および図７に示されるように、第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃは、互いに並列に接続されている。第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃは、互いに並列に接続されている。
　図１に示されるように、第１配線部４Ａは、第１端子部１と第１半導体装置３Ａの第２半導体素子の上記コレクタ端子７Ａとの間を最短距離で接続している。第２配線部５Ａは、第２端子部２と第１半導体装置３Ａの第１半導体素子の上記エミッタ端子８Ａとの間を最短距離で接続している。
　図１に示されるように、第３配線部４Ｂは、第１端子部１と第２半導体装置３Ｂの第２半導体素子の上記コレクタ端子７Ｂとの間を最短距離で接続している。第４配線部５Ｂは、第２端子部２と第２半導体装置３Ｂの第１半導体素子の上記エミッタ端子８Ｂとの間を最短距離で接続している。
　図１に示されるように、第５配線部４Ｃは、第１端子部１と第３半導体装置３Ｃの第２半導体素子の上記コレクタ端子７Ｃとの間を最短距離で接続している。第６配線部５Ｃは、第２端子部２と第３半導体装置３Ｃの第１半導体素子の上記エミッタ端子８Ｃとの間を最短距離で接続している。
　図１に示されるように、第１配線部４Ａの長さと第２配線部５Ａの長さとの和は、第３配線部４Ｂの長さと第４配線部５Ｂの長さとの和よりも、短く設計されている。すなわち、第１端子部１と第１半導体装置３Ａの第２半導体素子の上記コレクタ端子７Ａとの間の距離と、第２端子部２と第１半導体装置３Ａの第１半導体素子の上記エミッタ端子８Ａとの間の距離との和は、第１端子部１と第２半導体装置３Ｂの第２半導体素子の上記コレクタ端子７Ｂとの間の距離と、第２端子部２と第２半導体装置３Ｂの第１半導体素子の上記エミッタ端子８Ｂとの間の距離との和よりも、短く設計されている。
　図１に示されるように、第１配線部４Ａの長さと第２配線部５Ａの長さとの和は、第５配線部４Ｃの長さと第６配線部５Ｃの長さとの和よりも、短く設計されている。すなわち、第１端子部１と第１半導体装置３Ａの第２半導体素子の上記コレクタ端子７Ａとの間の距離と、第２端子部２と第１半導体装置３Ａの第１半導体素子の上記エミッタ端子８Ａとの間の距離との和は、第１端子部１と第３半導体装置３Ｃの第２半導体素子の上記コレクタ端子７Ｃとの間の距離と、第２端子部２と第３半導体装置３Ｃの第１半導体素子の上記エミッタ端子８Ｃとの間の距離との和よりも、短く設計されている。すわなち、図１に示されるように、第１半導体装置３Ａは、第１端子部１と第２端子部２とを最短距離で結ぶ第１方向Ａと直交する第２方向Ｂにおいて、第２半導体装置３Ｂと第３半導体装置３Ｃとの間に配置されている。言い換えると、通電能力が最も低い第１半導体装置３Ａは、第２半導体装置３Ｂおよび第３半導体装置３Ｃよりも、第１端子部１および第２端子部２の近くに配置されている。
　図１に示されるように、コレクタ端子７Ａ、コレクタ端子７Ｂ、およびコレクタ端子７Ｃは、エミッタ端子８Ａ、エミッタ端子８Ｂ、およびエミッタ端子８Ｃよりも第１端子部１の近くに配置されている。エミッタ端子８Ａ、エミッタ端子８Ｂ、およびエミッタ端子８Ｃは、コレクタ端子７Ａ、コレクタ端子７Ｂ、およびコレクタ端子７Ｃよりも第２端子部２の近くに配置されている。より好ましくは、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各々は、互いに平行に配置されている。すなわち、上記コレクタ端子７Ａと上記エミッタ端子８Ａとを結ぶ線分は、上記コレクタ端子７Ｂと上記エミッタ端子８Ｂとを結ぶ線分、および上記コレクタ端子７Ｃと上記エミッタ端子８Ｃとを結ぶ線分と、平行に配置されている。これらの各線分は、上記第１方向Ａに沿って配置されている。なお、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃは、例えば図１に示される面とは反対の面が図示しない筐体に固定されている。
　図３に示されるように、第１配線部４Ａの最小厚みＷ１は、第３配線部４Ｂの最小厚みと等しく設計されている。第１配線部４Ａの最小厚みは、第５配線部４Ｃの最小厚みと等しく設計されている。第２配線部５Ａの最小厚みは、第４配線部５Ｂの最小厚みと等しく設計されている。第２配線部５Ａの最小厚みは、第６配線部５Ｃの最小厚みと等しく設計されている。
　第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃ、ならびに第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃが、上述した長さおよび厚みを有するように設計されていることにより、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和は、第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも、低くされている。第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和は、第５配線部４Ｃのインピーダンスと第６配線部５Ｃのインピーダンスとの和よりも、低くされている。
　第１配線部４Ａおよび第２配線部５Ａのインピーダンスの和と、第３配線部４Ｂおよび第４配線部５Ｂのインピーダンスの和との差は、第１半導体装置３Ａの内部のインピーダンスと第２半導体装置３Ｂの内部のインピーダンスとの差以下である。これにより、第１配線部４Ａ、第１半導体装置３Ａ、および第２配線部５Ａの各インピーダンスの和に相当する第１電流経路ＣＰ１のインピーダンスと、第３配線部４Ｂ，第２半導体装置３Ｂ、および第４配線部５Ｂの各インピーダンスの和に相当する第２電流経路ＣＰ２のインピーダンスとの差は、第１半導体装置３Ａおよび第２半導体装置３Ｂの内部のインピーダンスの差よりも小さくされている。
　第１配線部４Ａおよび第２配線部５Ａのインピーダンスの和と、第５配線部４Ｃおよび第６配線部５Ｃのインピーダンスの和との差は、第１半導体装置３Ａの内部のインピーダンスと第３半導体装置３Ｃの内部のインピーダンスとの差以下である。これにより、半導体モジュール１００において、第１電流経路ＣＰ１と第３電流経路ＣＰ３との間のインピーダンスの差は、第１半導体装置３Ａと第３半導体装置３Ｃとの間のインピーダンスの差よりも小さくされている。
　図１に示されるように、半導体モジュール１００は、外部に配置される負荷と接続される第３端子部９をさらに備える。第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各出力端子は、後述する第３導体６を介して、第３端子部９と接続されている。
　第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃは、任意の構成を有していればよいが、例えば図１に示されるように一体として設けられている。すなわち、第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃは、第１導体４の一部として構成されている。第１導体４および上記第３導体６は、例えば第１配線１０の一部として構成されている。
　第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃの各々は、任意の構成を有していればよいが、例えば図１に示されるように一体として設けられている。第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃの各々は、例えば第２導体５の一部として構成されている。第２導体５は、例えば第２配線１１の一部として構成されている。
　図３および図４に示されるように、第１配線１０は、第１端子部１と、第１導体４と、第３導体６と、第３端子部９と、複数の第４端子部１２Ａ，１２Ｂ，１２Ｄと、絶縁部３１，３２，３３と、複数の接続部３４，３５，３６Ａ，３６Ｂ，３６Ｃとを主に含む。第４端子部１２Ａ，１２Ｂ，１２Ｃは、各半導体装置のコレクタ端子７Ａ，７Ｂ，７Ｃと接触される部分であり、接続部３６Ａ，３６Ｂ，３６Ｃを介して、第１導体４と接続されている。
　図３に示されるように、第１端子部１は、例えば、絶縁部３１の表面上に配置されており、かつ絶縁部３１内に配置されている接続部３４を介して第１導体４と接続されている。第３端子部９は、例えば、絶縁部３１の表面上に配置されており、絶縁部３１、第１導体４、および絶縁部３３内に配置されている接続部３５を介して第３導体６と接続されている。接続部３５は、第１導体４と電気的に絶縁されている。
　図４に示されるように、第４端子部１２Ａは、例えば、絶縁部３１の表面上に配置されており、かつ絶縁部３１内に配置されている接続部３６Ａを介して第１導体４の第１配線部４Ａと接続されている。第４端子部１２Ｂは、例えば、絶縁部３１の表面上に配置されており、かつ絶縁部３１内に配置されている接続部３６Ｂを介して第１導体４の第３配線部４Ｂと接続されている。第４端子部１２Ｃは、例えば、絶縁部３１の表面上に配置されており、かつ絶縁部３１内に配置されている接続部３６Ｃを介して第１導体４の第５配線部４Ｃと接続されている。
　図５および図６に示されるように、第２配線１１は、例えば、第２端子部２と、第２導体５と、絶縁部４１，４２と、複数の第５端子部１３Ａ，１３Ｂ，１３Ｃと、複数の接続部４３，４４Ａ，４４Ｂ，４４Ｃとを主に含む。第５端子部１３Ａ，１３Ｂ，１３Ｃは、各半導体装置のエミッタ端子８Ａ，８Ｂ，８Ｃと接触される部分であり、接続部４４Ａ，４４Ｂ，４４Ｃを介して、第２導体５と接続されている。
　図５に示されるように、第２端子部２は、例えば、絶縁部４１の表面上に配置されており、かつ絶縁部４１内に配置されている接続部４３を介して第２導体５と接続されている。
　図６に示されるように、第５端子部１３Ａは、例えば、絶縁部４１の表面上に配置されており、かつ絶縁部４１内に配置されている接続部４４Ａを介して第２導体５の第２配線部５Ａと接続されている。第５端子部１３Ｂは、例えば、絶縁部４１の表面上に配置されており、かつ絶縁部４１内に配置されている接続部４４Ｂを介して第２導体５の第４配線部５Ｂと接続されている。第５端子部１３Ｃは、例えば、絶縁部４１の表面上に配置されており、かつ絶縁部４１内に配置されている接続部４４Ｃを介して第２導体５の第６配線部５Ｃと接続されている。
　複数の接続部３６Ａ，３６Ｂ，３６Ｃの各々は、互いに同等の構成を有している。すなわち、複数の接続部３６Ａ，３６Ｂ，３６Ｃの各インピーダンスは等しい。複数の接続部４４Ａ，４４Ｂ，４４Ｃの各々は、互いに同等の構成を有している。すなわち、複数の４４Ａ，４４Ｂ，４４Ｃの各インピーダンスは等しい。
　第１導体４、第２導体５、第３導体６、および複数の接続部を構成する材料は、導電性を有する任意の材料であればよいが、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）を含む。複数の接続部は、例えばネジ等の、半導体モジュール１００を外部に対し固定するための固定部材として構成されていてもよい。絶縁部３１，３２，３３，４１，４２を構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えば樹脂である。
　なお、第１配線１０は、第１導体４および第３導体６が絶縁部３１，３２，３３でラミネートされた積層バスバーとして構成されていてもよい。第２配線１１は、第２導体５が絶縁部４１，４２でラミネートされたバスバーとして構成されていてもよい。また、第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃの各々が、リード線として構成されていてもよい。第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃの各々が、リード線として構成されていてもよい。また、第１配線部４Ａ，第３配線部４Ｂ，および第５配線部４Ｃの各々が、リードフレームとして構成されていてもよい。第２配線部５Ａ，第４配線部５Ｂ，および第６配線部５Ｃの各々が、リードフレームとして構成されていてもよい。
　図２に示されるように、第１半導体装置３Ａ、第２半導体装置３Ｂ、第３半導体装置３Ｃの各々には、例えば、第１半導体素子のゲートと接続されている第１ゲート端子２０、第２半導体素子のゲートと接続されている第２ゲート端子２１、第１半導体素子のエミッタと接続されている第１エミッタ補助端子２２、第２半導体素子のエミッタと接続されている第２エミッタ補助端子２３が設けられている。
＜半導体モジュールの製造方法＞
　次に、半導体モジュール１００の製造方法について説明する。まず、同一の仕様とされた第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃが準備される。
　次に、準備された第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの通電能力が評価される。例えば、上述した３つのパラメータのうちの少なくとも１つが測定される。各パラメータの測定方法には、既存の測定方法を用いることができる。これにより、同一の仕様として設計され製造された第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃ間での通電能力のバラつきが評価される。その結果、本工程において、第１半導体装置３Ａの通電能力が第２半導体装置３Ｂおよび第３半導体装置３Ｃの各通電能力よりも低いこと、およびその程度が明らかとされる。なお、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの通電能力は、予め測定されていてもよく、例えば第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの製造時に検査されてもよい。上記通電能力の評価は、例えば第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの製造時に作成された成績証明書に記載された上記３つのパラメータのいずれかを用いて行われてもよい。
　次に、先の工程での評価結果に基づいて、半導体モジュール１００における第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの相対的な配置関係が決定される。具体的には、第１端子部１および第２端子部２に対する第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各々の配置関係が決定される。
　次に、第１配線１０および第２配線１１が準備される。第１配線１０および第２配線１１は、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差が、第１半導体装置３Ａと第２半導体装置３Ｂとのインピーダンスのバラつきよりも小さく、かつ第１電流経路ＣＰ１と第３電流経路ＣＰ３とのインピーダンス差が、第１半導体装置３Ａと第３半導体装置３Ｃとのインピーダンスの差よりも小さくなるように、準備される。
　次に、先の工程において決定された配置関係に基づいて、半導体モジュール１００において第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃが固定される。通電能力が相対的に低い第１半導体装置３Ａは、通電能力が相対的に高い第２半導体装置３Ｂおよび第３半導体装置３Ｃよりも、第１端子部１および第２端子部２の近くに配置される。さらに、先の工程において準備された第１配線１０および第２配線１１が第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃに接続される。これにより、第１配線部４Ａ，第２配線部５Ａ，第３配線部４Ｂ，第４配線部５Ｂ，第５配線部４Ｃ，および第６配線部５Ｃの各々が形成され、半導体モジュール１００が製造される。
　＜作用効果＞
　上記特許文献１に記載の並列接続部は、各半導体装置と直流電源との間の電流経路のインピーダンスが均等になるように、各半導体装置と直流電源との間を同一配線長で接続するように設けられている。そのため、このような並列接続部によって、同一仕様であるが通電能力に関しバラつきを有する複数の半導体装置が並列に接続された場合、並列に形成される各電流経路のインピーダンス差は、複数の半導体装置間のインピーダンス差と等しくなる。そのため、上記並列接続部を備える電力変換装置では、複数の半導体装置間の通電能力のバラつきに起因して、各半導体装置に加えられる負荷にバラつきが生じることとなり、各半導体装置の寿命にもばらつきが生じる。その結果、このような電力変換装置は、十分に長寿命化することが困難であった。
　これに対し、半導体モジュール１００は、外部と接続される第１端子部１および第２端子部２と、第１端子部１と第２端子部２との間を並列に接続している第１電流経路ＣＰ１および第２電流経路ＣＰ２とを備える。第１電流経路ＣＰ１は、第１半導体装置３Ａと、第１端子部１と第１半導体装置３Ａとを接続する第１配線部４Ａと、第１半導体装置３Ａと第２端子部２との間を接続する第２配線部５Ａとを含む。第２電流経路ＣＰ２は、第２半導体装置３Ｂと、第１端子部１と第２半導体装置３Ｂとを接続する第３配線部４Ｂと、第２半導体装置３Ｂと第２端子部２との間を接続する第４配線部５Ｂとを含む。第１半導体装置３Ａの通電能力が第２半導体装置３Ｂの通電能力よりも低く、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも低い。
　半導体モジュール１００では、第１半導体装置３Ａと第２半導体装置３Ｂとの通電能力のバラつきを打ち消すように第１配線部４Ａ、第２配線部５Ａ、第３配線部４Ｂおよび第４配線部５Ｂが設計されている。そのため、半導体モジュール１００の第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差は、第１半導体装置３Ａと第２半導体装置３Ｂとが上記並列接続部により接続されている場合と比べて、小さく抑えられている。異なる観点から言えば、半導体モジュール１００の第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差は、第１半導体装置３Ａと第２半導体装置３Ｂとのインピーダンスのバラつき未満に抑えられている。
　そのため、半導体モジュール１００において第１電流経路ＣＰ１を流れる電流値と第２電流経路ＣＰ２を流れる電流値とのバラつきは、上記並列接続部を備える従来の電力変換装置における各電流経路に流れる電流値のバラつきと比べて、小さく抑えられている。その結果、半導体モジュール１００の信頼性は、従来の電力変換装置と比べて、十分に向上されている。
　さらに、半導体モジュール１００は、第３電流経路ＣＰ３をさらに備える。第３電流経路ＣＰ３は、第３半導体装置３Ｃと、第１端子部１と第３半導体装置３Ｃとを接続する第５配線部４Ｃと、第３半導体装置３Ｃと第２端子部２との間を接続する第６配線部５Ｃとを含む。第１半導体装置３Ａの通電能力が第３半導体装置３Ｃの通電能力よりも低く、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第５配線部４Ｃのインピーダンスと第６配線部５Ｃのインピーダンスとの和よりも低い。そのため、第１電流経路ＣＰ１と第３電流経路ＣＰ３とのインピーダンス差は、第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃが上記並列接続部により接続されている場合と比べて、小さく抑えられている。
　上記半導体モジュール１００では、平面視において、第１配線部４Ａが、第１端子部１と第１半導体装置３Ａとの間を最短距離で接続している。平面視において、第２配線部５Ａが、第２端子部２と第１半導体装置３Ａとの間を最短距離で接続している。平面視において、第３配線部４Ｂが、第１端子部１と第２半導体装置３Ｂとの間を最短距離で接続している。平面視において、第４配線部５Ｂが、第２端子部２と第２半導体装置３Ｂとの間を最短距離で接続している。第１端子部１と第１半導体装置３Ａとの間の最短距離と、第２端子部２と第１半導体装置３Ａとの間の最短距離との和は、第１端子部１と第２半導体装置３Ｂとの間の最短距離と、第２端子部２と第２半導体装置３Ｂとの間の最短距離との和よりも短い。
　このようにすれば、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が、第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも低くされ得る。
　また、このような半導体モジュール１００は、複数の半導体装置を配置可能な場所が限られている場合に特に好適である。このような場合には、必然的に、第１端子部１と第１半導体装置３Ａとの間の最短距離、第１端子部１と第２半導体装置３Ｂとの間の最短距離、および第１端子部１と第３半導体装置３Ｃとの間の最短距離の間に、差が生じる。上記半導体モジュール１００によれば、このような各最短距離の差を利用して、第１配線部４Ａ，第３配線部４Ｂ，第５配線部４Ｃの間のインピーダンス差を生じさせることができる。そのため、半導体モジュール１００によれば、各最短距離の差に依らず配線長を均等化するための上記並列接続部を不要としながらも、上記並列接続部を用いた従来の電力変換装置と比べて十分に信頼性が向上されている。
　上記半導体モジュール１００では、第１半導体装置３Ａおよび第２半導体装置３Ｂはバイポーラトランジスタである。上記通電能力は、例えばコレクタ－エミッタ間飽和電圧であってもよい。第１半導体装置３Ａのコレクタ－エミッタ間飽和電圧が第２半導体装置３Ｂのコレクタ－エミッタ間飽和電圧よりも高ければ、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも低くされる。
　このようにすれば、相対的にインピーダンスが低く電流が流れやすい第１配線部４Ａおよび第２配線部５Ａに、相対的にコレクタ－エミッタ間飽和電圧が高く電流が流れにくい第１半導体装置３Ａが接続されており、相対的にインピーダンスが高く電流が流れにくい第３配線部４Ｂおよび第４配線部５Ｂに、相対的にコレクタ－エミッタ間飽和電圧が低く電流が流れやすい第２半導体装置３Ｂが接続されている。そのため、半導体モジュール１００によれば、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和と等しくされる場合と比べて、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差が第１半導体装置３Ａと第２半導体装置３Ｂとのインピーダンスのバラつきよりも抑えられている。その結果、半導体モジュール１００は、第１半導体装置３Ａと第２半導体装置３Ｂとの通電能力のバラつきに依らず、信頼性が十分に向上されている。
　さらに、例えば電鉄用の電力変換装置の主変換回路に用いられる半導体モジュール１００では、各半導体素子のコレクタ－エミッタ間飽和電圧を比較的容易に測定可能な場合が多い。その結果、半導体モジュール１００は、上記通電能力としてコレクタ－エミッタ間飽和電圧を用いることで、比較的容易に製造され得る。
　上記半導体モジュール１００では、第１半導体装置３Ａおよび第２半導体装置３Ｂはゲート型トランジスタである。上記通電能力は、例えばゲート閾値電圧であってもよい。第１半導体装置３Ａのゲート閾値電圧が第２半導体装置３Ｂのゲート閾値電圧よりも高ければ、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも低くされる。
　このようにすれば、相対的にインピーダンスが低く電流が流れやすい第１配線部４Ａおよび第２配線部５Ａに、相対的にゲート閾値電圧が高く電流が流れにくい第１半導体装置３Ａが接続されており、相対的にインピーダンスが高く電流が流れにくい第３配線部４Ｂおよび第４配線部５Ｂに、相対的にゲート閾値電圧が低く電流が流れやすい第２半導体装置３Ｂが接続されている。そのため、半導体モジュール１００によれば、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和と等しくされる場合と比べて、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差が第１半導体装置３Ａと第２半導体装置３Ｂとのインピーダンスのバラつきよりも抑えられている。その結果、半導体モジュール１００は、第１半導体装置３Ａと第２半導体装置３Ｂとの通電能力のバラつきに依らず、信頼性が十分に向上されている。
　上記半導体モジュール１００において、上記通電能力は導通開始遅れ時間であってもよい。第１半導体装置３Ａの導通開始遅れ時間が第２半導体装置３Ｂの導通開始遅れ時間よりも長ければ、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和よりも低くされる。
　このようにすれば、相対的にインピーダンスが低く電流が流れやすい第１配線部４Ａおよび第２配線部５Ａに、相対的に導通開始遅れ時間が長くスイッチングスピードが遅いために電流が流れにくい第１半導体装置３Ａが接続されており、相対的にインピーダンスが高く電流が流れにくい第３配線部４Ｂおよび第４配線部５Ｂに、相対的に導通開始遅れ時間が短くスイッチングスピードが速いために電流が流れやすい第２半導体装置３Ｂが接続されている。そのため、半導体モジュール１００によれば、第１配線部４Ａのインピーダンスと第２配線部５Ａのインピーダンスとの和が第３配線部４Ｂのインピーダンスと第４配線部５Ｂのインピーダンスとの和と等しくされる場合と比べて、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差が第１半導体装置３Ａと第２半導体装置３Ｂとのインピーダンスのバラつきよりも抑えられている。その結果、半導体モジュール１００は、第１半導体装置３Ａと第２半導体装置３Ｂとの通電能力のバラつきに依らず、信頼性が高い。
　実施の形態２．
　図８に示されるように、実施の形態２に係る半導体モジュール１０１は、実施の形態１に係る半導体モジュール１００と基本的に同様の構成を備えるが、第１配線部４Ａの厚みが第３配線部４Ｂおよび第５配線部４Ｃの厚みと異なるように設けられている点で異なる。半導体モジュール１００では、各配線部のインピーダンス差が各配線部を介して接続された第１端子部１または第２端子部２と各半導体装置との最短距離の差により設計されている。これに対し、半導体モジュール１０１は、各配線部のインピーダンス差が各配線部を介して接続された第１端子部１または第２端子部２と各半導体装置との最短距離の差および各配線部の厚みの差により設計されている。
　図８に示されるように、第１配線部４Ａの最小厚みＷ１は、例えば第３配線部４Ｂの最小厚みＷ２および第５配線部４Ｃの最小厚みよりも厚く設けられている。第３配線部４Ｂの最小厚みＷ２は、例えば第５配線部４Ｃの最小厚みと等しい。
　また、第１配線部４Ａの最小厚みＷ１は、例えば第３配線部４Ｂの最小厚みＷ２および第５配線部４Ｃの最小厚みよりも薄く設けられていてもよい。
　このような半導体モジュール１０１によれば、第１配線部４Ａ、第３配線部４Ｂ、および第５配線部４Ｃの各インピーダンスが、上記最短距離に加えて、第１配線部４Ａ、第３配線部４Ｂ、および第５配線部４Ｃの各最小厚みによって制御されている。そのため、半導体モジュール１０１における第１配線部４Ａ、第３配線部４Ｂ、および第５配線部４Ｃの各インピーダンスは、半導体モジュール１００のそれらと比べて、より細かく制御されていることができる。その結果、半導体モジュール１０１では、第１電流経路ＣＰ１のインピーダンスが、第２電流経路ＣＰ２および第３電流経路ＣＰ３の各インピーダンスと等しくされ得る。
　また、第１配線部４Ａの最小厚みＷ１が第３配線部４Ｂの最小厚みＷ２および第５配線部４Ｃの最小厚みよりも厚く設けられている場合、第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差は、半導体モジュール１００における第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差よりも、各最小厚みの差分だけ大きく設計され得る。
　そのため、半導体モジュール１０１は、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきが、半導体モジュール１００における第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差と比べて大きい場合に、好適である。すなわち、半導体モジュール１０１は、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきが、半導体モジュールの信頼性向上の観点から、第１端子部１と第１半導体装置３Ａのコレクタ端子７Ａとの最短距離と第１端子部１と第２半導体装置３Ｂのコレクタ端子７Ｂとの最短距離との差によって減殺されてもなお大きいと考えられる場合に、好適である。このような場合にも、半導体モジュール１０１によれば、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきを十分に打ち消すように第１配線部４Ａ、第２配線部５Ａ、第３配線部４Ｂおよび第４配線部５Ｂが設計されているため、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差を十分に小さく抑えることができる。その結果、半導体モジュール１０１では、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきが比較的大きい場合にも、十分に信頼性が向上されている。
　また、第１配線部４Ａの最小厚みが第３配線部４Ｂおよび第５配線部４Ｃの各最小厚みよりも薄く設けられていている場合、第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差は、半導体モジュール１００における第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差よりも、各最小厚みの差分だけ小さく設計され得る。
　このような半導体モジュール１０１は、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきが、半導体モジュール１００における第１配線部４Ａのインピーダンスと第３配線部４Ｂのインピーダンスとの差と比べて小さい場合に、好適である。すなわち、半導体モジュール１０１は、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきが、第１半導体装置３Ａおよび第２半導体装置３Ｂを規定の場所に配置したときの第１端子部１と第１半導体装置３Ａのコレクタ端子７Ａとの最短距離と第１端子部１と第２半導体装置３Ｂのコレクタ端子７Ｂとの最短距離との差によって実現されるインピーダンスの差よりも小さい場合に、好適である。このような場合にも、半導体モジュール１０１によれば、第１半導体装置３Ａおよび第２半導体装置３Ｂのインピーダンスのバラつきを十分に打ち消すように第１配線部４Ａ、第２配線部５Ａ、第３配線部４Ｂおよび第４配線部５Ｂが設計されているため、第１電流経路ＣＰ１と第２電流経路ＣＰ２とのインピーダンス差を十分に小さく抑えることができる。
　なお、第２配線部５Ａの最小厚みが、第４配線部５Ｂおよび第６配線部５Ｃの各最小厚みよりも厚くまたは薄く設けられていてもよい。また、第１配線部４Ａの最小厚みＷ１が第３配線部４Ｂの最小厚みＷ２および第５配線部４Ｃの最小厚みよりも厚くまたは薄く設けられており、かつ、第２配線部５Ａの最小厚みが、第４配線部５Ｂおよび第６配線部５Ｃの各最小厚みよりも厚くまたは薄く設けられていてもよい。
　＜変形例＞
　半導体モジュール１００，１０１において、第１配線部４Ａ、第３配線部４Ｂ、第５配線部４Ｃは、第１端子部１と、第１半導体装置３Ａ、第２半導体装置３Ｂ、第３半導体装置３Ｃの各コレクタ端子とを最短距離で接続しているが、これに限られるものではない。同様に、第２配線部５Ａ、第４配線部５Ｂ、第６配線部５Ｃは、第２端子部２と、第１半導体装置３Ａ、第２半導体装置３Ｂ、第３半導体装置３Ｃの各コレクタ端子とを最短距離で接続しているが、これに限られるものではない。
　第１半導体装置３Ａ、第２半導体装置３Ｂ、および第３半導体装置３Ｃの各通電能力のバラつきを減殺するように、第１配線部４Ａ、第３配線部４Ｂ、および第５配線部４Ｃの各インピーダンス差、および第２配線部５Ａ、第４配線部５Ｂ、第６配線部５Ｃの各インピーダンス差の少なくともいずれかが設計されている限りにおいて、各配線部の配線長は任意に設計されることができる。
　実施の形態３．
　本実施の形態は、上述した実施の形態１または２にかかる半導体モジュール１００，１０１を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに本発明を適用した場合について説明する。図９は、実施の形態３にかかる電力変換装置２００を適用した電力変換システムの構成を示すブロック図である。
　図９に示す電力変換システムは、電力変換装置２００、電源３００、負荷４００を備えている。電力変換装置２００は、電源３００と負荷４００の間に接続された三相のインバータであり、電源３００から供給された直流電力を交流電力に変換し、負荷４００に交流電力を供給する。電力変換装置２００は、図９に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
　電源３００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源３００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源３００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　負荷４００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷４００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源３００から供給される直流電力を交流電力に変換し、負荷４００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷４００に接続される。この場合、主変換回路２０１において直列に接続された２つのスイッチング素子は、上述した実施の形態１または２のいずれかの半導体モジュール１００，１０１における第１半導体素子および第２半導体素子として構成されている。つまり、この場合の主変換回路２０１は、１つの半導体モジュール１００により構成されている。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷４００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷４００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　実施の形態３に係る電力変換装置２００では、主変換回路２０１に実施の形態１または２にかかる半導体モジュール１００，１０１が適用されているため、従来の電力変換装置と比べて、信頼性が向上されている。
　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　実施の形態４．
　本実施の形態は、上述した実施の形態３に係る電力変換装置２００を移動体に適用したものである。図１０は、実施の形態４にかかる移動体の一例として、電鉄車両として構成されている移動体５００を示すブロック図である。
　図１０に示される移動体５００は、電力変換装置２００、負荷４００、変圧器６００を備えている。負荷４００は、移動体５００の図示しない複数の車輪に接続されている。
　電力変換装置２００は、架線７００とレールや車体などの接地部８００との間に、変圧器６００を介して接続される。電力変換装置２００は、例えば架線７００から供給された直流電力を交流電力に変換して、負荷４００に供給する。このとき、変圧器６００は、チョッパ回路として作用し、必要に応じて電圧レベルを調整して電力変換装置２００に供給する。電力変換装置２００から交流電力の供給を受けた負荷４００は、複数の車輪を回転駆動させる。
　実施の形態４に係る移動体５００では、主変換回路２０１に実施の形態１または２にかかる半導体モジュール１００，１０１が適用されているため、従来の電力変換装置を備える移動体と比べて、信頼性が向上されている。
　なお、架線７００は、交流電力を供給可能に設けられていてもよい。この場合、移動体５００は、交流電力を直流電力に変換するコンバータモジュールをさらに備え、電力変換装置２００にはコンバータモジュールにより変換された直流電力が供給されてもよい。
　また、実施の形態４に係る移動体は、電鉄車両に限られるものではなく、上述のように、ハイブリッド自動車、電気自動車、およびエレベーターとして構成されていてもよい。
　以上のように本発明の実施の形態について説明を行なったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
１　第１端子部、２　第２端子部、３Ａ　第１半導体装置、３Ｂ　第２半導体装置、３Ｃ　第３半導体装置、４　第１導体、４Ａ　第１配線部、４Ｂ　第３配線部、４Ｃ　第５配線部、５　第２導体、５Ａ　第２配線部、５Ｂ　第４配線部、５Ｃ　第６配線部、６　第３導体、７Ａ，７Ｂ，７Ｃ　コレクタ端子、８Ａ，８Ｂ，８Ｃ　エミッタ端子、９　第３端子部、９Ａ，９Ｂ，９Ｃ　出力端子、１０　第１配線、１１　第２配線、２０　第１ゲート端子、２１　第２ゲート端子、２２　第１エミッタ補助端子、２３　第２エミッタ補助端子、３１，３２，３３，４１，４２　絶縁部、３４，３５，３６Ａ，３６Ｂ，３６Ｃ，３７Ａ，３７Ｂ，３７Ｃ，４３，４４Ａ，４４Ｂ，４４Ｃ　接続部、１００，１０１　半導体モジュール、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　電源、４００　負荷、５００　移動体、６００　変圧器、７００　架線、８００　接地部、ＣＰ１　第１電流経路、ＣＰ２　第２電流経路、ＣＰ３　第３電流経路。

Claims (11)

  1. 　外部と接続される第１端子部および第２端子部と、
    　前記第１端子部と前記第２端子部との間を並列に接続している第１電流経路および第２電流経路とを備え、
    　前記第１電流経路は、第１半導体装置と、前記第１端子部と前記第１半導体装置とを接続する第１配線部と、前記第１半導体装置と前記第２端子部との間を接続する第２配線部とを含み、
    　前記第２電流経路は、第２半導体装置と、前記第１端子部と前記第２半導体装置とを接続する第３配線部と、前記第２半導体装置と前記第２端子部との間を接続する第４配線部とを含み、
    　前記第１半導体装置の通電能力が前記第２半導体装置の通電能力よりも低く、前記第１配線部のインピーダンスと前記第２配線部のインピーダンスとの和が前記第３配線部のインピーダンスと前記第４配線部のインピーダンスとの和よりも低い、半導体モジュール。
  2. 　平面視において、
    　前記第１配線部は、前記第１端子部と前記第１半導体装置との間を最短距離で接続しており、
    　前記第２配線部は、前記第２端子部と前記第１半導体装置との間を最短距離で接続しており、
    　前記第３配線部は、前記第１端子部と前記第２半導体装置との間を最短距離で接続しており、
    　前記第４配線部は、前記第２端子部と前記第２半導体装置との間を最短距離で接続しており、
    　前記第１端子部と前記第１半導体装置との間の前記最短距離と、前記第２端子部と前記第１半導体装置との間の前記最短距離との和は、前記第１端子部と前記第２半導体装置との間の前記最短距離と、前記第２端子部と前記第２半導体装置との間の前記最短距離との和よりも短い、請求項１に記載の半導体モジュール。
  3. 　前記第１配線部および前記第２配線部の最小厚みは、前記第３配線部および前記第４配線部の最小厚みよりも厚い、請求項１または２に記載の半導体モジュール。
  4. 　前記第１半導体装置および前記第２半導体装置はバイポーラトランジスタであり、
    　前記第１配線部は前記第１半導体装置のコレクタに接続されており、前記第２配線部は前記第１半導体装置のエミッタに接続されており、
    　前記第３配線部は前記第２半導体装置のコレクタに接続されており、前記第４配線部は前記第２半導体装置のエミッタに接続されており、
    　前記第１半導体装置のコレクタ－エミッタ間飽和電圧が前記第２半導体装置のコレクタ－エミッタ間飽和電圧よりも高い、請求項１～３のいずれか１項に記載の半導体モジュール。
  5. 　前記第１半導体装置および前記第２半導体装置はゲート型トランジスタであり、
    　前記第１半導体装置のゲート閾値電圧が前記第２半導体装置のゲート閾値電圧よりも高い、請求項１～３のいずれか１項に記載の半導体モジュール。
  6. 　前記第１半導体装置の導通開始遅れ時間が前記第２半導体装置の導通開始遅れ時間よりも長い、請求項１～３のいずれか１項に記載の半導体モジュール。
  7. 　前記第１電流経路のインピーダンスは、前記第２電流経路のインピーダンスと等しい、請求項１～６のいずれか１項に記載の半導体モジュール。
  8. 　前記第１半導体装置および前記第２半導体装置を構成する材料は、ワイドバンドギャップ半導体材料を含む、請求項１～７のいずれか１項に記載の半導体モジュール。
  9. 　前記第１半導体装置および前記第２半導体装置を構成する材料は、炭化珪素を含む、請求項８に記載の半導体モジュール。
  10. 　請求項１～９のいずれか１項に記載の半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
  11. 　請求項１０に記載の電力変換装置と、
    　前記電力変換装置によって駆動されるモータとを備える、移動体。
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