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WO2018101367A1 - 半導体基板 - Google Patents

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WO2018101367A1
WO2018101367A1 PCT/JP2017/042919 JP2017042919W WO2018101367A1 WO 2018101367 A1 WO2018101367 A1 WO 2018101367A1 JP 2017042919 W JP2017042919 W JP 2017042919W WO 2018101367 A1 WO2018101367 A1 WO 2018101367A1
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WO
WIPO (PCT)
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layer
crystal
crystal layer
semiconductor substrate
sialn
Prior art date
Application number
PCT/JP2017/042919
Other languages
English (en)
French (fr)
Inventor
大貴 山本
剛規 長田
Original Assignee
住友化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友化学株式会社 filed Critical 住友化学株式会社
Priority to EP17877275.2A priority Critical patent/EP3550592A4/en
Priority to CN201780073938.8A priority patent/CN110024083A/zh
Publication of WO2018101367A1 publication Critical patent/WO2018101367A1/ja
Priority to US16/425,516 priority patent/US11011630B2/en

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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions

Definitions

  • the present invention relates to a semiconductor substrate.
  • Patent Document 1 discloses a group III nitride epitaxial substrate made for the purpose of suppressing cracks generated in a device fabrication process.
  • the III-nitride epitaxial substrate includes a Si substrate, an initial layer in contact with the Si substrate, a first layer formed on the initial layer and made of AlGaN having an Al composition ratio of 0.5 to 1 and an Al composition A superlattice laminate having a plurality of laminates sequentially including second layers of AlGaN with a ratio of 0 to 0.5, and the Al composition ratio of the second layer gradually decreases as the distance from the substrate increases. It is characterized by doing.
  • Patent Document 2 discloses a compound semiconductor substrate that can suppress the occurrence of cracks, crystal defects, and warpage of a nitride semiconductor layer and can improve productivity.
  • the compound semiconductor substrate includes a silicon single crystal substrate whose crystal plane orientation is a (111) plane, and an Al x Ga 1-x N single crystal (0 ⁇ x ⁇ 1) formed on the silicon single crystal substrate. And a first buffer layer formed on the first buffer layer and made of Al y Ga 1-y N single crystal (0 ⁇ y ⁇ 0.1) having a thickness of 250 nm to 350 nm.
  • Patent Document 3 discloses a semiconductor electronic device that can further reduce a leakage current while suppressing warpage of a wafer.
  • the said semiconductor electronic device is a semiconductor electronic device provided with the compound semiconductor layer laminated
  • the said buffer layer uses the nitride type compound semiconductor whose Al composition is 0.2 or less
  • Non-Patent Document 1 states that if GaN and AlN are alternately stacked, AlN on GaN relaxes, and GaN on AlN can grow so that compressive stress remains. It is expected that compressive stress can be imparted to the entire film using a periodic structure (called Strained Layer Super-lattice; hereinafter referred to as SLS). It is possible to apply compressive stress even with any combination ”.
  • SLS Strained Layer Super-lattice
  • An object of the present invention is to provide a semiconductor substrate having a small amount of warpage when a group III nitride semiconductor crystal layer is formed using an epitaxial growth method.
  • the silicon substrate, the reaction suppression layer, the stress generation layer, and the active layer are provided, and the silicon substrate, the reaction suppression layer, the stress generation layer, and the A semiconductor substrate in which an active layer is positioned in the order of the silicon substrate, the reaction suppression layer, the stress generation layer, and the active layer, and the reaction suppression layer is a nitridation that suppresses a reaction between a silicon atom and a group III atom A material crystal layer, the stress generation layer is a nitride crystal layer that generates compressive stress, the active layer is a nitride crystal layer on which an electronic device is formed, and the silicon substrate and the reaction suppression layer A semiconductor substrate further including a SiAlN layer having silicon atoms, aluminum atoms, and nitrogen atoms as main constituent atoms is provided.
  • the thickness of the SiAlN layer can be 1.8 nm or less.
  • the SiAlN layer may have a periodic structure.
  • the loss energy value at the Si atom L-edge peak in the EELS measurement of the SiAlN layer is preferably larger by ⁇ E than in the case of bulk Si, and the ⁇ E can be 3.1 eV or more and 4.8 eV or less. .
  • the reaction suppression layer examples include Al z Ga 1-z N (0.9 ⁇ z ⁇ 1).
  • the stress generation layer is a first multi-crystal layer including a first crystal layer having a lattice constant a1 in the bulk crystal and a second crystal layer having a lattice constant a2 (a1 ⁇ a2) in the bulk crystal.
  • the lattice constant in the third configuration is a graded crystal layer that increases continuously or stepwise as it moves away from the vicinity of the silicon substrate, or the first multiple crystal layer, the second multiple crystal layer, or the gray crystal layer.
  • One of the configurations of the fourth configuration which is a multi-layered crystal layer in which a plurality of dipped crystal layers are repeatedly stacked, can be given.
  • a first multiple crystal layer including a first crystal layer having a lattice constant a1 in a bulk crystal and a second crystal layer having a lattice constant a2 (a1 ⁇ a2) in the bulk crystal, or A multiple stacked crystal layer in which the first multiple crystal layers are repeatedly stacked is preferable.
  • Al x Ga 1-x N (0.9 ⁇ x ⁇ 1) is used as the first crystal layer
  • Al y Ga 1-y N (0 ⁇ y ⁇ 0.3) can be given.
  • the active layer may include a layer made of Al p Ga 1-p N (0 ⁇ p ⁇ 0.1).
  • An intermediate layer made of AlqGa 1-q N (0 ⁇ q ⁇ 1, q ⁇ z) may be further provided between the reaction suppression layer and the stress generation layer.
  • the thickness of the intermediate layer is preferably 20 nm or more and 600 nm or less.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate 100.
  • FIG. 6 is a diagram for measuring the thickness of a SiAlN layer 120 in Experimental Example 1.
  • FIG. 10 is a diagram for measuring the thickness of a SiAlN layer 120 in Experimental Example 2.
  • FIG. It is a figure for measuring the thickness of the SiAlN layer 120 in a comparative example. It is the graph which plotted the thickness of the SiAlN layer 120 with respect to the nitriding time.
  • FIG. 6 is a diagram for illustrating the structural periodicity of a SiAlN layer 120 in Experimental Example 1.
  • FIG. 10 is a diagram for illustrating the structural periodicity of a SiAlN layer 120 in Experimental Example 2.
  • FIG. 1 is a cross-sectional view of the semiconductor substrate 100.
  • the semiconductor substrate 100 includes a silicon substrate 102, a reaction suppression layer 104, a stress generation layer 106, and a device formation layer 108.
  • the intermediate layer 110 reacts with the silicon substrate 102 between the reaction suppression layer 104 and the stress generation layer 106.
  • a SiAlN layer 120 is provided between the suppression layer 104.
  • the stress generation layer 106 includes a first multiple crystal layer 106c including a first crystal layer 106a and a second crystal layer 106b.
  • the device formation layer 108 includes an active layer 112 and a Schottky layer 114.
  • the silicon substrate 102, the reaction suppression layer 104, the stress generation layer 106, and the active layer 112 are positioned in the order of the silicon substrate 102, the reaction suppression layer 104, the stress generation layer 106, and the active layer 112.
  • Reaction suppression layer 104, stress generation layer 106, and active layer 112 are nitride crystal layers.
  • the silicon substrate 102 is a support substrate that supports each layer above the SiAlN layer 120.
  • the material price can be reduced and the semiconductor manufacturing apparatus used in the conventional silicon process can be used. Thereby, cost competitiveness can be improved.
  • a large substrate having a diameter of 150 mm or more can be used inexpensively and industrially.
  • the SiAlN layer 120 is located between the silicon substrate 102 and the reaction suppression layer 104, and contains silicon atoms, aluminum atoms, and nitrogen atoms as main constituent atoms.
  • the thickness of the SiAlN layer 120 is preferably 1.8 nm or less.
  • the SiAlN layer 120 can have a periodic structure. Further, in the SiAlN layer 120, the loss energy value at the Si atom L end peak in the EELS (Electron Energy Loss Spectroscopy) measurement is larger by ⁇ E than that of bulk Si, and the ⁇ E is 3.1 eV or more. It can be 8 eV or less.
  • the “thickness” of the SiAlN layer 120 is measured from a shift in light and shade period in a TEM (Transmission Electron Microscopy) image.
  • the position of the interface between the SiAlN layer 120 and its upper layer (in the present embodiment, the reaction suppression layer 104) can be specified, and the distance between the two interfaces can be defined as the thickness.
  • the interface position for example, in the brightness profile for a plurality of lines acquired from the region of the silicon substrate 102 (or the reaction suppression layer 104) to the region of the SiAlN layer 120 in the TEM image, the brightness profile is subjected to Fourier transform. A line position where the intensity in the obtained specific period decreases or becomes 0 can be specified as the interface position.
  • the lower limit of the thickness of the SiAlN layer 120 can be about one atomic layer.
  • the “periodic structure” refers to a structure having some periodicity in the structure when the SiAlN layer 120 is structurally analyzed by X-ray diffraction, electron beam diffraction, or the like.
  • the periodicity of the atomic arrangement can be detected by a BF-STEM (Bright Field-Scanning TEM) image and an electron diffraction image.
  • the reaction suppression layer 104 is a nitride crystal layer that suppresses the reaction between silicon atoms contained in the silicon substrate 102 and the like and group III atoms contained in the stress generation layer 106 and the like.
  • the nitride crystal layer on the reaction suppression layer 104 is a GaN-based semiconductor layer such as AlGaN or GaN
  • alloying of Ga atoms and silicon atoms contained in the GaN-based semiconductor layer can be prevented.
  • Examples of the reaction suppression layer 104 include Al z Ga 1-z N (0.9 ⁇ z ⁇ 1), and typically include an AlN layer.
  • the reaction suppression layer 104 can protect the surface of the silicon substrate 102 and ensure the support of the upper layer.
  • the reaction suppression layer 104 can form an initial nucleus of a crystal layer formed on the silicon substrate 102.
  • the thickness of the reaction suppression layer 104 can be greater than or equal to 30 nm and less than or equal to 300 nm.
  • the intermediate layer 110 is a nitride crystal layer located between the reaction suppression layer 104 and the stress generation layer 106.
  • the intermediate layer 110 is an optional component and is not an essential component for the semiconductor substrate 100.
  • the lattice constant of the intermediate layer 110 in the bulk crystal state is preferably larger than the lattice constant of the reaction suppression layer 104 in the bulk crystal state.
  • Examples of the intermediate layer 110 include Al q Ga 1-q N (0 ⁇ q ⁇ 1, q ⁇ z).
  • the intermediate layer 110 can ideally be formed so that the crystal lattice is coherently continuous with the crystal lattice of the reaction suppression layer 104 at the heterojunction surface with the reaction suppression layer 104.
  • the intermediate layer 110 can generate a compressive stress due to a lattice constant difference from the reaction suppression layer 104. Further, the intermediate layer 110 can expand the initial nucleus formed in the reaction suppression layer 104 and form a lower ground of the stress generation layer 106 formed in the upper layer.
  • the thickness of the intermediate layer 110 can be 20 nm or more and 600 nm or less, for example, 300 nm. Note that the heterointerface between the intermediate layer 110 and the reaction suppression layer 104 is coherently continuous means an ideal state. In fact, lattice relaxation due to defects and the like is also mixed, and coherent growth is performed. The territory made is only dominant.
  • the stress generating layer 106 is located between the silicon substrate 102 and the device forming layer 108 and generates a compressive stress.
  • the stress generation layer 106 functions as a stress generation layer that reduces warpage of the entire semiconductor substrate 100.
  • the compressive stress can be generated by a strained superlattice structure in the stress generation layer 106.
  • the stress generation layer 106 in the present embodiment is a multi-layered crystal layer in which a plurality of first multi-crystal layers 106c including the first crystal layer 106a and the second crystal layer 106b are repeatedly stacked.
  • the first crystal layer 106a has a lattice constant of a1 in the bulk crystal
  • the second crystal layer 106b has a lattice constant of a2 (a1 ⁇ a2) in the bulk crystal.
  • the number of repetitions of the first multiple crystal layer 106c can be set to 2 to 500, for example.
  • the magnitude of the compressive stress generated by the stress generation layer 106 can be easily controlled by the number of stacked first multi-crystal layers 106c. Further, by stacking a large number of the first multiple crystal layers 106c, it is possible to further improve the withstand voltage due to the first crystal layers 106a.
  • the stress generation layer 106 may be a second multiple crystal layer including a third crystal layer having a lattice constant a3 (a2 ⁇ a3) in the bulk crystal in addition to the first crystal layer 106a and the second crystal layer 106b. .
  • a graded crystal layer in which the lattice constant of the bulk crystal increases continuously or stepwise as it moves away from the vicinity of the silicon substrate 102 may be used.
  • a multiple stacked crystal layer in which a plurality of first multiple crystal layers 106c, second multiple crystal layers, or graded crystal layers are repeatedly stacked may be used.
  • Examples of the first crystal layer 106a include Al x Ga 1-x N (0.9 ⁇ x ⁇ 1), and examples of the second crystal layer 106b include Al y Ga 1-y N (0 ⁇ y ⁇ 0.3). it can.
  • the thickness of the first crystal layer 106a can be 1 nm or more and 20 nm or less, preferably more than 5.0 nm and less than 20 nm.
  • the thickness of the second crystal layer 106b can be 5 nm to 300 nm, preferably 10 nm to 300 nm.
  • the device formation layer 108 is a crystal layer on which any device such as a transistor or LED (light emitting diode) can be formed.
  • any device such as a transistor or LED (light emitting diode) can be formed.
  • the device formation layer 108 can have an active layer 112 and a Schottky layer 114.
  • An example of the active layer 112 is a GaN layer
  • an example of the Schottky layer 114 is an AlGaN layer.
  • the average lattice constant of the second crystal layer 106b can be made larger than the average lattice constant of the first crystal layer 106a.
  • the thermal contraction of the device forming layer 108 receives a greater tensile stress than the silicon substrate 102 when the semiconductor substrate 100 returns to room temperature.
  • the active layer 112 is a nitride crystal layer in which an electronic element is formed.
  • the active layer 112 may include a layer made of Al p Ga 1-p N (0 ⁇ p ⁇ 0.1).
  • a typical active layer 112 may be a GaN layer.
  • the active layer 112 may be an AlInGaN layer.
  • the active layer 112 can be divided into two layers.
  • the upper layer can be a high-purity layer in which the concentration of impurities such as carbon atoms is minimized
  • the lower layer can be a layer containing carbon atoms. By including carbon atoms in the lower layer, withstand voltage can be increased, and by increasing the purity of the upper layer, carrier scattering due to impurity atoms can be reduced and mobility can be increased.
  • the Schottky layer 114 is, for example, Al x5 Ga 1-x5 N (0 ⁇ x5 ⁇ 1). Two-dimensional electron gas (2DEG) is generated at the heterointerface between the active layer 112 and the Schottky layer 114, and can function as a channel layer of the transistor.
  • 2DEG Two-dimensional electron gas
  • the Schottky layer 114 can be changed as appropriate depending on a structure of a transistor to be formed.
  • the thickness of the nitride crystal layer including the stress generation layer 106 and the device formation layer 108 located on the silicon substrate 102 can be 6 nm or more and 20000 nm or less, and preferably 500 nm or more and 13000 nm or less.
  • the thickness of the nitride crystal layer can be reduced.
  • the thickness of the reaction suppression layer 104 is preferably 30 nm or more and 300 nm or less.
  • the reaction suppression layer 104, the intermediate layer 110, the stress generation layer 106, and the device formation layer 108 located on the silicon substrate 102 can be formed using a general MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the layers formed by the MOCVD method are an AlN layer, an AlGaN layer, and a GaN layer
  • trimethylaluminum (Al (CH 3 ) 3 ) and trimethylgallium (Ga (CH 3 ) 3 ) are used as the group III source gas.
  • Ammonia (NH 3 ) can be used as the nitrogen source gas.
  • the growth temperature can be selected in the range of 1100 ° C.
  • the flow rate ratio V / III ratio of the group V source gas to the group III source gas can be selected in the range of 160 to 3700.
  • a growth time corresponding to the design thickness is calculated from the growth rate obtained in the preliminary experiment, and the thickness can be controlled by the growth time.
  • nitriding treatment of the surface of the silicon substrate 102 can be used.
  • the surface of the silicon substrate 102 can be nitrided.
  • the thickness of the SiAlN layer 120 can be controlled by the pre-flow time (nitriding time) of the nitrogen source gas.
  • the nitriding treatment by the pre-flow of the nitrogen source gas is exemplified, but other methods may be used.
  • a silicon source gas containing Si atoms for example, silane, disilane, etc.
  • a nitrogen source gas may be mixed in a group III source gas and a nitrogen source gas to form the SiAlN layer 120 by MOCVD.
  • the nitride crystal layer formed on the silicon substrate 102 has a thermal expansion coefficient larger than that of the silicon substrate 102, and as the high substrate temperature during epitaxial growth decreases to near room temperature, the nitride crystal layer becomes silicon.
  • the substrate 102 contracts more than the substrate 102, and as a result, tensile stress is generated in the nitride crystal layer.
  • compressive stress is generated by the presence of the SiAlN layer 120 and the presence of the stress generation layer 106, and the compression stress is balanced with the tensile stress due to the temperature drop of the nitride crystal layer. Warpage of the substrate 100 can be suppressed.
  • the SiAlN layer 120 has a thickness of 1.8 nm or less, or the SiAlN layer 120 has a periodic structure, or the loss energy value at the Si atom L-edge peak in the EELS measurement of the SiAlN layer 120 is ⁇ E as compared with bulk Si.
  • the ⁇ E is 3.1 eV or more and 4.8 eV or less, the warp reduction effect by the stress generation layer 106 can be made more reliable.
  • the intermediate layer 110 is formed between the reaction suppression layer 104 and the stress generation layer 106 has been described.
  • the intermediate layer is formed between the stress generation layer 106 and the device formation layer 108 and above the device formation layer 108. 110 may be formed.
  • an AlN layer having a designed thickness of 150 to 160 nm and an AlGaN layer having a designed thickness of 250 nm were formed.
  • an AlN / AlGaN laminated structure including an AlN layer (first crystal layer 106a) having a design thickness of 5 nm and an AlGaN layer (second crystal layer 106b) having a design thickness of 28 nm.
  • a GaN layer (active layer 112) having a designed thickness of 800 nm and an AlGaN layer (Schottky layer 114) having a designed thickness of 20 to 50 nm were formed as the device forming layer 108.
  • the MOCVD method is used to form the reaction suppression layer 104, the intermediate layer 110, the stress generation layer 106, and the device formation layer 108 (AlN layer, AlGaN layer, and GaN layer), and trimethylaluminum and trimethylgallium are used as the group III source gas.
  • Ammonia was used as the nitrogen source gas.
  • the growth temperature was selected in the range of 1100 ° C. to 1260 ° C., and the flow rate ratio V / III ratio of the group V source gas to the group III source gas was selected in the range of 160 to 3700. Since the thickness of each layer is controlled by the growth time calculated from the growth rate obtained in the preliminary experiment, the actual thickness and the design thickness of each layer are different.
  • Samples with a nitriding time of 20 seconds (Experimental Example 1) and samples with 120 seconds (Experimental Example 2) were taken as experimental examples because the warpage amount of the semiconductor substrate 100 was within the acceptable judgment range.
  • a sample having a nitriding time of 600 seconds was a comparative example because the amount of warpage was out of the acceptable judgment range and was a defective product.
  • FIG. 2 is a diagram for measuring the thickness of the SiAlN layer 120 in Experimental Example 1
  • FIG. 3 is a diagram for measuring the thickness of the SiAlN layer 120 in Experimental Example 2
  • FIG. It is a figure for measuring the thickness of the SiAlN layer 120 in a comparative example. 2 to 4,
  • (a) is a BF-STEM image
  • (b) is a contrast profile along a specific line in the BF-STEM image of (a)
  • (c) is a graph of (b). The frequency spectrum of the contrast profile which carried out the Fourier transform of the contrast profile is shown.
  • the BF-STEM image shows the density of the atomic image
  • the atomic image of the reaction suppression layer 104 (AlN) is displayed in the upper region
  • the SiAlN layer 120 is displayed in the central region.
  • An atomic image of (SiAlN) is shown
  • an atomic image of the silicon substrate 102 (Si) is shown in the lower region.
  • the atomic images of the upper and lower regions are clearly displayed, and the atomic image of the middle region is relatively unclear.
  • a contrast profile of a BF-STEM image along each line is acquired for each of the set lines a1 to a10 and lines a6 to b1 (FIG. 2 (b)).
  • a frequency spectrum for the contrast profile is obtained (FIG. 2 (c)).
  • single crystal atomic images of AlN and Si are displayed, respectively, and the contrast profile on the line along the single crystal atomic image is displayed as a vibration waveform having a substantially single period ( From FIG. 2 (b)), in the frequency profile obtained by Fourier transforming these, naturally the intensity shows a peak at a substantially single specific frequency (FIG. 2 (c)).
  • the density (peak) of the atomic image in the middle region is a line a10, a9 based on the atomic arrangement in the upper region or the lower region. And will deviate from the lines b1 and b2. Therefore, the frequency spectrum of the contrast profile along the line in the middle region has a reduced or no peak intensity at the specific frequency shown in the upper region and the lower region, or is different from the specific frequency shown in the upper region and the lower region. It shows a peak in frequency.
  • the frequency spectrum of the contrast profile in each line is observed from the upper region or the lower region to the middle region, and when the intensity peak value at a specific frequency starts to decrease, that line is identified as the boundary with the middle region. Can do.
  • the distance between the boundary between the upper region and the middle region thus identified and the boundary between the lower region and the middle region can be measured to obtain the thickness of the SiAlN layer 120.
  • the thickness of the SiAlN layer 120 measured by the method as described above is 1.25 nm in the case of Experimental Example 1 shown in FIG. 2, and 1.46 nm in the case of Experimental Example 2 shown in FIG.
  • FIG. 5 is a graph plotting the thickness of the SiAlN layer 120 against the nitriding time. From the above results, it can be seen that the thickness of the SiAlN layer 120 is preferably 1.8 nm or less.
  • FIG. 6 is a diagram for illustrating the structural periodicity of the SiAlN layer 120 in Experimental Example 1
  • FIG. 7 is a diagram for illustrating the structural periodicity of the SiAlN layer 120 in Experimental Example 2
  • FIG. It is a figure for showing the structural periodicity of the SiAlN layer 120 in a comparative example.
  • the left photograph shows a BF-STEM image.
  • an electron beam diffraction image in each square region indicated by reference numerals 1, 2,... In the BF-STEM image is shown for each square region.
  • FIG. 6 which is Experimental Example 1, the clarity of the spots of the electron beam diffraction images (reference numerals 2 and 3) in the SiAlN layer 120 and the small number of spots are the same in the reaction suppression layer 104 (AlN) in the upper region.
  • the electron beam diffraction image (symbol 1) is equivalent to the electron beam diffraction image (symbol 4) in the silicon substrate 102 (Si) in the lower region, and the structural periodicity of the SiAlN layer 120 in Experimental Example 1 depends on the silicon substrate 102 and the reaction. It can be said that it is high like the suppression layer 104.
  • FIG. 7 which is Experimental Example 2, the clarity of the spot of the electron diffraction pattern (reference numeral 2) in the SiAlN layer 120 and the small number of spots are the same in the reaction suppression layer 104 (AlN) in the upper region. It is equivalent to the electron diffraction pattern (reference numeral 1) and the electron diffraction pattern (reference numeral 3) on the silicon substrate 102 (Si) in the lower region, and the structural periodicity of the SiAlN layer 120 in Experimental Example 2 is the same as that of the silicon substrate 102 and the reaction. It can be said that it is high like the suppression layer 104.
  • FIG. 8 which is a comparative example, the clarity of the spots of the electron beam diffraction images (reference numerals 3 to 8) in the SiAlN layer 120 and the small number of spots are shown in the reaction suppression layer 104 (AlN) in the upper region.
  • the reaction suppression layer 104 AlN
  • the ambiguity increases and the number of spots also increases.
  • the SiAlN layer 120 of the comparative example the structural periodicity equivalent to that of the silicon substrate 102 and the reaction suppression layer 104 is not maintained, and the structural periodicity is disturbed. From the above results, it can be said that the SiAlN layer 120 of Experimental Example 1 and Experimental Example 2 has a periodicity that the SiAlN layer 120 of the comparative example does not have.
  • FIG. 9 is a graph showing the EELS measurement results of the SiAlN layer 120 in Experimental Examples 1 and 2 and the Comparative Example. For reference, EELS measurement results of bulk Si crystal and bulk SiNx crystal are also shown.
  • the peak indicated by the open downward triangle ( ⁇ ) is the Si atom L-end peak. Since the Si atom L-edge peak varies from sample to sample, it can be seen that the composition or electronic state varies from sample to sample.
  • FIG. 10 is a graph in which the difference ( ⁇ E) from bulk Si of the EELS loss energy at the L peak at the Si atom is plotted against the nitriding time. From FIG. 10, ⁇ E of Experimental Example 1 (20 s) and Experimental Example 2 (120 s), which are non-defective products, is in the range of 3.1 eV to 4.8 eV, and in Comparative Example (600 s) and Si 3 N 4 that are out of the range, It has been found that the amount of warping is rejected.
  • the loss energy value at the Si atom L end peak in the EELS measurement of the SiAlN layer 120 is larger by ⁇ E than that in the case of bulk Si, and that ⁇ E is preferably 3.1 eV or more and 4.8 eV or less.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Silicon substrate, 104 ... Reaction suppression layer, 106 ... Stress generation layer, 106a ... First crystal layer, 106b ... Second crystal layer, 106c ... First multiple crystal layer, 108 ... Device formation layer, 110 ... intermediate layer, 112 ... active layer, 114 ... Schottky layer, 120 ... SiAlN layer.

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Abstract

シリコン基板、反応抑制層、応力発生層および活性層を有し、シリコン基板、反応抑制層、応力発生層および活性層が、シリコン基板、反応抑制層、応力発生層、活性層の順に位置する半導体基板であって、反応抑制層が、シリコン原子とＩＩＩ族原子との反応を抑制する窒化物結晶層であり、応力発生層が、圧縮応力を発生する窒化物結晶層であり、活性層が、電子素子が形成される窒化物結晶層であり、シリコン基板と反応抑制層との間に、シリコン原子、アルミニウム原子および窒素原子を主構成原子とするＳｉＡｌＮ層をさらに有する半導体基板を提供する。

Description

半導体基板
　本発明は、半導体基板に関する。
　Ｓｉ基板上にＩＩＩ族窒化物半導体を結晶成長する技術として、たとえば以下の文献に示すような技術が検討されている。
　特許文献１は、デバイス化の工程で発生する割れの抑制を目的として為されたＩＩＩ族窒化物エピタキシャル基板を開示する。当該ＩＩＩ族窒化物エピタキシャル基板は、Ｓｉ基板と、該Ｓｉ基板と接する初期層と、該初期層上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体と、を有し、前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴としている。
　特許文献２は、窒化物半導体層の割れ（クラック）や結晶欠陥、反りの発生を抑制し、かつ生産性の向上が可能な化合物半導体基板を開示する。当該化合物半導体基板は、結晶面方位が（１１１）面であるシリコン単結晶基板と、前記シリコン単結晶基板上に形成され、ＡｌｘＧａ１－ｘＮ単結晶（０＜ｘ≦１）で構成された第１バッファ層と、前記第１バッファ層上に形成され、厚さが２５０ｎｍ以上３５０ｎｍ以下のＡｌｙＧａ１－ｙＮ単結晶（０≦ｙ＜０．１）で構成された第１単層と、厚さが５．０ｎｍ以上２０ｎｍ以下のＡｌｚＧａ１－ｚＮ単結晶（０．９＜ｚ≦１）で構成された第２単層とが交互に複数積層された第２バッファ層と、前記第２バッファ層上に形成され、少なくとも１層以上の窒化物系半導体単結晶層を含む半導体素子形成領域と、を備える。
　特許文献３は、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを開示する。当該半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスであって、前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有する。
　非特許文献１には、「ＧａＮとＡｌＮを交互に積層させてＧａＮの上のＡｌＮは緩和させ，ＡｌＮの上のＧａＮには圧縮応力が残るような成長が可能であればＧａＮ／ＡｌＮのヒズミ周期構造（Ｓｔｒａｉｎｅｄ　Ｌａｙｅｒ　Ｓｕｐｅｒ－ｌａｔｔｉｃｅと呼称される。以下ＳＬＳ）を用いて膜全体に圧縮応力を持たせることが可能と予想される。ＳＬＳ以外にも上に積層させる膜ほど格子定数が広がるような組み合わせにしても圧縮応力を加えることが可能と思われる。」との記載がある。
特開２０１３－０２１１２４号公報 特開２０１０－２３２３２２号公報 特開２００８－１７１８４３号公報
K. Matsumoto et al., J. Vac. Soc. Jpn. 54, 6 (2011), p376-380.
解決しようとする課題
　Ｓｉ基板上にＩＩＩ族窒化物半導体層を形成する場合、ＳｉとＩＩＩ族窒化物半導体結晶との熱膨張係数の違いに起因して、基板の反りやＩＩＩ族窒化物半導体層の割れ（クラック）が発生する。このため、前記した特許文献および非特許文献に記載されているように、内部圧縮応力を発生する層（応力発生層）を形成し、当該圧縮応力と熱膨張係数の相違に起因して窒化物結晶層に発生する引張応力とが均衡され、室温に戻った状態での半導体基板の反りを抑え、ＩＩＩ族窒化物半導体層の割れを防止するようにしている。
　しかし、応力発生層による半導体基板の反りの制御については不明な点も多く、応力発生層とＳｉ基板との間に位置する結晶層の構造、結晶性、化学状態等と反りについての実験結果との関連性を観察することも重要である。そのような観点から、本発明者らは、上記した応力発生層とＳｉ基板との間に位置する結晶層や応力発生層の構造等と反り量との関連につき実験検討を重ね、本件発明をするに至った。
　本発明の目的は、エピタキシャル成長法を用いてＩＩＩ族窒化物半導体結晶層を形成するに際し、反り量の小さい半導体基板を提供することにある。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、シリコン基板、反応抑制層、応力発生層および活性層を有し、前記シリコン基板、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板、前記反応抑制層、前記応力発生層、前記活性層の順に位置する半導体基板であって、前記反応抑制層が、シリコン原子とＩＩＩ族原子との反応を抑制する窒化物結晶層であり、前記応力発生層が、圧縮応力を発生する窒化物結晶層であり、前記活性層が、電子素子が形成される窒化物結晶層であり、前記シリコン基板と前記反応抑制層との間に、シリコン原子、アルミニウム原子および窒素原子を主構成原子とするＳｉＡｌＮ層をさらに有する半導体基板を提供する。
　前記ＳｉＡｌＮ層の厚みは、１．８ｎｍ以下とすることができる。前記ＳｉＡｌＮ層は、周期構造を有するものとすることができる。前記ＳｉＡｌＮ層のＥＥＬＳ測定におけるＳｉ原子Ｌ端ピークにおける損失エネルギー値が、バルクＳｉの場合と比較してΔＥだけ大きいことが好ましく、前記ΔＥとして、３．１ｅＶ以上４．８ｅＶ以下を挙げることができる。
　前記反応抑制層として、ＡｌｚＧａ１－ｚＮ（０．９≦ｚ≦１）を挙げることができる。前記応力発生層として、バルク結晶における格子定数がａ１である第１結晶層およびバルク結晶における格子定数がａ２（ａ１＜ａ２）である第２結晶層を含む第１多重結晶層である第１の構成、前記第１結晶層、前記第２結晶層、および、バルク結晶における格子定数がａ３（ａ２＜ａ３）である第３結晶層を含む第２多重結晶層である第２の構成、バルク結晶における格子定数が、前記シリコン基板の近くから遠ざかるに従い連続的またはステップ状に大きくなるグレーディッド結晶層である第３の構成、または、前記第１多重結晶層、前記第２多重結晶層または前記グレーディッド結晶層が複数繰り返して積層された多重積層結晶層である第４の構成、の何れかの構成を挙げることができる。特に、前記応力発生層として、バルク結晶における格子定数がａ１である第１結晶層およびバルク結晶における格子定数がａ２（ａ１＜ａ２）である第２結晶層を含む第１多重結晶層、または、前記第１多重結晶層が複数繰り返して積層された多重積層結晶層が好ましく、この場合、前記第１結晶層としてＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）を、前記第２結晶層としてＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）を挙げることができる。
　前記活性層が、ＡｌｐＧａ１－ｐＮ（０≦ｐ≦０．１）からなる層を含んでも良い。前記反応抑制層と前記応力発生層との間に、ＡｌｑＧａ１－ｑＮ（０≦ｑ≦１、ｑ＜ｚ）からなる中間層をさらに有してもよい。前記中間層の厚みは、２０ｎｍ以上６００ｎｍ以下が好ましい。
半導体基板１００の断面図である。 実験例１におけるＳｉＡｌＮ層１２０の厚さを計測するための図である。 実験例２におけるＳｉＡｌＮ層１２０の厚さを計測するための図である。 比較例におけるＳｉＡｌＮ層１２０の厚さを計測するための図である。 窒化処理時間に対するＳｉＡｌＮ層１２０の厚さをプロットしたグラフである。 実験例１におけるＳｉＡｌＮ層１２０の構造周期性を示すための図である。 実験例２におけるＳｉＡｌＮ層１２０の構造周期性を示すための図である。 比較例におけるＳｉＡｌＮ層１２０の構造周期性を示すための図である。 実験例１、２および比較例におけるＳｉＡｌＮ層１２０のＥＥＬＳ測定結果を示すグラフである。 Ｓｉ原子Ｌ端ピークにおけるＥＥＬＳ損失エネルギーのバルクＳｉからの差分（ΔＥ）を窒化処理時間に対しプロットしたグラフである。
　図１は、半導体基板１００の断面図である。半導体基板１００は、シリコン基板１０２、反応抑制層１０４、応力発生層１０６およびデバイス形成層１０８を有し、反応抑制層１０４と応力発生層１０６との間に中間層１１０を、シリコン基板１０２と反応抑制層１０４との間に、ＳｉＡｌＮ層１２０を有する。応力発生層１０６は、第１結晶層１０６ａおよび第２結晶層１０６ｂからなる第１多重結晶層１０６ｃを有する。デバイス形成層１０８は、活性層１１２およびショットキ層１１４を有する。シリコン基板１０２、反応抑制層１０４、応力発生層１０６および活性層１１２は、シリコン基板１０２、反応抑制層１０４、応力発生層１０６、活性層１１２の順に位置する。反応抑制層１０４、応力発生層１０６および活性層１１２は、窒化物結晶層である。
　シリコン基板１０２は、ＳｉＡｌＮ層１２０より上層の各層を支持する支持基板である。シリコン基板１０２を用いることにより、材料価格を下げることができ、従来のシリコンプロセスで用いられている半導体製造装置を利用することができる。これにより、コスト競争力を高めることができる。さらに、シリコン基板１０２を用いることにより、直径１５０ｍｍ以上の大型の基板を安価にかつ工業的に利用することができるようになる。
　ＳｉＡｌＮ層１２０は、シリコン基板１０２と反応抑制層１０４との間に位置し、シリコン原子、アルミニウム原子および窒素原子を主構成原子とする。ＳｉＡｌＮ層１２０は、その厚みを１．８ｎｍ以下とすることが好ましい。また、ＳｉＡｌＮ層１２０は、周期構造を有するものとすることができる。さらに、ＳｉＡｌＮ層１２０は、そのＥＥＬＳ（Electron Energy Loss Spectroscopy）測定におけるＳｉ原子Ｌ端ピークにおける損失エネルギー値が、バルクＳｉの場合と比較してΔＥだけ大きく、当該ΔＥが、３．１ｅＶ以上４．８ｅＶ以下ものとすることができる。
　ここで、ＳｉＡｌＮ層１２０の「厚み」とは、ＴＥＭ（Transmission Electron Microscopy）画像における濃淡周期のずれから測定されるものとし、たとえば、ＴＥＭ画像における濃淡周期のずれから、シリコン基板１０２とＳｉＡｌＮ層１２０との界面およびＳｉＡｌＮ層１２０とその上層（本実施の形態の場合反応抑制層１０４）との界面の位置を特定し、両界面間の距離を厚みと定義することができる。界面位置の特定方法として、たとえば、ＴＥＭ画像におけるシリコン基板１０２（または反応抑制層１０４）の領域からＳｉＡｌＮ層１２０の領域にかけて取得した、複数ラインについての明度プロファイルにおいて、当該明度プロファイルをフーリエ変換して得られる特定周期における強度が、減少または０になるライン位置を界面位置と特定することができる。なお、ＳｉＡｌＮ層１２０の厚みの下限は、１原子層程度とすることができる。
　また、「周期構造」とは、ＳｉＡｌＮ層１２０をＸ線回折や電子線回折等により構造解析した場合に、その構造に何らかの周期性を有するものをいう。たとえばＢＦ－ＳＴＥＭ（Bright Field-Scanning TEM）像および電子回折像により原子配列の周期性を検出することができる。
　反応抑制層１０４は、シリコン基板１０２等に含まれるシリコン原子と応力発生層１０６等に含まれるＩＩＩ族原子との反応を抑制する窒化物結晶層である。反応抑制層１０４の上層にある窒化物結晶層が、ＡｌＧａＮ、ＧａＮ等のＧａＮ系半導体層である場合、当該ＧａＮ系半導体層に含まれるＧａ原子とシリコン原子との合金化を防止することができる。反応抑制層１０４として、ＡｌｚＧａ１－ｚＮ（０．９≦ｚ≦１）を挙げることができ、代表的にはＡｌＮ層を挙げることができる。反応抑制層１０４により、シリコン基板１０２の表面を保護し、上層の支持を確実にすることができる。また、反応抑制層１０４は、シリコン基板１０２上に形成される結晶層の初期核を形成することができる。反応抑制層１０４の厚さは、３０ｎｍ以上３００ｎｍ以下とすることができる。
　中間層１１０は、反応抑制層１０４と応力発生層１０６との間に位置する窒化物結晶層である。中間層１１０は任意的な構成要素であり、半導体基板１００に必須の構成要素ではない。中間層１１０が反応抑制層１０４に接して位置する場合、中間層１１０のバルク結晶状態における格子定数は、反応抑制層１０４のバルク結晶状態における格子定数より大きいことが好ましい。中間層１１０として、たとえばＡｌｑＧａ１－ｑＮ（０≦ｑ≦１、ｑ＜ｚ）を挙げることができる。中間層１１０は、反応抑制層１０４とのヘテロ接合面において、理想的には、結晶格子が反応抑制層１０４の結晶格子に対しコヒーレントに連続しているように形成できる。これにより、中間層１１０は、反応抑制層１０４との格子定数差に起因して圧縮応力を発生できる。また、中間層１１０は、反応抑制層１０４で形成した初期核を拡大し、上層に形成する応力発生層１０６の下地面を形成できる。中間層１１０の厚さは、２０ｎｍ以上６００ｎｍ以下、たとえば３００ｎｍとすることができる。なお、中間層１１０と反応抑制層１０４のヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎない。
　応力発生層１０６は、シリコン基板１０２とデバイス形成層１０８の間に位置し、圧縮応力を発生する。応力発生層１０６は、半導体基板１００全体の反りを低減する応力発生層として機能する。圧縮応力は応力発生層１０６内の歪超格子構造により発生させることができる。
　本実施の形態における応力発生層１０６は、第１結晶層１０６ａおよび第２結晶層１０６ｂからなる第１多重結晶層１０６ｃが複数繰り返して積層された多重積層結晶層である。第１結晶層１０６ａは、バルク結晶における格子定数がａ１であり、第２結晶層１０６ｂは、バルク結晶における格子定数がａ２（ａ１＜ａ２）である。第１多重結晶層１０６ｃの繰り返し数は、たとえば２～５００とすることができる。第１多重結晶層１０６ｃを多数積層することにより、応力発生層１０６が発生する圧縮応力を大きくすることができる。また、第１多重結晶層１０６ｃの積層数により応力発生層１０６が発生する圧縮応力の大きさを容易に制御することができる。さらに、第１多重結晶層１０６ｃを多数積層することで、第１結晶層１０６ａによる耐電圧の向上をより高めることができる。
　ここでは、応力発生層１０６として第１多重結晶層１０６ｃが複数繰り返して積層された構成を例示しているが、第１多重結晶層１０６ｃは複数繰り返して積層されなくてもよく、この場合、第１多重結晶層１０６ｃが応力発生層１０６を構成する。あるいは、応力発生層１０６は、第１結晶層１０６ａおよび第２結晶層１０６ｂに加え、バルク結晶における格子定数がａ３（ａ２＜ａ３）である第３結晶層を含む第２多重結晶層としてもよい。あるいは、バルク結晶における格子定数が、シリコン基板１０２の近くから遠ざかるに従い連続的またはステップ状に大きくなるグレーディッド結晶層としてもよい。さらに、第１多重結晶層１０６ｃ、第２多重結晶層またはグレーディッド結晶層が複数繰り返して積層された多重積層結晶層としてもよい。
　第１結晶層１０６ａとしてＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）が例示でき、第２結晶層１０６ｂとしてＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）が例示できる。第１結晶層１０６ａの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５．０ｎｍを超え２０ｎｍ未満とすることができる。第２結晶層１０６ｂの厚さは、５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上３００ｎｍ以下とすることができる。
　デバイス形成層１０８は、トランジスタやＬＥＤ（light emitting diode）等任意のデバイスが形成できる結晶層であり、たとえば二次元電子ガス（２ＤＥＧ）をチャネルとするＨＥＭＴ（High Electron Mobility Transistor）用である場合、デバイス形成層１０８は、活性層１１２およびショットキ層１１４を有することができる。活性層１１２としてＧａＮ層が例示でき、ショットキ層１１４としてＡｌＧａＮ層が例示できる。
　デバイス形成層１０８の熱膨張係数が、シリコン基板１０２の熱膨張係数より大きい場合、第２結晶層１０６ｂの平均格子定数を第１結晶層１０６ａの平均格子定数より大きいものとすることができる。すなわち、デバイス形成層１０８をＭＯＣＶＤ法等高温環境下で形成した場合、半導体基板１００が室温に戻るとデバイス形成層１０８の熱収縮がシリコン基板１０２より大きく引張応力を受ける。このような場合、前記した通り、第２結晶層１０６ｂのバルク状態における格子定数を第１結晶層１０６ａのバルク状態における格子定数より大きくすれば、応力発生層１０６に圧縮応力が生じ、デバイス形成層１０８による引張応力をキャンセルすることができる。
　活性層１１２は、電子素子が形成される窒化物結晶層である。活性層１１２は、ＡｌｐＧａ１－ｐＮ（０≦ｐ≦０．１）からなる層を含んでも良い。代表的な活性層１１２としてＧａＮ層を挙げることができる。活性層１１２は、ＡｌＩｎＧａＮ層であってもよい。活性層１１２は、２層に分けることができ、上層は炭素原子等の不純物濃度を極力少なくした高純度層とし、下層は炭素原子を含む層とすることができる。下層に炭素原子を含むことで耐電圧を高めることができ、上層の純度を高めることで不純物原子によるキャリアの散乱を少なくし、移動度を高めることができる。
　ショットキ層１１４は、たとえばＡｌｘ５Ｇａ１－ｘ５Ｎ（０＜ｘ５＜１）である。活性層１１２およびショットキ層１１４のヘテロ界面には２次元電子ガス（２ＤＥＧ）が生成され、トランジスタのチャネル層として機能させることができる。ショットキ層１１４は、形成するトランジスタの構造に応じて適宜変更することが可能である。
　シリコン基板１０２上に位置する応力発生層１０６およびデバイス形成層１０８を含む窒化物結晶層の厚さは、６ｎｍ以上２００００ｎｍ以下とすることができ、好ましくは５００ｎｍ以上１３０００ｎｍ以下とすることができる。窒化物結晶層の厚さを当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。シリコン基板１０２の厚さが４００μｍ以上であり、シリコン基板１０２の直径が１００ｍｍ以上である場合、反応抑制層１０４の厚さは、３０ｎｍ以上３００ｎｍ以下とすることが好ましい。シリコン基板１０２および反応抑制層１０４を当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。
　シリコン基板１０２上に位置する反応抑制層１０４、中間層１１０、応力発生層１０６およびデバイス形成層１０８は、一般的なＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成できる。たとえば、ＭＯＣＶＤ法により形成する層がＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層である場合、ＩＩＩ族原料ガスとしてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）およびトリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができ、窒素原料ガスとしてアンモニア（ＮＨ３）を用いることができる。成長温度は１１００℃～１２６０℃の範囲で選択可能であり、ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、１６０～３７００の範囲で選択可能である。形成する層の厚さは、たとえば予備実験で得た成長速度から設計厚さに対応する成長時間を算出し、成長時間により厚さを制御できる。
　ＳｉＡｌＮ層１２０の形成には、シリコン基板１０２の表面の窒化処理を用いることができる。たとえば、反応抑制層１０４をＭＯＣＶＤ法で形成する前に、原料ガスを除く成長温度その他の条件を反応抑制層１０４の形成時と同一に維持した状態で、窒素原料ガスのみを先流しして、シリコン基板１０２の表面を窒化処理することができる。ＳｉＡｌＮ層１２０の厚さは、窒素原料ガスの先流し時間（窒化処理時間）により制御することができる。なお、ＳｉＡｌＮ層１２０の形成方法として、窒素原料ガスの先流しによる窒化処理を例示したが、他の方法を用いてもよい。たとえばＳｉ原子を含むシリコン原料ガス（たとえばシラン、ジシラン等）をＩＩＩ族原料ガスおよび窒素原料ガスに混入し、ＭＯＣＶＤ法によりＳｉＡｌＮ層１２０を形成してもよい。
　上記した半導体基板１００では、シリコン基板１０２上に形成された窒化物結晶層の熱膨張係数がシリコン基板１０２より大きく、エピタキシャル成長時の高い基板温度が室温近くまで降下するに従い、窒化物結晶層がシリコン基板１０２より大きく収縮し、その結果、窒化物結晶層に引張応力を生じる。しかし、本実施形態の半導体基板１００によれば、ＳｉＡｌＮ層１２０の存在および応力発生層１０６の存在により圧縮応力が発生され、当該圧縮応力を窒化物結晶層の降温による引張応力と均衡させ、半導体基板１００の反りを抑制できる。特に、ＳｉＡｌＮ層１２０の厚みを１．８ｎｍ以下とし、あるいはＳｉＡｌＮ層１２０を周期構造とし、あるいはＳｉＡｌＮ層１２０のＥＥＬＳ測定におけるＳｉ原子Ｌ端ピークにおける損失エネルギー値がバルクＳｉの場合と比較してΔＥだけ大きく、当該ΔＥを３．１ｅＶ以上４．８ｅＶ以下とすることで、応力発生層１０６による反り低減の効果をより確実ならしめることができる。
　上記では、反応抑制層１０４と応力発生層１０６との間に中間層１１０を形成した例を説明したが、応力発生層１０６とデバイス形成層１０８との間、デバイス形成層１０８の上層に中間層１１０を形成しても良い。
（実施例）
　ＳｉＡｌＮ層１２０の作成を窒素原料ガスの先流しによる窒化処理により行うこととし、窒素原料ガスの先流し時間（窒化処理時間）を２０秒、１２０秒および６００秒と変えた３つの試料（半導体基板１００）を作製した。すなわち、シリコン基板１０２として（１１１）面を主面とするＳｉウェハを用い、窒素原料ガスの先流しによる窒化処理を上記所定の時間行った後、反応抑制層１０４、中間層１１０、応力発生層１０６およびデバイス形成層１０８を形成した。反応抑制層１０４および中間層１１０として、設計厚さ１５０～１６０ｎｍのＡｌＮ層および設計厚さ２５０ｎｍのＡｌＧａＮ層を形成した。応力発生層１０６として、設計厚さ５ｎｍのＡｌＮ層（第１結晶層１０６ａ）および設計厚さ２８ｎｍのＡｌＧａＮ層（第２結晶層１０６ｂ）からなるＡｌＮ／ＡｌＧａＮ積層構造（第１多重結晶層１０６ｃ）を繰り返し積層して形成し、デバイス形成層１０８として、設計厚さ８００ｎｍのＧａＮ層（活性層１１２）および設計厚さ２０～５０ｎｍのＡｌＧａＮ層（ショットキ層１１４）を形成した。
　反応抑制層１０４、中間層１１０、応力発生層１０６およびデバイス形成層１０８（ＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層）の形成にはＭＯＣＶＤ法を用い、ＩＩＩ族原料ガスとしてトリメチルアルミニウムおよびトリメチルガリウムを用い、窒素原料ガスとしてアンモニアを用いた。成長温度は１１００℃～１２６０℃の範囲で選択し、ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、１６０～３７００の範囲で選択した。予備実験で得た成長速度から算出した成長時間により各層の厚さを制御したため、各層の実際の厚さと設計厚さとは異なる。
　窒化処理時間が２０秒の試料（実験例１）および１２０秒の試料（実験例２）は、半導体基板１００の反り量が合格判定範囲内にあり、良品であることから実験例とした。窒化処理時間が６００秒の試料は、反り量が合格判定範囲外にあり、不良品であることから比較例とした。
　図２は、実験例１におけるＳｉＡｌＮ層１２０の厚さを計測するための図であり、図３は、実験例２におけるＳｉＡｌＮ層１２０の厚さを計測するための図であり、図４は、比較例におけるＳｉＡｌＮ層１２０の厚さを計測するための図である。図２～図４の各図において、（ａ）はＢＦ－ＳＴＥＭ画像を、（ｂ）は（ａ）のＢＦ－ＳＴＥＭ画像における特定ラインに沿ったコントラストプロファイルを、（ｃ）は（ｂ）のコントラストプロファイルをフーリエ変換したコントラストプロファイルの周波数スペクトルを示す。図２から図４の（ａ）において、ＢＦ－ＳＴＥＭ画像には原子像の濃淡が表示されており、上部領域には反応抑制層１０４（ＡｌＮ）の原子像が、中部領域にはＳｉＡｌＮ層１２０（ＳｉＡｌＮ）の原子像が、下部領域にはシリコン基板１０２（Ｓｉ）の原子像が示されている。上部領域および下部領域の原子像は明瞭に表示されており、中部領域の原子像は比較的不明瞭である。
　以下、図２を例に、ＳｉＡｌＮ層１２０の厚さ計測の方法を説明する。まず、図２（ａ）の上部領域における原子像の濃淡（ピーク）に沿うようラインａ１、ａ２、ａ３・・・のような平行な線を引き、当該平行線の間隔が維持されるものとして、中部領域に至る平行線を設定する（ラインａ１～ａ１０）。同様に、下部領域における原子像の濃淡（ピーク）に沿うようラインｂ６、ｂ５、ｂ４・・・のような平行な線を引き、当該平行線の間隔が維持されるものとして、中部領域に至る平行線を設定する（ラインａ６～ｂ１）。設定したラインａ１～ａ１０、ラインａ６～ｂ１のそれぞれについて、各ラインに沿ったＢＦ－ＳＴＥＭ画像のコントラストプロファイルを取得し（図２（ｂ））、各コントラストプロファイルについて、これをフーリエ変換し、各コントラストプロファイルについての周波数スペクトルを得る（図２（ｃ））。上部領域および下部領域においては、それぞれＡｌＮおよびＳｉの単結晶原子像が表示されており、この単結晶原子像に沿ったラインでのコントラストプロファイルは、ほぼ単一周期の振動波形として表示される（図２（ｂ））ことから、これらをフーリエ変換した周波数プロファイルにおいては、当然にほぼ単一の特定周波数において強度がピークを示す（図２（ｃ））。
　一方、中部領域においては、その結晶構造が上部領域および下部領域とは異なることから、中部領域における原子像の濃淡（ピーク）は、上部領域または下部領域における原子配列を前提としたラインａ１０、ａ９やラインｂ１、ｂ２から外れることとなる。よって、中部領域におけるラインに沿ったコントラストプロファイルの周波数スペクトルは、上部領域および下部領域において示していた特定周波数におけるピーク強度が低下または無くなり、あるいは上部領域および下部領域において示していた特定周波数とは異なる周波数においてピークを示すようになる。従って、上部領域または下部領域から中部領域に渡り各ラインにおけるコントラストプロファイルの周波数スペクトルを観察し、特定周波数における強度のピーク値が低下し始めたとき、そのラインを中部領域との境界と特定することができる。このようにして特定した上部領域と中部領域との境界と、下部領域と中部領域との境界との距離を測長してＳｉＡｌＮ層１２０の厚さとすることができる。
　以上のような方法で測長したＳｉＡｌＮ層１２０の厚さは、図２に示す実験例１の場合で１．２５ｎｍであり、図３に示す実験例２の場合で１．４６ｎｍであり、図４に示す比較例の場合で１．８８ｎｍであった。図５は、窒化処理時間に対するＳｉＡｌＮ層１２０の厚さをプロットしたグラフである。上記結果から、ＳｉＡｌＮ層１２０の厚みは１．８ｎｍ以下が好ましいことがわかる。
　図６は、実験例１におけるＳｉＡｌＮ層１２０の構造周期性を示すための図であり、図７は、実験例２におけるＳｉＡｌＮ層１２０の構造周期性を示すための図であり、図８は、比較例におけるＳｉＡｌＮ層１２０の構造周期性を示すための図である。図６～図８の各図において、左側の写真はＢＦ－ＳＴＥＭ画像を示す。ＢＦ－ＳＴＥＭ画像の右側には、ＢＦ－ＳＴＥＭ画像中に１、２・・・等の符号を付して示した四角領域における電子線回折像を各四角領域について示す。各ＢＦ－ＳＴＥＭ画像の上部領域には反応抑制層１０４（ＡｌＮ）の原子像が、中部領域にはＳｉＡｌＮ層１２０（ＳｉＡｌＮ）の原子像が、下部領域にはシリコン基板１０２（Ｓｉ）の原子像が示されている。
　実験例１である図６を参照すれば、ＳｉＡｌＮ層１２０における電子線回折像（符号２，３）のスポットの明瞭さ、スポット数の少なさは、上部領域の反応抑制層１０４（ＡｌＮ）における電子線回折像（符号１）および下部領域のシリコン基板１０２（Ｓｉ）における電子線回折像（符号４）と同等であり、実験例１におけるＳｉＡｌＮ層１２０の構造周期性は、シリコン基板１０２および反応抑制層１０４と同様に高いと言える。
　また、実験例２である図７を参照すれば、ＳｉＡｌＮ層１２０における電子線回折像（符号２）のスポットの明瞭さ、スポット数の少なさは、上部領域の反応抑制層１０４（ＡｌＮ）における電子線回折像（符号１）および下部領域のシリコン基板１０２（Ｓｉ）における電子線回折像（符号３）と同等であり、実験例２におけるＳｉＡｌＮ層１２０の構造周期性は、シリコン基板１０２および反応抑制層１０４と同様に高いと言える。
　他方、比較例である図８を参照すれば、ＳｉＡｌＮ層１２０における電子線回折像（符号３～８）のスポットの明瞭さ、スポット数の少なさは、上部領域の反応抑制層１０４（ＡｌＮ）における電子線回折像（符号２）および下部領域のシリコン基板１０２（Ｓｉ）における電子線回折像（符号１）とは異なり、不明瞭さが増し、スポット数も増加している。これは、比較例のＳｉＡｌＮ層１２０では、シリコン基板１０２および反応抑制層１０４と同等の構造周期性が維持されておらず、構造周期性に乱れが生じていることを示している。以上の結果から、実験例１および実験例２のＳｉＡｌＮ層１２０は、比較例のＳｉＡｌＮ層１２０にはない周期性を有していると言える。
　図９は、実験例１、２および比較例におけるＳｉＡｌＮ層１２０のＥＥＬＳ測定結果を示すグラフである。参考にバルクＳｉ結晶およびバルクＳｉＮｘ結晶のＥＥＬＳ測定結果も同時に示す。図９中に白抜き下向き三角（▽）で示したピークはＳｉ原子Ｌ端ピークである。試料によりＳｉ原子Ｌ端ピークが異なることから、試料ごとの組成または電子状態が異なることがわかる。
　図１０は、Ｓｉ原子Ｌ端ピークにおけるＥＥＬＳ損失エネルギーのバルクＳｉからの差分（ΔＥ）を窒化処理時間に対しプロットしたグラフである。図１０から、良品である実験例１（２０ｓ）および実験例２（１２０ｓ）のΔＥは３．１ｅＶ～４．８ｅＶの範囲にあり、当該範囲を外れる比較例（６００ｓ）やＳｉ３Ｎ４では反り量が不合格となることがわかっている。よって、ＳｉＡｌＮ層１２０のＥＥＬＳ測定におけるＳｉ原子Ｌ端ピークにおける損失エネルギー値がバルクＳｉの場合と比較してΔＥだけ大きく、当該ΔＥは３．１ｅＶ以上４．８ｅＶ以下であることが好ましいといえる。
　１００…半導体基板、１０２…シリコン基板、１０４…反応抑制層、１０６…応力発生層、１０６ａ…第１結晶層、１０６ｂ…第２結晶層、１０６ｃ…第１多重結晶層、１０８…デバイス形成層、１１０…中間層、１１２…活性層、１１４…ショットキ層、１２０…ＳｉＡｌＮ層。

Claims (10)

  1. 　シリコン基板、反応抑制層、応力発生層および活性層を有し、前記シリコン基板、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板、前記反応抑制層、前記応力発生層、前記活性層の順に位置する半導体基板であって、
    　前記反応抑制層が、シリコン原子とＩＩＩ族原子との反応を抑制する窒化物結晶層であり、
    　前記応力発生層が、圧縮応力を発生する窒化物結晶層であり、
    　前記活性層が、電子素子が形成される窒化物結晶層であり、
    　前記シリコン基板と前記反応抑制層との間に、シリコン原子、アルミニウム原子および窒素原子を主構成原子とするＳｉＡｌＮ層をさらに有する
    　半導体基板。
  2. 　前記ＳｉＡｌＮ層の厚みが、１．８ｎｍ以下である
    　請求項１に記載の半導体基板。
  3. 　前記ＳｉＡｌＮ層が、周期構造を有する
    　請求項１または請求項２に記載の半導体基板。
  4. 　前記ＳｉＡｌＮ層のＥＥＬＳ測定におけるＳｉ原子Ｌ端ピークにおける損失エネルギー値が、バルクＳｉの場合と比較してΔＥだけ大きく、
    　前記ΔＥが、３．１ｅＶ以上４．８ｅＶ以下である
    　請求項１から請求項３の何れか一項に記載の半導体基板。
  5. 　前記反応抑制層が、ＡｌｚＧａ１－ｚＮ（０．９≦ｚ≦１）である
    　請求項１から請求項４の何れか一項に記載の半導体基板。
  6. 　前記応力発生層が、
    　バルク結晶における格子定数がａ１である第１結晶層およびバルク結晶における格子定数がａ２（ａ１＜ａ２）である第２結晶層を含む第１多重結晶層である第１の構成、
    　前記第１結晶層、前記第２結晶層、および、バルク結晶における格子定数がａ３（ａ２＜ａ３）である第３結晶層を含む第２多重結晶層である第２の構成、
    　バルク結晶における格子定数が、前記シリコン基板の近くから遠ざかるに従い連続的またはステップ状に大きくなるグレーディッド結晶層である第３の構成、または、
    　前記第１多重結晶層、前記第２多重結晶層または前記グレーディッド結晶層が複数繰り返して積層された多重積層結晶層である第４の構成、
    　の何れかの構成を有する
    　請求項１から請求項５の何れか一項に記載の半導体基板。
  7. 　前記応力発生層が、
    　バルク結晶における格子定数がａ１である第１結晶層およびバルク結晶における格子定数がａ２（ａ１＜ａ２）である第２結晶層を含む第１多重結晶層、または、前記第１多重結晶層が複数繰り返して積層された多重積層結晶層であり、
    　前記第１結晶層が、ＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）であり、
    　前記第２結晶層が、ＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）である
    　請求項６に記載の半導体基板。
  8. 　前記活性層が、ＡｌｐＧａ１－ｐＮ（０≦ｐ≦０．１）からなる層を含む
    　請求項１から請求項７の何れか一項に記載の半導体基板。
  9. 　前記反応抑制層と前記応力発生層との間に、ＡｌｑＧａ１－ｑＮ（０≦ｑ≦１、ｑ＜ｚ）からなる中間層をさらに有する
    　請求項１から請求項８の何れか一項に記載の半導体基板。
  10. 　前記中間層の厚みが、２０ｎｍ以上６００ｎｍ以下である
    　請求項９に記載の半導体基板。
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